JP2007097133A - 遅延固定ループ回路 - Google Patents
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Abstract
【解決手段】外部からクロックを受信して、複数のマルチクロックとマルチ位相信号とを出力するクロック遅延補償手段と、前記複数のマルチクロックと前記マルチ位相信号との位相を比較して、シフト動作を制御するための複数の位相制御信号を出力する位相制御部と、前記複数の位相制御信号の状態に応じてシフト動作を行って、前記クロック遅延補償手段を制御するマルチ位相遅延制御部とを備える。
【選択図】図2
Description
図3は、本発明の遅延固定ループ回路に関する構成図である。
120 位相比較器
130 マルチ位相遅延制御部
140 マルチ位相遅延ライン
150 ダミー遅延ライン
160 遅延制御部
170 レプリカモデル部
180 位相制御部
190 クロック信号ライン
200 出力バッファ
Claims (20)
- 外部からクロックを受信して、複数のマルチクロックとマルチ位相信号とを出力するクロック遅延補償手段と、
前記複数のマルチクロックと前記マルチ位相信号との位相を比較して、シフト動作を制御するための複数の位相制御信号を出力する位相制御部と、
前記複数の位相制御信号の状態に応じてシフト動作を行って前記クロック遅延補償手段を制御するマルチ位相遅延制御部と
を備えたことを特徴とする位相同期ループ回路。 - 前記クロック遅延補償手段が、
外部クロックをバッファリングして、立ち上がり/立下りクロックを生成するクロックバッファと、
バッファリングされている立ち上がり/立下りクロックと、フィードバックされている内部クロックとの位相を比較して出力する位相比較器と、
前記位相比較器の比較結果に応じてシフト動作を行い、位相遅延量を制御するためのレジスタ信号を出力する遅延制御部と、
前記レジスタ信号に応じて前記立ち上がり/立下りクロックの遅延を制御してマルチ位相信号を出力し、前記マルチ位相遅延制御部から出力された遅延制御信号の状態に応じて前記マルチ位相信号の位相と互いに異なる位相を有する複数のマルチクロックを生成するマルチ位相遅延ラインと、
前記クロックバッファの出力クロックを遅延して出力するダミー遅延ラインと、
前記ダミー遅延ラインの出力に応じて遅延要素をモデリングして、前記フィードバックされている内部クロックを生成するレプリカモデル部と、
データバスを介して印加されたデータを前記マルチ位相信号のクロックに同期して出力する出力バッファと
をさらに備えたことを特徴とする請求項1に記載の位相同期ループ回路。 - 前記マルチ位相遅延ラインが、
前記立ち上がり/立下りクロックと前記レジスタ信号とを論理演算して、出力する第1論理組み合わせ部と、
前記第1論理組み合わせ部の出力に応じて選択の個数が調節され、前記マルチ位相信号の遅延量を調節する直列に接続されている複数の単位遅延セルと、
前記遅延制御信号の活性化状態に応じて選択的にターンオンされ、前記複数の単位遅延セルの各接続ノードの信号を前記複数のマルチクロックにそれぞれ出力する出力制御部とを備えたことを特徴とする請求項2に記載の位相同期ループ回路。 - 前記第1論理組み合わせ部が、前記立ち上がり/立下りクロックと前記レジスタ信号をそれぞれNAND演算する複数のNANDゲートを備えたことを特徴とする請求項3に記載の位相同期ループ回路。
- 前記複数の単位遅延セルが、前記レジスタ信号がハイレバルになる場合、前記第1論理組み合わせ部の出力に応じて単位遅延セルに基準クロック信号が印加されて遅延経路が形成されることを特徴とする請求項3に記載の位相同期ループ回路。
- 前記出力制御部が、前記複数の単位遅延セルの各接続ノードと前記複数のマルチクロックの出力端との間にそれぞれ接続されて、前記遅延制御信号の活性化状態に応じて選択的にターンオンする複数の伝送ゲートを備えたことを特徴とする請求項3に記載の位相同期ループ回路。
- 前記複数の伝送ゲートは、1つのみがターンオフ状態を維持し、残りの伝送ゲートがターンオン状態を維持することを特徴とする請求項6に記載の位相同期ループ回路。
- 前記複数の伝送ゲートのターンオンの数が、モードレジスタセットにより制御されることを特徴とする請求項7に記載の位相同期ループ回路。
- 前記複数の伝送ゲートのターンオンの数が、フューズのカッティング状態に応じて制御されることを特徴とする請求項7に記載の位相同期ループ回路。
- 前記出力制御部が、
前記複数の単位遅延セルの何れかの単位遅延セルと前記複数のマルチクロックの出力端との間にそれぞれ接続されて、前記遅延制御信号の活性化状態に応じて選択的にターンオンする複数の伝送ゲートを備えたことを特徴とする請求項3に記載の位相同期ループ回路。 - 前記マルチ位相遅延制御部が、双方向シフトレジスタを備えたことを特徴とする請求項1に記載の位相同期ループ回路。
- 前記マルチ位相遅延制御部が、
前記複数の位相制御信号の状態に応じて選択的にスイッチングされて、シフトレフト、シフトライト動作を制御するスイチング部と、
該スイチング部の出力をラッチするラッチ部と、
該ラッチ部の出力を論理演算して、前記遅延制御信号を出力する第2論理組み合わせ部と
を備えたことを特徴とする請求項11に記載の位相同期ループ回路。 - 前記位相制御部が、
前記複数のマルチクロックと前記マルチ位相信号との位相を比較する位相比較部と、
前記マルチクロックをフリップフロップさせて出力する第1フリップフロップ部と、
前記位相比較器の出力と前記第1フリップフロップ部の出力とを論理演算して、前記複数の位相制御信号を出力する第3論理組み合わせ部と
を備えたことを特徴とする請求項1に記載の位相同期ループ回路。 - 前記位相比較部が、
前記フィードバックされた内部信号及び立ち上がりクロックあるいは立下りクロックを一定時間遅延する遅延セルと、
前記フィードバックされた内部信号、立ち上がりクロックあるいは立下りクロック、遅延セルから出力された遅延されたフィードバックされた内部信号及び立ち上がりクロックあるいは立下りクロックを比較して、比較結果を出力する論理部と
前記マルチ位相信号を受信して、信号遅延加速化モードを制御する加速制御部と
を備えたことを特徴とする請求項13に記載の位相同期ループ回路。 - 前記遅延セルの遅延時間が、モードレジスタセットにより制御されたることを特徴とする請求項14に記載の位相同期ループ回路。
- 前記遅延セルの遅延時間が、フューズのカッティングにより制御されることを特徴とする請求項14に記載の位相同期ループ回路。
- 前記遅延セルが、RC遅延セルを備えたことを特徴とする請求項14に記載の位相同期ループ回路。
- 前記第1フリップフロップ部が、T-フリップフロップを備えたことを特徴とする請求項13に記載の位相同期ループ回路。
- 前記第3論理組み合わせ部が、
前記位相比較器の出力と前記第1フリップフロップ部の出力とをそれぞれNAND演算して前記複数の位相制御信号を出力する複数のNANDゲートを備えるたことを特徴とする請求項13に記載の位相同期ループ回路。 - 前記複数の位相制御信号が、偶数シフトライト信号、奇数シフトライト信号、偶数シフトレフト信号、及び奇数シフトレフト信号を含むことを特徴とする請求項1又は13に記載の位相同期ループ回路。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015061273A (ja) * | 2013-09-20 | 2015-03-30 | 株式会社メガチップス | クロック位相シフト回路 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4915017B2 (ja) * | 2005-09-29 | 2012-04-11 | 株式会社ハイニックスセミコンダクター | 遅延固定ループ回路 |
KR100801032B1 (ko) * | 2006-11-15 | 2008-02-04 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치의 입력회로 및 비휘발성반도체 메모리 장치의 데이터 입력방법 |
KR100861297B1 (ko) * | 2006-12-28 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프 |
JP2009177778A (ja) * | 2008-01-25 | 2009-08-06 | Elpida Memory Inc | Dll回路及びこれを用いた半導体装置、並びに、dll回路の制御方法 |
US7816961B2 (en) * | 2008-02-08 | 2010-10-19 | Qimonda North America | System and method for signal adjustment |
KR100935606B1 (ko) * | 2008-09-11 | 2010-01-07 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
KR101022674B1 (ko) * | 2008-12-05 | 2011-03-22 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 그 동작방법 |
DE102009030039A1 (de) | 2009-06-23 | 2010-12-30 | Rohde & Schwarz Gmbh & Co. Kg | Vorrichtung zum Erzeugen einer vorgegebenen Phasenverschiebung |
KR101003142B1 (ko) * | 2009-05-11 | 2010-12-22 | 주식회사 하이닉스반도체 | 클럭 생성 회로 및 이를 포함하는 반도체 메모리 장치 |
KR101094932B1 (ko) * | 2009-07-01 | 2011-12-15 | 주식회사 하이닉스반도체 | 지연고정루프회로 |
JP5600049B2 (ja) * | 2010-11-11 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
US8482332B2 (en) * | 2011-04-18 | 2013-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-phase clock generator and data transmission lines |
KR102143109B1 (ko) | 2014-03-04 | 2020-08-10 | 삼성전자주식회사 | 지연 고정 루프, 및 그것의 동작 방법 |
KR20170049193A (ko) * | 2015-10-28 | 2017-05-10 | 삼성전자주식회사 | 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치 |
CN108736885B (zh) * | 2018-05-28 | 2022-04-12 | 哈尔滨工业大学 | 锁相环时钟边沿触发的时钟分相法 |
US10573272B2 (en) * | 2018-06-28 | 2020-02-25 | Intel Corporation | Device, method and system for providing a delayed clock signal to a circuit for latching data |
KR102627861B1 (ko) * | 2019-04-16 | 2024-01-23 | 에스케이하이닉스 주식회사 | 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치 |
CN115065359B (zh) * | 2022-08-11 | 2022-11-04 | 睿力集成电路有限公司 | 一种延迟锁相环、时钟同步电路和存储器 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11214986A (ja) * | 1998-01-27 | 1999-08-06 | Fujitsu Ltd | 半導体装置 |
JPH11213668A (ja) * | 1998-01-23 | 1999-08-06 | Samsung Electronics Co Ltd | 同期式半導体メモリ装置及びその出力制御方法 |
JPH11298754A (ja) * | 1998-04-08 | 1999-10-29 | Matsushita Electric Ind Co Ltd | 水平画面位置調整回路 |
JP2000091506A (ja) * | 1998-09-16 | 2000-03-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2001257586A (ja) * | 2000-03-09 | 2001-09-21 | Canon Inc | Dllシステム |
JP2002190733A (ja) * | 2000-12-21 | 2002-07-05 | Toshiba Corp | 位相補償用クロック同期回路 |
JP2004153792A (ja) * | 2002-10-30 | 2004-05-27 | Hynix Semiconductor Inc | 加速化モードを備えたレジスタ制御遅延固定ループ |
JP2005050123A (ja) * | 2003-07-28 | 2005-02-24 | Nec Micro Systems Ltd | スキュー補正回路 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10171774A (ja) * | 1996-12-13 | 1998-06-26 | Fujitsu Ltd | 半導体集積回路 |
TW429680B (en) | 1998-05-29 | 2001-04-11 | Nat Science Council | General high-resolution multi-phase clock generator |
US6859107B1 (en) | 2001-09-05 | 2005-02-22 | Silicon Image, Inc. | Frequency comparator with hysteresis between locked and unlocked conditions |
US6426662B1 (en) | 2001-11-12 | 2002-07-30 | Pericom Semiconductor Corp. | Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays |
KR100548549B1 (ko) | 2001-12-31 | 2006-02-02 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
DE10214304B4 (de) * | 2002-03-28 | 2004-10-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander |
US6633190B1 (en) | 2002-04-26 | 2003-10-14 | Intel Corporation | Multi-phase clock generation and synchronization |
KR100477808B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
US6870410B1 (en) | 2002-10-15 | 2005-03-22 | National Semiconductor Corporation | All digital power supply system and method that provides a substantially constant supply voltage over changes in PVT without a band gap reference voltage |
KR100490655B1 (ko) | 2002-10-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프 |
KR100507873B1 (ko) * | 2003-01-10 | 2005-08-17 | 주식회사 하이닉스반도체 | 듀티 보정 회로를 구비한 아날로그 지연고정루프 |
US6867627B1 (en) | 2003-09-16 | 2005-03-15 | Integrated Device Technology, Inc. | Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics |
KR100578232B1 (ko) * | 2003-10-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
US6940768B2 (en) | 2003-11-04 | 2005-09-06 | Agere Systems Inc. | Programmable data strobe offset with DLL for double data rate (DDR) RAM memory |
US6970029B2 (en) | 2003-12-30 | 2005-11-29 | Intel Corporation | Variable-delay signal generators and methods of operation therefor |
JP4915017B2 (ja) * | 2005-09-29 | 2012-04-11 | 株式会社ハイニックスセミコンダクター | 遅延固定ループ回路 |
-
2006
- 2006-06-29 JP JP2006180494A patent/JP4915017B2/ja active Active
- 2006-06-30 US US11/478,191 patent/US7449927B2/en active Active
-
2008
- 2008-10-21 US US12/255,056 patent/US7741891B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11213668A (ja) * | 1998-01-23 | 1999-08-06 | Samsung Electronics Co Ltd | 同期式半導体メモリ装置及びその出力制御方法 |
JPH11214986A (ja) * | 1998-01-27 | 1999-08-06 | Fujitsu Ltd | 半導体装置 |
JPH11298754A (ja) * | 1998-04-08 | 1999-10-29 | Matsushita Electric Ind Co Ltd | 水平画面位置調整回路 |
JP2000091506A (ja) * | 1998-09-16 | 2000-03-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2001257586A (ja) * | 2000-03-09 | 2001-09-21 | Canon Inc | Dllシステム |
JP2002190733A (ja) * | 2000-12-21 | 2002-07-05 | Toshiba Corp | 位相補償用クロック同期回路 |
JP2004153792A (ja) * | 2002-10-30 | 2004-05-27 | Hynix Semiconductor Inc | 加速化モードを備えたレジスタ制御遅延固定ループ |
JP2005050123A (ja) * | 2003-07-28 | 2005-02-24 | Nec Micro Systems Ltd | スキュー補正回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015061273A (ja) * | 2013-09-20 | 2015-03-30 | 株式会社メガチップス | クロック位相シフト回路 |
Also Published As
Publication number | Publication date |
---|---|
US20090045857A1 (en) | 2009-02-19 |
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