JP2002190733A - 位相補償用クロック同期回路 - Google Patents

Abstract

(57)【要約】 【課題】位相補償用クロック同期回路の位相合わせ可能
な周波数範囲をより広くする。 【解決手段】同じ構成を有する複数の遅延セル10が直列
に接続されてなり、外部クロックExt. Clkが入力する遅
延線13、および該遅延線による外部クロックの一周期の
分割数を切換可能な切換回路19を有し、遅延線の各段の
遅延セルから外部クロックの一周期を複数に分割した位
相を表現する複数の信号を出力するコアDLL110a と、コ
アDLL から時間的に連続する二軸の信号を選択して混ぜ
合わせることにより、外部クロックとの位相ずれを補償
した内部クロックInt. Clkを生成する周辺DLL120とを具
備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
用いられる位相補償用のクロック同期回路に係り、特に
入力クロック信号と同一周期で位相が異なった出力クロ
ック信号を生成させるために遅延同期ループ（DLL;Dela
y Locked Loop)あるいは位相同期ループ（PLL;Phase Lo
cked Loop)を用いたクロック同期回路に関するもので、
クロック同期型半導体集積回路装置などに使用されるも
のである。

【０００２】

【従来の技術】位相補償用のDLL 、PLL としては種々の
ものが提案・使用されてきているが、本発明に特に関す
るものは、"A Semidigital Dual Delay-Locked Loop",
IEEE Journal of Solid-State Circuits, Vol.32,No.1
1, Nov.1997（論文１）と、"PLLDesign for a 500 MB/s
Interface", 1993 IEEE International Solid-State C
ircuits Conference, Digest of Technical Papers, p.
160, Feb.1993 （論文２）である。

【０００３】図２６は、従来のDLL のブロックダイアグ
ラムを示す。

【０００４】このDLL は、前記論文１に開示されてお
り、コア(Core) DLL110 と周辺(Peripheral) DLL120 の
二重のループで構成されていることが特徴である。

【０００５】コアDLL110は、外部クロックExt. Clkが入
力し、同じ構成を有する複数の遅延セル10（後述するチ
ャージ・ポンプ回路17の出力電圧によって遅延量が変化
する）が直列に接続されてなる遅延線に入力し、この遅
延線の各段の遅延セル10から外部クロックExt. Clkの一
周期を複数に分割した位相を表現する複数の信号を出力
する（外部クロックExt. Clkの一周期を等間隔に分断す
る分断軸を生成する）役割を有するものである。

【０００６】即ち、コアDLL110は、入力する外部クロッ
クExt. Clkのデューティサイクルを調整するデューティ
・サイクル・コレクター回路(duty cycle corrector :D
CC)11 と、このDCC11 の出力信号が入力する入力バッフ
ァ回路12と、この入力バッファ回路12の出力信号が入力
する遅延線13と、この遅延線13の入力の分岐信号が入力
する第１のバッファ回路14と、前記遅延線13の出力の分
岐信号が入力する第２のバッファ回路15と、第１のバッ
ファ回路14の出力信号Ｃ0 と第２のバッファ回路15の出
力信号Ｃπの位相差を検知する位相比較回路（Phase Co
mp. ）16と、この位相比較回路16の出力信号により制御
され、出力電圧を遅延セル10に供給するチャージ・ポン
プ回路（Charge Pump ）17と、このチャージ・ポンプ回
路17に供給するバイアス電流を生成するバイアス生成回
路（図示せず）とを有する。

【０００７】前記周辺DLL120は、前記コアDLL110で生成
された時間的に連続する二軸の信号を選択して混ぜ合わ
せることにより、外部クロックExt. Clkと同一周期の内
部クロックInt. Clkを生成するものである。

【０００８】即ち、周辺DLL120は、コアDLL110の遅延線
13を構成する複数の遅延セル10の各出力がバッファ回路
20を経て入力し、前記複数の遅延セル10のうちの隣接す
る２つの遅延セル10の出力を選択する位相選択回路（Ph
ase Selector）21、22と、この位相選択回路21、22から
それぞれバッファ回路23、24を介して取り出したクロッ
ク信号Ψ、Φの位相を混合することによって、２つの信
号間の位相を反映させた信号（位相補償されたクロック
信号）を生成する位相補間回路（Phase Interpolator）
25と、この位相補間回路25で生成されたクロック信号が
入力し、内部クロックInt. Clkを出力するクロックドラ
イバ回路26と、外部クロックExt. Clkと内部クロックIn
t. Clkの位相差を検知する位相検知回路（Phase Detect
or）27と、この位相検知回路27による検出出力に基づい
て、位相補間回路25の２入力の混合割合をフィードバッ
ク制御するとともに、前記位相選択回路21、22を制御す
る有限状態遷移機械(Finite State Machine)28を備えて
いる。

【０００９】図２７は、従来のPLL のブロックダイアグ
ラムを示す。

【００１０】このPLL は、前記論文２に開示されてお
り、メイン(Main) PLL130 とファイン(Fine) PLL140 の
二重のループで構成されていることが特徴である。

【００１１】メインPLL130は、外部クロックExt. Clkが
入力し、同じ構成を有する複数の遅延セル30（後述する
チャージ・ポンプ回路33の出力電圧によって遅延量が変
化する）を含んでループ状に形成される電圧制御発振器
(VCO;Voltage Controlled Oscillator）を有し、各段の
遅延セル30から外部クロックExt. Clkの一周期を複数に
分割した位相を表現する複数の信号を出力する（外部ク
ロックExt. Clkの一周期を等間隔に分断する分断軸を生
成する）役割を有する。

【００１２】即ち、メインPLL130は、外部クロックExt.
Clkが入力する入力バッファ回路31と、この入力バッフ
ァ回路31の出力信号の位相・周波数を検知する位相・周
波数検知回路(Phase-Frequency Detector)32と、この位
相・周波数検知回路32の出力信号により制御され、出力
電圧を遅延セル30に供給するチャージ・ポンプ回路33
と、このチャージ・ポンプ回路33から制御電圧が印加さ
れる電圧制御発振器34と、この発振器34の最終段の遅延
セル30の出力を初段の遅延セル30に帰還するバッファ回
路35によりループを形成してなり、このバッファ回路35
の出力を前記位相・周波数検知回路32に供給するバッフ
ァ回路36を有する。

【００１３】前記ファインPLL140は、前記メインPLL130
で生成された時間的に連続する二軸の信号を選択して混
ぜ合わせることにより、外部クロックExt. Clkと同一周
期の内部クロックInt. Clkを生成する。

【００１４】即ち、ファインPLL140は、メインPLL130の
発振器34を構成する複数の遅延セル30の各出力がバッフ
ァ回路20を経て入力し、前記複数の遅延セル30のうちの
隣接する２つの遅延セル30の出力を選択する位相選択回
路21、22と、この位相選択回路21、22からそれぞれバッ
ファ回路23、24を介して取り出したクロック信号Ψ、Φ
の位相を混合することによって、２つの信号間の位相を
反映させた信号（位相補償されたクロック信号）を生成
する位相補間回路25と、この位相補間回路25で生成され
たクロック信号が入力し、内部クロックInt. Clkを出力
するクロックドライバ回路26と、外部クロックExt. Clk
と内部クロックInt. Clkの位相差を検知する位相検知回
路27と、この位相検知回路27による検出出力に基づい
て、位相補間回路25の２入力の混合割合をフィードバッ
ク制御するとともに、前記位相選択回路21、22を制御す
る有限状態遷移機械(Finite State Machine)28を備えて
いる。

【００１５】以下、上記構成について詳細を述べる。

【００１６】図３３は、図２６中のチャージ・ポンプ回
路17の一例を示しており、前記論文１で引用されてい
る" Low-Jitter Process-Independent DLL and PLL Bas
ed onSelf-Biased Techniques ", IEEI Journa1 of Sol
id-State Circuits, Vo1.31,No.11, Nov.1996（論文
３）に開示されているSelf-Biased Technique を用いて
いる。つまり、チャージ・ポンプ、バイアス回路、遅延
セルの回路形式をできるだけ同構成になるようにしてあ
る。

【００１７】このチャージ・ポンプ回路は、図２６中の
位相比較回路16の出力Up、Dnおよび図３４に示すバイア
ス生成回路からのバイアス電位Vcp 、Vcn を受け、Up
が"H"の時は出力Vco を"L" にしようとし、Dnが"H" の
時は出力Vco を"H" にしようとする。

【００１８】図３４は、図３３のチャージ・ポンプ回路
ヘバイアス電流を供給するバイアス生成回路の一例を示
しており、前記論文３に開示されているSelf-Biased Te
chnique を用いている。

【００１９】このバイアス生成回路は、図３３のチャー
ジ・ポンプ回路33の出力Vco を受け、バイアス電位Vcp
、Vcn を生成する。Vco が"L" になれば、Vcp が"L"
、Vcnが"H" となり、バイアス電流を増大させる。Vco
が"H" になれば、Vcp が"H" 、Vcn が"L" となり、バイ
アス電流を減少させる。

【００２０】図４２は、図２６中／図２７中の遅延セル
の一例を示しており、前記論文３に開示されているSelf
-Biased Technique を用いている。Vcp が"L" 、Vcn
が"H"となり、バイアス電流が増大すると、遅延セルの
遅延量、つまり入力Vi+/Vi- を受けてから、出力Vo+/Vo
- を出力するまでの時間は減少する。Vcp が"H" 、Vcn
が"L" となり、バイアス電流が減少すると、遅延セルの
遅延量、つまり入力Vi+/Vi- を受けてから、出力Vo+/Vo
- をo 出力するまでの時間は増大する。

【００２１】図３５は、図２６中のコア DLL110 の位相
比較回路16の一例を示しており、前記論文１に開示され
ている。

【００２２】この位相比較回路は、比較入力Ｃ0 が"H"
になってから比較入力Ｃπが"H" になるまでの期間は比
較出力Upが"H" 、Dnが"L" になり、Ｃπが"H" になって
からＣ0 が"H" になるまでの期間は比較出力Dnが"H" 、
Upが"L" になる。

【００２３】図３６乃至図３８は、図２６中のコアDLL
用の位相比較回路の異なる動作例を示す波形図である。

【００２４】即ち、コア DLL110 の遅延線13の遅延時間
が延びると、図３７に示すように、Ｃ0 ="H"になってか
らＣπ="H"になるまでの期間は長くなり、長くなると位
相比較回路16によりUp="H"の期間がDn＝"H" の期間より
長くなるので、チャージ・ポンプ回路17から出力するVc
o は"L" になり、各遅延セル10の遅延量が短くなって遅
延線13の遅延時間は短くなる。

【００２５】これに対して、遅延線13の遅延時間が短く
なると、図３６に示すように、Ｃ0="H"になってからＣ
π="H"になるまでの期間は短くなり、短くなると位相比
較回路16によりDn="H"の期間がUp＝"H" の期間より長く
なるので、チャージ・ポンプ回路17から出力するVco
は"H" になり、各遅延セル10の遅延量が長くなって遅延
線13の遅延時間は長くなる。

【００２６】このような動作により、図３８に示すよう
に、Ｃ0 ="H"になってからＣπ="H"になるまでの期間と
Ｃπ="H"になってからＣ0 ="H"になるまでの期間は同じ
になり、Ｃ0,Ｃπの周期は外部クロックExt. Clkに等し
いことから、Ｃ0 ="H"になってからＣπ="H"になるまで
の期間は、外部クロックの一周期の半分となる。つまり
Ｃ0 とＣπの位相差はちょうど１８０°（πラジアン）
となる。

【００２７】図２６中の４段の遅延セル10には、チャー
ジ・ポンプ回路17から同一のバイアス電流を供給されて
いるから、各遅延セル10での遅延時間は同じになる。し
たがって、Ｃ0 とＣπの位相差を４段の遅延セル10で４
等分することになる。Ｃ0 とＣπの位相差はちょうど１
８０°になっていて、遅延セル10からの出力として相補
信号対を出力するようにすれば、外部クロックExt. Clk
の一周期を８等分できることになる。

【００２８】図３９は、図２７中の位相・周波数検知回
路(Phase-Frequency Detector)32の一例を示してお
り、" A PLL Clock Generator with 5 to 11O MHz of L
ock Range for Microprocessors", lEEE Journal of So
lid-State Circuits,Vo1. 27, No.11, Nov.1992 （論文
４）のFig.5 に開示されている。

【００２９】図４０は、図３９の回路の状態遷移を説明
するために示す図である。

【００３０】位相差、周波数を比較する2 入力ref_clk
、fb_clkの"H" から"L"への遷移の時間的な位置関係の
みを比較する。ref_clk が"H" から"L"へ遷移したと
き、fb_clkがまだ、"H" のままなら、比較出力Up＝"H"
となる。逆にf ｂ_clkが"H" から"L"へ遷移したとき、r
ef_clk がまだ、"H" のままなら、比較出力Dn＝"H" と
なる。

【００３１】即ち、図２７中のメイン PLL130 のVCO34
の出力周期が長いと、外部クロックExt.Clk をバッファ
リングしたref_clk が"H" から"L"へ遷移したとき、VCO
34の出力をバッファリングしたfb_clkがまだ、"H" のま
まとなるので、比較出力Up＝"H" となり、チャージ・ポ
ンプ回路33の出力Vco は"L" となり、バイアス電流が増
大して、VCO34 を構成する各遅延セル30の遅延量は短く
なり、VCO34 の出力周期を短くするようにフィードバッ
クする。

【００３２】これに対してメイン PLL130 のVCO34 の周
期が短いと、VCO34 の出力をバッファリングしたfb_clk
が"H" から"L"へ遷移したとき、外部クロックExt.Clk
をバッファリングしたref_clk が、"H" のままとなるの
で、比較出力Dn＝"H" となり、チャージ・ポンプ回路33
の出力Vco は"H" となり、バイアス電流が減少して、VC
O34 を構成する各遅延セル30の遅延量は長くなり、VCO3
4 の周期を長くするようにフィードバックする。

【００３３】したがって、上記位相・周波数検知回路32
により、図２７のメインPLL130は外部クロックと周波数
を合わせるように動作する。

【００３４】図２７中のVCO34 を形成する４段の遅延セ
ル30には、チャージ・ポンプ回路33から同一のバイアス
電流を供給されているから、各遅延セル30での遅延時間
は同じになる。したがって、遅延セル30からの出力とし
て相補信号対を出力するようにすれば、外部クロックの
一周期を８等分できることになる。

【００３５】図２８は、図２６中の遅延セル10／図２７
中の遅延セル30の数が４つで、それらの相補信号出力に
より、外部クロックExt. Clkの一周期を８象限で表わし
た（８等分した）場合を示す。

【００３６】図２６中の周辺DLL120、図２７中のファイ
ン PLL140 の位相検知回路(Phase Detector)27の具体的
な回路図は示していないが、この位相検知回路27は、前
記論文１、２の趣旨から、入力レシーバと同型のものと
なる。

【００３７】図２４は、上記位相検知回路27の出力波形
例を示す。内部クロックInt.Clk が"H" から"L" に遷移
した時、外部クロックExt.Clk がまだ"H" なら、入力レ
シーバと同型の位相検知回路27の出力信号lateは"H" と
なり、外部クロックExt.Clkの位相に対して、内部クロ
ックInt.Clk の位相は進んでいることを示す。逆に、内
部クロックInt.Clk が"H" から"L" に遷移した時、外部
クロックExt.Clk が既に"L" なら、入力レシーバと同型
の位相検知回路27の出力信号lateは"L" となり、外部ク
ロックExt.Clk の位相に対して、内部クロックInt.Clk
の位相は遅れていることを示す。

【００３８】図２６中の周辺DLL120、図２７中のファイ
ン PLL140 の位相検知回路27を入力レシーバと同型にす
ることで、入力レシーバでの内部クロックInt.Clk のデ
ータラッチ遅延を周辺DLL120、ファイン PLL140 の位相
比較に反映することができるため、データのセットアッ
プ時間、ホールド時間に対するマージンが向上し、より
高周波数動作に対応できる。

【００３９】図４３は、図２６中／図２７中の位相補間
回路（Phase Interpolator)25 の一例として、前記論文
１に開示されているものを示す。

【００４０】この位相補間回路において、Φ＋とΦ−、
Ψ＋とΨ−、Θ＋とΘ−はそれぞれ相補信号である。Vc
n 、Vcp は図３４のバイアス生成回路から供給されるバ
イアス電圧である。bIctrl<1> とIctrl<1>、…bIctrl<1
5>とIctrl<15> は、それぞれ相補の重み付け信号であ
る。

【００４１】bIctrl<1> …bIctrl<15>が全て"H" 、Ictr
l<1>…Ictrl<15> が全て"L" なら、Φ＋とΦ−入力の差
動対には電流が流れ、Ψ＋とΨ−入力の差動対には電流
が流れないので、出力Θ＋とΘ−には、Φ＋とΦ−の影
響のみ現われ、Ψ＋とΨ−には影響されない。

【００４２】逆に、bIctrl<1> …bIctrl<15>が全て"L"
、Ictrl<1>…Ictrl<15> が全て"H"なら、Ψ＋とΨ−入
力の差動対には電流が流れ、Φ＋とΦ−入力の差動対に
は電流が流れないので、出力Θ＋とΘ−には、Ψ＋とΨ
−の影響のみ現われ、Φ＋とΦ−には影響されない。

【００４３】bIctrl<1> …bIctrl<15>の"H" の数が多い
ほど、（Ictrl<1>…Ictrl<15> の"L" の数が多いほ
ど）、出力Θ＋とΘ−には、Φ＋とΦ- の影響が強く現
われ、Ictrl<1>…Ictrl<15> の"H" の数が多いほど、
（bIctrl<1> …bIctrl<15>の"L" の数が多いほど）、出
力Θ＋とΘ−には、Ψ＋とΨ- の影響が強く現われる。

【００４４】これにより、（Φ＋／Φ−）入力と（Ψ＋
／Ψ−）入力の位相が混合されて、Φが100 ％の影響を
及ぼしている位相からΨが100 ％の影響を及ぼしている
位相の範囲を補間した出力を実現できる。

【００４５】即ち、前記周辺 DLL120 ／ファイン PLL14
0 のFSM 28の出力により、前記位相選択回路21、22で選
択された２軸の重みを変えて、２軸間の位相を表現する
ものであり、16段階の重み付けができるように構成され
ている。

【００４６】ところで、図４３に示した位相補間回路25
は、重み付け信号が相補合わせて30あり、均等に重み付
けされており、重み付け信号の切り替わり時の電流ノイ
ズが小さく、安定性は良いが、レイアウト面積が大きい
という難点がある。

【００４７】図４４は、図２６中／図２７中の位相補間
回路25の他の例として、バイナリカウンタ(Binary Coun
ter)の出力をそのまま使って重み付けをバイナリ的に行
ったアナログ的な位相補間回路を示す。

【００４８】重み付け信号bCIctrl<0>、CIctrl<0> 入力
の電流パスに対して、bCIctrl<1>、CIctrl<1> 入力の電
流パスはその２倍、bCIctrl<2>、CIctrl<2> 入力の電流
パスはさらにその２倍、bCIctrl<3>、CIctrl<3> 入力の
電流パスはさらにその２倍になっている。重み付け信号
の切り替わり時に関与する電流値が小さければ、切り替
わり時の電流ノイズが小さく、安定性も、これで問題は
ない。

【００４９】図４５は、図２６中／図２７中の位相補間
回路25の入出力特性として、２つの入力Ψ、Φと１つの
出力Θとの関係が理想的な場合を概念的に示す。

【００５０】ここでは、分かり易く説明するために、Φ
の重みが100 ％の場合、Φの影響が50％でΨの影響が50
％の場合、Ψの重みが100 ％の場合を示している。

【００５１】Φの影響が100 ％でΨの影響が0 ％の場合
のΘの位相は最も進んでおり、Ψの影響が100 ％でΦの
影響が0 ％の場合のΘの位相は最も遅れており、Φの影
響が50％でΨの影響が50％の場合のΘの位相は前２者の
中間の位相となる。

【００５２】ΦとΨの影響の度合を変えることでΘの位
相は、Φの影響が100 ％でΨの影響が0 ％の場合のΘの
位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘ
の位相の間のどれかをとることができる。

【００５３】図４６は、図４５に示した２つの入力Ψ、
Φの混合度合で決まる出力波形の位相(Phase) と、それ
を制御するためのウエイト(Weight)信号の理想的な関係
を示す図である。

【００５４】ここでは、２つの入力Ψ、Φの混合度合
（出力Θに対する影響度）をWeight信号によって16段階
に変えた場合を示しており、Φの影響が100 ％でΨの影
響が0％の場合のΘの位相と、Ψの影響が100 ％でΦの
影響が0 ％の場合のΘの位相の間を16分割した位相を実
現できることになる。

【００５５】図４９および図５０は、図２６中／図２７
中の位相選択回路(Phase Selector)21、22の一例を示し
ており、前記論文１（"A Semidigital Dual Delay-Lock
ed Loop", IEEE Journal of Solid-State Circuits, Vo
l.32,No.11, Nov.1997）に開示されている。Vcn 、Vcp
は図３４のバイアス生成回路から供給されるバイアス電
圧である。

【００５６】入力sel0/sel0b〜sel3/sel3bは図２６中／
図２７中の有限状態遷移機械28の出力であり、これによ
り連続する二軸を選択する。例えば、図２８においてQ0
象限を選択した場合、有限状態遷移機械28の出力とし
て、sel0とsel1が"H" となり、他は"L" となる。sel0
が"H" となって、遅延線13／VCO34 の一段目の遅延セル
の出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択
される。sel1が"H" となって、遅延線13／VCO34 の二段
目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力さ
れ、P1軸が選択される。この状態で、図２６中の周辺DL
L120、図２７中のファイン PLL140 の位相検知回路(Pha
se Detector)27が動作し、比較出力を元に、有限状態遷
移機械28のWeight信号によって、位相補間回路25はΦと
Ψを混合する。

【００５７】Q0象限において、内部クロックInt.Clk の
位相が外部クロックExt.Clk の位相に合わなかった場
合、例えば、内部クロックInt.Clk の位相が外部クロッ
クExt.Clk の位相より遅れている場合は、有限状態遷移
機械28によって、Q7象限に移る。このとき、sel0とsel3
b が"H" となり、他は"L" となる。sel0が"H" のままで
あるから、遅延線13／VCO34 の一段目の遅延セルの出力
P0/bP0がΦ＋／Φ−として出力され、P0軸が選択され
る。sel3b が"H" となって、遅延線13／VCO34 の四段目
の遅延セルの出力bP3/P3がΨ＋／Ψ−として出力され、
bP3 軸が選択される。上記の説明において位相補間回路
の入出力関係は、記号／の前後の順序は同順関係であ
る。

【００５８】内部クロックInt.Clk の位相が外部クロッ
クExt.Clk の位相より進んでいる場合は、有限状態遷移
機械28によって、Q2象限に移る。このとき、sel1とsel2
が"H" となり、他は"L" となる。sel1が"H" のままであ
るから、遅延線13／VCO34 の二段目の遅延セルの出力P1
/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。
sel2が"H" となって、遅延線13／VCO34 の三段目の遅延
セルの出力P2/bP2がΦ＋／Φ−として出力され、P2軸が
選択される。

【００５９】以上により、これらの例の二重ループを有
するPLL 、DLL の特徴的な所は、二重ループの一方のコ
アDLL110ないしはメインPLL130で外部クロックの一周期
を等分割に分割するための"軸"信号を生成し、生成され
た軸信号のうち、時間的に連続する二軸の信号を選択し
て混ぜ合わせることにより、外部クロックExt.Clkと同
一周期の内部クロックInt.Clk を生成する。

【００６０】ところで、図２６のDLL において、外部ク
ロックExt. Clkの周期が短くてバイアス電流を最大にし
てもなお遅延セル10の遅延が大きい場合、Ｃ0 とＣπの
位相差が外部クロックExt. Clkの180 °以上になり、図
３２に示すように、コアDLL110はクロックの一周期を等
間隔に分断できないばかりではなく、ある位相が、二組
の軸の混ぜ合わせで表現され、初期値によっては、ロッ
クができたり、できなくなるという問題が発生する。

【００６１】図２７のPLL においては、外部クロックEx
t. Clkの周期が短くてバイアス電流を最大にしてもなお
遅延セル30の遅延が大きい場合、メインPLL130のVCO の
周期が外部クロックExt. Clkの周期より長くなり、クロ
ックのサイクル数で、二組で表現されるようになる位相
が変化していき、事態はより深刻である。

【００６２】この状況で、外部クロックExt. Clkのジッ
タあるいはEMl 対策のためにクロックの周波数を分散さ
せている場合、一旦はロックしても、ロックポイントか
らずれる場合があり、DLL/PLL が位相補間する時に前記
したように二組で表現される位相にいると、ずれた外部
クロックExt. Clkの位相に再ロックするまで、選択する
軸を変えなければならない場合があり、その場合は再ロ
ックするまで時間がかかる。

【００６３】上記とは逆に、DLL の外部クロックExt. C
lkの周期が長くてバイアス電流を最小にしても遅延セル
10の遅延が小さい場合は、Ｃ0 とＣπの位相差が外部ク
ロックの180 °未満となり、図３１に示すように、最終
象限の軸間の角度、位相差が大きくなる。すると、図４
７に示すように、特に二軸を等分に近い状態で混ぜ合わ
せると、位相補間回路25の出力波形に平坦な部分が生
じ、それが増幅段である次段の回路閾値に近いと、ノイ
ズにより、位相が大きく変わることとなる。これによ
り、図４６に示すような理想的な場合に比較して、図４
８に示すように位相が大きく変化する部分がでる。

【００６４】図２７のPLL においては、外部クロックEx
t. Clkの周期が長くてバイアス電流を最小にしてもなお
遅延セル30の遅延が小さい場合、メインPLL130のVCO の
周期が外部クロックExt. Clkの周期より短くなり、クロ
ックのサイクル数で、二組で表現されるようになる位相
が変化していき、事態はより深刻である。

【００６５】図３１は、図２６中の遅延セル10／図２７
中の遅延セル30の数が４つで、それらの相補信号出力に
より、外部クロックExt. Clkの一周期を８象限で表わし
た（８等分した）場合であるが、遅延セル10／遅延セル
30の遅延が不十分で最終象限の位相が大きくなった場合
を示す。

【００６６】図３２は、図２６中の遅延セル10／図２７
中の遅延セル30の数が４つで、それらの相補信号出力に
より、外部クロックExt. Clkの一周期を８象限で表わそ
うとした場合であるが、遅延セル10／遅延セル30の遅延
が過多で外部クロックExt. Clkの一周期を８象限で表わ
せなかった場合を示す。

【００６７】図４７は、図２６中／図２７中の位相補間
回路25の２つの入力Ψ、Φと１つの出力Θとの入出力特
性について、Q7象限が選択されていて、２つの入力Ψ、
Φの軸間の位相が大きい場合の入出力波形を概念的に示
す。ここでは、図４５と比較できるように、Φの重みが
100 ％の場合、Φの影響が50％でΨの影響が50％の場
合、Ψの重みが100 ％の場合を示している。

【００６８】Φの影響が100 ％でΨの影響が0 ％の場合
のΘの位相は最も進んでおり、Ψの影響が100 ％でΦの
影響が0 ％の場合のΘの位相は最も遅れており、Φの影
響が50％でΨの影響が50％の場合のΘの位相は前２者の
中間の位相となる。

【００６９】入力Φと入力Ψ間の遅延が大きく、入力Φ
が"H" に立ち上がりきってから、Ψが到着すると、例え
ば、Φの影響が50％でΨの影響が50％の場合のΘの出力
には平坦な部分が生じてしまう。

【００７０】図２６中／図２７中の位相補間回路25の出
力Θを入力として受けるバッファ26の回路閾値が、この
出力Θの平坦部近辺にあると、基板ノイズ、電源線ノイ
ズなどにより、Θの電位がバッファ26の回路閾値に対し
て上下すると、内部クロックInt.Clk の位相がぶれて、
内部クロック出力にジッタがのる。また、図４８に示す
ように、位相の変化の割合が大きくなる。

【００７１】

【発明が解決しようとする課題】上記したように従来の
二重ループ型のDLL 、PLL は、従来の一重ループのもの
と比べて位相合わせができる周波数範囲が広いものの、
外部クロックの周期が短くて遅延セルの遅延が大きい場
合とか外部クロックの周期が長くて遅延セルの遅延が小
さい場合などでは、位相合わせが困難になり、位相合わ
せができる周波数範囲が狭いという問題があった。

【００７２】本発明は上記の問題点を解決すべくなされ
たもので、本来の特徴を活かして、位相合わせができる
周波数範囲をより広く出来る位相補償用のクロック同期
回路を提供することを目的とする。

【００７３】

【課題を解決するための手段】本発明の第１の位相補償
用のクロック同期回路は、同じ構成を有する複数の遅延
セルが直列に接続されてなり、第１のクロック信号が入
力する遅延線および該遅延線による前記第１のクロック
信号の一周期の分割数を切換可能な切換回路を有し、前
記遅延線の各段の遅延セルから前記第１のクロックの一
周期を複数に分割した位相を表現する複数の信号を出力
する第１の遅延同期ループと、前記第１の遅延同期ルー
プから時間的に連続する二軸の信号を選択して混ぜ合わ
せることにより、前記第１のクロック信号との位相のず
れを補償した第２のクロック信号を生成する第２の遅延
同期ループとを具備することを特徴とする。

【００７４】本発明の第２の位相補償用のクロック同期
回路は、第１のクロック信号が入力し、同じ構成を有す
る複数の遅延セルがループ状に接続されてなる電圧また
は電流制御発振器および該発振器による前記第１のクロ
ック信号の一周期の分割数を切換可能な切換回路を有
し、前記発振器の各段の遅延セルから前記第１のクロッ
クの一周期を複数に分割した位相を表現する複数の信号
を出力する第１の位相同期ループと、前記第１の位相同
期ループから時間的に連続する二軸の信号を選択して混
ぜ合わせることにより、前記第１のクロック信号との位
相のずれを補償した第２のクロック信号を生成する第２
の位相同期ループとを具備することを特徴とする。

【００７５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００７６】＜第１の実施例＞図１は、本発明の第１の
実施の形態に係るDLL を利用した位相補償用のクロック
同期回路の第１の実施例を示すブロックダイアグラムで
ある。

【００７７】このクロック同期回路の特徴は、DLL にお
いて、コア DLLの遅延セルの使用個数を変えることによ
り遅延量を変えて位相合わせを行なうものである。つま
り、外部クロックExt. Clkの一周期を複数に分割した位
相の軸間の角度差、位相差が大きくならないように、遅
延セルをコア DLL内に追加したり、コアDLL の遅延線の
入力信号Ｃ0 と出力信号Ｃπの位相差が外部クロックの
周期の1/2 となるように、遅延セルをコアDLL 内から論
理上排除できるようにする。

【００７８】即ち、図１に示すクロック同期回路は、従
来例のDLL と同様にコアDLL110a と周辺 DLL120 の二重
のループで構成されているが、従来例のDLL と比べて、
チャージ・ポンプ(Charge Pump) 回路17の出力Vco の電
位を比較する回路を設け、設定値（VcoMax）より高い場
合はコアDLL110a の遅延線13に遅延セル10を付加し、設
定値（VcoMin）より低い場合は、コアDLL110a の遅延線
13から遅延セル10を排除するように変更したものであ
る。

【００７９】上述した遅延セル10の数に応じて外部クロ
ックExt. Clkの一周期の等分数が変化する。つまり、チ
ャージ・ポンプ(Charge Pump) 回路17の出力Vco の最高
電位（VcoMax）は、遅延セル10の遅延量がこれ以上増大
できない電位として設定し、それを超えた場合は、コア
DLL110a の遅延線13に遅延セル10を付加することによ
り、遅延線13の遅延量を増大して、Ｃ0 とＣπの位相差
が外部クロックExt.Clkの周期の半分になるようにす
る。逆に、チャージ・ポンプ回路17の出力Vco の最低電
位（VcoMin）より低い場合は、遅延セル10の遅延量が減
少できない電位として設定し、それを超えた場合は、コ
アDLL110a の遅延線13から遅延セル10を削除することに
より、遅延線の遅延量を減少させて、Ｃ0 とＣπの位相
差が外部クロックExt.Clk の周期の半分になるようにす
る。

【００８０】なお、図１に示したクロック同期回路の内
部回路は、前記論文１に記述のあるものは、それに従
い、ないものは補った。

【００８１】コアDLL110a は、外部クロックExt. Clk
（第１のクロック信号）が入力し、同じ構成を有する複
数の遅延セル10が直列に接続されてなる遅延線13に入力
し、この遅延線13の各段の遅延セル10から外部クロック
Ext. Clkの一周期を複数に分割した位相を表現する複数
の信号を出力する（外部クロックExt. Clkの一周期を等
間隔に分断する分断軸を生成する）役割を有するもので
ある。

【００８２】即ち、コアDLL110a は、入力する外部クロ
ックExt. Clkのデューティサイクルを調整するデューテ
ィ・サイクル・コレクター回路(duty cycle corrector:
DCC)11と、このDCC11 の出力信号が入力する入力バッフ
ァ回路12と、この入力バッファ回路12の出力信号が入力
する遅延線13と、この遅延線13の入力の分岐信号が入力
する第１のバッファ回路14と、前記遅延線13の出力の分
岐信号が入力する第２のバッファ回路15と、第１のバッ
ファ回路14の出力信号Ｃ0 と第２のバッファ回路15の出
力信号Ｃπの位相差を検知する位相比較回路16と、この
位相比較回路16の出力信号により制御され、出力電圧を
遅延セル10に供給するチャージ・ポンプ回路17と、この
チャージ・ポンプ回路17に供給するバイアス電流を生成
するバイアス生成回路（図示せず）と、有限状態遷移機
械(Finite State Machine)18と、切換回路（Multiplexe
r; MUX）19を有する。

【００８３】上記有限状態遷移機械18は、前記チャージ
・ポンプ回路17の出力により、遅延線13に遅延セル10の
論理的な付加・削除を切換回路（Multiplexer; MUX）19
を用いて行なう。

【００８４】前記周辺DLL120は、前記コアDLL110a で生
成された時間的に連続する二軸の信号を選択して混ぜ合
わせることにより、外部クロックExt. Clkと同一周期で
位相が異なった内部クロックInt. Clkを生成するもので
ある。

【００８５】即ち、周辺DLL120は、コアDLL110a の遅延
線13を構成する複数の遅延セル10の各出力がバッファ回
路20を経て入力し、前記複数の遅延セル10のうちの隣接
する２つの遅延セル10の出力を選択する位相選択回路2
1、22と、この位相選択回路21、22からそれぞれバッフ
ァ回路23、24を介して取り出したクロック信号Ψ（Ψ+/
Ψ- ）、Φ（Φ+/Φ- ）の位相を混合することによっ
て、２つの信号間の位相を反映させた信号（位相補償さ
れたクロック信号）を生成する位相補間回路25と、この
位相補間回路25で生成されたクロック信号が入力し、内
部クロックInt. Clkを出力するクロックドライバ回路26
と、外部クロックExt. Clkと内部クロックInt. Clkの位
相差を検知する位相検知回路27と、この位相検知回路27
による検出出力に基づいて、位相補間回路25の２入力の
混合割合をフィードバック制御するとともに、前記位相
選択回路21、22を制御する有限状態遷移機械(Finite St
ate Machine)28を備えている。

【００８６】上記有限状態遷移機械28は、位相補間回路
25の２つの入力ΦとΨの出力Θに対する影響度を例えば
16段階のWeightで重み付けするためのWeight信号を生成
する回路を含み、位相検知回路27の検知出力に基づい
て、Weight信号により、位相補間回路25のΦの位相とΨ
の位相の出力Θに対するそれぞれの影響度（Φの位相と
Ψの位相の混ぜ合わせ具合）をフィードバック制御する
ものである。また、有限状態遷移機械28は、有限状態遷
移機械18から遅延線13を構成する遅延セル数の情報を受
け取り、隣接する２つの遅延セル10の出力を選択する。

【００８７】＜第２の実施例＞図２は、本発明の第２の
実施の形態に係るPLL を利用した位相補償用のクロック
同期回路の実施例を示すブロックダイアグラムである。

【００８８】このクロック同期回路の特徴は、PLL にお
いて、メイン PLLの遅延セルの個数を変えることにより
遅延量を変えて位相合わせを行なうものである。つま
り、外部クロックExt. Clkの一周期を複数に分割した位
相の軸間の角度差、位相差が大きくならないように、遅
延セルをメイン PLL内に追加したり、Ｃ0 とＣπの位相
差が外部クロックの周期の1/2 となるように、遅延セル
をメイン PLL内から論理上排除できるようにする。

【００８９】即ち、図２に示すクロック同期回路は、従
来例のPLL と同様に、メイン PLL130aとファイン PLL14
0 の二重のループで構成されているが、従来例のPLL に
対して、チャージ・ポンプ(Charge Pump) 回路33の出力
Vco の電位を比較する回路を設け、設定値（VcoMax）よ
り高い場合はメイン PLL130aの電圧制御発振器のループ
内に遅延セル30を付加し、設定値（VcoMin）より低い場
合は、メイン PLL130aの電圧制御発振器のループ内から
遅延セル30を排除するように変更したものである。上述
した遅延セル30の数に応じて外部クロックExt. Clkの一
周期の等分数が変化する。

【００９０】このクロック同期回路の内部回路は、前記
論文２に記述のあるものは、それに従い、ないものは補
った。この場合、図２中の遅延セル30、チャージ・ポン
プ回路33は、図１中の遅延セル10、チャージ・ポンプ回
路17と共通のものを使う（共通化する）ことにより、図
３５に示すコア DLL用の位相比較回路16の出力信号を取
り替えた。

【００９１】メイン PLL130aは、外部クロックExt.Clk
が入力し、同じ構成を有する複数の遅延セル30（後述す
るチャージ・ポンプ回路33の出力電圧によって遅延量が
変化する）を含んでループ状に形成される電圧制御発振
器(VCO）を有し、各段の遅延セル30から外部クロックEx
t. Clkの一周期を複数に分割した位相を表現する複数の
信号を出力する（外部クロックExt. Clkの一周期を等間
隔に分断する分断軸を生成する）役割を有する。

【００９２】即ち、メインPLL130a は、外部クロックEx
t. Clkが入力する入力バッファ回路31と、この入力バッ
ファ回路31の出力信号と後述するバッファ回路36からの
帰還信号との位相差・周波数差を検知する位相・周波数
検知回路(Phase-Frequency Detector)32と、この位相・
周波数検知回路32の出力信号により制御され、制御出力
を遅延セル30に供給するチャージ・ポンプ回路33と、こ
のチャージ・ポンプ回路33から制御電圧（あるいは制御
電流）が印加される電圧制御発振器（あるいは電流制御
発振器）34と、この発振器34の最終段の遅延セル30の出
力を初段の遅延セル30に帰還するバッファ回路35により
ループを形成してなり、このバッファ回路35の出力を前
記位相・周波数検知回路32に供給するバッファ回路36
と、有限状態遷移機械(Finite State Machine)38と、切
換回路（Multiplexer; MUX）39を有する。

【００９３】上記有限状態遷移機械38は、前記チャージ
・ポンプ回路33の出力により、電圧制御発振器(VCO) を
構成する遅延セル30の論理的な付加・削除を切換回路
（Multiplexer; MUX）39を用いて行なう。

【００９４】前記ファインPLL140は、前記メインPLL130
a で生成された時間的に連続する二軸の信号を選択して
混ぜ合わることにより、外部クロックExt. Clkと同一周
期で位相が異なった内部クロックInt.Clk を生成する。

【００９５】即ち、ファインPLL140は、メインPLL130a
の発振器34を構成する複数の遅延セル30の各出力がバッ
ファ回路20を経て入力し、前記複数の遅延セル30のうち
の隣接する２つの遅延セル30の出力を選択する位相選択
回路21、22と、この位相選択回路21、22からそれぞれバ
ッファ回路23、24を介して取り出したクロック信号Ψ
（Ψ+/Ψ- ）、Φ（Φ+/Φ- ）の位相を混合することに
よって、２つの信号間の位相を反映させた信号（位相補
償されたクロック信号）を生成する位相補間回路25と、
この位相補間回路25で生成されたクロック信号が入力
し、内部クロックInt. Clkを出力するクロックドライバ
回路26と、外部クロックExt. Clkと内部クロックInt. C
lkの位相差を検知する位相検知回路27と、この位相検知
回路27による検出出力に基づいて、位相補間回路25の２
入力の混合割合をフィードバック制御するとともに、前
記位相選択回路21、22を制御する有限状態遷移機械(Fin
ite State Machine)28を備えている。また、有限状態遷
移機械28は、有限状態遷移機械38からVCO を構成する遅
延セル数の情報を受け取り、隣接する２つの遅延セル30
の出力を選択する。

【００９６】上記有限状態遷移機械28は、位相補間回路
25の２つの入力Ψ、Φの影響度を例えば１５段階のWeig
htで変えるWeight信号を生成する回路を含み、位相検知
回路27の検知出力に基づいて位相補間回路25における混
合度合をフィードバック制御するものである。

【００９７】以下、上記構成における本発明に係わる部
分について詳細を述べる。

【００９８】本実施例１，２では、6 分割と8 分割、12
分割の間を遷移する場合を示す。

【００９９】図３は、図１中／図２中の遅延セル10／遅
延セル30の一例を示しており、前記論文３に開示されて
いる遅延セルに対して、使用されない時に遅延セルでの
パワーロスを避けるためのenable/disable スイッチを
設け、本発明に適用可能にしている。enable/disableは
図１中／図２中の有限状態遷移機械18／38によって制御
される。

【０１００】図４１は、図１中／図２中のチャージ・ポ
ンプ回路17/33 の出力Vco の電位がある設定範囲から逸
脱したことを検知する検知回路の一例を示している。

【０１０１】図４１（ａ）のBGR 回路では定電圧VBGR
が生成され、図４１（ｂ）、（ｃ）の回路では、チャー
ジ・ポンプ回路の出力Vco によって遅延セルの遅延量を
制御できる範囲の上下限を表す設定電位VcoMax、VcoMin
が上記定電圧VBGR から生成される。

【０１０２】図６は、図１中のコアDLL110a の有限状態
遷移機械18あるいは図２中のメインPLL130a の有限状態
遷移機械38 により遅延セル10あるいは遅延セル30の個
数（外部クロック入力の一周期の分割数）を選択する選
択信号を生成する選択信号生成回路の一例を示す。

【０１０３】この回路で生成される選択信号Div6,Div8,
Div12 は、図１中のコアDL110aでは、MUX19 により遅延
セル10列からＣπを選択し、図２中のメインPLL130a で
は、MUX39 により発振器のループに含まれる遅延セル30
の数を調整する。Div6,Div8,Div12 は、それぞれ一周期
を６分割、８分割、１２分割していることを示す信号で
ある。6 分割状態と12分割状態との間の直接遷移はしな
い構成となっている。

【０１０４】図４１の回路と図６の回路が、図１中の有
限状態遷移機械18、図２中の有限状態遷移機械38の主要
部分である。

【０１０５】図７は、図６の回路の出力（分割数選択信
号）の状態遷移を説明するために示す図である。図１中
の有限状態遷移機械18、図２中の有限状態遷移機械38の
状態遷移を示す。

【０１０６】VcoMax状態で遅延セル10、30の遅延を延ば
すように位相比較回路16／位相・周波数検知回路32から
信号がきた場合は、分割平面を増やす方向へ動作する
（既に12分割になっている場合を除く）。

【０１０７】VcoMin状態で遅延セル10、30の遅延を減ら
すように位相比較回路16／位相・周波数検知回路32から
信号がきた場合は、分割平面を減らす方向へ動作する
（既に6 分割になっている場合は除く）。

【０１０８】図２９は、図１中の遅延セル10／図２中の
遅延セル30の数が６つで、それらの相補信号出力によ
り、外部クロックExt. Clkの一周期を１２象限で表わし
た（１２等分した）場合を示す。

【０１０９】図３０は、図１中の遅延セル10／図２中の
遅延セル30の数が３つで、それらの相補信号出力によ
り、外部クロックExt. Clkの一周期を６象限で表わした
（６等分した）場合を示す。

【０１１０】図８は、図１中／図２中の有限状態遷移機
械28における象限選択の状態遷移図を示す。Wmin、Wmax
は象限の境界にきたことを示す信号であり、図１５のWe
ight生成回路で生成される。象限の境界にきたら選択象
限の移動が行われるわけであるが、分割数に応じて、つ
まり、Div6,Div8,Div12 の信号によって、Q5と、あるい
はQ7と、あるいはQ11 とQ0が遷移可能となる。

【０１１１】図９は、象限選択遷移回路として、選択さ
れている象限を示すトークンを受け渡すシフトレジスタ
回路で構成した例を示す。図１中の有限状態遷移機械1
8、図２中の有限状態遷移機械38の出力、つまり図６の
選択信号生成回路で生成された遅延セル数を表す信号に
より切換回路（Multiplexer; MUX）を切り換えて、シフ
トレジスタの単位レジスタ数を象限数に合わせるように
なっている。つまり、切換回路により、遅延セル数が３
個の場合は６段のシフトレジスタ、遅延セル数が４個の
場合は８段のシフトレジスタ、遅延セル数が６個の場合
は１２段のシフトレジスタとなる。

【０１１２】図１０は、図９のシフトレジスタ回路の駆
動回路の一例を示す。

【０１１３】図１１乃至図１４は、図９のシフトレジス
タ回路を構成する回路の一例を示す。

【０１１４】図５１および図５２は、有限状態遷移機械
28の一部をなす回路であり、図４および図５の位相選択
回路を制御する回路の一例を示している。

【０１１５】図９で選択された象限から連続する2 軸を
選択するように図４および図５の位相選択回路に選択信
号を送る。有限状態遷移機械18／38の出力である象限数
を示す信号も入力として受け取り、それに応じて、象限
の選択の遷移が行われるようになっている。例えば、外
部クロックExt.Clk に対して内部クロックInt.Clk の位
相が遅れている場合で、現在はQ0象限にいて選択象限の
遷移が起こる場合、遅延セル数が4 個の場合には次に選
択されるのはQ7象限となり、遅延セル数が3 個の場合に
は次に選択されるのはQ5象限となり、遅延セル数が6 個
の場合には次に選択されるのはQ11 象限となるようにす
る。

【０１１６】図４および図５は、図１中／図２中の位相
選択回路21、22の一例を示している。

【０１１７】Φ側とΨ側で負荷が合うようにダミーのセ
レクタが付加されている。従来例と同様、Vcn 、Vcp は
図３４のバイアス生成回路から供給されるバイアス電圧
である。入力sel0/sel0b〜sel5/sel5b、sel0b6、sel1b
6、sel2b6は図１中／図２中の有限状態遷移機械28の出
力であり、これにより連続する二軸を選択する。例え
ば、図２８においてQ0象限を選択した場合、有限状態遷
移機械28の出力として、sel0とsel1が"H" となり、他
は"L" となる。sel0が"H" となって、遅延線13／VCO34
の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出
力され、P0軸が選択される。sel1が"H" となって、遅延
線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／
Ψ−として出力され、P1軸が選択される。この状態で、
図１中の周辺DLL120、図２中のファインPLL140の位相検
知回路(Phase Detector)27が動作し、比較出力を元に、
有限状態遷移機械28のWeight信号によって、位相補間回
路25はΦとΨを混合する。

【０１１８】Q0象限において、内部クロックInt.Clk の
位相が外部クロックExt.Clk の位相に合わなかった場
合、例えば、内部クロックInt.Clk の位相が外部クロッ
クExt.Clk の位相より遅れている場合は、有限状態遷移
機械28によって、図２８のごとく象限数が８のときはQ
７象限に移る。このとき、sel0とsel3b が"H" となり、
他は"L" となる。sel0が"H" のままであるから、遅延線
13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ
−として出力され、P0軸が選択される。sel3b が"H" と
なって、遅延線13／VCO34 の四段目の遅延セルの出力bP
3/P3がΨ＋／Ψ−として出力され、bP3 軸が選択され
る。上記の説明において、位相補間回路の入出力関係に
おける記号／の前後の順序は同順関係である。

【０１１９】図３０のように象限数が６のときはQ ５象
限に移る。このとき、sel0とsel2b6が"H" となり、他
は"L" となる。sel0が"H" のままであるから、遅延線13
／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−
として出力され、P0軸が選択される。sel2b6が"H" とな
って、遅延線13／VCO34 の三段目の遅延セルの出力bP2/
P2がΨ＋／Ψ−として出力され、bP2 軸が選択される。
上記の説明において、位相補間回路の入出力関係におけ
る記号／の前後の順序は同順関係である。

【０１２０】図２９のように象限数が12のときはQ11 象
限に移る。このとき、sel0とsel5bが"H" となり、他は"
L" となる。sel0が"H" のままであるから、遅延線13／V
CO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−と
して出力され、P0軸が選択される。sel5b が"H" となっ
て、遅延線13／VCO34 の六段目の遅延セルの出力bP5/P5
がΨ＋／Ψ−として出力され、bP5 軸が選択される。上
記の説明において、位相補間回路の入出力関係における
記号／の前後の順序は同順関係である。

【０１２１】内部クロックInt.Clk の位相が外部クロッ
クExt.Clk の位相より進んでいる場合は、有限状態遷移
機械28によって、Q2象限に移る。このとき、sel1とsel2
が"H" となり、他は"L" となる。sel1が"H" のままであ
るから、遅延線13／VCO34 の二段目の遅延セルの出力P1
/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。
sel2が"H" となって、遅延線13／VCO34 の三段目の遅延
セルの出力P2/bP2がΦ＋／Φ−として出力され、P2軸が
選択される。

【０１２２】図１５は、図１中／図２中の周辺DLL120／
ファインDLL140の有限状態遷移機械28のうち、位相補間
回路25での重み付けを制御する重み付け信号Weightを生
成するWeight生成回路の一例を示している。Wmin、Wmax
は象限の境界にきたことを示す信号である。

【０１２３】１５段のシフトレジスタ（S/R#1 …S/R#1
5）の出力がWeight信号の相補対、bIctrl<1> …bIctrl<
15>、Ictrl<1>…Ictrl<15> となる。

【０１２４】IctrlUp ＝"H" となる度に、"H" データが
S/R#1 からS/R#15 の方向へ受け渡され、S/R#1 から順
にS/R#15の出力が"H" となる、つまり、Ictrl<1>…Ictr
l<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順
に"L" となる。この重み付け信号により位相補間回路25
が駆動されると、Ictrl<1>…Ictrl<15> が順に"H" とな
り、bIctrl<1> …bIctrl<15>が順に"L" となり、出力Θ
に対するΨの影響の度合が大きくなり、内部クロックIn
t. Clkの位相が遅れていく。

【０１２５】逆に、IctrlDn ＝"H" となる度に、"L" デ
ータがS/R#15 からS/R#1 の方向へ受け渡され、S/R#15
から順にS/R#1 の出力が"L" となる、つまり、Ictrl<15
> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1
> が順に"H" となる。この重み付け信号により位相補間
回路25が駆動されると、Ictrl<15> …Ictrl<1>が順に"
L" となり、bIctrl<15>…bIctrl<1> が順に"H" となる
と、出力Θに対するΦの影響の度合が大きくなり、内部
クロックInt. Clkの位相が進んでいく。

【０１２６】以上の動作により、位相検知回路27の結果
により有限状態遷移機械28を通してのフィードバック機
構により、内部クロックInt. Clkの位相が外部クロック
Ext.Clkと合うことになる。

【０１２７】図１６は、図１５中のシフトレジスタ回路
の駆動回路の一例を示している。

【０１２８】この駆動回路は、IctrlUp/IctrlDn 信号を
パルス化するものである。

【０１２９】IctrlUp="H" により、IcntrlUpP="H",/Icn
trlUpP="L"のパルスが出力され、左側のシフトレジスタ
の出力を入力し（InRS）、IcntrlUpP="L",/IcntrlUpP="
H"の時点でラッチ、OutRS に出力する。以上により右シ
フトが行われる。

【０１３０】IctrlDn="H" により、IcntrlDnP="H",/Icn
trlDnP="L"のパルスが出力され、右側のシフトレジスタ
の出力を入力し（InLS）、IcntrlDnP="L",/IcntrlDnP="
H"の時点でラッチ、OutLS に出力する。以上により左シ
フトが行われる。

【０１３１】図１７は、図１５中のシフトレジスタ回路
の１個分の一例を示している。

【０１３２】このシフトレジスタ回路は、図１６に示し
たIctrlUp/IctrlDn 信号をパルス化したものにより駆動
される。

【０１３３】したがって、図１５のWeight生成回路にお
いて、最左側のシフトレジスタS/R#1 のInRSを"H" 固定
にしておき、IctrlUp ＝"H" となる度にS/R#1 から順に
S/R#15の出力が"H" となり、最右側のシフトレジスタS/
R#15のInLSを"L" 固定しておくことにより、IctrlDn
＝"H" となる度にS/R#15から順にS/R#1 の出力が"L" と
なる。

【０１３４】図１８は、図１７の回路に出力の初期値
が"H" となるようなリセット回路をつけた一例を示すも
ので、図１５中のシフトレジスタS/R#1 に用いられる。

【０１３５】図１９は、図１７の回路に出力の初期値
が"L" となるようなリセット回路をつけた一例を示すも
ので、図１５中のシフトレジスタS/R#２、S/R ３〜S/R#
１５に用いられる。

【０１３６】図２０および図２１は、図１５のWeight生
成回路の代わりに、Weight信号の相補対であるbIctrl<1
> …bIctrl<15>、Ictrl<1>…Ictrl<15> を生成するため
にUp/Down カウンタを用いたWeight生成回路の一例を示
す。

【０１３７】図２２（ａ）および（ｂ）は、図２０およ
び図２１のWeight生成回路へ入力する４ビットの信号を
発生するバイナリカウンタおよびその１ビット分（セ
ル）の一例を示す。

【０１３８】ここでは、bCIctrl<0>…bCIctrl<3>は図示
されていないが、CIctrl<0> …CIctrl<3> をそれぞれイ
ンバータで反転させればよい。

【０１３９】図２３は、図２２のバイナリカウンタをUp
/Down カウンタとして駆動するための駆動回路の一例を
示す。

【０１４０】IctrlUp ="H"により、Upカウンタとして動
作し、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl
<1> …bIctrl<15>が順に"L" となる。IctrlDn ="H"によ
り、Downカウンタとして動作し、Ictrl<15> …Ictrl<1>
が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H"
となる。

【０１４１】図２５は、図１５中のシフトレジスタ回路
の駆動回路および図２２のバイナリカウンタの駆動回路
の一例を示す。

【０１４２】図３５は、図１中のコアDLL110a に位相検
知回路16であり、図３６、図３７、図３８はその入出力
波形例あって、従来例で既述済みである。

【０１４３】図３９は、図２中のメインPLL130a におけ
る位相・周波数検知回路32であり、図４０はその状態遷
移図であって、従来例で既述済みである。

【０１４４】図２４は、図１中の周辺DLL120および図２
中のファインPLL140における位相検知回路27の出力波形
の一例を示す。従来例で既述済みである。

【０１４５】なお、上記実施例では、同期出力信号はチ
ップ内で使用される内部クロック信号として説明した
が、これに限定されるものではなく、チップ外部に出力
してもよい。例えばDDR-DRAMの出力データストローブが
その例である。

【０１４６】その他、本発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。

【０１４７】

【発明の効果】上述したように本発明の位相補償用クロ
ック同期回路によれば、位相合わせができる周波数範囲
をより広くすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るDDL を利用し
た位相補償用クロック同期回路の実施例を示すブロック
ダイアグラム。

【図２】本発明の第２の実施の形態に係るPLL を利用し
た位相補償用クロック同期回路の実施例を示すブロック
ダイアグラム。

【図３】図１中／図２中の遅延セルの一例を示す回路
図。

【図４】図１中／図２中の位相選択回路の一例の一部を
示す回路図。

【図５】図１中／図２中の位相選択回路の一例の残部を
示す回路図。

【図６】図１中のコアDLL および図２中のメインPLL の
有限状態遷移機械における遅延セルあるいは遅延セルの
個数を選択する選択信号を生成する選択信号生成回路の
一例を示す回路図。

【図７】図６の回路の出力（分割数選択信号）の状態遷
移を説明するために示す図。

【図８】図１中のコアDLL および図２中のメインPLL の
有限状態遷移機械における象限選択の状態遷移図を示す
図。

【図９】象限選択遷移回路として、選択されている象限
を示すトークンを受け渡すシフトレジスタで構成した例
を示す回路図。

【図１０】図９のシフトレジスタの駆動回路の一例を示
す回路図。

【図１１】図９のシフトレジスタを構成する回路の一例
の一部を示す回路図。

【図１２】図９のシフトレジスタを構成する回路の一例
の一部を示す回路図。

【図１３】図９のシフトレジスタを構成する回路の一例
の一部を示す回路図。

【図１４】図９のシフトレジスタを構成する回路の一例
の一部を示す回路図。

【図１５】図１中／図２中の周辺DLL ／ファインPLL の
有限状態遷移機械 のうち、位相補間回路での重み付け
を制御する重み付け信号Weightを生成するWeight生成回
路の一例を示す回路図。

【図１６】図１５中のシフトレジスタ回路の駆動回路の
一例を示す回路図。

【図１７】図１５中のシフトレジスタ回路の１個分の一
例を示す回路図。

【図１８】図１７の回路に出力の初期値が"H" となるよ
うなリセット回路をつけた一例を示す回路図。

【図１９】図１７の回路に出力の初期値が"L" となるよ
うなリセット回路をつけた一例を示す回路図。

【図２０】Weight信号の相補対を生成するためにUp/Dow
n カウンタを用いたWeight生成回路の一例の一部を示す
回路図。

【図２１】図２０のWeight生成回路の一例の残部を示す
回路図。

【図２２】図２０および図２１のWeight生成回路へ入力
する４ビットの信号を発生するバイナリカウンタおよび
その１ビット分（セル）の一例を示す回路図。

【図２３】図２２のバイナリカウンタをUp/Down カウン
タとして駆動するための駆動回路の一例を示す回路図。

【図２４】図１中／図２６中の周辺DLL および図２中・
図27中のファインPLL における位相検知回路の出力波形
の一例を示す図。

【図２５】図１５中のシフトレジスタ回路の駆動回路お
よび図２２のバイナリカウンタの駆動回路の一例を示す
回路図。

【図２６】従来の２重ループ型のDLL を示すブロックダ
イアグラム。

【図２７】従来の２重ループ型のPLL を示すブロックダ
イアグラム。

【図２８】図１中／図２中／図２６中／図２７中の遅延
セルの数が４つで、外部クロックの一周期を８象限で表
わした（８等分した）場合を示す説明図。

【図２９】図１中の遅延セル／図２中の遅延セルの数が
６つで、外部クロックの一周期を１２象限で表わした
（１２等分した）場合を示す説明図。

【図３０】図１中の遅延セル／図２中の遅延セルの数が
３つで、外部クロックの一周期を６象限で表わした（６
等分した）場合を示す説明図。

【図３１】図２６中の遅延セル／図２７中の遅延セルの
数が４つで、外部クロックの一周期を８象限で表わした
（８等分した）場合に、遅延セルの遅延が不十分で最終
象限の位相が大きくなった場合を示す説明図。

【図３２】図２６中の遅延セル／図２７中の遅延セルの
数が４つで、外部クロックの一周期を８象限で表わそう
とした場合に、遅延セルの遅延が過多で外部クロックの
一周期を８象限で表わせなかった場合を示す説明図。

【図３３】図１中／図２中／図２６中／図２７中のチャ
ージ・ポンプ回路(Charge pump)の一例を示す回路図。

【図３４】図１中／図２中／図２６中／図２７中の遅延
セルヘバイアス電流を供給するバイアス生成回路の一例
を示す回路図。

【図３５】図１中／図２６中のコア DLL用の位相比較回
路の一例を示す回路図。

【図３６】図１中／図２６中のコアDLL 用の位相比較回
路の動作例を示す波形図。

【図３７】図１中／図２６中のコアDLL 用の位相比較回
路の動作例を示す波形図。

【図３８】図１中／図２６中のコアDLL 用の位相比較回
路の動作例を示す波形図。

【図３９】図２中／図２７中のメインPLL 用の位相・周
波数検知回路(Phase-Frequency Detector)の一例を示す
回路図。

【図４０】図３９の回路の状態遷移を説明するために示
す図。

【図４１】図１中／図２中のチャージ・ポンプ回路の出
力Vco の電位がある設定範囲から逸脱したことを検知す
る検知回路の一例を示す回路図。

【図４２】図２６中／図２７中の遅延セルの一例を示す
回路図。

【図４３】図２６中／図２７中の位相補間回路の一例を
示す回路図。

【図４４】図２６中／図２７中の位相補間回路の他の例
として、バイナリカウンタの出力をそのまま使って重み
付けをバイナリ的に行なったアナログ的な位相補間回路
を示す回路図。

【図４５】図２６中／図２７中の位相補間回路の入出力
特性として、２つの入力Ψ、Φと１つの出力Θとの関係
が理想的な場合を概念的に示す図。

【図４６】図４５に示した２つの入力Ψ、Φの混合度合
で決まる出力波形の位相(Phase)と、それを制御するた
めのウエイト(Weight)信号の理想的な関係を示す図。

【図４７】図２６中／図２７中の位相補間回路の２つの
入力Ψ、Φと１つの出力Θとの入出力特性について、２
つの入力Ψ、Φの軸間の位相が大きい場合の入出力波形
を概念的に示す図。

【図４８】図４７に示した２つの入力Ψ、Φの混合度合
で決まる出力波形の位相とそれを制御するためのウエイ
ト(Weight)信号の関係を示す図。

【図４９】図２６中／図２７中の位相選択回路の一例を
示す回路図。

【図５０】図２６中／図２７中の位相選択回路の一例を
示す回路図。

【図５１】図４および図５に示した位相選択回路を制御
する回路の一例の一部を示す回路図。

【図５２】図４および図５に示した位相選択回路を制御
する回路の一例の一部を示す回路図。

【符号の説明】

110a…コアDLL 11…デューティ・サイクル・コレクター回路(duty cycl
e corrector:DCC) 12…入力バッファ回路 13…遅延線 14…第１のバッファ回路 15…第２のバッファ回路 16…位相比較回路（Phase Comp） 17…チャージ・ポンプ回路（Charge Pump ） 18…有限状態遷移機械(Finite State Machine) 19…切換回路（MUX ） 120 …周辺DLL 20…バッファ回路 21、22…位相選択回路（Phase Selector） 23、24…バッファ回路 25…位相補間回路（Phase Interpolator） 26…クロックドライバ回路 27…位相検知回路（Phase Detector） 28…有限状態遷移機械(Finite State Machine)

Claims (6)

【特許請求の範囲】
1. 【請求項１】 同じ構成を有する複数の遅延セルが直列
   に接続されてなり、第１のクロック信号が入力する遅延
   線および該遅延線による前記第１のクロック信号の一周
   期の分割数を切換可能な切換回路を有し、前記遅延線の
   各段の遅延セルから前記第１のクロックの一周期を複数
   に分割した位相を表現する複数の信号を出力する第１の
   遅延同期ループと、 前記第１の遅延同期ループから時間的に連続する二軸の
   信号を選択して混ぜ合わせることにより、前記第１のク
   ロック信号との位相のずれを補償した第２のクロック信
   号を生成する第２の遅延同期ループとを具備することを
   特徴とする位相補償用クロック同期回路。
2. 【請求項２】 前記第２の遅延同期ループは、 前記第１の遅延同期ループの遅延線を構成する複数の遅
   延セルのうちの隣接する２つの遅延セルの出力を選択す
   る位相選択回路と、 前記位相選択回路の２つの出力信号の位相を混合するこ
   とによって位相補償されたクロック信号を生成する位相
   混合回路と、 前記位相混合回路で生成されたクロック信号が入力し、
   前記第２のクロック信号を出力するクロックドライバ回
   路と、 前記第１のクロック信号と前記第２のクロック信号の位
   相差を検知する位相検知回路と、 前記位相検知回路による検出出力に基づいて、前記位相
   混合回路の２入力の混合割合をフィードバック制御する
   とともに、前記位相選択回路を制御する制御回路とを具
   備することを特徴とする請求項１記載の位相補償用クロ
   ック同期回路。
3. 【請求項３】 前記切換回路は、前記遅延線の遅延セル
   の実質的に使用する数を切り換えることを特徴とする請
   求項１または２記載の位相補償用クロック同期回路。
4. 【請求項４】 第１のクロック信号が入力し、同じ構成
   を有する複数の遅延セルがループ状に接続されてなる電
   圧または電流制御発振器および該発振器による前記第１
   のクロック信号の一周期の分割数を切換可能な切換回路
   を有し、前記発振器の各段の遅延セルから前記第１のク
   ロックの一周期を複数に分割した位相を表現する複数の
   信号を出力する第１の位相同期ループと、 前記第１の位相同期ループから時間的に連続する二軸の
   信号を選択して混ぜ合わせることにより、前記第１のク
   ロック信号との位相のずれを補償した第２のクロック信
   号を生成する第２の位相同期ループとを具備することを
   特徴とする位相補償用クロック同期回路。
5. 【請求項５】 前記第１の位相同期ループは、 前記電圧または電流制御発振器と、 前記第１のクロック信号が入力する入力バッファ回路の
   出力信号と前記電圧または電流制御発振器の出力信号と
   の位相差・周波数差を検知する位相・周波数検知回路
   と、 前記位相・周波数検知回路の出力信号により制御され、
   制御出力を前記電圧または電流制御発振器の遅延セルに
   供給するチャージ・ポンプ回路と、 前記電圧または電流制御発振器の遅延セルの実質的に使
   用する数を切り換える切換回路とを具備し、前記第２の
   位相同期ループは、 前記第１の位相同期ループの発振器を構成する複数の遅
   延セルのうちの隣接する２つの遅延セルの出力を選択す
   る位相選択回路と、 前記位相選択回路の２つの出力信号の位相を混合するこ
   とによって位相補償されたクロック信号を生成する位相
   混合回路と、 前記位相混合回路で生成されたクロック信号が入力し、
   第２のクロック信号を出力するクロックドライバ回路
   と、 前記第１のクロック信号と前記第２のクロック信号の位
   相差を検知する位相検知回路と、 前記位相検知回路による検出出力に基づいて、前記位相
   混合回路の２入力の混合割合をフィードバック制御する
   とともに、前記位相選択回路を制御する制御回路とを具
   備することを特徴とする請求項４記載の位相補償用クロ
   ック同期回路。
6. 【請求項６】 前記切換回路は、前記発振器の遅延セル
   の実質的に使用する数を切り換えることを特徴とする請
   求項４記載の位相補償用クロック同期回路。