JP3854065B2 - 位相補償用クロック同期回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に用いられる位相補償用のクロック同期回路に係り、特に入力クロック信号と同一周期で位相が異なった出力クロック信号を生成させるために遅延同期ループ（DLL;Delay Locked Loop)あるいは位相同期ループ（PLL;Phase Locked Loop)を用いたクロック同期回路に関するもので、クロック同期型半導体集積回路装置などに使用されるものである。
【０００２】
【従来の技術】
位相補償用のDLL 、PLL としては種々のものが提案・使用されてきているが、本発明に特に関するものは、"A Semidigital Dual Delay-Locked Loop", IEEE Journal of Solid-State Circuits, Vol.32,No.11, Nov.1997（論文１）と、"PLL Design for a 500 MB/s Interface", 1993 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, p.160, Feb.1993 （論文２）である。
【０００３】
図２６は、従来のDLL のブロックダイアグラムを示す。
【０００４】
このDLL は、前記論文１に開示されており、コア(Core) DLL110 と周辺(Peripheral) DLL120 の二重のループで構成されていることが特徴である。
【０００５】
コアDLL110は、外部クロックExt. Clkが入力し、同じ構成を有する複数の遅延セル10（後述するチャージ・ポンプ回路17の出力電圧によって遅延量が変化する）が直列に接続されてなる遅延線に入力し、この遅延線の各段の遅延セル10から外部クロックExt. Clkの一周期を複数に分割した位相を表現する複数の信号を出力する（外部クロックExt. Clkの一周期を等間隔に分断する分断軸を生成する）役割を有するものである。
【０００６】
即ち、コアDLL110は、入力する外部クロックExt. Clkのデューティサイクルを調整するデューティ・サイクル・コレクター回路(duty cycle corrector :DCC)11 と、このDCC11 の出力信号が入力する入力バッファ回路12と、この入力バッファ回路12の出力信号が入力する遅延線13と、この遅延線13の入力の分岐信号が入力する第１のバッファ回路14と、前記遅延線13の出力の分岐信号が入力する第２のバッファ回路15と、第１のバッファ回路14の出力信号Ｃ0 と第２のバッファ回路15の出力信号Ｃπの位相差を検知する位相比較回路（Phase Comp. ）16と、この位相比較回路16の出力信号により制御され、出力電圧を遅延セル10に供給するチャージ・ポンプ回路（Charge Pump ）17と、このチャージ・ポンプ回路17に供給するバイアス電流を生成するバイアス生成回路（図示せず）とを有する。
【０００７】
前記周辺DLL120は、前記コアDLL110で生成された時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックExt. Clkと同一周期の内部クロックInt. Clkを生成するものである。
【０００８】
即ち、周辺DLL120は、コアDLL110の遅延線13を構成する複数の遅延セル10の各出力がバッファ回路20を経て入力し、前記複数の遅延セル10のうちの隣接する２つの遅延セル10の出力を選択する位相選択回路（Phase Selector）21、22と、この位相選択回路21、22からそれぞれバッファ回路23、24を介して取り出したクロック信号Ψ、Φの位相を混合することによって、２つの信号間の位相を反映させた信号（位相補償されたクロック信号）を生成する位相補間回路（Phase Interpolator）25と、この位相補間回路25で生成されたクロック信号が入力し、内部クロックInt. Clkを出力するクロックドライバ回路26と、外部クロックExt. Clkと内部クロックInt. Clkの位相差を検知する位相検知回路（Phase Detector）27と、この位相検知回路27による検出出力に基づいて、位相補間回路25の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路21、22を制御する有限状態遷移機械(Finite State Machine)28を備えている。
【０００９】
図２７は、従来のPLL のブロックダイアグラムを示す。
【００１０】
このPLL は、前記論文２に開示されており、メイン(Main) PLL130 とファイン(Fine) PLL140 の二重のループで構成されていることが特徴である。
【００１１】
メインPLL130は、外部クロックExt. Clkが入力し、同じ構成を有する複数の遅延セル30（後述するチャージ・ポンプ回路33の出力電圧によって遅延量が変化する）を含んでループ状に形成される電圧制御発振器(VCO;Voltage Controlled Oscillator）を有し、各段の遅延セル30から外部クロックExt. Clkの一周期を複数に分割した位相を表現する複数の信号を出力する（外部クロックExt. Clkの一周期を等間隔に分断する分断軸を生成する）役割を有する。
【００１２】
即ち、メインPLL130は、外部クロックExt. Clkが入力する入力バッファ回路31と、この入力バッファ回路31の出力信号の位相・周波数を検知する位相・周波数検知回路(Phase-Frequency Detector)32と、この位相・周波数検知回路32の出力信号により制御され、出力電圧を遅延セル30に供給するチャージ・ポンプ回路33と、このチャージ・ポンプ回路33から制御電圧が印加される電圧制御発振器34と、この発振器34の最終段の遅延セル30の出力を初段の遅延セル30に帰還するバッファ回路35によりループを形成してなり、このバッファ回路35の出力を前記位相・周波数検知回路32に供給するバッファ回路36を有する。
【００１３】
前記ファインPLL140は、前記メインPLL130で生成された時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックExt. Clkと同一周期の内部クロックInt. Clkを生成する。
【００１４】
即ち、ファインPLL140は、メインPLL130の発振器34を構成する複数の遅延セル30の各出力がバッファ回路20を経て入力し、前記複数の遅延セル30のうちの隣接する２つの遅延セル30の出力を選択する位相選択回路21、22と、この位相選択回路21、22からそれぞれバッファ回路23、24を介して取り出したクロック信号Ψ、Φの位相を混合することによって、２つの信号間の位相を反映させた信号（位相補償されたクロック信号）を生成する位相補間回路25と、この位相補間回路25で生成されたクロック信号が入力し、内部クロックInt. Clkを出力するクロックドライバ回路26と、外部クロックExt. Clkと内部クロックInt. Clkの位相差を検知する位相検知回路27と、この位相検知回路27による検出出力に基づいて、位相補間回路25の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路21、22を制御する有限状態遷移機械(Finite State Machine)28を備えている。
【００１５】
以下、上記構成について詳細を述べる。
【００１６】
図３３は、図２６中のチャージ・ポンプ回路17の一例を示しており、前記論文１で引用されている" Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques ", IEEI Journa1 of Solid-State Circuits, Vo1.31,No.11, Nov.1996（論文３）に開示されているSelf-Biased Technique を用いている。つまり、チャージ・ポンプ、バイアス回路、遅延セルの回路形式をできるだけ同構成になるようにしてある。
【００１７】
このチャージ・ポンプ回路は、図２６中の位相比較回路16の出力Up、Dnおよび図３４に示すバイアス生成回路からのバイアス電位Vcp 、Vcn を受け、Upが"H" の時は出力Vco を"L" にしようとし、Dnが"H" の時は出力Vco を"H" にしようとする。
【００１８】
図３４は、図３３のチャージ・ポンプ回路ヘバイアス電流を供給するバイアス生成回路の一例を示しており、前記論文３に開示されているSelf-Biased Technique を用いている。
【００１９】
このバイアス生成回路は、図３３のチャージ・ポンプ回路33の出力Vco を受け、バイアス電位Vcp 、Vcn を生成する。Vco が"L" になれば、Vcp が"L" 、Vcn が"H" となり、バイアス電流を増大させる。Vco が"H" になれば、Vcp が"H" 、Vcn が"L" となり、バイアス電流を減少させる。
【００２０】
図４２は、図２６中／図２７中の遅延セルの一例を示しており、前記論文３に開示されているSelf-Biased Technique を用いている。Vcp が"L" 、Vcn が"H"となり、バイアス電流が増大すると、遅延セルの遅延量、つまり入力Vi+/Vi- を受けてから、出力Vo+/Vo- を出力するまでの時間は減少する。Vcp が"H" 、Vcnが"L" となり、バイアス電流が減少すると、遅延セルの遅延量、つまり入力Vi+/Vi- を受けてから、出力Vo+/Vo- をo 出力するまでの時間は増大する。
【００２１】
図３５は、図２６中のコア DLL110 の位相比較回路16の一例を示しており、前記論文１に開示されている。
【００２２】
この位相比較回路は、比較入力Ｃ0 が"H" になってから比較入力Ｃπが"H" になるまでの期間は比較出力Upが"H" 、Dnが"L" になり、Ｃπが"H" になってからＣ0 が"H" になるまでの期間は比較出力Dnが"H" 、Upが"L" になる。
【００２３】
図３６乃至図３８は、図２６中のコアDLL 用の位相比較回路の異なる動作例を示す波形図である。
【００２４】
即ち、コア DLL110 の遅延線13の遅延時間が延びると、図３７に示すように、Ｃ0 ="H"になってからＣπ="H"になるまでの期間は長くなり、長くなると位相比較回路16によりUp="H"の期間がDn＝"H" の期間より長くなるので、チャージ・ポンプ回路17から出力するVco は"L" になり、各遅延セル10の遅延量が短くなって遅延線13の遅延時間は短くなる。
【００２５】
これに対して、遅延線13の遅延時間が短くなると、図３６に示すように、Ｃ0 ="H"になってからＣπ="H"になるまでの期間は短くなり、短くなると位相比較回路16によりDn="H"の期間がUp＝"H" の期間より長くなるので、チャージ・ポンプ回路17から出力するVco は"H" になり、各遅延セル10の遅延量が長くなって遅延線13の遅延時間は長くなる。
【００２６】
このような動作により、図３８に示すように、Ｃ0 ="H"になってからＣπ="H"になるまでの期間とＣπ="H"になってからＣ0 ="H"になるまでの期間は同じになり、Ｃ0,Ｃπの周期は外部クロックExt. Clkに等しいことから、Ｃ0 ="H"になってからＣπ="H"になるまでの期間は、外部クロックの一周期の半分となる。つまりＣ0 とＣπの位相差はちょうど１８０°（πラジアン）となる。
【００２７】
図２６中の４段の遅延セル10には、チャージ・ポンプ回路17から同一のバイアス電流を供給されているから、各遅延セル10での遅延時間は同じになる。したがって、Ｃ0 とＣπの位相差を４段の遅延セル10で４等分することになる。Ｃ0 とＣπの位相差はちょうど１８０°になっていて、遅延セル10からの出力として相補信号対を出力するようにすれば、外部クロックExt. Clkの一周期を８等分できることになる。
【００２８】
図３９は、図２７中の位相・周波数検知回路(Phase-Frequency Detector)32の一例を示しており、" A PLL Clock Generator with 5 to 11O MHz of Lock Range for Microprocessors", lEEE Journal of Solid-State Circuits,Vo1. 27, No.11, Nov.1992 （論文４）のFig.5 に開示されている。
【００２９】
図４０は、図３９の回路の状態遷移を説明するために示す図である。
【００３０】
位相差、周波数を比較する2 入力ref_clk 、fb_clkの"H" から"L"への遷移の時間的な位置関係のみを比較する。ref_clk が"H" から"L"へ遷移したとき、fb_clkがまだ、"H" のままなら、比較出力Up＝"H" となる。逆にf ｂ_clkが"H" から"L"へ遷移したとき、ref_clk がまだ、"H" のままなら、比較出力Dn＝"H" となる。
【００３１】
即ち、図２７中のメイン PLL130 のVCO34 の出力周期が長いと、外部クロックExt.Clk をバッファリングしたref_clk が"H" から"L"へ遷移したとき、VCO34の出力をバッファリングしたfb_clkがまだ、"H" のままとなるので、比較出力Up＝"H" となり、チャージ・ポンプ回路33の出力Vco は"L" となり、バイアス電流が増大して、VCO34 を構成する各遅延セル30の遅延量は短くなり、VCO34 の出力周期を短くするようにフィードバックする。
【００３２】
これに対してメイン PLL130 のVCO34 の周期が短いと、VCO34 の出力をバッファリングしたfb_clkが"H" から"L"へ遷移したとき、外部クロックExt.Clk をバッファリングしたref_clk が、"H" のままとなるので、比較出力Dn＝"H" となり、チャージ・ポンプ回路33の出力Vco は"H" となり、バイアス電流が減少して、VCO34 を構成する各遅延セル30の遅延量は長くなり、VCO34 の周期を長くするようにフィードバックする。
【００３３】
したがって、上記位相・周波数検知回路32により、図２７のメインPLL130は外部クロックと周波数を合わせるように動作する。
【００３４】
図２７中のVCO34 を形成する４段の遅延セル30には、チャージ・ポンプ回路33から同一のバイアス電流を供給されているから、各遅延セル30での遅延時間は同じになる。したがって、遅延セル30からの出力として相補信号対を出力するようにすれば、外部クロックの一周期を８等分できることになる。
【００３５】
図２８は、図２６中の遅延セル10／図２７中の遅延セル30の数が４つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を８象限で表わした（８等分した）場合を示す。
【００３６】
図２６中の周辺DLL120、図２７中のファイン PLL140 の位相検知回路(Phase Detector)27の具体的な回路図は示していないが、この位相検知回路27は、前記論文１、２の趣旨から、入力レシーバと同型のものとなる。
【００３７】
図２４は、上記位相検知回路27の出力波形例を示す。内部クロックInt.Clk が"H" から"L" に遷移した時、外部クロックExt.Clk がまだ"H" なら、入力レシーバと同型の位相検知回路27の出力信号lateは"H" となり、外部クロックExt.Clkの位相に対して、内部クロックInt.Clk の位相は進んでいることを示す。逆に、内部クロックInt.Clk が"H" から"L" に遷移した時、外部クロックExt.Clk が既に"L" なら、入力レシーバと同型の位相検知回路27の出力信号lateは"L" となり、外部クロックExt.Clk の位相に対して、内部クロックInt.Clk の位相は遅れていることを示す。
【００３８】
図２６中の周辺DLL120、図２７中のファイン PLL140 の位相検知回路27を入力レシーバと同型にすることで、入力レシーバでの内部クロックInt.Clk のデータラッチ遅延を周辺DLL120、ファイン PLL140 の位相比較に反映することができるため、データのセットアップ時間、ホールド時間に対するマージンが向上し、より高周波数動作に対応できる。
【００３９】
図４３は、図２６中／図２７中の位相補間回路（Phase Interpolator)25 の一例として、前記論文１に開示されているものを示す。
【００４０】
この位相補間回路において、Φ＋とΦ−、Ψ＋とΨ−、Θ＋とΘ−はそれぞれ相補信号である。Vcn 、Vcp は図３４のバイアス生成回路から供給されるバイアス電圧である。bIctrl<1> とIctrl<1>、…bIctrl<15>とIctrl<15> は、それぞれ相補の重み付け信号である。
【００４１】
bIctrl<1> …bIctrl<15>が全て"H" 、Ictrl<1>…Ictrl<15> が全て"L" なら、Φ＋とΦ−入力の差動対には電流が流れ、Ψ＋とΨ−入力の差動対には電流が流れないので、出力Θ＋とΘ−には、Φ＋とΦ−の影響のみ現われ、Ψ＋とΨ−には影響されない。
【００４２】
逆に、bIctrl<1> …bIctrl<15>が全て"L" 、Ictrl<1>…Ictrl<15> が全て"H"なら、Ψ＋とΨ−入力の差動対には電流が流れ、Φ＋とΦ−入力の差動対には電流が流れないので、出力Θ＋とΘ−には、Ψ＋とΨ−の影響のみ現われ、Φ＋とΦ−には影響されない。
【００４３】
bIctrl<1> …bIctrl<15>の"H" の数が多いほど、（Ictrl<1>…Ictrl<15> の"L" の数が多いほど）、出力Θ＋とΘ−には、Φ＋とΦ- の影響が強く現われ、Ictrl<1>…Ictrl<15> の"H" の数が多いほど、（bIctrl<1> …bIctrl<15>の"L" の数が多いほど）、出力Θ＋とΘ−には、Ψ＋とΨ- の影響が強く現われる。
【００４４】
これにより、（Φ＋／Φ−）入力と（Ψ＋／Ψ−）入力の位相が混合されて、Φが100 ％の影響を及ぼしている位相からΨが100 ％の影響を及ぼしている位相の範囲を補間した出力を実現できる。
【００４５】
即ち、前記周辺 DLL120 ／ファイン PLL140 のFSM 28の出力により、前記位相選択回路21、22で選択された２軸の重みを変えて、２軸間の位相を表現するものであり、16段階の重み付けができるように構成されている。
【００４６】
ところで、図４３に示した位相補間回路25は、重み付け信号が相補合わせて30あり、均等に重み付けされており、重み付け信号の切り替わり時の電流ノイズが小さく、安定性は良いが、レイアウト面積が大きいという難点がある。
【００４７】
図４４は、図２６中／図２７中の位相補間回路25の他の例として、バイナリカウンタ(Binary Counter)の出力をそのまま使って重み付けをバイナリ的に行ったアナログ的な位相補間回路を示す。
【００４８】
重み付け信号bCIctrl<0>、CIctrl<0> 入力の電流パスに対して、bCIctrl<1>、CIctrl<1> 入力の電流パスはその２倍、bCIctrl<2>、CIctrl<2> 入力の電流パスはさらにその２倍、bCIctrl<3>、CIctrl<3> 入力の電流パスはさらにその２倍になっている。重み付け信号の切り替わり時に関与する電流値が小さければ、切り替わり時の電流ノイズが小さく、安定性も、これで問題はない。
【００４９】
図４５は、図２６中／図２７中の位相補間回路25の入出力特性として、２つの入力Ψ、Φと１つの出力Θとの関係が理想的な場合を概念的に示す。
【００５０】
ここでは、分かり易く説明するために、Φの重みが100 ％の場合、Φの影響が50％でΨの影響が50％の場合、Ψの重みが100 ％の場合を示している。
【００５１】
Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相は最も進んでおり、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相は最も遅れており、Φの影響が50％でΨの影響が50％の場合のΘの位相は前２者の中間の位相となる。
【００５２】
ΦとΨの影響の度合を変えることでΘの位相は、Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相の間のどれかをとることができる。
【００５３】
図４６は、図４５に示した２つの入力Ψ、Φの混合度合で決まる出力波形の位相(Phase) と、それを制御するためのウエイト(Weight)信号の理想的な関係を示す図である。
【００５４】
ここでは、２つの入力Ψ、Φの混合度合（出力Θに対する影響度）をWeight信号によって16段階に変えた場合を示しており、Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相の間を16分割した位相を実現できることになる。
【００５５】
図４９および図５０は、図２６中／図２７中の位相選択回路(Phase Selector)21、22の一例を示しており、前記論文１（"A Semidigital Dual Delay-Locked Loop", IEEE Journal of Solid-State Circuits, Vol.32,No.11, Nov.1997）に開示されている。Vcn 、Vcp は図３４のバイアス生成回路から供給されるバイアス電圧である。
【００５６】
入力sel0/sel0b〜sel3/sel3bは図２６中／図２７中の有限状態遷移機械28の出力であり、これにより連続する二軸を選択する。例えば、図２８においてQ0象限を選択した場合、有限状態遷移機械28の出力として、sel0とsel1が"H" となり、他は"L" となる。sel0が"H" となって、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel1が"H" となって、遅延線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。この状態で、図２６中の周辺DLL120、図２７中のファイン PLL140 の位相検知回路(Phase Detector)27が動作し、比較出力を元に、有限状態遷移機械28のWeight信号によって、位相補間回路25はΦとΨを混合する。
【００５７】
Q0象限において、内部クロックInt.Clk の位相が外部クロックExt.Clk の位相に合わなかった場合、例えば、内部クロックInt.Clk の位相が外部クロックExt.Clk の位相より遅れている場合は、有限状態遷移機械28によって、Q7象限に移る。このとき、sel0とsel3b が"H" となり、他は"L" となる。sel0が"H" のままであるから、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel3b が"H" となって、遅延線13／VCO34 の四段目の遅延セルの出力bP3/P3がΨ＋／Ψ−として出力され、bP3 軸が選択される。上記の説明において位相補間回路の入出力関係は、記号／の前後の順序は同順関係である。
【００５８】
内部クロックInt.Clk の位相が外部クロックExt.Clk の位相より進んでいる場合は、有限状態遷移機械28によって、Q2象限に移る。このとき、sel1とsel2が"H" となり、他は"L" となる。sel1が"H" のままであるから、遅延線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。sel2が"H" となって、遅延線13／VCO34 の三段目の遅延セルの出力P2/bP2がΦ＋／Φ−として出力され、P2軸が選択される。
【００５９】
以上により、これらの例の二重ループを有するPLL 、DLL の特徴的な所は、二重ループの一方のコアDLL110ないしはメインPLL130で外部クロックの一周期を等分割に分割するための"軸"信号を生成し、生成された軸信号のうち、時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックExt.Clkと同一周期の内部クロックInt.Clk を生成する。
【００６０】
ところで、図２６のDLL において、外部クロックExt. Clkの周期が短くてバイアス電流を最大にしてもなお遅延セル10の遅延が大きい場合、Ｃ0 とＣπの位相差が外部クロックExt. Clkの180 °以上になり、図３２に示すように、コアDLL110はクロックの一周期を等間隔に分断できないばかりではなく、ある位相が、二組の軸の混ぜ合わせで表現され、初期値によっては、ロックができたり、できなくなるという問題が発生する。
【００６１】
図２７のPLL においては、外部クロックExt. Clkの周期が短くてバイアス電流を最大にしてもなお遅延セル30の遅延が大きい場合、メインPLL130のVCO の周期が外部クロックExt. Clkの周期より長くなり、クロックのサイクル数で、二組で表現されるようになる位相が変化していき、事態はより深刻である。
【００６２】
この状況で、外部クロックExt. ClkのジッタあるいはEMl 対策のためにクロックの周波数を分散させている場合、一旦はロックしても、ロックポイントからずれる場合があり、DLL/PLL が位相補間する時に前記したように二組で表現される位相にいると、ずれた外部クロックExt. Clkの位相に再ロックするまで、選択する軸を変えなければならない場合があり、その場合は再ロックするまで時間がかかる。
【００６３】
上記とは逆に、DLL の外部クロックExt. Clkの周期が長くてバイアス電流を最小にしても遅延セル10の遅延が小さい場合は、Ｃ0 とＣπの位相差が外部クロックの180 °未満となり、図３１に示すように、最終象限の軸間の角度、位相差が大きくなる。すると、図４７に示すように、特に二軸を等分に近い状態で混ぜ合わせると、位相補間回路25の出力波形に平坦な部分が生じ、それが増幅段である次段の回路閾値に近いと、ノイズにより、位相が大きく変わることとなる。これにより、図４６に示すような理想的な場合に比較して、図４８に示すように位相が大きく変化する部分がでる。
【００６４】
図２７のPLL においては、外部クロックExt. Clkの周期が長くてバイアス電流を最小にしてもなお遅延セル30の遅延が小さい場合、メインPLL130のVCO の周期が外部クロックExt. Clkの周期より短くなり、クロックのサイクル数で、二組で表現されるようになる位相が変化していき、事態はより深刻である。
【００６５】
図３１は、図２６中の遅延セル10／図２７中の遅延セル30の数が４つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を８象限で表わした（８等分した）場合であるが、遅延セル10／遅延セル30の遅延が不十分で最終象限の位相が大きくなった場合を示す。
【００６６】
図３２は、図２６中の遅延セル10／図２７中の遅延セル30の数が４つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を８象限で表わそうとした場合であるが、遅延セル10／遅延セル30の遅延が過多で外部クロックExt. Clkの一周期を８象限で表わせなかった場合を示す。
【００６７】
図４７は、図２６中／図２７中の位相補間回路25の２つの入力Ψ、Φと１つの出力Θとの入出力特性について、Q7象限が選択されていて、２つの入力Ψ、Φの軸間の位相が大きい場合の入出力波形を概念的に示す。ここでは、図４５と比較できるように、Φの重みが100 ％の場合、Φの影響が50％でΨの影響が50％の場合、Ψの重みが100 ％の場合を示している。
【００６８】
Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相は最も進んでおり、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相は最も遅れており、Φの影響が50％でΨの影響が50％の場合のΘの位相は前２者の中間の位相となる。
【００６９】
入力Φと入力Ψ間の遅延が大きく、入力Φが"H" に立ち上がりきってから、Ψが到着すると、例えば、Φの影響が50％でΨの影響が50％の場合のΘの出力には平坦な部分が生じてしまう。
【００７０】
図２６中／図２７中の位相補間回路25の出力Θを入力として受けるバッファ26の回路閾値が、この出力Θの平坦部近辺にあると、基板ノイズ、電源線ノイズなどにより、Θの電位がバッファ26の回路閾値に対して上下すると、内部クロックInt.Clk の位相がぶれて、内部クロック出力にジッタがのる。また、図４８に示すように、位相の変化の割合が大きくなる。
【００７１】
【発明が解決しようとする課題】
上記したように従来の二重ループ型のDLL 、PLL は、従来の一重ループのものと比べて位相合わせができる周波数範囲が広いものの、外部クロックの周期が短くて遅延セルの遅延が大きい場合とか外部クロックの周期が長くて遅延セルの遅延が小さい場合などでは、位相合わせが困難になり、位相合わせができる周波数範囲が狭いという問題があった。
【００７２】
本発明は上記の問題点を解決すべくなされたもので、本来の特徴を活かして、位相合わせができる周波数範囲をより広く出来る位相補償用のクロック同期回路を提供することを目的とする。
【００７３】
【課題を解決するための手段】
本発明の第１の位相補償用のクロック同期回路は、同じ構成を有する複数の遅延セルが直列に接続されてなり、第１のクロック信号が入力する遅延線と、前記遅延線による前記第１のクロック信号の一周期の分割数を切換可能な第１の切換回路と、前記遅延線に入力する第１のクロック信号と前記第１の切換回路で切換えられた信号との位相差を検知する位相比較回路と、前記位相比較回路の検知結果に基づき前記複数の遅延セルに供給する電圧もしくは電流を制御して前記複数の遅延セルにおける遅延量を可変するチャージ・ポンプ回路と、前記チャージ・ポンプ回路から前記複数の遅延セルに供給される電圧もしくは電流が前記複数の遅延セルの遅延量を制御できる範囲の上限または下限に対応した値に達したことを検知し、これを検知した際に前記第１のクロック信号の一周期の分割数を増加もしくは減少させるように前記第１の切換回路の制御を行う第１の制御回路を有し、前記遅延線の各段の遅延セルから前記第１のクロック信号の一周期を複数に分割した位相を表現する複数の信号を出力する第１の遅延同期ループと、前記第１の遅延同期ループの遅延線を構成する複数の遅延セルのうちの隣接する２つの遅延セルの出力を選択する位相選択回路と、前記位相選択回路の２つの出力信号の位相を混合することによって位相補償されたクロック信号を生成する位相混合回路と、前記位相混合回路で生成されたクロック信号が入力し、第２のクロック信号を出力するクロックドライバ回路と、前記第１のクロック信号と前記第２のクロック信号の位相差を検知する位相検知回路と、前記位相検知回路による検出出力に基づいて前記位相混合回路の２入力の混合割合をフィードバック制御するとともに前記位相選択回路を制御する第２の制御回路を有し、前記位相選択回路の２つの出力信号の位相を混合することにより、前記第１のクロック信号との位相のずれを補償した第２のクロック信号を生成する第２の遅延同期ループとを具備することを特徴とする。
【００７４】
本発明の第２の位相補償用のクロック同期回路は、第１のクロック信号が入力し、同じ構成を有する複数の遅延セルがループ状に接続されてなる電圧または電流制御発振器と、前記第１のクロック信号が入力する入力バッファ回路の出力信号と前記電圧または電流制御発振器の出力信号との位相差・周波数差を検知する位相・周波数検知回路と、前記位相・周波数検知回路の出力信号により制御され、制御出力を前記電圧または電流制御発振器内の複数の遅延セルに供給するチャージ・ポンプ回路と、前記電圧または電流制御発振器の遅延セルの実質的に使用する数を切り換える第１の切換回路と、前記チャージ・ポンプ回路から前記複数の遅延セルに供給される制御出力が前記複数の遅延セルの遅延量を制御できる範囲の上限または下限に対応した値に達したことを検知し、これを検知した際に前記第１のクロック信号の一周期の分割数を増加もしくは減少させるように前記第１の切換回路の制御を行う第１の制御回路を有し、前記発振器の各段の遅延セルから前記第１のクロック信号の一周期を複数に分割した位相を表現する複数の信号を出力する第１の位相同期ループと、前記第１の位相同期ループの発振器を構成する複数の遅延セルのうちの隣接する２つの遅延セルの出力を選択する位相選択回路と、前記位相選択回路の２つの出力信号の位相を混合することによって位相補償されたクロック信号を生成する位相混合回路と、前記位相混合回路で生成されたクロック信号が入力し、第２のクロック信号を出力するクロックドライバ回路と、前記第１のクロック信号と前記第２のクロック信号の位相差を検知する位相検知回路と、前記位相検知回路による検出出力に基づいて、前記位相混合回路の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路を制御する第２の制御回路を有し、前記位相選択回路の２つの出力信号の位相を混合することにより、前記第１のクロック信号との位相のずれを補償した第２のクロック信号を生成する第２の位相同期ループとを具備することを特徴とする。
【００７５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００７６】
＜第１の実施例＞
図１は、本発明の第１の実施の形態に係るDLL を利用した位相補償用のクロック同期回路の第１の実施例を示すブロックダイアグラムである。
【００７７】
このクロック同期回路の特徴は、DLL において、コア DLLの遅延セルの使用個数を変えることにより遅延量を変えて位相合わせを行なうものである。つまり、外部クロックExt. Clkの一周期を複数に分割した位相の軸間の角度差、位相差が大きくならないように、遅延セルをコア DLL内に追加したり、コアDLL の遅延線の入力信号Ｃ0 と出力信号Ｃπの位相差が外部クロックの周期の1/2 となるように、遅延セルをコアDLL 内から論理上排除できるようにする。
【００７８】
即ち、図１に示すクロック同期回路は、従来例のDLL と同様にコアDLL110a と周辺 DLL120 の二重のループで構成されているが、従来例のDLL と比べて、チャージ・ポンプ(Charge Pump) 回路17の出力Vco の電位を比較する回路を設け、設定値（VcoMax）より高い場合はコアDLL110a の遅延線13に遅延セル10を付加し、設定値（VcoMin）より低い場合は、コアDLL110a の遅延線13から遅延セル10を排除するように変更したものである。
【００７９】
上述した遅延セル10の数に応じて外部クロックExt. Clkの一周期の等分数が変化する。つまり、チャージ・ポンプ(Charge Pump) 回路17の出力Vco の最高電位（VcoMax）は、遅延セル10の遅延量がこれ以上増大できない電位として設定し、それを超えた場合は、コアDLL110a の遅延線13に遅延セル10を付加することにより、遅延線13の遅延量を増大して、Ｃ0 とＣπの位相差が外部クロックExt.Clkの周期の半分になるようにする。逆に、チャージ・ポンプ回路17の出力Vco の最低電位（VcoMin）より低い場合は、遅延セル10の遅延量が減少できない電位として設定し、それを超えた場合は、コアDLL110a の遅延線13から遅延セル10を削除することにより、遅延線の遅延量を減少させて、Ｃ0 とＣπの位相差が外部クロックExt.Clk の周期の半分になるようにする。
【００８０】
なお、図１に示したクロック同期回路の内部回路は、前記論文１に記述のあるものは、それに従い、ないものは補った。
【００８１】
コアDLL110a は、外部クロックExt. Clk（第１のクロック信号）が入力し、同じ構成を有する複数の遅延セル10が直列に接続されてなる遅延線13に入力し、この遅延線13の各段の遅延セル10から外部クロックExt. Clkの一周期を複数に分割した位相を表現する複数の信号を出力する（外部クロックExt. Clkの一周期を等間隔に分断する分断軸を生成する）役割を有するものである。
【００８２】
即ち、コアDLL110a は、入力する外部クロックExt. Clkのデューティサイクルを調整するデューティ・サイクル・コレクター回路(duty cycle corrector:DCC)11と、このDCC11 の出力信号が入力する入力バッファ回路12と、この入力バッファ回路12の出力信号が入力する遅延線13と、この遅延線13の入力の分岐信号が入力する第１のバッファ回路14と、前記遅延線13の出力の分岐信号が入力する第２のバッファ回路15と、第１のバッファ回路14の出力信号Ｃ0 と第２のバッファ回路15の出力信号Ｃπの位相差を検知する位相比較回路16と、この位相比較回路16の出力信号により制御され、出力電圧を遅延セル10に供給するチャージ・ポンプ回路17と、このチャージ・ポンプ回路17に供給するバイアス電流を生成するバイアス生成回路（図示せず）と、有限状態遷移機械(Finite State Machine)18と、切換回路（Multiplexer; MUX）19を有する。
【００８３】
上記有限状態遷移機械18は、前記チャージ・ポンプ回路17の出力により、遅延線13に遅延セル10の論理的な付加・削除を切換回路（Multiplexer; MUX）19を用いて行なう。
【００８４】
前記周辺DLL120は、前記コアDLL110a で生成された時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックExt. Clkと同一周期で位相が異なった内部クロックInt. Clkを生成するものである。
【００８５】
即ち、周辺DLL120は、コアDLL110a の遅延線13を構成する複数の遅延セル10の各出力がバッファ回路20を経て入力し、前記複数の遅延セル10のうちの隣接する２つの遅延セル10の出力を選択する位相選択回路21、22と、この位相選択回路21、22からそれぞれバッファ回路23、24を介して取り出したクロック信号Ψ（Ψ+/Ψ- ）、Φ（Φ+/Φ- ）の位相を混合することによって、２つの信号間の位相を反映させた信号（位相補償されたクロック信号）を生成する位相補間回路25と、この位相補間回路25で生成されたクロック信号が入力し、内部クロックInt. Clkを出力するクロックドライバ回路26と、外部クロックExt. Clkと内部クロックInt. Clkの位相差を検知する位相検知回路27と、この位相検知回路27による検出出力に基づいて、位相補間回路25の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路21、22を制御する有限状態遷移機械(Finite State Machine)28を備えている。
【００８６】
上記有限状態遷移機械28は、位相補間回路25の２つの入力ΦとΨの出力Θに対する影響度を例えば16段階のWeightで重み付けするためのWeight信号を生成する回路を含み、位相検知回路27の検知出力に基づいて、Weight信号により、位相補間回路25のΦの位相とΨの位相の出力Θに対するそれぞれの影響度（Φの位相とΨの位相の混ぜ合わせ具合）をフィードバック制御するものである。また、有限状態遷移機械28は、有限状態遷移機械18から遅延線13を構成する遅延セル数の情報を受け取り、隣接する２つの遅延セル10の出力を選択する。
【００８７】
＜第２の実施例＞
図２は、本発明の第２の実施の形態に係るPLL を利用した位相補償用のクロック同期回路の実施例を示すブロックダイアグラムである。
【００８８】
このクロック同期回路の特徴は、PLL において、メイン PLLの遅延セルの個数を変えることにより遅延量を変えて位相合わせを行なうものである。つまり、外部クロックExt. Clkの一周期を複数に分割した位相の軸間の角度差、位相差が大きくならないように、遅延セルをメイン PLL内に追加したり、Ｃ0 とＣπの位相差が外部クロックの周期の1/2 となるように、遅延セルをメイン PLL内から論理上排除できるようにする。
【００８９】
即ち、図２に示すクロック同期回路は、従来例のPLL と同様に、メイン PLL130aとファイン PLL140 の二重のループで構成されているが、従来例のPLL に対して、チャージ・ポンプ(Charge Pump) 回路33の出力Vco の電位を比較する回路を設け、設定値（VcoMax）より高い場合はメイン PLL130aの電圧制御発振器のループ内に遅延セル30を付加し、設定値（VcoMin）より低い場合は、メイン PLL130aの電圧制御発振器のループ内から遅延セル30を排除するように変更したものである。上述した遅延セル30の数に応じて外部クロックExt. Clkの一周期の等分数が変化する。
【００９０】
このクロック同期回路の内部回路は、前記論文２に記述のあるものは、それに従い、ないものは補った。この場合、図２中の遅延セル30、チャージ・ポンプ回路33は、図１中の遅延セル10、チャージ・ポンプ回路17と共通のものを使う（共通化する）ことにより、図３５に示すコア DLL用の位相比較回路16の出力信号を取り替えた。
【００９１】
メイン PLL130aは、外部クロックExt.Clk が入力し、同じ構成を有する複数の遅延セル30（後述するチャージ・ポンプ回路33の出力電圧によって遅延量が変化する）を含んでループ状に形成される電圧制御発振器(VCO）を有し、各段の遅延セル30から外部クロックExt. Clkの一周期を複数に分割した位相を表現する複数の信号を出力する（外部クロックExt. Clkの一周期を等間隔に分断する分断軸を生成する）役割を有する。
【００９２】
即ち、メインPLL130a は、外部クロックExt. Clkが入力する入力バッファ回路31と、この入力バッファ回路31の出力信号と後述するバッファ回路36からの帰還信号との位相差・周波数差を検知する位相・周波数検知回路(Phase-Frequency Detector)32と、この位相・周波数検知回路32の出力信号により制御され、制御出力を遅延セル30に供給するチャージ・ポンプ回路33と、このチャージ・ポンプ回路33から制御電圧（あるいは制御電流）が印加される電圧制御発振器（あるいは電流制御発振器）34と、この発振器34の最終段の遅延セル30の出力を初段の遅延セル30に帰還するバッファ回路35によりループを形成してなり、このバッファ回路35の出力を前記位相・周波数検知回路32に供給するバッファ回路36と、有限状態遷移機械(Finite State Machine)38と、切換回路（Multiplexer; MUX）39を有する。
【００９３】
上記有限状態遷移機械38は、前記チャージ・ポンプ回路33の出力により、電圧制御発振器(VCO) を構成する遅延セル30の論理的な付加・削除を切換回路（Multiplexer; MUX）39を用いて行なう。
【００９４】
前記ファインPLL140は、前記メインPLL130a で生成された時間的に連続する二軸の信号を選択して混ぜ合わることにより、外部クロックExt. Clkと同一周期で位相が異なった内部クロックInt.Clk を生成する。
【００９５】
即ち、ファインPLL140は、メインPLL130a の発振器34を構成する複数の遅延セル30の各出力がバッファ回路20を経て入力し、前記複数の遅延セル30のうちの隣接する２つの遅延セル30の出力を選択する位相選択回路21、22と、この位相選択回路21、22からそれぞれバッファ回路23、24を介して取り出したクロック信号Ψ（Ψ+/Ψ- ）、Φ（Φ+/Φ- ）の位相を混合することによって、２つの信号間の位相を反映させた信号（位相補償されたクロック信号）を生成する位相補間回路25と、この位相補間回路25で生成されたクロック信号が入力し、内部クロックInt. Clkを出力するクロックドライバ回路26と、外部クロックExt. Clkと内部クロックInt. Clkの位相差を検知する位相検知回路27と、この位相検知回路27による検出出力に基づいて、位相補間回路25の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路21、22を制御する有限状態遷移機械(Finite State Machine)28を備えている。また、有限状態遷移機械28は、有限状態遷移機械38からVCO を構成する遅延セル数の情報を受け取り、隣接する２つの遅延セル30の出力を選択する。
【００９６】
上記有限状態遷移機械28は、位相補間回路25の２つの入力Ψ、Φの影響度を例えば１５段階のWeightで変えるWeight信号を生成する回路を含み、位相検知回路27の検知出力に基づいて位相補間回路25における混合度合をフィードバック制御するものである。
【００９７】
以下、上記構成における本発明に係わる部分について詳細を述べる。
【００９８】
本実施例１，２では、6 分割と8 分割、12分割の間を遷移する場合を示す。
【００９９】
図３は、図１中／図２中の遅延セル10／遅延セル30の一例を示しており、前記論文３に開示されている遅延セルに対して、使用されない時に遅延セルでのパワーロスを避けるためのenable/disable スイッチを設け、本発明に適用可能にしている。enable/disableは図１中／図２中の有限状態遷移機械18／38によって制御される。
【０１００】
図４１は、図１中／図２中のチャージ・ポンプ回路17/33 の出力Vco の電位がある設定範囲から逸脱したことを検知する検知回路の一例を示している。
【０１０１】
図４１（ａ）のBGR 回路では定電圧VBGR が生成され、図４１（ｂ）、（ｃ）の回路では、チャージ・ポンプ回路の出力Vco によって遅延セルの遅延量を制御できる範囲の上下限を表す設定電位VcoMax、VcoMinが上記定電圧VBGR から生成される。
【０１０２】
図６は、図１中のコアDLL110a の有限状態遷移機械18あるいは図２中のメインPLL130a の有限状態遷移機械38 により遅延セル10あるいは遅延セル30の個数（外部クロック入力の一周期の分割数）を選択する選択信号を生成する選択信号生成回路の一例を示す。
【０１０３】
この回路で生成される選択信号Div6,Div8,Div12 は、図１中のコアDL110aでは、MUX19 により遅延セル10列からＣπを選択し、図２中のメインPLL130a では、MUX39 により発振器のループに含まれる遅延セル30の数を調整する。Div6,Div8,Div12 は、それぞれ一周期を６分割、８分割、１２分割していることを示す信号である。6 分割状態と12分割状態との間の直接遷移はしない構成となっている。
【０１０４】
図４１の回路と図６の回路が、図１中の有限状態遷移機械18、図２中の有限状態遷移機械38の主要部分である。
【０１０５】
図７は、図６の回路の出力（分割数選択信号）の状態遷移を説明するために示す図である。図１中の有限状態遷移機械18、図２中の有限状態遷移機械38の状態遷移を示す。
【０１０６】
VcoMax状態で遅延セル10、30の遅延を延ばすように位相比較回路16／位相・周波数検知回路32から信号がきた場合は、分割平面を増やす方向へ動作する（既に12分割になっている場合を除く）。
【０１０７】
VcoMin状態で遅延セル10、30の遅延を減らすように位相比較回路16／位相・周波数検知回路32から信号がきた場合は、分割平面を減らす方向へ動作する（既に6 分割になっている場合は除く）。
【０１０８】
図２９は、図１中の遅延セル10／図２中の遅延セル30の数が６つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を１２象限で表わした（１２等分した）場合を示す。
【０１０９】
図３０は、図１中の遅延セル10／図２中の遅延セル30の数が３つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を６象限で表わした（６等分した）場合を示す。
【０１１０】
図８は、図１中／図２中の有限状態遷移機械28における象限選択の状態遷移図を示す。Wmin、Wmaxは象限の境界にきたことを示す信号であり、図１５のWeight生成回路で生成される。象限の境界にきたら選択象限の移動が行われるわけであるが、分割数に応じて、つまり、Div6,Div8,Div12 の信号によって、Q5と、あるいはQ7と、あるいはQ11 とQ0が遷移可能となる。
【０１１１】
図９は、象限選択遷移回路として、選択されている象限を示すトークンを受け渡すシフトレジスタ回路で構成した例を示す。図１中の有限状態遷移機械18、図２中の有限状態遷移機械38の出力、つまり図６の選択信号生成回路で生成された遅延セル数を表す信号により切換回路（Multiplexer; MUX）を切り換えて、シフトレジスタの単位レジスタ数を象限数に合わせるようになっている。つまり、切換回路により、遅延セル数が３個の場合は６段のシフトレジスタ、遅延セル数が４個の場合は８段のシフトレジスタ、遅延セル数が６個の場合は１２段のシフトレジスタとなる。
【０１１２】
図１０は、図９のシフトレジスタ回路の駆動回路の一例を示す。
【０１１３】
図１１乃至図１４は、図９のシフトレジスタ回路を構成する回路の一例を示す。
【０１１４】
図５１および図５２は、有限状態遷移機械28の一部をなす回路であり、図４および図５の位相選択回路を制御する回路の一例を示している。
【０１１５】
図９で選択された象限から連続する2 軸を選択するように図４および図５の位相選択回路に選択信号を送る。有限状態遷移機械18／38の出力である象限数を示す信号も入力として受け取り、それに応じて、象限の選択の遷移が行われるようになっている。例えば、外部クロックExt.Clk に対して内部クロックInt.Clk の位相が遅れている場合で、現在はQ0象限にいて選択象限の遷移が起こる場合、遅延セル数が4 個の場合には次に選択されるのはQ7象限となり、遅延セル数が3 個の場合には次に選択されるのはQ5象限となり、遅延セル数が6 個の場合には次に選択されるのはQ11 象限となるようにする。
【０１１６】
図４および図５は、図１中／図２中の位相選択回路21、22の一例を示している。
【０１１７】
Φ側とΨ側で負荷が合うようにダミーのセレクタが付加されている。従来例と同様、Vcn 、Vcp は図３４のバイアス生成回路から供給されるバイアス電圧である。入力sel0/sel0b〜sel5/sel5b、sel0b6、sel1b6、sel2b6は図１中／図２中の有限状態遷移機械28の出力であり、これにより連続する二軸を選択する。例えば、図２８においてQ0象限を選択した場合、有限状態遷移機械28の出力として、sel0とsel1が"H" となり、他は"L" となる。sel0が"H" となって、遅延線13／VCO34の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel1が"H" となって、遅延線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。この状態で、図１中の周辺DLL120、図２中のファインPLL140の位相検知回路(Phase Detector)27が動作し、比較出力を元に、有限状態遷移機械28のWeight信号によって、位相補間回路25はΦとΨを混合する。
【０１１８】
Q0象限において、内部クロックInt.Clk の位相が外部クロックExt.Clk の位相に合わなかった場合、例えば、内部クロックInt.Clk の位相が外部クロックExt.Clk の位相より遅れている場合は、有限状態遷移機械28によって、図２８のごとく象限数が８のときはQ ７象限に移る。このとき、sel0とsel3b が"H" となり、他は"L" となる。sel0が"H" のままであるから、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel3b が"H" となって、遅延線13／VCO34 の四段目の遅延セルの出力bP3/P3がΨ＋／Ψ−として出力され、bP3 軸が選択される。上記の説明において、位相補間回路の入出力関係における記号／の前後の順序は同順関係である。
【０１１９】
図３０のように象限数が６のときはQ ５象限に移る。このとき、sel0とsel2b6が"H" となり、他は"L" となる。sel0が"H" のままであるから、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel2b6が"H" となって、遅延線13／VCO34 の三段目の遅延セルの出力bP2/P2がΨ＋／Ψ−として出力され、bP2 軸が選択される。上記の説明において、位相補間回路の入出力関係における記号／の前後の順序は同順関係である。
【０１２０】
図２９のように象限数が12のときはQ11 象限に移る。このとき、sel0とsel5bが"H" となり、他は"L" となる。sel0が"H" のままであるから、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel5b が"H" となって、遅延線13／VCO34 の六段目の遅延セルの出力bP5/P5がΨ＋／Ψ−として出力され、bP5 軸が選択される。上記の説明において、位相補間回路の入出力関係における記号／の前後の順序は同順関係である。
【０１２１】
内部クロックInt.Clk の位相が外部クロックExt.Clk の位相より進んでいる場合は、有限状態遷移機械28によって、Q2象限に移る。このとき、sel1とsel2が"H" となり、他は"L" となる。sel1が"H" のままであるから、遅延線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。sel2が"H" となって、遅延線13／VCO34 の三段目の遅延セルの出力P2/bP2がΦ＋／Φ−として出力され、P2軸が選択される。
【０１２２】
図１５は、図１中／図２中の周辺DLL120／ファインDLL140の有限状態遷移機械28のうち、位相補間回路25での重み付けを制御する重み付け信号Weightを生成するWeight生成回路の一例を示している。Wmin、Wmaxは象限の境界にきたことを示す信号である。
【０１２３】
１５段のシフトレジスタ（S/R#1 …S/R#15）の出力がWeight信号の相補対、bIctrl<1> …bIctrl<15>、Ictrl<1>…Ictrl<15> となる。
【０１２４】
IctrlUp ＝"H" となる度に、"H" データがS/R#1 からS/R#15 の方向へ受け渡され、S/R#1 から順にS/R#15の出力が"H" となる、つまり、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順に"L" となる。この重み付け信号により位相補間回路25が駆動されると、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順に"L" となり、出力Θに対するΨの影響の度合が大きくなり、内部クロックInt. Clkの位相が遅れていく。
【０１２５】
逆に、IctrlDn ＝"H" となる度に、"L" データがS/R#15 からS/R#1 の方向へ受け渡され、S/R#15から順にS/R#1 の出力が"L" となる、つまり、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となる。この重み付け信号により位相補間回路25が駆動されると、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となると、出力Θに対するΦの影響の度合が大きくなり、内部クロックInt. Clkの位相が進んでいく。
【０１２６】
以上の動作により、位相検知回路27の結果により有限状態遷移機械28を通してのフィードバック機構により、内部クロックInt. Clkの位相が外部クロックExt.
Clkと合うことになる。
【０１２７】
図１６は、図１５中のシフトレジスタ回路の駆動回路の一例を示している。
【０１２８】
この駆動回路は、IctrlUp/IctrlDn 信号をパルス化するものである。
【０１２９】
IctrlUp="H" により、IcntrlUpP="H",/IcntrlUpP="L"のパルスが出力され、左側のシフトレジスタの出力を入力し（InRS）、IcntrlUpP="L",/IcntrlUpP="H"の時点でラッチ、OutRS に出力する。以上により右シフトが行われる。
【０１３０】
IctrlDn="H" により、IcntrlDnP="H",/IcntrlDnP="L"のパルスが出力され、右側のシフトレジスタの出力を入力し（InLS）、IcntrlDnP="L",/IcntrlDnP="H"の時点でラッチ、OutLS に出力する。以上により左シフトが行われる。
【０１３１】
図１７は、図１５中のシフトレジスタ回路の１個分の一例を示している。
【０１３２】
このシフトレジスタ回路は、図１６に示したIctrlUp/IctrlDn 信号をパルス化したものにより駆動される。
【０１３３】
したがって、図１５のWeight生成回路において、最左側のシフトレジスタS/R#1 のInRSを"H" 固定にしておき、IctrlUp ＝"H" となる度にS/R#1 から順にS/R#15の出力が"H" となり、最右側のシフトレジスタS/R#15のInLSを"L" 固定しておくことにより、IctrlDn ＝"H" となる度にS/R#15から順にS/R#1 の出力が"L" となる。
【０１３４】
図１８は、図１７の回路に出力の初期値が"H" となるようなリセット回路をつけた一例を示すもので、図１５中のシフトレジスタS/R#1 に用いられる。
【０１３５】
図１９は、図１７の回路に出力の初期値が"L" となるようなリセット回路をつけた一例を示すもので、図１５中のシフトレジスタS/R#２、S/R ３〜S/R#１５に用いられる。
【０１３６】
図２０および図２１は、図１５のWeight生成回路の代わりに、Weight信号の相補対であるbIctrl<1> …bIctrl<15>、Ictrl<1>…Ictrl<15> を生成するためにUp/Down カウンタを用いたWeight生成回路の一例を示す。
【０１３７】
図２２（ａ）および（ｂ）は、図２０および図２１のWeight生成回路へ入力する４ビットの信号を発生するバイナリカウンタおよびその１ビット分（セル）の一例を示す。
【０１３８】
ここでは、bCIctrl<0>…bCIctrl<3>は図示されていないが、CIctrl<0> …CIctrl<3> をそれぞれインバータで反転させればよい。
【０１３９】
図２３は、図２２のバイナリカウンタをUp/Down カウンタとして駆動するための駆動回路の一例を示す。
【０１４０】
IctrlUp ="H"により、Upカウンタとして動作し、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順に"L" となる。IctrlDn ="H"により、Downカウンタとして動作し、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となる。
【０１４１】
図２５は、図１５中のシフトレジスタ回路の駆動回路および図２２のバイナリカウンタの駆動回路の一例を示す。
【０１４２】
図３５は、図１中のコアDLL110a に位相検知回路16であり、図３６、図３７、図３８はその入出力波形例あって、従来例で既述済みである。
【０１４３】
図３９は、図２中のメインPLL130a における位相・周波数検知回路32であり、図４０はその状態遷移図であって、従来例で既述済みである。
【０１４４】
図２４は、図１中の周辺DLL120および図２中のファインPLL140における位相検知回路27の出力波形の一例を示す。従来例で既述済みである。
【０１４５】
なお、上記実施例では、同期出力信号はチップ内で使用される内部クロック信号として説明したが、これに限定されるものではなく、チップ外部に出力してもよい。例えばDDR-DRAMの出力データストローブがその例である。
【０１４６】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１４７】
【発明の効果】
上述したように本発明の位相補償用クロック同期回路によれば、位相合わせができる周波数範囲をより広くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るDDL を利用した位相補償用クロック同期回路の実施例を示すブロックダイアグラム。
【図２】本発明の第２の実施の形態に係るPLL を利用した位相補償用クロック同期回路の実施例を示すブロックダイアグラム。
【図３】図１中／図２中の遅延セルの一例を示す回路図。
【図４】図１中／図２中の位相選択回路の一例の一部を示す回路図。
【図５】図１中／図２中の位相選択回路の一例の残部を示す回路図。
【図６】図１中のコアDLL および図２中のメインPLL の有限状態遷移機械における遅延セルあるいは遅延セルの個数を選択する選択信号を生成する選択信号生成回路の一例を示す回路図。
【図７】図６の回路の出力（分割数選択信号）の状態遷移を説明するために示す図。
【図８】図１中のコアDLL および図２中のメインPLL の有限状態遷移機械における象限選択の状態遷移図を示す図。
【図９】象限選択遷移回路として、選択されている象限を示すトークンを受け渡すシフトレジスタで構成した例を示す回路図。
【図１０】図９のシフトレジスタの駆動回路の一例を示す回路図。
【図１１】図９のシフトレジスタを構成する回路の一例の一部を示す回路図。
【図１２】図９のシフトレジスタを構成する回路の一例の一部を示す回路図。
【図１３】図９のシフトレジスタを構成する回路の一例の一部を示す回路図。
【図１４】図９のシフトレジスタを構成する回路の一例の一部を示す回路図。
【図１５】図１中／図２中の周辺DLL ／ファインPLL の有限状態遷移機械 のうち、位相補間回路での重み付けを制御する重み付け信号Weightを生成するWeight生成回路の一例を示す回路図。
【図１６】図１５中のシフトレジスタ回路の駆動回路の一例を示す回路図。
【図１７】図１５中のシフトレジスタ回路の１個分の一例を示す回路図。
【図１８】図１７の回路に出力の初期値が"H" となるようなリセット回路をつけた一例を示す回路図。
【図１９】図１７の回路に出力の初期値が"L" となるようなリセット回路をつけた一例を示す回路図。
【図２０】 Weight信号の相補対を生成するためにUp/Down カウンタを用いたWeight生成回路の一例の一部を示す回路図。
【図２１】図２０のWeight生成回路の一例の残部を示す回路図。
【図２２】図２０および図２１のWeight生成回路へ入力する４ビットの信号を発生するバイナリカウンタおよびその１ビット分（セル）の一例を示す回路図。
【図２３】図２２のバイナリカウンタをUp/Down カウンタとして駆動するための駆動回路の一例を示す回路図。
【図２４】図１中／図２６中の周辺DLL および図２中・図27中のファインPLL における位相検知回路の出力波形の一例を示す図。
【図２５】図１５中のシフトレジスタ回路の駆動回路および図２２のバイナリカウンタの駆動回路の一例を示す回路図。
【図２６】従来の２重ループ型のDLL を示すブロックダイアグラム。
【図２７】従来の２重ループ型のPLL を示すブロックダイアグラム。
【図２８】図１中／図２中／図２６中／図２７中の遅延セルの数が４つで、外部クロックの一周期を８象限で表わした（８等分した）場合を示す説明図。
【図２９】図１中の遅延セル／図２中の遅延セルの数が６つで、外部クロックの一周期を１２象限で表わした（１２等分した）場合を示す説明図。
【図３０】図１中の遅延セル／図２中の遅延セルの数が３つで、外部クロックの一周期を６象限で表わした（６等分した）場合を示す説明図。
【図３１】図２６中の遅延セル／図２７中の遅延セルの数が４つで、外部クロックの一周期を８象限で表わした（８等分した）場合に、遅延セルの遅延が不十分で最終象限の位相が大きくなった場合を示す説明図。
【図３２】図２６中の遅延セル／図２７中の遅延セルの数が４つで、外部クロックの一周期を８象限で表わそうとした場合に、遅延セルの遅延が過多で外部クロックの一周期を８象限で表わせなかった場合を示す説明図。
【図３３】図１中／図２中／図２６中／図２７中のチャージ・ポンプ回路(Charge pump) の一例を示す回路図。
【図３４】図１中／図２中／図２６中／図２７中の遅延セルヘバイアス電流を供給するバイアス生成回路の一例を示す回路図。
【図３５】図１中／図２６中のコア DLL用の位相比較回路の一例を示す回路図。
【図３６】図１中／図２６中のコアDLL 用の位相比較回路の動作例を示す波形図。
【図３７】図１中／図２６中のコアDLL 用の位相比較回路の動作例を示す波形図。
【図３８】図１中／図２６中のコアDLL 用の位相比較回路の動作例を示す波形図。
【図３９】図２中／図２７中のメインPLL 用の位相・周波数検知回路(Phase-Frequency Detector)の一例を示す回路図。
【図４０】図３９の回路の状態遷移を説明するために示す図。
【図４１】図１中／図２中のチャージ・ポンプ回路の出力Vco の電位がある設定範囲から逸脱したことを検知する検知回路の一例を示す回路図。
【図４２】図２６中／図２７中の遅延セルの一例を示す回路図。
【図４３】図２６中／図２７中の位相補間回路の一例を示す回路図。
【図４４】図２６中／図２７中の位相補間回路の他の例として、バイナリカウンタの出力をそのまま使って重み付けをバイナリ的に行なったアナログ的な位相補間回路を示す回路図。
【図４５】図２６中／図２７中の位相補間回路の入出力特性として、２つの入力Ψ、Φと１つの出力Θとの関係が理想的な場合を概念的に示す図。
【図４６】図４５に示した２つの入力Ψ、Φの混合度合で決まる出力波形の位相(Phase) と、それを制御するためのウエイト(Weight)信号の理想的な関係を示す図。
【図４７】図２６中／図２７中の位相補間回路の２つの入力Ψ、Φと１つの出力Θとの入出力特性について、２つの入力Ψ、Φの軸間の位相が大きい場合の入出力波形を概念的に示す図。
【図４８】図４７に示した２つの入力Ψ、Φの混合度合で決まる出力波形の位相とそれを制御するためのウエイト(Weight)信号の関係を示す図。
【図４９】図２６中／図２７中の位相選択回路の一例を示す回路図。
【図５０】図２６中／図２７中の位相選択回路の一例を示す回路図。
【図５１】図４および図５に示した位相選択回路を制御する回路の一例の一部を示す回路図。
【図５２】図４および図５に示した位相選択回路を制御する回路の一例の一部を示す回路図。
【符号の説明】
110a…コアDLL
11…デューティ・サイクル・コレクター回路(duty cycle corrector:DCC)
12…入力バッファ回路
13…遅延線
14…第１のバッファ回路
15…第２のバッファ回路
16…位相比較回路（Phase Comp）
17…チャージ・ポンプ回路（Charge Pump ）
18…有限状態遷移機械(Finite State Machine)
19…切換回路（MUX ）
120 …周辺DLL
20…バッファ回路
21、22…位相選択回路（Phase Selector）
23、24…バッファ回路
25…位相補間回路（Phase Interpolator）
26…クロックドライバ回路
27…位相検知回路（Phase Detector）
28…有限状態遷移機械(Finite State Machine)
【発明の属する技術分野】
本発明は、半導体集積回路に用いられる位相補償用のクロック同期回路に係り、特に入力クロック信号と同一周期で位相が異なった出力クロック信号を生成させるために遅延同期ループ（DLL;Delay Locked Loop)あるいは位相同期ループ（PLL;Phase Locked Loop)を用いたクロック同期回路に関するもので、クロック同期型半導体集積回路装置などに使用されるものである。
【０００２】
【従来の技術】
位相補償用のDLL 、PLL としては種々のものが提案・使用されてきているが、本発明に特に関するものは、"A Semidigital Dual Delay-Locked Loop", IEEE Journal of Solid-State Circuits, Vol.32,No.11, Nov.1997（論文１）と、"PLL Design for a 500 MB/s Interface", 1993 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, p.160, Feb.1993 （論文２）である。
【０００３】
図２６は、従来のDLL のブロックダイアグラムを示す。
【０００４】
このDLL は、前記論文１に開示されており、コア(Core) DLL110 と周辺(Peripheral) DLL120 の二重のループで構成されていることが特徴である。
【０００５】
コアDLL110は、外部クロックExt. Clkが入力し、同じ構成を有する複数の遅延セル10（後述するチャージ・ポンプ回路17の出力電圧によって遅延量が変化する）が直列に接続されてなる遅延線に入力し、この遅延線の各段の遅延セル10から外部クロックExt. Clkの一周期を複数に分割した位相を表現する複数の信号を出力する（外部クロックExt. Clkの一周期を等間隔に分断する分断軸を生成する）役割を有するものである。
【０００６】
即ち、コアDLL110は、入力する外部クロックExt. Clkのデューティサイクルを調整するデューティ・サイクル・コレクター回路(duty cycle corrector :DCC)11 と、このDCC11 の出力信号が入力する入力バッファ回路12と、この入力バッファ回路12の出力信号が入力する遅延線13と、この遅延線13の入力の分岐信号が入力する第１のバッファ回路14と、前記遅延線13の出力の分岐信号が入力する第２のバッファ回路15と、第１のバッファ回路14の出力信号Ｃ0 と第２のバッファ回路15の出力信号Ｃπの位相差を検知する位相比較回路（Phase Comp. ）16と、この位相比較回路16の出力信号により制御され、出力電圧を遅延セル10に供給するチャージ・ポンプ回路（Charge Pump ）17と、このチャージ・ポンプ回路17に供給するバイアス電流を生成するバイアス生成回路（図示せず）とを有する。
【０００７】
前記周辺DLL120は、前記コアDLL110で生成された時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックExt. Clkと同一周期の内部クロックInt. Clkを生成するものである。
【０００８】
即ち、周辺DLL120は、コアDLL110の遅延線13を構成する複数の遅延セル10の各出力がバッファ回路20を経て入力し、前記複数の遅延セル10のうちの隣接する２つの遅延セル10の出力を選択する位相選択回路（Phase Selector）21、22と、この位相選択回路21、22からそれぞれバッファ回路23、24を介して取り出したクロック信号Ψ、Φの位相を混合することによって、２つの信号間の位相を反映させた信号（位相補償されたクロック信号）を生成する位相補間回路（Phase Interpolator）25と、この位相補間回路25で生成されたクロック信号が入力し、内部クロックInt. Clkを出力するクロックドライバ回路26と、外部クロックExt. Clkと内部クロックInt. Clkの位相差を検知する位相検知回路（Phase Detector）27と、この位相検知回路27による検出出力に基づいて、位相補間回路25の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路21、22を制御する有限状態遷移機械(Finite State Machine)28を備えている。
【０００９】
図２７は、従来のPLL のブロックダイアグラムを示す。
【００１０】
このPLL は、前記論文２に開示されており、メイン(Main) PLL130 とファイン(Fine) PLL140 の二重のループで構成されていることが特徴である。
【００１１】
メインPLL130は、外部クロックExt. Clkが入力し、同じ構成を有する複数の遅延セル30（後述するチャージ・ポンプ回路33の出力電圧によって遅延量が変化する）を含んでループ状に形成される電圧制御発振器(VCO;Voltage Controlled Oscillator）を有し、各段の遅延セル30から外部クロックExt. Clkの一周期を複数に分割した位相を表現する複数の信号を出力する（外部クロックExt. Clkの一周期を等間隔に分断する分断軸を生成する）役割を有する。
【００１２】
即ち、メインPLL130は、外部クロックExt. Clkが入力する入力バッファ回路31と、この入力バッファ回路31の出力信号の位相・周波数を検知する位相・周波数検知回路(Phase-Frequency Detector)32と、この位相・周波数検知回路32の出力信号により制御され、出力電圧を遅延セル30に供給するチャージ・ポンプ回路33と、このチャージ・ポンプ回路33から制御電圧が印加される電圧制御発振器34と、この発振器34の最終段の遅延セル30の出力を初段の遅延セル30に帰還するバッファ回路35によりループを形成してなり、このバッファ回路35の出力を前記位相・周波数検知回路32に供給するバッファ回路36を有する。
【００１３】
前記ファインPLL140は、前記メインPLL130で生成された時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックExt. Clkと同一周期の内部クロックInt. Clkを生成する。
【００１４】
即ち、ファインPLL140は、メインPLL130の発振器34を構成する複数の遅延セル30の各出力がバッファ回路20を経て入力し、前記複数の遅延セル30のうちの隣接する２つの遅延セル30の出力を選択する位相選択回路21、22と、この位相選択回路21、22からそれぞれバッファ回路23、24を介して取り出したクロック信号Ψ、Φの位相を混合することによって、２つの信号間の位相を反映させた信号（位相補償されたクロック信号）を生成する位相補間回路25と、この位相補間回路25で生成されたクロック信号が入力し、内部クロックInt. Clkを出力するクロックドライバ回路26と、外部クロックExt. Clkと内部クロックInt. Clkの位相差を検知する位相検知回路27と、この位相検知回路27による検出出力に基づいて、位相補間回路25の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路21、22を制御する有限状態遷移機械(Finite State Machine)28を備えている。
【００１５】
以下、上記構成について詳細を述べる。
【００１６】
図３３は、図２６中のチャージ・ポンプ回路17の一例を示しており、前記論文１で引用されている" Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques ", IEEI Journa1 of Solid-State Circuits, Vo1.31,No.11, Nov.1996（論文３）に開示されているSelf-Biased Technique を用いている。つまり、チャージ・ポンプ、バイアス回路、遅延セルの回路形式をできるだけ同構成になるようにしてある。
【００１７】
このチャージ・ポンプ回路は、図２６中の位相比較回路16の出力Up、Dnおよび図３４に示すバイアス生成回路からのバイアス電位Vcp 、Vcn を受け、Upが"H" の時は出力Vco を"L" にしようとし、Dnが"H" の時は出力Vco を"H" にしようとする。
【００１８】
図３４は、図３３のチャージ・ポンプ回路ヘバイアス電流を供給するバイアス生成回路の一例を示しており、前記論文３に開示されているSelf-Biased Technique を用いている。
【００１９】
このバイアス生成回路は、図３３のチャージ・ポンプ回路33の出力Vco を受け、バイアス電位Vcp 、Vcn を生成する。Vco が"L" になれば、Vcp が"L" 、Vcn が"H" となり、バイアス電流を増大させる。Vco が"H" になれば、Vcp が"H" 、Vcn が"L" となり、バイアス電流を減少させる。
【００２０】
図４２は、図２６中／図２７中の遅延セルの一例を示しており、前記論文３に開示されているSelf-Biased Technique を用いている。Vcp が"L" 、Vcn が"H"となり、バイアス電流が増大すると、遅延セルの遅延量、つまり入力Vi+/Vi- を受けてから、出力Vo+/Vo- を出力するまでの時間は減少する。Vcp が"H" 、Vcnが"L" となり、バイアス電流が減少すると、遅延セルの遅延量、つまり入力Vi+/Vi- を受けてから、出力Vo+/Vo- をo 出力するまでの時間は増大する。
【００２１】
図３５は、図２６中のコア DLL110 の位相比較回路16の一例を示しており、前記論文１に開示されている。
【００２２】
この位相比較回路は、比較入力Ｃ0 が"H" になってから比較入力Ｃπが"H" になるまでの期間は比較出力Upが"H" 、Dnが"L" になり、Ｃπが"H" になってからＣ0 が"H" になるまでの期間は比較出力Dnが"H" 、Upが"L" になる。
【００２３】
図３６乃至図３８は、図２６中のコアDLL 用の位相比較回路の異なる動作例を示す波形図である。
【００２４】
即ち、コア DLL110 の遅延線13の遅延時間が延びると、図３７に示すように、Ｃ0 ="H"になってからＣπ="H"になるまでの期間は長くなり、長くなると位相比較回路16によりUp="H"の期間がDn＝"H" の期間より長くなるので、チャージ・ポンプ回路17から出力するVco は"L" になり、各遅延セル10の遅延量が短くなって遅延線13の遅延時間は短くなる。
【００２５】
これに対して、遅延線13の遅延時間が短くなると、図３６に示すように、Ｃ0 ="H"になってからＣπ="H"になるまでの期間は短くなり、短くなると位相比較回路16によりDn="H"の期間がUp＝"H" の期間より長くなるので、チャージ・ポンプ回路17から出力するVco は"H" になり、各遅延セル10の遅延量が長くなって遅延線13の遅延時間は長くなる。
【００２６】
このような動作により、図３８に示すように、Ｃ0 ="H"になってからＣπ="H"になるまでの期間とＣπ="H"になってからＣ0 ="H"になるまでの期間は同じになり、Ｃ0,Ｃπの周期は外部クロックExt. Clkに等しいことから、Ｃ0 ="H"になってからＣπ="H"になるまでの期間は、外部クロックの一周期の半分となる。つまりＣ0 とＣπの位相差はちょうど１８０°（πラジアン）となる。
【００２７】
図２６中の４段の遅延セル10には、チャージ・ポンプ回路17から同一のバイアス電流を供給されているから、各遅延セル10での遅延時間は同じになる。したがって、Ｃ0 とＣπの位相差を４段の遅延セル10で４等分することになる。Ｃ0 とＣπの位相差はちょうど１８０°になっていて、遅延セル10からの出力として相補信号対を出力するようにすれば、外部クロックExt. Clkの一周期を８等分できることになる。
【００２８】
図３９は、図２７中の位相・周波数検知回路(Phase-Frequency Detector)32の一例を示しており、" A PLL Clock Generator with 5 to 11O MHz of Lock Range for Microprocessors", lEEE Journal of Solid-State Circuits,Vo1. 27, No.11, Nov.1992 （論文４）のFig.5 に開示されている。
【００２９】
図４０は、図３９の回路の状態遷移を説明するために示す図である。
【００３０】
位相差、周波数を比較する2 入力ref_clk 、fb_clkの"H" から"L"への遷移の時間的な位置関係のみを比較する。ref_clk が"H" から"L"へ遷移したとき、fb_clkがまだ、"H" のままなら、比較出力Up＝"H" となる。逆にf ｂ_clkが"H" から"L"へ遷移したとき、ref_clk がまだ、"H" のままなら、比較出力Dn＝"H" となる。
【００３１】
即ち、図２７中のメイン PLL130 のVCO34 の出力周期が長いと、外部クロックExt.Clk をバッファリングしたref_clk が"H" から"L"へ遷移したとき、VCO34の出力をバッファリングしたfb_clkがまだ、"H" のままとなるので、比較出力Up＝"H" となり、チャージ・ポンプ回路33の出力Vco は"L" となり、バイアス電流が増大して、VCO34 を構成する各遅延セル30の遅延量は短くなり、VCO34 の出力周期を短くするようにフィードバックする。
【００３２】
これに対してメイン PLL130 のVCO34 の周期が短いと、VCO34 の出力をバッファリングしたfb_clkが"H" から"L"へ遷移したとき、外部クロックExt.Clk をバッファリングしたref_clk が、"H" のままとなるので、比較出力Dn＝"H" となり、チャージ・ポンプ回路33の出力Vco は"H" となり、バイアス電流が減少して、VCO34 を構成する各遅延セル30の遅延量は長くなり、VCO34 の周期を長くするようにフィードバックする。
【００３３】
したがって、上記位相・周波数検知回路32により、図２７のメインPLL130は外部クロックと周波数を合わせるように動作する。
【００３４】
図２７中のVCO34 を形成する４段の遅延セル30には、チャージ・ポンプ回路33から同一のバイアス電流を供給されているから、各遅延セル30での遅延時間は同じになる。したがって、遅延セル30からの出力として相補信号対を出力するようにすれば、外部クロックの一周期を８等分できることになる。
【００３５】
図２８は、図２６中の遅延セル10／図２７中の遅延セル30の数が４つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を８象限で表わした（８等分した）場合を示す。
【００３６】
図２６中の周辺DLL120、図２７中のファイン PLL140 の位相検知回路(Phase Detector)27の具体的な回路図は示していないが、この位相検知回路27は、前記論文１、２の趣旨から、入力レシーバと同型のものとなる。
【００３７】
図２４は、上記位相検知回路27の出力波形例を示す。内部クロックInt.Clk が"H" から"L" に遷移した時、外部クロックExt.Clk がまだ"H" なら、入力レシーバと同型の位相検知回路27の出力信号lateは"H" となり、外部クロックExt.Clkの位相に対して、内部クロックInt.Clk の位相は進んでいることを示す。逆に、内部クロックInt.Clk が"H" から"L" に遷移した時、外部クロックExt.Clk が既に"L" なら、入力レシーバと同型の位相検知回路27の出力信号lateは"L" となり、外部クロックExt.Clk の位相に対して、内部クロックInt.Clk の位相は遅れていることを示す。
【００３８】
図２６中の周辺DLL120、図２７中のファイン PLL140 の位相検知回路27を入力レシーバと同型にすることで、入力レシーバでの内部クロックInt.Clk のデータラッチ遅延を周辺DLL120、ファイン PLL140 の位相比較に反映することができるため、データのセットアップ時間、ホールド時間に対するマージンが向上し、より高周波数動作に対応できる。
【００３９】
図４３は、図２６中／図２７中の位相補間回路（Phase Interpolator)25 の一例として、前記論文１に開示されているものを示す。
【００４０】
この位相補間回路において、Φ＋とΦ−、Ψ＋とΨ−、Θ＋とΘ−はそれぞれ相補信号である。Vcn 、Vcp は図３４のバイアス生成回路から供給されるバイアス電圧である。bIctrl<1> とIctrl<1>、…bIctrl<15>とIctrl<15> は、それぞれ相補の重み付け信号である。
【００４１】
bIctrl<1> …bIctrl<15>が全て"H" 、Ictrl<1>…Ictrl<15> が全て"L" なら、Φ＋とΦ−入力の差動対には電流が流れ、Ψ＋とΨ−入力の差動対には電流が流れないので、出力Θ＋とΘ−には、Φ＋とΦ−の影響のみ現われ、Ψ＋とΨ−には影響されない。
【００４２】
逆に、bIctrl<1> …bIctrl<15>が全て"L" 、Ictrl<1>…Ictrl<15> が全て"H"なら、Ψ＋とΨ−入力の差動対には電流が流れ、Φ＋とΦ−入力の差動対には電流が流れないので、出力Θ＋とΘ−には、Ψ＋とΨ−の影響のみ現われ、Φ＋とΦ−には影響されない。
【００４３】
bIctrl<1> …bIctrl<15>の"H" の数が多いほど、（Ictrl<1>…Ictrl<15> の"L" の数が多いほど）、出力Θ＋とΘ−には、Φ＋とΦ- の影響が強く現われ、Ictrl<1>…Ictrl<15> の"H" の数が多いほど、（bIctrl<1> …bIctrl<15>の"L" の数が多いほど）、出力Θ＋とΘ−には、Ψ＋とΨ- の影響が強く現われる。
【００４４】
これにより、（Φ＋／Φ−）入力と（Ψ＋／Ψ−）入力の位相が混合されて、Φが100 ％の影響を及ぼしている位相からΨが100 ％の影響を及ぼしている位相の範囲を補間した出力を実現できる。
【００４５】
即ち、前記周辺 DLL120 ／ファイン PLL140 のFSM 28の出力により、前記位相選択回路21、22で選択された２軸の重みを変えて、２軸間の位相を表現するものであり、16段階の重み付けができるように構成されている。
【００４６】
ところで、図４３に示した位相補間回路25は、重み付け信号が相補合わせて30あり、均等に重み付けされており、重み付け信号の切り替わり時の電流ノイズが小さく、安定性は良いが、レイアウト面積が大きいという難点がある。
【００４７】
図４４は、図２６中／図２７中の位相補間回路25の他の例として、バイナリカウンタ(Binary Counter)の出力をそのまま使って重み付けをバイナリ的に行ったアナログ的な位相補間回路を示す。
【００４８】
重み付け信号bCIctrl<0>、CIctrl<0> 入力の電流パスに対して、bCIctrl<1>、CIctrl<1> 入力の電流パスはその２倍、bCIctrl<2>、CIctrl<2> 入力の電流パスはさらにその２倍、bCIctrl<3>、CIctrl<3> 入力の電流パスはさらにその２倍になっている。重み付け信号の切り替わり時に関与する電流値が小さければ、切り替わり時の電流ノイズが小さく、安定性も、これで問題はない。
【００４９】
図４５は、図２６中／図２７中の位相補間回路25の入出力特性として、２つの入力Ψ、Φと１つの出力Θとの関係が理想的な場合を概念的に示す。
【００５０】
ここでは、分かり易く説明するために、Φの重みが100 ％の場合、Φの影響が50％でΨの影響が50％の場合、Ψの重みが100 ％の場合を示している。
【００５１】
Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相は最も進んでおり、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相は最も遅れており、Φの影響が50％でΨの影響が50％の場合のΘの位相は前２者の中間の位相となる。
【００５２】
ΦとΨの影響の度合を変えることでΘの位相は、Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相の間のどれかをとることができる。
【００５３】
図４６は、図４５に示した２つの入力Ψ、Φの混合度合で決まる出力波形の位相(Phase) と、それを制御するためのウエイト(Weight)信号の理想的な関係を示す図である。
【００５４】
ここでは、２つの入力Ψ、Φの混合度合（出力Θに対する影響度）をWeight信号によって16段階に変えた場合を示しており、Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相の間を16分割した位相を実現できることになる。
【００５５】
図４９および図５０は、図２６中／図２７中の位相選択回路(Phase Selector)21、22の一例を示しており、前記論文１（"A Semidigital Dual Delay-Locked Loop", IEEE Journal of Solid-State Circuits, Vol.32,No.11, Nov.1997）に開示されている。Vcn 、Vcp は図３４のバイアス生成回路から供給されるバイアス電圧である。
【００５６】
入力sel0/sel0b〜sel3/sel3bは図２６中／図２７中の有限状態遷移機械28の出力であり、これにより連続する二軸を選択する。例えば、図２８においてQ0象限を選択した場合、有限状態遷移機械28の出力として、sel0とsel1が"H" となり、他は"L" となる。sel0が"H" となって、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel1が"H" となって、遅延線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。この状態で、図２６中の周辺DLL120、図２７中のファイン PLL140 の位相検知回路(Phase Detector)27が動作し、比較出力を元に、有限状態遷移機械28のWeight信号によって、位相補間回路25はΦとΨを混合する。
【００５７】
Q0象限において、内部クロックInt.Clk の位相が外部クロックExt.Clk の位相に合わなかった場合、例えば、内部クロックInt.Clk の位相が外部クロックExt.Clk の位相より遅れている場合は、有限状態遷移機械28によって、Q7象限に移る。このとき、sel0とsel3b が"H" となり、他は"L" となる。sel0が"H" のままであるから、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel3b が"H" となって、遅延線13／VCO34 の四段目の遅延セルの出力bP3/P3がΨ＋／Ψ−として出力され、bP3 軸が選択される。上記の説明において位相補間回路の入出力関係は、記号／の前後の順序は同順関係である。
【００５８】
内部クロックInt.Clk の位相が外部クロックExt.Clk の位相より進んでいる場合は、有限状態遷移機械28によって、Q2象限に移る。このとき、sel1とsel2が"H" となり、他は"L" となる。sel1が"H" のままであるから、遅延線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。sel2が"H" となって、遅延線13／VCO34 の三段目の遅延セルの出力P2/bP2がΦ＋／Φ−として出力され、P2軸が選択される。
【００５９】
以上により、これらの例の二重ループを有するPLL 、DLL の特徴的な所は、二重ループの一方のコアDLL110ないしはメインPLL130で外部クロックの一周期を等分割に分割するための"軸"信号を生成し、生成された軸信号のうち、時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックExt.Clkと同一周期の内部クロックInt.Clk を生成する。
【００６０】
ところで、図２６のDLL において、外部クロックExt. Clkの周期が短くてバイアス電流を最大にしてもなお遅延セル10の遅延が大きい場合、Ｃ0 とＣπの位相差が外部クロックExt. Clkの180 °以上になり、図３２に示すように、コアDLL110はクロックの一周期を等間隔に分断できないばかりではなく、ある位相が、二組の軸の混ぜ合わせで表現され、初期値によっては、ロックができたり、できなくなるという問題が発生する。
【００６１】
図２７のPLL においては、外部クロックExt. Clkの周期が短くてバイアス電流を最大にしてもなお遅延セル30の遅延が大きい場合、メインPLL130のVCO の周期が外部クロックExt. Clkの周期より長くなり、クロックのサイクル数で、二組で表現されるようになる位相が変化していき、事態はより深刻である。
【００６２】
この状況で、外部クロックExt. ClkのジッタあるいはEMl 対策のためにクロックの周波数を分散させている場合、一旦はロックしても、ロックポイントからずれる場合があり、DLL/PLL が位相補間する時に前記したように二組で表現される位相にいると、ずれた外部クロックExt. Clkの位相に再ロックするまで、選択する軸を変えなければならない場合があり、その場合は再ロックするまで時間がかかる。
【００６３】
上記とは逆に、DLL の外部クロックExt. Clkの周期が長くてバイアス電流を最小にしても遅延セル10の遅延が小さい場合は、Ｃ0 とＣπの位相差が外部クロックの180 °未満となり、図３１に示すように、最終象限の軸間の角度、位相差が大きくなる。すると、図４７に示すように、特に二軸を等分に近い状態で混ぜ合わせると、位相補間回路25の出力波形に平坦な部分が生じ、それが増幅段である次段の回路閾値に近いと、ノイズにより、位相が大きく変わることとなる。これにより、図４６に示すような理想的な場合に比較して、図４８に示すように位相が大きく変化する部分がでる。
【００６４】
図２７のPLL においては、外部クロックExt. Clkの周期が長くてバイアス電流を最小にしてもなお遅延セル30の遅延が小さい場合、メインPLL130のVCO の周期が外部クロックExt. Clkの周期より短くなり、クロックのサイクル数で、二組で表現されるようになる位相が変化していき、事態はより深刻である。
【００６５】
図３１は、図２６中の遅延セル10／図２７中の遅延セル30の数が４つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を８象限で表わした（８等分した）場合であるが、遅延セル10／遅延セル30の遅延が不十分で最終象限の位相が大きくなった場合を示す。
【００６６】
図３２は、図２６中の遅延セル10／図２７中の遅延セル30の数が４つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を８象限で表わそうとした場合であるが、遅延セル10／遅延セル30の遅延が過多で外部クロックExt. Clkの一周期を８象限で表わせなかった場合を示す。
【００６７】
図４７は、図２６中／図２７中の位相補間回路25の２つの入力Ψ、Φと１つの出力Θとの入出力特性について、Q7象限が選択されていて、２つの入力Ψ、Φの軸間の位相が大きい場合の入出力波形を概念的に示す。ここでは、図４５と比較できるように、Φの重みが100 ％の場合、Φの影響が50％でΨの影響が50％の場合、Ψの重みが100 ％の場合を示している。
【００６８】
Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相は最も進んでおり、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相は最も遅れており、Φの影響が50％でΨの影響が50％の場合のΘの位相は前２者の中間の位相となる。
【００６９】
入力Φと入力Ψ間の遅延が大きく、入力Φが"H" に立ち上がりきってから、Ψが到着すると、例えば、Φの影響が50％でΨの影響が50％の場合のΘの出力には平坦な部分が生じてしまう。
【００７０】
図２６中／図２７中の位相補間回路25の出力Θを入力として受けるバッファ26の回路閾値が、この出力Θの平坦部近辺にあると、基板ノイズ、電源線ノイズなどにより、Θの電位がバッファ26の回路閾値に対して上下すると、内部クロックInt.Clk の位相がぶれて、内部クロック出力にジッタがのる。また、図４８に示すように、位相の変化の割合が大きくなる。
【００７１】
【発明が解決しようとする課題】
上記したように従来の二重ループ型のDLL 、PLL は、従来の一重ループのものと比べて位相合わせができる周波数範囲が広いものの、外部クロックの周期が短くて遅延セルの遅延が大きい場合とか外部クロックの周期が長くて遅延セルの遅延が小さい場合などでは、位相合わせが困難になり、位相合わせができる周波数範囲が狭いという問題があった。
【００７２】
本発明は上記の問題点を解決すべくなされたもので、本来の特徴を活かして、位相合わせができる周波数範囲をより広く出来る位相補償用のクロック同期回路を提供することを目的とする。
【００７３】
【課題を解決するための手段】
本発明の第１の位相補償用のクロック同期回路は、同じ構成を有する複数の遅延セルが直列に接続されてなり、第１のクロック信号が入力する遅延線と、前記遅延線による前記第１のクロック信号の一周期の分割数を切換可能な第１の切換回路と、前記遅延線に入力する第１のクロック信号と前記第１の切換回路で切換えられた信号との位相差を検知する位相比較回路と、前記位相比較回路の検知結果に基づき前記複数の遅延セルに供給する電圧もしくは電流を制御して前記複数の遅延セルにおける遅延量を可変するチャージ・ポンプ回路と、前記チャージ・ポンプ回路から前記複数の遅延セルに供給される電圧もしくは電流が前記複数の遅延セルの遅延量を制御できる範囲の上限または下限に対応した値に達したことを検知し、これを検知した際に前記第１のクロック信号の一周期の分割数を増加もしくは減少させるように前記第１の切換回路の制御を行う第１の制御回路を有し、前記遅延線の各段の遅延セルから前記第１のクロック信号の一周期を複数に分割した位相を表現する複数の信号を出力する第１の遅延同期ループと、前記第１の遅延同期ループの遅延線を構成する複数の遅延セルのうちの隣接する２つの遅延セルの出力を選択する位相選択回路と、前記位相選択回路の２つの出力信号の位相を混合することによって位相補償されたクロック信号を生成する位相混合回路と、前記位相混合回路で生成されたクロック信号が入力し、第２のクロック信号を出力するクロックドライバ回路と、前記第１のクロック信号と前記第２のクロック信号の位相差を検知する位相検知回路と、前記位相検知回路による検出出力に基づいて前記位相混合回路の２入力の混合割合をフィードバック制御するとともに前記位相選択回路を制御する第２の制御回路を有し、前記位相選択回路の２つの出力信号の位相を混合することにより、前記第１のクロック信号との位相のずれを補償した第２のクロック信号を生成する第２の遅延同期ループとを具備することを特徴とする。
【００７４】
本発明の第２の位相補償用のクロック同期回路は、第１のクロック信号が入力し、同じ構成を有する複数の遅延セルがループ状に接続されてなる電圧または電流制御発振器と、前記第１のクロック信号が入力する入力バッファ回路の出力信号と前記電圧または電流制御発振器の出力信号との位相差・周波数差を検知する位相・周波数検知回路と、前記位相・周波数検知回路の出力信号により制御され、制御出力を前記電圧または電流制御発振器内の複数の遅延セルに供給するチャージ・ポンプ回路と、前記電圧または電流制御発振器の遅延セルの実質的に使用する数を切り換える第１の切換回路と、前記チャージ・ポンプ回路から前記複数の遅延セルに供給される制御出力が前記複数の遅延セルの遅延量を制御できる範囲の上限または下限に対応した値に達したことを検知し、これを検知した際に前記第１のクロック信号の一周期の分割数を増加もしくは減少させるように前記第１の切換回路の制御を行う第１の制御回路を有し、前記発振器の各段の遅延セルから前記第１のクロック信号の一周期を複数に分割した位相を表現する複数の信号を出力する第１の位相同期ループと、前記第１の位相同期ループの発振器を構成する複数の遅延セルのうちの隣接する２つの遅延セルの出力を選択する位相選択回路と、前記位相選択回路の２つの出力信号の位相を混合することによって位相補償されたクロック信号を生成する位相混合回路と、前記位相混合回路で生成されたクロック信号が入力し、第２のクロック信号を出力するクロックドライバ回路と、前記第１のクロック信号と前記第２のクロック信号の位相差を検知する位相検知回路と、前記位相検知回路による検出出力に基づいて、前記位相混合回路の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路を制御する第２の制御回路を有し、前記位相選択回路の２つの出力信号の位相を混合することにより、前記第１のクロック信号との位相のずれを補償した第２のクロック信号を生成する第２の位相同期ループとを具備することを特徴とする。
【００７５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００７６】
＜第１の実施例＞
図１は、本発明の第１の実施の形態に係るDLL を利用した位相補償用のクロック同期回路の第１の実施例を示すブロックダイアグラムである。
【００７７】
このクロック同期回路の特徴は、DLL において、コア DLLの遅延セルの使用個数を変えることにより遅延量を変えて位相合わせを行なうものである。つまり、外部クロックExt. Clkの一周期を複数に分割した位相の軸間の角度差、位相差が大きくならないように、遅延セルをコア DLL内に追加したり、コアDLL の遅延線の入力信号Ｃ0 と出力信号Ｃπの位相差が外部クロックの周期の1/2 となるように、遅延セルをコアDLL 内から論理上排除できるようにする。
【００７８】
即ち、図１に示すクロック同期回路は、従来例のDLL と同様にコアDLL110a と周辺 DLL120 の二重のループで構成されているが、従来例のDLL と比べて、チャージ・ポンプ(Charge Pump) 回路17の出力Vco の電位を比較する回路を設け、設定値（VcoMax）より高い場合はコアDLL110a の遅延線13に遅延セル10を付加し、設定値（VcoMin）より低い場合は、コアDLL110a の遅延線13から遅延セル10を排除するように変更したものである。
【００７９】
上述した遅延セル10の数に応じて外部クロックExt. Clkの一周期の等分数が変化する。つまり、チャージ・ポンプ(Charge Pump) 回路17の出力Vco の最高電位（VcoMax）は、遅延セル10の遅延量がこれ以上増大できない電位として設定し、それを超えた場合は、コアDLL110a の遅延線13に遅延セル10を付加することにより、遅延線13の遅延量を増大して、Ｃ0 とＣπの位相差が外部クロックExt.Clkの周期の半分になるようにする。逆に、チャージ・ポンプ回路17の出力Vco の最低電位（VcoMin）より低い場合は、遅延セル10の遅延量が減少できない電位として設定し、それを超えた場合は、コアDLL110a の遅延線13から遅延セル10を削除することにより、遅延線の遅延量を減少させて、Ｃ0 とＣπの位相差が外部クロックExt.Clk の周期の半分になるようにする。
【００８０】
なお、図１に示したクロック同期回路の内部回路は、前記論文１に記述のあるものは、それに従い、ないものは補った。
【００８１】
コアDLL110a は、外部クロックExt. Clk（第１のクロック信号）が入力し、同じ構成を有する複数の遅延セル10が直列に接続されてなる遅延線13に入力し、この遅延線13の各段の遅延セル10から外部クロックExt. Clkの一周期を複数に分割した位相を表現する複数の信号を出力する（外部クロックExt. Clkの一周期を等間隔に分断する分断軸を生成する）役割を有するものである。
【００８２】
即ち、コアDLL110a は、入力する外部クロックExt. Clkのデューティサイクルを調整するデューティ・サイクル・コレクター回路(duty cycle corrector:DCC)11と、このDCC11 の出力信号が入力する入力バッファ回路12と、この入力バッファ回路12の出力信号が入力する遅延線13と、この遅延線13の入力の分岐信号が入力する第１のバッファ回路14と、前記遅延線13の出力の分岐信号が入力する第２のバッファ回路15と、第１のバッファ回路14の出力信号Ｃ0 と第２のバッファ回路15の出力信号Ｃπの位相差を検知する位相比較回路16と、この位相比較回路16の出力信号により制御され、出力電圧を遅延セル10に供給するチャージ・ポンプ回路17と、このチャージ・ポンプ回路17に供給するバイアス電流を生成するバイアス生成回路（図示せず）と、有限状態遷移機械(Finite State Machine)18と、切換回路（Multiplexer; MUX）19を有する。
【００８３】
上記有限状態遷移機械18は、前記チャージ・ポンプ回路17の出力により、遅延線13に遅延セル10の論理的な付加・削除を切換回路（Multiplexer; MUX）19を用いて行なう。
【００８４】
前記周辺DLL120は、前記コアDLL110a で生成された時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックExt. Clkと同一周期で位相が異なった内部クロックInt. Clkを生成するものである。
【００８５】
即ち、周辺DLL120は、コアDLL110a の遅延線13を構成する複数の遅延セル10の各出力がバッファ回路20を経て入力し、前記複数の遅延セル10のうちの隣接する２つの遅延セル10の出力を選択する位相選択回路21、22と、この位相選択回路21、22からそれぞれバッファ回路23、24を介して取り出したクロック信号Ψ（Ψ+/Ψ- ）、Φ（Φ+/Φ- ）の位相を混合することによって、２つの信号間の位相を反映させた信号（位相補償されたクロック信号）を生成する位相補間回路25と、この位相補間回路25で生成されたクロック信号が入力し、内部クロックInt. Clkを出力するクロックドライバ回路26と、外部クロックExt. Clkと内部クロックInt. Clkの位相差を検知する位相検知回路27と、この位相検知回路27による検出出力に基づいて、位相補間回路25の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路21、22を制御する有限状態遷移機械(Finite State Machine)28を備えている。
【００８６】
上記有限状態遷移機械28は、位相補間回路25の２つの入力ΦとΨの出力Θに対する影響度を例えば16段階のWeightで重み付けするためのWeight信号を生成する回路を含み、位相検知回路27の検知出力に基づいて、Weight信号により、位相補間回路25のΦの位相とΨの位相の出力Θに対するそれぞれの影響度（Φの位相とΨの位相の混ぜ合わせ具合）をフィードバック制御するものである。また、有限状態遷移機械28は、有限状態遷移機械18から遅延線13を構成する遅延セル数の情報を受け取り、隣接する２つの遅延セル10の出力を選択する。
【００８７】
＜第２の実施例＞
図２は、本発明の第２の実施の形態に係るPLL を利用した位相補償用のクロック同期回路の実施例を示すブロックダイアグラムである。
【００８８】
このクロック同期回路の特徴は、PLL において、メイン PLLの遅延セルの個数を変えることにより遅延量を変えて位相合わせを行なうものである。つまり、外部クロックExt. Clkの一周期を複数に分割した位相の軸間の角度差、位相差が大きくならないように、遅延セルをメイン PLL内に追加したり、Ｃ0 とＣπの位相差が外部クロックの周期の1/2 となるように、遅延セルをメイン PLL内から論理上排除できるようにする。
【００８９】
即ち、図２に示すクロック同期回路は、従来例のPLL と同様に、メイン PLL130aとファイン PLL140 の二重のループで構成されているが、従来例のPLL に対して、チャージ・ポンプ(Charge Pump) 回路33の出力Vco の電位を比較する回路を設け、設定値（VcoMax）より高い場合はメイン PLL130aの電圧制御発振器のループ内に遅延セル30を付加し、設定値（VcoMin）より低い場合は、メイン PLL130aの電圧制御発振器のループ内から遅延セル30を排除するように変更したものである。上述した遅延セル30の数に応じて外部クロックExt. Clkの一周期の等分数が変化する。
【００９０】
このクロック同期回路の内部回路は、前記論文２に記述のあるものは、それに従い、ないものは補った。この場合、図２中の遅延セル30、チャージ・ポンプ回路33は、図１中の遅延セル10、チャージ・ポンプ回路17と共通のものを使う（共通化する）ことにより、図３５に示すコア DLL用の位相比較回路16の出力信号を取り替えた。
【００９１】
メイン PLL130aは、外部クロックExt.Clk が入力し、同じ構成を有する複数の遅延セル30（後述するチャージ・ポンプ回路33の出力電圧によって遅延量が変化する）を含んでループ状に形成される電圧制御発振器(VCO）を有し、各段の遅延セル30から外部クロックExt. Clkの一周期を複数に分割した位相を表現する複数の信号を出力する（外部クロックExt. Clkの一周期を等間隔に分断する分断軸を生成する）役割を有する。
【００９２】
即ち、メインPLL130a は、外部クロックExt. Clkが入力する入力バッファ回路31と、この入力バッファ回路31の出力信号と後述するバッファ回路36からの帰還信号との位相差・周波数差を検知する位相・周波数検知回路(Phase-Frequency Detector)32と、この位相・周波数検知回路32の出力信号により制御され、制御出力を遅延セル30に供給するチャージ・ポンプ回路33と、このチャージ・ポンプ回路33から制御電圧（あるいは制御電流）が印加される電圧制御発振器（あるいは電流制御発振器）34と、この発振器34の最終段の遅延セル30の出力を初段の遅延セル30に帰還するバッファ回路35によりループを形成してなり、このバッファ回路35の出力を前記位相・周波数検知回路32に供給するバッファ回路36と、有限状態遷移機械(Finite State Machine)38と、切換回路（Multiplexer; MUX）39を有する。
【００９３】
上記有限状態遷移機械38は、前記チャージ・ポンプ回路33の出力により、電圧制御発振器(VCO) を構成する遅延セル30の論理的な付加・削除を切換回路（Multiplexer; MUX）39を用いて行なう。
【００９４】
前記ファインPLL140は、前記メインPLL130a で生成された時間的に連続する二軸の信号を選択して混ぜ合わることにより、外部クロックExt. Clkと同一周期で位相が異なった内部クロックInt.Clk を生成する。
【００９５】
即ち、ファインPLL140は、メインPLL130a の発振器34を構成する複数の遅延セル30の各出力がバッファ回路20を経て入力し、前記複数の遅延セル30のうちの隣接する２つの遅延セル30の出力を選択する位相選択回路21、22と、この位相選択回路21、22からそれぞれバッファ回路23、24を介して取り出したクロック信号Ψ（Ψ+/Ψ- ）、Φ（Φ+/Φ- ）の位相を混合することによって、２つの信号間の位相を反映させた信号（位相補償されたクロック信号）を生成する位相補間回路25と、この位相補間回路25で生成されたクロック信号が入力し、内部クロックInt. Clkを出力するクロックドライバ回路26と、外部クロックExt. Clkと内部クロックInt. Clkの位相差を検知する位相検知回路27と、この位相検知回路27による検出出力に基づいて、位相補間回路25の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路21、22を制御する有限状態遷移機械(Finite State Machine)28を備えている。また、有限状態遷移機械28は、有限状態遷移機械38からVCO を構成する遅延セル数の情報を受け取り、隣接する２つの遅延セル30の出力を選択する。
【００９６】
上記有限状態遷移機械28は、位相補間回路25の２つの入力Ψ、Φの影響度を例えば１５段階のWeightで変えるWeight信号を生成する回路を含み、位相検知回路27の検知出力に基づいて位相補間回路25における混合度合をフィードバック制御するものである。
【００９７】
以下、上記構成における本発明に係わる部分について詳細を述べる。
【００９８】
本実施例１，２では、6 分割と8 分割、12分割の間を遷移する場合を示す。
【００９９】
図３は、図１中／図２中の遅延セル10／遅延セル30の一例を示しており、前記論文３に開示されている遅延セルに対して、使用されない時に遅延セルでのパワーロスを避けるためのenable/disable スイッチを設け、本発明に適用可能にしている。enable/disableは図１中／図２中の有限状態遷移機械18／38によって制御される。
【０１００】
図４１は、図１中／図２中のチャージ・ポンプ回路17/33 の出力Vco の電位がある設定範囲から逸脱したことを検知する検知回路の一例を示している。
【０１０１】
図４１（ａ）のBGR 回路では定電圧VBGR が生成され、図４１（ｂ）、（ｃ）の回路では、チャージ・ポンプ回路の出力Vco によって遅延セルの遅延量を制御できる範囲の上下限を表す設定電位VcoMax、VcoMinが上記定電圧VBGR から生成される。
【０１０２】
図６は、図１中のコアDLL110a の有限状態遷移機械18あるいは図２中のメインPLL130a の有限状態遷移機械38 により遅延セル10あるいは遅延セル30の個数（外部クロック入力の一周期の分割数）を選択する選択信号を生成する選択信号生成回路の一例を示す。
【０１０３】
この回路で生成される選択信号Div6,Div8,Div12 は、図１中のコアDL110aでは、MUX19 により遅延セル10列からＣπを選択し、図２中のメインPLL130a では、MUX39 により発振器のループに含まれる遅延セル30の数を調整する。Div6,Div8,Div12 は、それぞれ一周期を６分割、８分割、１２分割していることを示す信号である。6 分割状態と12分割状態との間の直接遷移はしない構成となっている。
【０１０４】
図４１の回路と図６の回路が、図１中の有限状態遷移機械18、図２中の有限状態遷移機械38の主要部分である。
【０１０５】
図７は、図６の回路の出力（分割数選択信号）の状態遷移を説明するために示す図である。図１中の有限状態遷移機械18、図２中の有限状態遷移機械38の状態遷移を示す。
【０１０６】
VcoMax状態で遅延セル10、30の遅延を延ばすように位相比較回路16／位相・周波数検知回路32から信号がきた場合は、分割平面を増やす方向へ動作する（既に12分割になっている場合を除く）。
【０１０７】
VcoMin状態で遅延セル10、30の遅延を減らすように位相比較回路16／位相・周波数検知回路32から信号がきた場合は、分割平面を減らす方向へ動作する（既に6 分割になっている場合は除く）。
【０１０８】
図２９は、図１中の遅延セル10／図２中の遅延セル30の数が６つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を１２象限で表わした（１２等分した）場合を示す。
【０１０９】
図３０は、図１中の遅延セル10／図２中の遅延セル30の数が３つで、それらの相補信号出力により、外部クロックExt. Clkの一周期を６象限で表わした（６等分した）場合を示す。
【０１１０】
図８は、図１中／図２中の有限状態遷移機械28における象限選択の状態遷移図を示す。Wmin、Wmaxは象限の境界にきたことを示す信号であり、図１５のWeight生成回路で生成される。象限の境界にきたら選択象限の移動が行われるわけであるが、分割数に応じて、つまり、Div6,Div8,Div12 の信号によって、Q5と、あるいはQ7と、あるいはQ11 とQ0が遷移可能となる。
【０１１１】
図９は、象限選択遷移回路として、選択されている象限を示すトークンを受け渡すシフトレジスタ回路で構成した例を示す。図１中の有限状態遷移機械18、図２中の有限状態遷移機械38の出力、つまり図６の選択信号生成回路で生成された遅延セル数を表す信号により切換回路（Multiplexer; MUX）を切り換えて、シフトレジスタの単位レジスタ数を象限数に合わせるようになっている。つまり、切換回路により、遅延セル数が３個の場合は６段のシフトレジスタ、遅延セル数が４個の場合は８段のシフトレジスタ、遅延セル数が６個の場合は１２段のシフトレジスタとなる。
【０１１２】
図１０は、図９のシフトレジスタ回路の駆動回路の一例を示す。
【０１１３】
図１１乃至図１４は、図９のシフトレジスタ回路を構成する回路の一例を示す。
【０１１４】
図５１および図５２は、有限状態遷移機械28の一部をなす回路であり、図４および図５の位相選択回路を制御する回路の一例を示している。
【０１１５】
図９で選択された象限から連続する2 軸を選択するように図４および図５の位相選択回路に選択信号を送る。有限状態遷移機械18／38の出力である象限数を示す信号も入力として受け取り、それに応じて、象限の選択の遷移が行われるようになっている。例えば、外部クロックExt.Clk に対して内部クロックInt.Clk の位相が遅れている場合で、現在はQ0象限にいて選択象限の遷移が起こる場合、遅延セル数が4 個の場合には次に選択されるのはQ7象限となり、遅延セル数が3 個の場合には次に選択されるのはQ5象限となり、遅延セル数が6 個の場合には次に選択されるのはQ11 象限となるようにする。
【０１１６】
図４および図５は、図１中／図２中の位相選択回路21、22の一例を示している。
【０１１７】
Φ側とΨ側で負荷が合うようにダミーのセレクタが付加されている。従来例と同様、Vcn 、Vcp は図３４のバイアス生成回路から供給されるバイアス電圧である。入力sel0/sel0b〜sel5/sel5b、sel0b6、sel1b6、sel2b6は図１中／図２中の有限状態遷移機械28の出力であり、これにより連続する二軸を選択する。例えば、図２８においてQ0象限を選択した場合、有限状態遷移機械28の出力として、sel0とsel1が"H" となり、他は"L" となる。sel0が"H" となって、遅延線13／VCO34の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel1が"H" となって、遅延線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。この状態で、図１中の周辺DLL120、図２中のファインPLL140の位相検知回路(Phase Detector)27が動作し、比較出力を元に、有限状態遷移機械28のWeight信号によって、位相補間回路25はΦとΨを混合する。
【０１１８】
Q0象限において、内部クロックInt.Clk の位相が外部クロックExt.Clk の位相に合わなかった場合、例えば、内部クロックInt.Clk の位相が外部クロックExt.Clk の位相より遅れている場合は、有限状態遷移機械28によって、図２８のごとく象限数が８のときはQ ７象限に移る。このとき、sel0とsel3b が"H" となり、他は"L" となる。sel0が"H" のままであるから、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel3b が"H" となって、遅延線13／VCO34 の四段目の遅延セルの出力bP3/P3がΨ＋／Ψ−として出力され、bP3 軸が選択される。上記の説明において、位相補間回路の入出力関係における記号／の前後の順序は同順関係である。
【０１１９】
図３０のように象限数が６のときはQ ５象限に移る。このとき、sel0とsel2b6が"H" となり、他は"L" となる。sel0が"H" のままであるから、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel2b6が"H" となって、遅延線13／VCO34 の三段目の遅延セルの出力bP2/P2がΨ＋／Ψ−として出力され、bP2 軸が選択される。上記の説明において、位相補間回路の入出力関係における記号／の前後の順序は同順関係である。
【０１２０】
図２９のように象限数が12のときはQ11 象限に移る。このとき、sel0とsel5bが"H" となり、他は"L" となる。sel0が"H" のままであるから、遅延線13／VCO34 の一段目の遅延セルの出力P0/bP0がΦ＋／Φ−として出力され、P0軸が選択される。sel5b が"H" となって、遅延線13／VCO34 の六段目の遅延セルの出力bP5/P5がΨ＋／Ψ−として出力され、bP5 軸が選択される。上記の説明において、位相補間回路の入出力関係における記号／の前後の順序は同順関係である。
【０１２１】
内部クロックInt.Clk の位相が外部クロックExt.Clk の位相より進んでいる場合は、有限状態遷移機械28によって、Q2象限に移る。このとき、sel1とsel2が"H" となり、他は"L" となる。sel1が"H" のままであるから、遅延線13／VCO34 の二段目の遅延セルの出力P1/bP1がΨ＋／Ψ−として出力され、P1軸が選択される。sel2が"H" となって、遅延線13／VCO34 の三段目の遅延セルの出力P2/bP2がΦ＋／Φ−として出力され、P2軸が選択される。
【０１２２】
図１５は、図１中／図２中の周辺DLL120／ファインDLL140の有限状態遷移機械28のうち、位相補間回路25での重み付けを制御する重み付け信号Weightを生成するWeight生成回路の一例を示している。Wmin、Wmaxは象限の境界にきたことを示す信号である。
【０１２３】
１５段のシフトレジスタ（S/R#1 …S/R#15）の出力がWeight信号の相補対、bIctrl<1> …bIctrl<15>、Ictrl<1>…Ictrl<15> となる。
【０１２４】
IctrlUp ＝"H" となる度に、"H" データがS/R#1 からS/R#15 の方向へ受け渡され、S/R#1 から順にS/R#15の出力が"H" となる、つまり、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順に"L" となる。この重み付け信号により位相補間回路25が駆動されると、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順に"L" となり、出力Θに対するΨの影響の度合が大きくなり、内部クロックInt. Clkの位相が遅れていく。
【０１２５】
逆に、IctrlDn ＝"H" となる度に、"L" データがS/R#15 からS/R#1 の方向へ受け渡され、S/R#15から順にS/R#1 の出力が"L" となる、つまり、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となる。この重み付け信号により位相補間回路25が駆動されると、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となると、出力Θに対するΦの影響の度合が大きくなり、内部クロックInt. Clkの位相が進んでいく。
【０１２６】
以上の動作により、位相検知回路27の結果により有限状態遷移機械28を通してのフィードバック機構により、内部クロックInt. Clkの位相が外部クロックExt.
Clkと合うことになる。
【０１２７】
図１６は、図１５中のシフトレジスタ回路の駆動回路の一例を示している。
【０１２８】
この駆動回路は、IctrlUp/IctrlDn 信号をパルス化するものである。
【０１２９】
IctrlUp="H" により、IcntrlUpP="H",/IcntrlUpP="L"のパルスが出力され、左側のシフトレジスタの出力を入力し（InRS）、IcntrlUpP="L",/IcntrlUpP="H"の時点でラッチ、OutRS に出力する。以上により右シフトが行われる。
【０１３０】
IctrlDn="H" により、IcntrlDnP="H",/IcntrlDnP="L"のパルスが出力され、右側のシフトレジスタの出力を入力し（InLS）、IcntrlDnP="L",/IcntrlDnP="H"の時点でラッチ、OutLS に出力する。以上により左シフトが行われる。
【０１３１】
図１７は、図１５中のシフトレジスタ回路の１個分の一例を示している。
【０１３２】
このシフトレジスタ回路は、図１６に示したIctrlUp/IctrlDn 信号をパルス化したものにより駆動される。
【０１３３】
したがって、図１５のWeight生成回路において、最左側のシフトレジスタS/R#1 のInRSを"H" 固定にしておき、IctrlUp ＝"H" となる度にS/R#1 から順にS/R#15の出力が"H" となり、最右側のシフトレジスタS/R#15のInLSを"L" 固定しておくことにより、IctrlDn ＝"H" となる度にS/R#15から順にS/R#1 の出力が"L" となる。
【０１３４】
図１８は、図１７の回路に出力の初期値が"H" となるようなリセット回路をつけた一例を示すもので、図１５中のシフトレジスタS/R#1 に用いられる。
【０１３５】
図１９は、図１７の回路に出力の初期値が"L" となるようなリセット回路をつけた一例を示すもので、図１５中のシフトレジスタS/R#２、S/R ３〜S/R#１５に用いられる。
【０１３６】
図２０および図２１は、図１５のWeight生成回路の代わりに、Weight信号の相補対であるbIctrl<1> …bIctrl<15>、Ictrl<1>…Ictrl<15> を生成するためにUp/Down カウンタを用いたWeight生成回路の一例を示す。
【０１３７】
図２２（ａ）および（ｂ）は、図２０および図２１のWeight生成回路へ入力する４ビットの信号を発生するバイナリカウンタおよびその１ビット分（セル）の一例を示す。
【０１３８】
ここでは、bCIctrl<0>…bCIctrl<3>は図示されていないが、CIctrl<0> …CIctrl<3> をそれぞれインバータで反転させればよい。
【０１３９】
図２３は、図２２のバイナリカウンタをUp/Down カウンタとして駆動するための駆動回路の一例を示す。
【０１４０】
IctrlUp ="H"により、Upカウンタとして動作し、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順に"L" となる。IctrlDn ="H"により、Downカウンタとして動作し、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となる。
【０１４１】
図２５は、図１５中のシフトレジスタ回路の駆動回路および図２２のバイナリカウンタの駆動回路の一例を示す。
【０１４２】
図３５は、図１中のコアDLL110a に位相検知回路16であり、図３６、図３７、図３８はその入出力波形例あって、従来例で既述済みである。
【０１４３】
図３９は、図２中のメインPLL130a における位相・周波数検知回路32であり、図４０はその状態遷移図であって、従来例で既述済みである。
【０１４４】
図２４は、図１中の周辺DLL120および図２中のファインPLL140における位相検知回路27の出力波形の一例を示す。従来例で既述済みである。
【０１４５】
なお、上記実施例では、同期出力信号はチップ内で使用される内部クロック信号として説明したが、これに限定されるものではなく、チップ外部に出力してもよい。例えばDDR-DRAMの出力データストローブがその例である。
【０１４６】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１４７】
【発明の効果】
上述したように本発明の位相補償用クロック同期回路によれば、位相合わせができる周波数範囲をより広くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るDDL を利用した位相補償用クロック同期回路の実施例を示すブロックダイアグラム。
【図２】本発明の第２の実施の形態に係るPLL を利用した位相補償用クロック同期回路の実施例を示すブロックダイアグラム。
【図３】図１中／図２中の遅延セルの一例を示す回路図。
【図４】図１中／図２中の位相選択回路の一例の一部を示す回路図。
【図５】図１中／図２中の位相選択回路の一例の残部を示す回路図。
【図６】図１中のコアDLL および図２中のメインPLL の有限状態遷移機械における遅延セルあるいは遅延セルの個数を選択する選択信号を生成する選択信号生成回路の一例を示す回路図。
【図７】図６の回路の出力（分割数選択信号）の状態遷移を説明するために示す図。
【図８】図１中のコアDLL および図２中のメインPLL の有限状態遷移機械における象限選択の状態遷移図を示す図。
【図９】象限選択遷移回路として、選択されている象限を示すトークンを受け渡すシフトレジスタで構成した例を示す回路図。
【図１０】図９のシフトレジスタの駆動回路の一例を示す回路図。
【図１１】図９のシフトレジスタを構成する回路の一例の一部を示す回路図。
【図１２】図９のシフトレジスタを構成する回路の一例の一部を示す回路図。
【図１３】図９のシフトレジスタを構成する回路の一例の一部を示す回路図。
【図１４】図９のシフトレジスタを構成する回路の一例の一部を示す回路図。
【図１５】図１中／図２中の周辺DLL ／ファインPLL の有限状態遷移機械 のうち、位相補間回路での重み付けを制御する重み付け信号Weightを生成するWeight生成回路の一例を示す回路図。
【図１６】図１５中のシフトレジスタ回路の駆動回路の一例を示す回路図。
【図１７】図１５中のシフトレジスタ回路の１個分の一例を示す回路図。
【図１８】図１７の回路に出力の初期値が"H" となるようなリセット回路をつけた一例を示す回路図。
【図１９】図１７の回路に出力の初期値が"L" となるようなリセット回路をつけた一例を示す回路図。
【図２０】 Weight信号の相補対を生成するためにUp/Down カウンタを用いたWeight生成回路の一例の一部を示す回路図。
【図２１】図２０のWeight生成回路の一例の残部を示す回路図。
【図２２】図２０および図２１のWeight生成回路へ入力する４ビットの信号を発生するバイナリカウンタおよびその１ビット分（セル）の一例を示す回路図。
【図２３】図２２のバイナリカウンタをUp/Down カウンタとして駆動するための駆動回路の一例を示す回路図。
【図２４】図１中／図２６中の周辺DLL および図２中・図27中のファインPLL における位相検知回路の出力波形の一例を示す図。
【図２５】図１５中のシフトレジスタ回路の駆動回路および図２２のバイナリカウンタの駆動回路の一例を示す回路図。
【図２６】従来の２重ループ型のDLL を示すブロックダイアグラム。
【図２７】従来の２重ループ型のPLL を示すブロックダイアグラム。
【図２８】図１中／図２中／図２６中／図２７中の遅延セルの数が４つで、外部クロックの一周期を８象限で表わした（８等分した）場合を示す説明図。
【図２９】図１中の遅延セル／図２中の遅延セルの数が６つで、外部クロックの一周期を１２象限で表わした（１２等分した）場合を示す説明図。
【図３０】図１中の遅延セル／図２中の遅延セルの数が３つで、外部クロックの一周期を６象限で表わした（６等分した）場合を示す説明図。
【図３１】図２６中の遅延セル／図２７中の遅延セルの数が４つで、外部クロックの一周期を８象限で表わした（８等分した）場合に、遅延セルの遅延が不十分で最終象限の位相が大きくなった場合を示す説明図。
【図３２】図２６中の遅延セル／図２７中の遅延セルの数が４つで、外部クロックの一周期を８象限で表わそうとした場合に、遅延セルの遅延が過多で外部クロックの一周期を８象限で表わせなかった場合を示す説明図。
【図３３】図１中／図２中／図２６中／図２７中のチャージ・ポンプ回路(Charge pump) の一例を示す回路図。
【図３４】図１中／図２中／図２６中／図２７中の遅延セルヘバイアス電流を供給するバイアス生成回路の一例を示す回路図。
【図３５】図１中／図２６中のコア DLL用の位相比較回路の一例を示す回路図。
【図３６】図１中／図２６中のコアDLL 用の位相比較回路の動作例を示す波形図。
【図３７】図１中／図２６中のコアDLL 用の位相比較回路の動作例を示す波形図。
【図３８】図１中／図２６中のコアDLL 用の位相比較回路の動作例を示す波形図。
【図３９】図２中／図２７中のメインPLL 用の位相・周波数検知回路(Phase-Frequency Detector)の一例を示す回路図。
【図４０】図３９の回路の状態遷移を説明するために示す図。
【図４１】図１中／図２中のチャージ・ポンプ回路の出力Vco の電位がある設定範囲から逸脱したことを検知する検知回路の一例を示す回路図。
【図４２】図２６中／図２７中の遅延セルの一例を示す回路図。
【図４３】図２６中／図２７中の位相補間回路の一例を示す回路図。
【図４４】図２６中／図２７中の位相補間回路の他の例として、バイナリカウンタの出力をそのまま使って重み付けをバイナリ的に行なったアナログ的な位相補間回路を示す回路図。
【図４５】図２６中／図２７中の位相補間回路の入出力特性として、２つの入力Ψ、Φと１つの出力Θとの関係が理想的な場合を概念的に示す図。
【図４６】図４５に示した２つの入力Ψ、Φの混合度合で決まる出力波形の位相(Phase) と、それを制御するためのウエイト(Weight)信号の理想的な関係を示す図。
【図４７】図２６中／図２７中の位相補間回路の２つの入力Ψ、Φと１つの出力Θとの入出力特性について、２つの入力Ψ、Φの軸間の位相が大きい場合の入出力波形を概念的に示す図。
【図４８】図４７に示した２つの入力Ψ、Φの混合度合で決まる出力波形の位相とそれを制御するためのウエイト(Weight)信号の関係を示す図。
【図４９】図２６中／図２７中の位相選択回路の一例を示す回路図。
【図５０】図２６中／図２７中の位相選択回路の一例を示す回路図。
【図５１】図４および図５に示した位相選択回路を制御する回路の一例の一部を示す回路図。
【図５２】図４および図５に示した位相選択回路を制御する回路の一例の一部を示す回路図。
【符号の説明】
110a…コアDLL
11…デューティ・サイクル・コレクター回路(duty cycle corrector:DCC)
12…入力バッファ回路
13…遅延線
14…第１のバッファ回路
15…第２のバッファ回路
16…位相比較回路（Phase Comp）
17…チャージ・ポンプ回路（Charge Pump ）
18…有限状態遷移機械(Finite State Machine)
19…切換回路（MUX ）
120 …周辺DLL
20…バッファ回路
21、22…位相選択回路（Phase Selector）
23、24…バッファ回路
25…位相補間回路（Phase Interpolator）
26…クロックドライバ回路
27…位相検知回路（Phase Detector）
28…有限状態遷移機械(Finite State Machine)
Claims (6)
- 同じ構成を有する複数の遅延セルが直列に接続されてなり、第１のクロック信号が入力する遅延線と、前記遅延線による前記第１のクロック信号の一周期の分割数を切換可能な第１の切換回路と、前記遅延線に入力する第１のクロック信号と前記第１の切換回路で切換えられた信号との位相差を検知する位相比較回路と、前記位相比較回路の検知結果に基づき前記複数の遅延セルに供給する電圧もしくは電流を制御して前記複数の遅延セルにおける遅延量を可変するチャージ・ポンプ回路と、前記チャージ・ポンプ回路から前記複数の遅延セルに供給される電圧もしくは電流が前記複数の遅延セルの遅延量を制御できる範囲の上限または下限に対応した値に達したことを検知し、これを検知した際に前記第１のクロック信号の一周期の分割数を増加もしくは減少させるように前記第１の切換回路の制御を行う第１の制御回路を有し、前記遅延線の各段の遅延セルから前記第１のクロック信号の一周期を複数に分割した位相を表現する複数の信号を出力する第１の遅延同期ループと、
前記第１の遅延同期ループの遅延線を構成する複数の遅延セルのうちの隣接する２つの遅延セルの出力を選択する位相選択回路と、前記位相選択回路の２つの出力信号の位相を混合することによって位相補償されたクロック信号を生成する位相混合回路と、前記位相混合回路で生成されたクロック信号が入力し、第２のクロック信号を出力するクロックドライバ回路と、前記第１のクロック信号と前記第２のクロック信号の位相差を検知する位相検知回路と、前記位相検知回路による検出出力に基づいて前記位相混合回路の２入力の混合割合をフィードバック制御するとともに前記位相選択回路を制御する第２の制御回路を有し、前記位相選択回路の２つの出力信号の位相を混合することにより、前記第１のクロック信号との位相のずれを補償した第２のクロック信号を生成する第２の遅延同期ループ
とを具備することを特徴とする位相補償用クロック同期回路。 - 前記第１の切換回路は、前記遅延線の遅延セルの実質的に使用する数を切り換えることを特徴とする請求項１記載の位相補償用クロック同期回路。
- 前記第１の制御回路は、
複数のシフトレジスタと、
前記第１のクロック信号の一周期の分割数を選択する選択信号を生成する選択信号生成回路と、
前記選択信号生成回路で生成された選択信号により切り換えられ、前記シフトレジスタの単位レジスタ数を前記分割数に合わせる第２の切換回路
をさらに具備することを特徴とする請求項１記載の位相補償用クロック同期回路。 - 第１のクロック信号が入力し、同じ構成を有する複数の遅延セルがループ状に接続されてなる電圧または電流制御発振器と、前記第１のクロック信号が入力する入力バッファ回路の出力信号と前記電圧または電流制御発振器の出力信号との位相差・周波数差を検知する位相・周波数検知回路と、前記位相・周波数検知回路の出力信号により制御され、制御出力を前記電圧または電流制御発振器内の複数の遅延セルに供給するチャージ・ポンプ回路と、前記電圧または電流制御発振器の遅延セルの実質的に使用する数を切り換える第１の切換回路と、前記チャージ・ポンプ回路から前記複数の遅延セルに供給される制御出力が前記複数の遅延セルの遅延量を制御できる範囲の上限または下限に対応した値に達したことを検知し、これを検知した際に前記第１のクロック信号の一周期の分割数を増加もしくは減少させるように前記第１の切換回路の制御を行う第１の制御回路を有し、前記発振器の各段の遅延セルから前記第１のクロック信号の一周期を複数に分割した位相を表現する複数の信号を出力する第１の位相同期ループと、
前記第１の位相同期ループの発振器を構成する複数の遅延セルのうちの隣接する２つの遅延セルの出力を選択する位相選択回路と、前記位相選択回路の２つの出力信号の位相を混合することによって位相補償されたクロック信号を生成する位相混合回路と、前記位相混合回路で生成されたクロック信号が入力し、第２のクロック信号を出力するクロックド ライバ回路と、前記第１のクロック信号と前記第２のクロック信号の位相差を検知する位相検知回路と、前記位相検知回路による検出出力に基づいて、前記位相混合回路の２入力の混合割合をフィードバック制御するとともに、前記位相選択回路を制御する第２の制御回路を有し、前記位相選択回路の２つの出力信号の位相を混合することにより、前記第１のクロック信号との位相のずれを補償した第２のクロック信号を生成する第２の位相同期ループ
とを具備することを特徴とする位相補償用クロック同期回路。 - 前記第１の切換回路は、前記発振器の遅延セルの実質的に使用する数を切り換えることを特徴とする請求項４記載の位相補償用クロック同期回路。
- 前記第１の制御回路は、
複数のシフトレジスタと、
前記第１のクロック信号の一周期の分割数を選択する選択信号を生成する選択信号生成回路と、
前記選択信号生成回路で生成された選択信号により切り換えられ、前記シフトレジスタの単位レジスタ数を前記分割数に合わせる第２の切換回路
をさらに具備することを特徴とする請求項４記載の位相補償用クロック同期回路。
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