TWI813379B - 用於靜態隨機存取記憶體的輸出控制介面 - Google Patents

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Abstract

本發明公開一種用於靜態隨機存取記憶體(static random access memory, SRAM)的輸出控制介面。輸出控制介面包括SRAM控制偵測器及SRAM資料控制器。SRAM控制偵測器接收輸入SRAM的控制訊號，並判斷控制訊號是否穩定，並對應輸出指示訊號。SRAM資料控制器接收指示訊號及SRAM控制偵測器輸出的SRAM輸出資料訊號，並依據指示訊號輸出輸出資料訊號。其中，響應於判斷該控制訊號並未穩定，SRAM資料控制器對應輸出具有預設值的輸出資料訊號。響應於判斷該控制訊號已經穩定，SRAM資料控制器對應輸出SRAM輸出資料訊號作為輸出資料訊號。

Description

用於靜態隨機存取記憶體的輸出控制介面
本發明涉及一種輸出控制介面及輸出控制方法，特別是涉及一種用於靜態隨機存取記憶體的輸出控制介面及輸出控制方法。
在ASIC設計中靜態隨機存取記憶體(Static random access memory, SRAM)被廣泛的使用。一般而言，在SRAM中，外部電路透過控制訊號控制對SRAM進行讀操作或寫操作。由於SRAM屬於揮發性記憶體，當電源停止供應時，SRAM儲存的資料會消失。也因此，當系統上電後，SRAM內部的資料是不可預期的。此外，在上電過程中，時脈訊號及控制訊號尚未穩定前，也可能會造成SRAM輸出不穩定，進而影響相關電路的運作。
在積體電路設計中的電路佈局後模擬(post-layout simulation)階段，上述的非預期輸出在模擬過程中會被視為未知並且向後傳遞，造成模擬結果失敗，在此階段除錯通常需要花費大量時間來追蹤網表(netlist)，修正錯誤後也需要較長的時間重新執行閘位準模擬(gate-level simulation)，造成不必要的除錯時間。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種用於靜態隨機存取記憶體的輸出控制介面及輸出控制方法。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種輸出控制介面，適用於一靜態隨機存取記憶體(Static random access memory，SRAM)，其包括SRAM控制偵測器及SRAM資料控制器。SRAM控制偵測器，接收輸入該SRAM的一控制訊號，並經配置以判斷該控制訊號是否穩定，並對應輸出一指示訊號。SRAM資料控制器，經配置以接收該指示訊號及該SRAM控制偵測器輸出的一SRAM輸出資料訊號，並依據該指示訊號輸出一輸出資料訊號。其中，響應於判斷該控制訊號並未穩定，該SRAM控制偵測器輸出該指示訊號以指示該控制訊號並未穩定，該SRAM資料控制器對應輸出具有一預設值的該輸出資料訊號。其中，響應於判斷該控制訊號已經穩定，該SRAM控制偵測器輸出該指示訊號以指示該控制訊號已經穩定，該SRAM資料控制器對應輸出該SRAM輸出資料訊號作為該輸出資料訊號。
為了解決上述的技術問題，本發明所採用的另外一技術方案是提供一種輸出控制方法，適用於一靜態隨機存取記憶體(Static random access memory，SRAM)，其包括：配置一SRAM資料控制器接收該指示訊號及該SRAM輸出的一SRAM輸出資料訊號；配置一SRAM控制偵測器接收輸入該SRAM的一控制訊號，並判斷該控制訊號是否穩定，並對應輸出一指示訊號；響應於判斷該控制訊號並未穩定，配置該SRAM控制偵測器輸出該指示訊號以指示該控制訊號並未穩定，且配置該SRAM資料控制器依據該指示訊號對應輸出具有一預設值的該輸出資料訊號；以及響應於判斷該控制訊號已經穩定，該SRAM控制偵測器輸出該指示訊號以指示該控制訊號已經穩定，且配置該SRAM資料控制器依據該指示訊號對應輸出該SRAM輸出資料訊號作為該輸出資料訊號。
本發明的其中一有益效果在於，本發明所提供的用於靜態隨機存取記憶體的輸出控制介面及輸出控制方法，可透過更好的控制方式消除SRAM尚未被使用前輸出不穩定造成的影響，特別是可在電路佈局後模擬階段中降低不必要的除錯時間。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“用於靜態隨機存取記憶體的輸出控制介面及輸出控制方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
圖1為本發明實施例的輸出控制介面的電路布局圖。參閱圖1所示，本發明一實施例提供一種輸出控制介面10，適用於一靜態隨機存取記憶體(Static random access memory，SRAM)12，輸出控制介面10包括SRAM控制偵測器100及SRAM資料控制器102。在本發明的實施例中，SRAM 12可包括儲存矩陣、位址解碼器及讀/寫控制電路。在圖1中，SRAM 12以單埠SRAM來舉例，但本發明不限制SRAM的類型，亦不限制在單一時脈週期可進行讀寫的次數。換言之，在本發明的實施例中亦可採用例如二埠(two-port)或雙埠(dual-port) SRAM。
在系統穩定狀態下，SRAM 12可接收來自外部電路的第一時脈訊號clk、控制訊號ctrl_in及輸入資料訊號data_in，且控制訊號ctrl_in可控制SRAM 12（例如，通過讀/寫控制電路）依據第一時脈訊號clk進行讀操作或寫操作。
SRAM控制偵測器100可例如包括一有限狀態機(finite-state machine，FSM)電路，接收輸入SRAM 12的控制訊號ctrl_in，並經配置以判斷控制訊號ctrl_in是否穩定，並對應輸出指示訊號Sind。
SRAM資料控制器可例如包括一組合邏輯電路，該組合邏輯電路可例如形成一多工器，經配置以接收指示訊號Sind及SRAM 12輸出的一SRAM輸出資料訊號Sdata_out，並依據指示訊號Sind輸出一輸出資料訊號data_out。
圖2為本發明實施例的輸出控制方法的流程圖。參閱圖2所示，本發明實施例提供一種輸出控制方法，適用於圖1所示的輸出介面10及SRAM 12。輸出控制方法可包括下列步驟：
步驟S100：配置SRAM資料控制器接收指示訊號及SRAM輸出的SRAM輸出資料訊號。
步驟S101：配置SRAM控制偵測器接收輸入SRAM的控制訊號。
步驟S102：判斷控制訊號是否穩定。
在步驟S102中，響應於判斷控制訊號並未穩定，輸出控制方法進入步驟S103：配置SRAM控制偵測器輸出指示訊號以指示該控制訊號並未穩定，且配置SRAM資料控制器依據指示訊號對應輸出具有預設值的該輸出資料訊號。
在步驟S102中，響應於判斷控制訊號已經穩定，輸出控制方法進入步驟S104：配置SRAM控制偵測器輸出指示訊號以指示控制訊號已經穩定，且配置SRAM資料控制器依據指示訊號對應輸出SRAM輸出資料訊號作為輸出資料訊號。
在本發明的一些實施例中，步驟S102中的SRAM控制偵測器100可通過偵測控制訊號ctrl_in是否在一寫操作之後出現第一筆讀操作以判斷控制訊號是否已經穩定。詳細而言，在系統上電後但尚未使用SRAM 12時，SRAM 12的內部資料將被視為非預期的未知值，因此，可通過SRAM資料控制器102輸出具有預設值的輸出資料訊號data_out來取代未知值。此外，可進一步將控制訊號ctrl_in中出現寫操作視為SRAM 12開始被使用的徵兆，並偵測該寫操作之後出現的第一筆讀操作。由於第一筆讀操作時SRAM 12理應輸出前述寫操作中所寫入的資料，因此，SRAM控制偵測器100在偵測到第一筆讀操作時，將視為判斷控制訊號ctrl_in已經穩定，可回到步驟S104以控制SRAM資料控制器102依據指示訊號Sind對應輸出SRAM輸出資料訊號Sdata_out作為輸出資料訊號data_out。
因此，通過上述機制，可避免系統上電後但尚未使用SRAM 12時，SRAM輸出非預期的未知值造成模擬結果失敗。
請進一步參閱圖3，其為本發明另一實施例的輸出介面的電路布局圖。在本發明另一實施例中，進一步考量來SRAM被使用前的其他不穩定因素，例如，在系統上電未穩定前，輸入SRAM的第一時脈訊號clk系統重置訊號resetn及控制訊號ctrl_in中的一或多者可能都處在不穩定狀態，或者是在系統穩定後但SRAM尚未被使用時，除了內部資料將被視為非預期，輸入SRAM的第一時脈訊號clk及控制訊號ctrl_in中的一或多者可能都處在不穩定狀態。因此，如圖3所示，與圖1不同之處在於，圖3的SRAM控制偵測器100接收系統重置訊號resetn、輸入SRAM 12的第一時脈訊號clk、控制訊號ctrl_in、電源重置訊號pon_rstn以及第二時脈訊號hclk。
可一併參考圖4及圖5。圖4為本發明另一實施例的輸出控制方法的流程圖，圖5為本發明另一實施例的輸出控制介面的訊號時序圖。如圖4所示，在圖3的架構下，本發明另一實施例亦提供一種輸出控制方法，包括下列步驟：
步驟S400：配置SRAM控制偵測器接收電源重置訊號、控制訊號、系統重置訊號、第一時脈訊號及第二時脈訊號。
步驟S401：配置SRAM控制偵測器依據電源重置訊號判斷是否進入系統上電狀態，以及依據第二時脈訊號判斷是否經過預定時間。舉例而言，如圖5所示，在時間段T1中，由電源重置訊號pon_rstn可判斷進入系統上電狀態，因此需等待一段預定時間待系統穩定後再開始偵測系統重置訊號resetn、第一時脈訊號clk及控制訊號ctrl_in。
在步驟S401中，響應於判斷進入系統上電狀態且經過預定時間，進入步驟S402：判斷系統重置訊號是否穩定。
舉例而言，如圖5所示，在時間段T2中，由第二時脈訊號hclk可判斷進入系統上電狀態後經過預定時間，由於系統重置訊號resetn及第一時脈訊號clk為SRAM 12正常運作的先決條件，因此，需優先判斷系統重置訊號resetn是否穩定，若尚未穩定，則不偵測控制訊號ctrl_in。此時，SRAM 12的內容（亦即，其所輸出的SRAM輸出資料訊號Sdata_out）皆視為不可預期的未知值，因此，將最終輸出的輸出資料訊號data_out以預設值取代。需要說明的是，在步驟S402中，可通過第二時脈訊號hclk偵測系統重置訊號resetn是否穩定，判斷方式為判斷系統重置訊號resetn是否由活動狀態(active State)轉為非活動狀態(inactive State)並維持一段預定時間，且為了使SRAM控制偵測器100具有足夠的解析能力來判斷系統重置訊號resetn是否穩定，所採用的第二時脈訊號hclk需具備高於第一時脈訊號clk的頻率，使得對系統重置訊號resetn取樣後的結果是有意義的。需要說明的是，由於第一時脈訊號clk是由系統提供，系統在第一時脈訊號clk穩定後才對系統重置訊號resetn進行操作，因此，若在步驟S402中判斷出系統重置訊號resetn已經穩定，表示第一時脈訊號clk亦已經穩定。
在步驟S401中，響應於判斷尚未進入系統上電狀態，或進入系統上電狀態但尚未經過預定時間，則重複執行步驟S401。
在步驟S402中，響應於判斷系統重置訊號並未穩定，輸出控制方法進入步驟S403：配置SRAM控制偵測器輸出指示訊號以指示系統重置訊號並未穩定，並配置SRAM資料控制器對應輸出具有預設值的輸出資料訊號。
在步驟S402中，響應於判斷系統重置訊號resetn已經穩定，輸出控制方法可進入步驟S405：配置SRAM控制偵測器判斷控制訊號是否穩定。
然而，優選的，在判斷系統重置訊號resetn已經穩定後，但尚未判斷控制訊號ctrl_in是否穩定前，將會出現一空窗期，此時輸出控制方法可預先進入步驟S404：配置SRAM控制偵測器輸出指示訊號以指示SRAM資料控制器輸出具有預設值的輸出資料訊號，以避免在此空窗期輸出無法預測的未知值。此時，SRAM控制偵測器100亦同步偵測控制訊號ctrl_in是否出現寫操作後的第一筆讀操作，以判斷控制訊號ctrl_in是否穩定，如圖5的時間段T3所示。
類似於圖2所述的流程，在步驟405中，響應於判斷控制訊號並未穩定，輸出控制方法進入步驟S406：配置SRAM控制偵測器輸出指示訊號以指示該控制訊號並未穩定，且配置SRAM資料控制器依據指示訊號對應輸出具有預設值的該輸出資料訊號。
另一方面，在步驟S405中，響應於判斷控制訊號已經穩定，輸出控制方法進入步驟S407：配置SRAM控制偵測器輸出指示訊號以指示控制訊號已經穩定，且配置SRAM資料控制器依據指示訊號對應輸出SRAM輸出資料訊號作為輸出資料訊號。舉例而言，如圖5所示，由於在時間段T3中SRAM控制偵測器100偵測到控制訊號ctrl_in出現寫操作後的第一筆讀操作，代表控制訊號ctrl_in及輸入資料訊號data_in均已經穩定可正常操作SRAM 12，因此，可通過指示訊號Sind指示SRAM資料控制器依據指示訊號對應輸出SRAM輸出資料訊號Sdata_in作為輸出資料訊號。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的用於靜態隨機存取記憶體的輸出控制介面及輸出控制方法，可透過更好的控制方式消除SRAM尚未被使用前輸出不穩定造成的影響，特別是可在電路佈局後模擬階段中降低不必要的除錯時間。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
12:SRAM 10:輸出控制介面 100:SRAM控制偵測器 102:SRAM資料控制器 clk:第一時脈訊號 ctrl_in:控制訊號 data_in:輸入資料訊號 Sdata_out:SRAM輸出資料訊號 Sind:指示訊號 data_out:輸出資料訊號 resetn:系統重置訊號 pon_rstn:電源重置訊號 hclk:第二時脈訊號 T1、T2、T3、T4:時間段
圖1為本發明實施例的輸出控制介面的電路布局圖。
圖2為本發明實施例的輸出控制方法的流程圖。
圖3為本發明另一實施例繪示的輸出介面的電路布局圖。
圖4為本發明另一實施例的輸出控制方法的流程圖。
圖5為本發明另一實施例的輸出控制介面的訊號時序圖。
12:SRAM
10:輸出控制介面
100:SRAM控制偵測器
102:SRAM資料控制器
clk:第一時脈訊號
ctrl_in:控制訊號
data_in:輸入資料訊號
Sdata_out:SRAM輸出資料訊號
Sind:指示訊號
data_out:輸出資料訊號

Claims (10)

  1. 一種輸出控制介面，適用於一靜態隨機存取記憶體(Static random access memory，SRAM)，其包括： 一SRAM控制偵測器，接收輸入該SRAM的一控制訊號，並經配置以判斷該控制訊號是否穩定，並對應輸出一指示訊號；以及 一SRAM資料控制器，經配置以接收該指示訊號及該SRAM輸出的一SRAM輸出資料訊號，並依據該指示訊號輸出一輸出資料訊號， 其中，響應於判斷該控制訊號並未穩定，該SRAM控制偵測器輸出該指示訊號以指示該控制訊號並未穩定，該SRAM資料控制器對應輸出具有一預設值的該輸出資料訊號， 其中，響應於判斷該控制訊號已經穩定，該SRAM控制偵測器輸出該指示訊號以指示該控制訊號已經穩定，該SRAM資料控制器對應輸出該SRAM輸出資料訊號作為該輸出資料訊號。
  2. 如請求項1所述的輸出控制介面，其中，該SRAM控制偵測器包括一有限狀態機(finite-state machine，FSM)電路。
  3. 如請求項1所述的輸出控制介面，其中，該SRAM資料控制器包括一組合邏輯電路。
  4. 如請求項1所述的輸出控制介面，其中，該SRAM控制偵測器通過偵測該控制訊號是否在一寫操作之後出現一第一筆讀操作以判斷該控制訊號是否已經穩定。
  5. 如請求項1所述的輸出控制介面，其中，該SRAM控制偵測器進一步接收一系統重置訊號及輸入該SRAM的一第一時脈訊號，且經配置以在判斷該控制訊號是否穩定之前先判斷該系統重置訊號是否穩定， 其中，響應於判斷該系統重置訊號並未穩定，該SRAM控制偵測器輸出該指示訊號以指示該系統重置訊號並未穩定，該SRAM資料控制器對應輸出具有該預設值的該輸出資料訊號， 其中，響應於判斷該系統重置訊號已經穩定，該SRAM控制偵測器進一步判斷該控制訊號是否穩定，並對應輸出該指示訊號。
  6. 如請求項5所述的輸出控制介面，其中，在判斷該系統重置訊號已經穩定後，但尚未判斷該控制訊號是否穩定前，該SRAM控制偵測器輸出該指示訊號以指示該SRAM資料控制器輸出具有該預設值的該輸出資料訊號。
  7. 如請求項5所述的輸出控制介面，其中，該SRAM控制偵測器進一步接收一第二時脈訊號，且經配置以通過該第二時脈訊號偵測該系統重置訊號是否穩定。
  8. 如請求項7所述的輸出控制介面，其中，該第二時脈訊號的頻率高於該第一時脈訊號。
  9. 如請求項7所述的輸出控制介面，其中，該SRAM控制偵測器經配置以進一步在進入一系統上電狀態並經過一預定時間後，判斷該系統重置訊號是否穩定。
  10. 如請求項9所述的輸出控制介面，其中，該SRAM控制偵測器進一步接收一電源重置訊號，且經配置以依據該電源重置訊號判斷是否進入該系統上電狀態，以及依據該第二時脈訊號判斷是否經過該預定時間。
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