JP2003085124A - 外部からの読み出し信号に応答して内部レジスタのデータを読み出す回路を有する集積回路装置及びそれを有するシステム - Google Patents

外部からの読み出し信号に応答して内部レジスタのデータを読み出す回路を有する集積回路装置及びそれを有するシステム

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JP2003085124A
JP2003085124A JP2001276109A JP2001276109A JP2003085124A JP 2003085124 A JP2003085124 A JP 2003085124A JP 2001276109 A JP2001276109 A JP 2001276109A JP 2001276109 A JP2001276109 A JP 2001276109A JP 2003085124 A JP2003085124 A JP 2003085124A
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register
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Toshihiko Katayama
敏彦 片山
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Seiko Epson Corp
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Abstract

(57)【要約】 (修正有) 【課題】データバスの使用効率を高くするCPU読み出し
サイクルで,CPUからの読み出しタイミングに独立して
変化するレジスタのデータを確実に読み出す。 【解決手段】CPUからの読み出しタイミングに独立し
て且つ内部クロックに同期して変更される第1のレジス
タ(22)と,CPUからの指令に応答して変更される第2
のレジスタ(28)とを有する集積回路装置において,CP
U読み出し指令に応答して且つ内部クロックに同期して
レジスタ内のデータを一時的に保持する保持レジスタを
設ける。そして,第2のレジスタを読み出す時は一回の
CPU読み出し指令でデータバスから読み出し,第2の
レジスタを読み出す時は,1回目のCPU読み出し指令
で一旦保持レジスタに保持し,更に2回目のCPU読み
出し指令で保持レジスタのデータをデータバスから読み
出す。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は,外部からの読み出
し信号に応答して内部レジスタのデータを読み出す回路
に関し,外部と非同期に変更される内部レジスタのデー
タを非同期の外部読み出し信号に応答して正確に読み出
すことができる新規な読み出し回路を有する集積回路装
置及びそれを有するシステムに関する。
【0002】
【従来の技術】CPUに加えて,所定の制御機能や処理
機能を有する集積回路装置がCPUとデータバス及びア
ドレスバスを介して接続される場合がある。その場合,
CPUは,システム全体の制御を行い,集積回路装置が
所定の制御機能や処理機能を有する。そして,CPU
は,必要に応じてCPUリードサイクルでアドレスバス
に集積回路装置内のレジスタのアドレスを出力して,集
積回路装置からレジスタ内のデータを読み出す。
【0003】CPUが制御の為に制御用集積回路装置の
レジスタを介して,制御対象の状態を読み出す場合,制
御対象の状態は,CPUのリードサイクルとは全く独立
して制御用集積回路装置の動作クロックに同期して変化
する。従って,CPUのリードサイクルとレジスタの状
態変化とがほぼ同時に発生することがある。この場合,
変化前の状態が読み出されても,変化後の状態が読み出
されても通常の制御では問題にならない。変化前或いは
変化後のいずれかの状態をCPUが読み出せれば十分で
ある。
【0004】
【発明が解決しようとする課題】上記のように,CPU
が制御用集積回路装置のレジスタを介して制御対象の状
態を読み出す場合,変化前あるいは変化後のいずれかの
状態が読み出せれば良いが,実際には,CPUリードサ
イクル中にレジスタの状態が変化することで,データバ
ス上の信号にスキューや乱れが発生し,変化前でも変化
後でもない全く別の状態信号が読み出される場合があ
る。このようなエラーは,CPUの読み出し時に読み出
しデータが変化することで,CPUが要求するデータの
安定期間が確保できなかったことに起因して発生する。
このようなエラーが発生すると,正しい制御ができなく
なる。
【0005】一方で,集積回路装置内には,CPUに同
期して,即ち,CPU側からの指令に応答してデータを
変更するだけのレジスタも存在する。かかるレジスタを
CPU側から非同期で読み出す場合は,読み出し期間中
レジスタのデータが変更されることはない。従って,C
PU側から一定時間アサートされる読み出し信号により
上記レジスタを読み出しても,データバス上には安定し
てデータが出力されるので,CPU側は正確にデータを
読み出すことができる。しかも,CPU読み出しサイク
ルを短くすることができ,バス効率を高くすることがで
きる。
【0006】そこで,本発明の目的は,CPUに非同期
で変更される集積回路装置内のレジスタのデータが,短
い読み出しサイクルでも正確に読み出すことができるよ
うにした読み出し回路を有する集積回路装置を提供する
ことにある。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めに,本発明の第1の側面は,CPUからの読み出しタ
イミングに独立して且つ内部クロックに同期して変更さ
れる第1のレジスタと,CPUからの指令に応答して変
更される第2のレジスタとを有し,CPUからのアドレ
スを伴うCPU読み出し指令に応答して,当該読み出し
指令期間中に前記アドレスに対応する第1または第2の
レジスタ内のデータをデータバスに出力する集積回路装
置において,前記CPU読み出し指令に応答して且つ前
記内部クロックに同期して前記レジスタ内のデータを一
時的に保持する保持レジスタを有し,前記CPUからの
追加のCPU読み出し指令に応答して前記保持レジスタ
内のデータが前記データバスに出力されることを特徴と
する。
【0008】上記発明の第1の側面によれば,CPU
は,第1のレジスタを読み出す場合は,最初に通常のC
PU読み出し指令をアサートして第1のレジスタ内のデ
ータを内部クロックに同期して一旦保持レジスタに保持
し,再度,追加のCPU読み出し指令をアサートして,
当該保持レジスタ内のデータを読み出すことで,正確に
第1のレジスタ内のデータを読み出すことができる。更
に,CPUは第2のレジスタを読み出す時は,通常のC
PU読み出し指令をアサートしてデータバスに出力され
たデータを取り込むことができる。つまり,CPUに非
同期で変更することのない第2のレジスタに対しては,
集積回路装置に非同期のCPU読み出し指令により1回
で読み出し,CPUとは非同期で変更される第1のレジ
スタに対しては,2回読み出し指令をアサートして,2
回目の読み出し指令時のデータを取り込むようにする。
それにより第1のレジスタ内のデータを正確に読み出す
ことができる。
【0009】上記の発明において,好ましい実施例で
は,更に,前記CPU読み出し指令信号に応答して,前
記内部クロックに同期した内部読み出し信号を生成する
内部読み出し信号生成回路を有し,前記保持レジスタ
は,前記内部読み出し信号に応答して前記アドレスで指
定された第1または第2のレジスタのデータを保持する
ことを特徴とする。
【0010】別の好ましい実施例では,更に,前記第
1,第2のレジスタ及び保持レジスタの出力を選択的に
出力するマルチプレクサと,前記マルチプレクサの出力
を,前記CPU読み出し指令期間中,前記データバスに
出力する出力バッファとを有することを特徴とする。
【0011】上記の目的を達成するために,本発明の第
2の側面は,データバスとアドレスバスを介して接続さ
れるCPUと集積回路装置とを有するシステムにおい
て,前記集積回路装置は,CPUからの読み出しタイミ
ングに独立して且つ内部クロックに同期して変更される
第1のレジスタと,CPUからの指令に応答して変更さ
れる第2のレジスタとを有し,CPUからのアドレスを
伴うCPU読み出し指令に応答して,当該読み出し指令
期間中に前記アドレスに対応する第1または第2のレジ
スタ内のデータをデータバスに出力し,更に,前記集積
回路装置は,前記CPU読み出し指令に応答して且つ前
記内部クロックに同期して前記レジスタ内のデータを一
時的に保持する保持レジスタを有し,前記CPUは,第
2のレジスタの読み出し時には,前記CPU読み出し指
令をアサートして,前記データバスに出力されるデータ
を取り込み,前記第1のレジスタの読み出し時には,前
記第1のレジスタを指定して前記CPU読み出し指令を
アサートし,その後,前記保持レジスタを指定して前記
CPU読み出し指令をアサートして,前記データバスに
出力されるデータを取り込むことを特徴とする。
【0012】上記の発明によれば,CPU読み出しタイ
ミングを集積回路装置とは非同期にしてバス管理を容易
にし,CPU読み出しサイクルを短くして,バス効率を
高くすることができる。但し,読み出し中に変化するお
それのある第1のレジスタの読み出しについては,追加
の読み出しサイクルにて確実にデータを取り込むように
する。
【0013】
【発明の実施の形態】以下,図面を参照して本発明の実
施の形態例を説明する。しかしながら,かかる実施の形
態例が,本発明の技術的範囲を限定するものではない。
【0014】図1は,本発明の実施の形態例におけるシ
ステム構成図である。図1に示されるとおり,CPU1
0と所定の制御や処理を行う集積回路装置20とが,デ
ータバスD-BUS,アドレスバスA-BUS及びチップ選択信号
/CSを介して接続される。また,CPU10と集積回路
装置20との間には,CPU読み出しサイクル時にCP
UによりアサートされるCPU読み出し信号線/CPUR
と,CPU書き込みサイクル時にCPUによりアサート
されるCPU書き込み信号線/CPUWとが設けられてい
る。また,両者には,システムクロックCLKが供給され
る。尚,本明細書中の/は負論理(バー)を意味し,L
レベルの時にアクティブ状態になる信号を意味する。
【0015】集積回路装置20は,例えば外部に設けら
れたセンサ12が出力するセンサ出力SOを入力し,その
センサ出力からアクチュエータ14の状態を内部のレジ
スタ内に保持し,所定のアルゴリズムに従って,アクチ
ュエータ14に対して指令信号S1,S2を出力する。
上記アルゴリズムの演算は,例えばCPU内にインスト
ールされたソフトウエアにより行われる。集積回路装置
20は,多くの場合,ASIC(Application Specific Int
egrated Circuit)で実現される。
【0016】図1の如きシステム構成の場合,CPU
は,集積回路装置内の種々のレジスタ(カウンタを含
む)に対してCPU読み出し信号/CPURをアサートし
て,その内部データを読み出す。或いは,CPU書き込
み信号/CPUWをアサートしてその内部データを書き換え
る。
【0017】集積回路装置内の種々のレジスタは,CP
Uからの読み出しタイミングに独立して且つ集積回路装
置内の内部クロックに同期して内部データが変化する第
1のレジスタと,集積回路装置内の内部クロックに非同
期で,CPUからの指令にのみ応答して内部データが変
化する第2のレジスタとが存在する。また,第1のレジ
スタは,内部クロックに同期して内部データが変化する
こともあれば,CPUからのライト命令に応答して内部
データが変化することもある。つまり,第1のレジスタ
は,CPUリードのタイミングに独立して且つ内部クロ
ックに同期して内部データが変化するが,第2のレジス
タはそのような変更はしない。
【0018】その場合,CPUは,CPU読み出し信号
/CPURをアサートしながら,チップ選択信号/CSをアサ
ートし,アドレスバスA-BUSに第1または第2のレジス
タのアドレスを出力することで,データバスD-BUSに出
力された第1または第2のレジスタ内のデータを取り込
むことができる。但し,第2のレジスタを読み出す場合
は,CPU読み出し信号をアサートしている間,データ
バス上に出力されたデータに変化が生じることはない
が,第1のレジスタを読み出す場合は,CPUの読み出
しタイミングに非同期でそのデータが変更され可能性が
あり,CPU読み出し信号をアサートしている間に,第
1のレジスタのデータが変更されて,データバス上に出
力されたデータに変化が生じる場合がある。
【0019】図2は,本実施の形態例における集積回路
装置内の読み出し回路を示す図である。また,図3は,
その動作タイミングチャート図である。図2の例では,
CPUからの読み出しタイミングに独立して変更される
第1のレジスタとして,外部の状態を保持する状態レジ
スタ22と,内部の状態を保持する状態レジスタ26と
が設けられ,CPUからの指令のみに応答してそのデー
タが変更される第2のレジスタとして,他のレジスタ2
8が設けられている。
【0020】状態レジスタ22は,外部のセンサ12か
らのセンサ出力SOを内部クロックCLKに同期して取り込
む。又は,センサ出力SOに応答してその状態を変更或い
はカウントする。以下の例では,状態レジスタ22がカ
ウンタの場合で説明する。
【0021】図3に示されるとおり,かかるセンサ出力
SOの変化が,内部クロックCLKの立ち上がりエッジに同
期して内部に取り込まれ,状態レジスタ22は,センサ
出力SOがHレベルの時に,内部クロックCLKの立ち上が
りエッジに同期して内部のカウント値をインクリメント
する。従って,状態レジスタ22は,CPUからの読み
出しタイミングに独立し且つ内部クロックCLKに同期し
てそのデータが変化する。また,状態レジスタ22は,
CPUからの書き込み指令に応答して,その状態を書き
換えられることもある。例えばリセット動作などであ
る。
【0022】状態レジスタ26は,例えば集積回路装置
20内の内部データINTが,内部クロックCLKの立ち上が
りエッジに同期して取り込まれる。従って,この状態レ
ジスタ26も,CPUからの読み出しタイミングに独立
し,且つ内部クロックに同期してデータが変化する第1
のレジスタに該当する。
【0023】最後に他のレジスタ28は,CPUからの
指令/CPUWに同期して内部データが変更される第2のレ
ジスタに対応する。例えば,CPUからの書き込みサイ
クルによってのみ,データバスD-BUSに出力されたデー
タが取り込まれる。従って,CPUからの指令がなけれ
ば,他のレジスタ28のデータは変更されず,CPUか
らの読み出しタイミングではそのデータが変更されない
ようにすることができる。
【0024】上記の集積回路装置20の内部に設けられ
た複数のレジスタ22,26,28のデータは,CPU
からの読み出しサイクルで出力バッファ80からデータ
バスD-BUSに出力され,CPUにより読み出される。
【0025】図2に示された読み出し回路60は,チッ
プ選択信号/CSとアドレスバスA-BUSにより供給され
るアドレスとをデコードするデコーダ62と,デコーダ
62のデコード信号により選択されたレジスタのデータ
を出力するマルチプレクサ90と,マルチプレクサ90
の出力をデータバスD-BUSに出力する出力バッファ80
とを有する。マルチプレクサ90は,デコーダ2の出力
に応じて各レジスタの出力を選択するANDゲート64,
68,70とORゲート74とで構成される。また,出力
バッファ80は,CPU読み出し信号/CPURがLレベル
の期間,マルチプレクサ90の出力をデータバスD-BUS
に出力し,CPU読み出し信号/CPURがHレベルの時に
は,データバスをハイインピーダンス状態にするトライ
ステートバッファ回路である。
【0026】更に,本実施の形態の読み出し回路60
は,CPU読み出し信号/CPURがアサートされたことを
取り込み,内部クロックCLKに同期した内部読み出し信
号INTRを生成する内部読み出し信号生成回路40と,そ
の内部読み出し信号INTR(Hレベル)に応答して,マル
チプレクサ90の出力をセレクタ回路78経由で取り込
み保持する保持レジスタ76を有する。この保持レジス
タ76は,内部読み出し信号INTRがLレベルの間は,セ
レクタ回路78によりその出力を入力してデータをラッ
チする。そして,この保持レジスタ76も,CPU読み
出しサイクルでデコーダ62の出力により選択されて,
ANDゲート72とORゲート74を介してデータバスD-BUS
に読み出すことができる。
【0027】尚,上記のCPU書き込み信号/CPUWとC
PU読み出し信号/CPURとは,チップセレクト信号/CS
との論理和により,集積回路装置20内に供給される。
或いは,図示しないが,アドレスバスのアドレスをデコ
ードした結果得られる選択信号との論理積により,集積
回路装置20内に供給されても良い。
【0028】CPU読み出しサイクルは,次のようにし
て行われる。図3に示されるとおり,CPUは,CPU
読み出し信号/CPURを一定期間アサート(Lレベルにす
る)しながら,チップ選択信号/CSをアサートし,ア
ドレスバスA-BUSに読み出し対象レジスタのアドレスを
出力する。図3の例では,1番目の内部クロックCLKか
ら4番目の内部クロックCLKまでの期間に,CPU読みだし
信号/CPURがアサートされている。つまり,CPUの読み出
しタイミングは,集積回路装置の内部クロックCLKとは
非同期であり,独立している。また,図3の例では,そ
のときのアドレスは,状態レジスタ22に対応するアド
レスである。
【0029】これに応答して,集積回路装置20では,
デコーダ62がチップ選択信号/CSとアドレスバスA-
BUSのアドレスをデコードし,ANDゲート64にHレベル
を出力する。それにより,状態レジスタ22のデータ
は,ANDゲート64とORゲート74を介して,出力バ
ッファ80に出力される。そして,チップ選択信号/C
SとCPU読み出し信号/CPURのLレベルにより出力バッフ
ァ80が駆動状態になり,状態レジスタ22のデータ
が,データバスD-BUSに出力される。
【0030】集積回路装置の内部クロックCLKと非同期
でCPU読み出し信号/CPURがアサートされるため,状態レ
ジスタ22のデータは,そのアサート期間中内部クロッ
クCLKに同期して変化する場合がある。図3の例では,
最初のCPU読み出し期間中に,内部クロックCLKに同期し
て,状態レジスタ22のデータは,「0」「1」「2」
と変化している。それに伴い,出力バッファ80により
駆動されるデータバスD-BUS上のデータも,同様に変化
する。従って,CPUによりデータバスD-BUSから取り込ま
れるデータは,「0」「1」「2」のいずれでもない無
関係の値になる場合がある。
【0031】一方,CPU読みだし信号/CPURは,チッ
プ選択信号/CSと共にORゲート41を介して,内部読
み出し信号生成回路40に供給され,インバータ42で
反転された信号が,2番目の内部クロックCLKの立ち上
がりエッジに同期して第1の遅延フリップフロップ44
に取り込まれ,更に次の3番目の内部クロックCLKに同
期して第2の遅延フリップフロップ46に取り込まれ
る。そして,第3の遅延フリップフロップ48の1クロ
ック周期遅れで反転した信号とフリップフロップ46の
出力とがANDゲートに入力され,3番目の内部クロックC
LKの立ち上がりエッジに同期して,1クロック周期だけ
Hレベルになる内部読み出し信号INTRが生成される。な
お,上記の第1の遅延フリップフロップ44は省略する
こともできる。
【0032】この内部読み出し信号INTRのHレベルによ
り,セレクタ回路78は,ORゲート74の出力側に切り
換えられ,状態レジスタ22のデータが,4番目の内部
クロックCLKの立ち上がりエッジに同期して保持レジス
タ76に取り込まれる。このように,保持レジスタ76
には,内部クロックCLKに同期して状態レジスタ22の
データが取り込まれるので,取り込み期間中に状態レジ
スタ22のデータが変化することはなく,保持レジスタ
76内には,CPU読み出しで読み出そうとしている状
態レジスタ22のデータが確実に保持される。
【0033】そこで,CPUは,再度CPU読み出し信号/
CPURをアサートして,保持レジスタ76のデータを読み
出す。保持レジスタ76は,状態レジスタのように,読
み出し中に内部クロックに同期して変化することはな
く,ANDゲート72,ORゲート74,出力バッファ80
を介してデータバスD-BUS上に出力されるデータ「1」
が変化することはない。従って,CPUは,最初のCPU
読み出しサイクルで読み出そうとしていた状態レジスタ
22のデータを,再度のCPU読み出しサイクルで保持レ
ジスタ76から確実に読み出すことができる。なお,2
番目のCPU読み出しサイクルでも内部読み出し信号INTR
が生成されるが,保持レジスタ76の出力が,ORゲート
74,セレクタ78を介して,再度保持レジスタに供給
され,11番目の内部クロックCLKの立ち上がりエッジ
に同期して取り込まれることになり,保持レジスタ内の
データに変化はない。
【0034】集積回路装置内の内部クロックに同期して
変化する内部状態レジスタ26のデータを読み出す場合
も,CPUは,最初のCPU読み出しサイクルでそのデー
タを保持レジスタ76に取り込ませ,再度のCPU読み出
しサイクルで保持レジスタ76のアドレスを指定して,
保持レジスタが保持しているデータを確実に読み出すこ
とができる。
【0035】図3における3番目のCPU読み出しサイク
ルでは,CPUからの指令によって変化する他のレジスタ
28が読み出されている。かかるレジスタ28は,CPU
読み出し信号/CPURがLレベルの間,変化することはな
く,従って,データバスD-BUS上のデータも変化しな
い。従って,CPUは,1回のCPU読み出しサイクルで
他のレジスタ28のデータを,確実に読み出すことがで
きる。
【0036】上記の実施例に対する比較例として,出力
バッファ80の位置に,CPU読み出し信号/CPURがアサー
トされている時に,内部クロックCLKに同期してマルチ
プレクサの出力データを一旦ラッチし,そのラッチデー
タをデータバスD-BUSに出力することが考えられる。内
部クロックCLKに同期してラッチすれば,ラッチ動作中
にレジスタのデータが変化することはなく,確実にデー
タバスD-BUS上に出力することができる。
【0037】しかし,上記比較例のように,ラッチ動作
を出力バッファに追加すると,そのラッチ動作のため
に,CPU読み出しサイクルを更に長くする必要がある。
そのようにCPU読み出しサイクルの期間を長くすること
は,バスの使用効率を低下させ,バスのパフォーマンス
を落とすことになる。
【0038】しかも,この比較例では,内部クロックCL
Kに同期して変化しないような上記の他のレジスタ28
についても,内部クロックCLKに同期してラッチされ,
出力される。他のレジスタ28は,CPU読み出し中に変
化することはないので,図3に示されるとおり,出力バ
ッファ80のところでラッチしなくても,何ら支障はな
い。従って,他のレジスタ28を読み出す場合には,か
かるラッチ動作は無駄なものであり,その分バスの使用
効率を下げることになる。むしろ,CPU読み出し信号/CP
URのアサートのタイミングを内部クロックCLKとは非同
期にし,且つそのアサート期間を短くすることが,デー
タバスのパフォーマンスを上げることになり,好まし
い。
【0039】従って,上記実施の形態例のように,CPU
読み出しのタイミングを集積回路の内部クロックとは非
同期,独立したものとし,且つその読み出しサイクル期
間を短くすることで,バス制御が容易になり且つバスの
パフォーマンスも向上するので好ましい。そして,状態
レジスタなどのCPU読み出しタイミングとは独立して変
化するようなレジスタを読み出す場合のみ,CPUが再度
保持レジスタ76からデータを読み出せば,不正確なデ
ータが読み出されるという問題を解決することができ
る。
【0040】上記の状態レジスタ値は,必ずしも正確な
値を読み出す必要性はなく,「0」「1」「2」の何れ
かのデータが確実に読み出せればよく,更に,数クロッ
ク前の状態レジスタ値であっても制御上何ら支障はな
い。従って,2回目のCPU読み出しサイクルで読み出し
ても,特段支障はない。
【0041】以上,本発明の保護範囲は,上記の実施の
形態例に限定されるものではなく,特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【0042】
【発明の効果】以上,本発明によれば,データバスの使
用効率を高くすると共に,CPU読み出しタイミングに独
立して変化するレジスタを読み出す時は,2回の読み出
しにより読み出し対象レジスタのデータを保持レジスタ
経由で確実に読み出すことができる。
【図面の簡単な説明】
【図1】本発明の実施の形態例におけるシステム構成図
である。
【図2】本実施の形態例における集積回路装置内の読み
出し回路を示す図である。
【図3】本実施の形態例における集積回路装置の動作タ
イミングチャート図である。
【符号の説明】
10 CPU 20 集積回路装置 22,26 第1のレジスタ 28 第2のレジスタ 76 保持レジスタ 80 出力バッファ 90 マルチプレクサ A-BUS アドレスバス D-BUS データバス

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】CPUからの読み出しタイミングに独立し
    て且つ内部クロックに同期して変更される第1のレジス
    タと,CPUからの指令に応答して変更される第2のレ
    ジスタとを有し,CPUからのアドレスを伴うCPU読
    み出し指令に応答して,当該読み出し指令期間中に前記
    アドレスに対応する第1または第2のレジスタ内のデー
    タをデータバスに出力する集積回路装置において,前記
    CPU読み出し指令に応答して且つ前記内部クロックに
    同期して前記レジスタ内のデータを一時的に保持する保
    持レジスタを有し,前記CPUからの追加のCPU読み
    出し指令に応答して前記保持レジスタ内のデータが前記
    データバスに出力されることを特徴とする集積回路装
    置。
  2. 【請求項2】請求項1において,更に,前記CPU読み
    出し指令信号に応答して,前記内部クロックに同期した
    内部読み出し信号を生成する内部読み出し信号生成回路
    を有し,前記保持レジスタは,前記内部読み出し信号に
    応答して前記アドレスで指定された第1または第2のレ
    ジスタのデータを保持することを特徴とする集積回路装
    置。
  3. 【請求項3】請求項1または2において,更に,前記第
    1,第2のレジスタ及び保持レジスタの出力を選択的に
    出力するマルチプレクサと,前記マルチプレクサの出力
    を,前記CPU読み出し指令期間中,前記データバスに
    出力する出力バッファとを有することを特徴とする集積
    回路装置。
  4. 【請求項4】データバスとアドレスバスを介して接続さ
    れるCPUと集積回路装置とを有するシステムにおい
    て,前記集積回路装置は,CPUからの読み出しタイミ
    ングに独立して且つ内部クロックに同期して変更される
    第1のレジスタと,CPUからの指令に応答して変更さ
    れる第2のレジスタとを有し,CPUからのアドレスを
    伴うCPU読み出し指令に応答して,当該読み出し指令
    期間中に前記アドレスに対応する第1または第2のレジ
    スタ内のデータをデータバスに出力し,更に,前記集積
    回路装置は,前記CPU読み出し指令に応答して且つ前
    記内部クロックに同期して前記レジスタ内のデータを一
    時的に保持する保持レジスタを有し,前記CPUは,第
    2のレジスタの読み出し時には,前記CPU読み出し指
    令をアサートして,前記データバスに出力されるデータ
    を取り込み,前記第1のレジスタの読み出し時には,前
    記第1のレジスタを指定して前記CPU読み出し指令を
    アサートし,その後,前記保持レジスタを指定して前記
    CPU読み出し指令をアサートして,前記データバスに
    出力されるデータを取り込むことを特徴とするシステ
    ム。
  5. 【請求項5】請求項1において,前記集積回路装置は,
    更に,前記CPU読み出し指令信号に応答して,前記内
    部クロックに同期した内部読み出し信号を生成する内部
    読み出し信号生成回路を有し,前記保持レジスタは,前
    記内部読み出し信号に応答して前記アドレスで指定され
    た第1または第2のレジスタのデータを保持することを
    特徴とするシステム。
JP2001276109A 2001-09-12 2001-09-12 外部からの読み出し信号に応答して内部レジスタのデータを読み出す回路を有する集積回路装置及びそれを有するシステム Pending JP2003085124A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2787444A2 (en) 2013-04-01 2014-10-08 Nec Corporation Central processing unit, information processing apparatus, and intra-virtual-core register value acquisition method

Cited By (2)

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EP2787444A2 (en) 2013-04-01 2014-10-08 Nec Corporation Central processing unit, information processing apparatus, and intra-virtual-core register value acquisition method
US9690603B2 (en) 2013-04-01 2017-06-27 Nec Corporation Central processing unit, information processing apparatus, and intra-virtual-core register value acquisition method

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