JP2003085124A - 外部からの読み出し信号に応答して内部レジスタのデータを読み出す回路を有する集積回路装置及びそれを有するシステム - Google Patents
外部からの読み出し信号に応答して内部レジスタのデータを読み出す回路を有する集積回路装置及びそれを有するシステムInfo
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- JP2003085124A JP2003085124A JP2001276109A JP2001276109A JP2003085124A JP 2003085124 A JP2003085124 A JP 2003085124A JP 2001276109 A JP2001276109 A JP 2001276109A JP 2001276109 A JP2001276109 A JP 2001276109A JP 2003085124 A JP2003085124 A JP 2003085124A
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Abstract
(57)【要約】 （修正有）
【課題】データバスの使用効率を高くするCPU読み出し
サイクルで，CPUからの読み出しタイミングに独立して
変化するレジスタのデータを確実に読み出す。 【解決手段】ＣＰＵからの読み出しタイミングに独立し
て且つ内部クロックに同期して変更される第１のレジス
タ(22)と，ＣＰＵからの指令に応答して変更される第２
のレジスタ(28)とを有する集積回路装置において，ＣＰ
Ｕ読み出し指令に応答して且つ内部クロックに同期して
レジスタ内のデータを一時的に保持する保持レジスタを
設ける。そして，第２のレジスタを読み出す時は一回の
ＣＰＵ読み出し指令でデータバスから読み出し，第２の
レジスタを読み出す時は，１回目のＣＰＵ読み出し指令
で一旦保持レジスタに保持し，更に２回目のＣＰＵ読み
出し指令で保持レジスタのデータをデータバスから読み
出す。
サイクルで，CPUからの読み出しタイミングに独立して
変化するレジスタのデータを確実に読み出す。 【解決手段】ＣＰＵからの読み出しタイミングに独立し
て且つ内部クロックに同期して変更される第１のレジス
タ(22)と，ＣＰＵからの指令に応答して変更される第２
のレジスタ(28)とを有する集積回路装置において，ＣＰ
Ｕ読み出し指令に応答して且つ内部クロックに同期して
レジスタ内のデータを一時的に保持する保持レジスタを
設ける。そして，第２のレジスタを読み出す時は一回の
ＣＰＵ読み出し指令でデータバスから読み出し，第２の
レジスタを読み出す時は，１回目のＣＰＵ読み出し指令
で一旦保持レジスタに保持し，更に２回目のＣＰＵ読み
出し指令で保持レジスタのデータをデータバスから読み
出す。
Description
【０００１】
【発明の属する技術分野】本発明は，外部からの読み出
し信号に応答して内部レジスタのデータを読み出す回路
に関し，外部と非同期に変更される内部レジスタのデー
タを非同期の外部読み出し信号に応答して正確に読み出
すことができる新規な読み出し回路を有する集積回路装
置及びそれを有するシステムに関する。
し信号に応答して内部レジスタのデータを読み出す回路
に関し，外部と非同期に変更される内部レジスタのデー
タを非同期の外部読み出し信号に応答して正確に読み出
すことができる新規な読み出し回路を有する集積回路装
置及びそれを有するシステムに関する。
【０００２】
【従来の技術】ＣＰＵに加えて，所定の制御機能や処理
機能を有する集積回路装置がＣＰＵとデータバス及びア
ドレスバスを介して接続される場合がある。その場合，
ＣＰＵは，システム全体の制御を行い，集積回路装置が
所定の制御機能や処理機能を有する。そして，ＣＰＵ
は，必要に応じてＣＰＵリードサイクルでアドレスバス
に集積回路装置内のレジスタのアドレスを出力して，集
積回路装置からレジスタ内のデータを読み出す。
機能を有する集積回路装置がＣＰＵとデータバス及びア
ドレスバスを介して接続される場合がある。その場合，
ＣＰＵは，システム全体の制御を行い，集積回路装置が
所定の制御機能や処理機能を有する。そして，ＣＰＵ
は，必要に応じてＣＰＵリードサイクルでアドレスバス
に集積回路装置内のレジスタのアドレスを出力して，集
積回路装置からレジスタ内のデータを読み出す。
【０００３】ＣＰＵが制御の為に制御用集積回路装置の
レジスタを介して，制御対象の状態を読み出す場合，制
御対象の状態は，ＣＰＵのリードサイクルとは全く独立
して制御用集積回路装置の動作クロックに同期して変化
する。従って，ＣＰＵのリードサイクルとレジスタの状
態変化とがほぼ同時に発生することがある。この場合，
変化前の状態が読み出されても，変化後の状態が読み出
されても通常の制御では問題にならない。変化前或いは
変化後のいずれかの状態をＣＰＵが読み出せれば十分で
ある。
レジスタを介して，制御対象の状態を読み出す場合，制
御対象の状態は，ＣＰＵのリードサイクルとは全く独立
して制御用集積回路装置の動作クロックに同期して変化
する。従って，ＣＰＵのリードサイクルとレジスタの状
態変化とがほぼ同時に発生することがある。この場合，
変化前の状態が読み出されても，変化後の状態が読み出
されても通常の制御では問題にならない。変化前或いは
変化後のいずれかの状態をＣＰＵが読み出せれば十分で
ある。
【０００４】
【発明が解決しようとする課題】上記のように，ＣＰＵ
が制御用集積回路装置のレジスタを介して制御対象の状
態を読み出す場合，変化前あるいは変化後のいずれかの
状態が読み出せれば良いが，実際には，ＣＰＵリードサ
イクル中にレジスタの状態が変化することで，データバ
ス上の信号にスキューや乱れが発生し，変化前でも変化
後でもない全く別の状態信号が読み出される場合があ
る。このようなエラーは，ＣＰＵの読み出し時に読み出
しデータが変化することで，ＣＰＵが要求するデータの
安定期間が確保できなかったことに起因して発生する。
このようなエラーが発生すると，正しい制御ができなく
なる。
が制御用集積回路装置のレジスタを介して制御対象の状
態を読み出す場合，変化前あるいは変化後のいずれかの
状態が読み出せれば良いが，実際には，ＣＰＵリードサ
イクル中にレジスタの状態が変化することで，データバ
ス上の信号にスキューや乱れが発生し，変化前でも変化
後でもない全く別の状態信号が読み出される場合があ
る。このようなエラーは，ＣＰＵの読み出し時に読み出
しデータが変化することで，ＣＰＵが要求するデータの
安定期間が確保できなかったことに起因して発生する。
このようなエラーが発生すると，正しい制御ができなく
なる。
【０００５】一方で，集積回路装置内には，ＣＰＵに同
期して，即ち，ＣＰＵ側からの指令に応答してデータを
変更するだけのレジスタも存在する。かかるレジスタを
ＣＰＵ側から非同期で読み出す場合は，読み出し期間中
レジスタのデータが変更されることはない。従って，Ｃ
ＰＵ側から一定時間アサートされる読み出し信号により
上記レジスタを読み出しても，データバス上には安定し
てデータが出力されるので，ＣＰＵ側は正確にデータを
読み出すことができる。しかも，ＣＰＵ読み出しサイク
ルを短くすることができ，バス効率を高くすることがで
きる。
期して，即ち，ＣＰＵ側からの指令に応答してデータを
変更するだけのレジスタも存在する。かかるレジスタを
ＣＰＵ側から非同期で読み出す場合は，読み出し期間中
レジスタのデータが変更されることはない。従って，Ｃ
ＰＵ側から一定時間アサートされる読み出し信号により
上記レジスタを読み出しても，データバス上には安定し
てデータが出力されるので，ＣＰＵ側は正確にデータを
読み出すことができる。しかも，ＣＰＵ読み出しサイク
ルを短くすることができ，バス効率を高くすることがで
きる。
【０００６】そこで，本発明の目的は，ＣＰＵに非同期
で変更される集積回路装置内のレジスタのデータが，短
い読み出しサイクルでも正確に読み出すことができるよ
うにした読み出し回路を有する集積回路装置を提供する
ことにある。
で変更される集積回路装置内のレジスタのデータが，短
い読み出しサイクルでも正確に読み出すことができるよ
うにした読み出し回路を有する集積回路装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明の第１の側面は，ＣＰＵからの読み出しタ
イミングに独立して且つ内部クロックに同期して変更さ
れる第１のレジスタと，ＣＰＵからの指令に応答して変
更される第２のレジスタとを有し，ＣＰＵからのアドレ
スを伴うＣＰＵ読み出し指令に応答して，当該読み出し
指令期間中に前記アドレスに対応する第１または第２の
レジスタ内のデータをデータバスに出力する集積回路装
置において，前記ＣＰＵ読み出し指令に応答して且つ前
記内部クロックに同期して前記レジスタ内のデータを一
時的に保持する保持レジスタを有し，前記ＣＰＵからの
追加のＣＰＵ読み出し指令に応答して前記保持レジスタ
内のデータが前記データバスに出力されることを特徴と
する。
めに，本発明の第１の側面は，ＣＰＵからの読み出しタ
イミングに独立して且つ内部クロックに同期して変更さ
れる第１のレジスタと，ＣＰＵからの指令に応答して変
更される第２のレジスタとを有し，ＣＰＵからのアドレ
スを伴うＣＰＵ読み出し指令に応答して，当該読み出し
指令期間中に前記アドレスに対応する第１または第２の
レジスタ内のデータをデータバスに出力する集積回路装
置において，前記ＣＰＵ読み出し指令に応答して且つ前
記内部クロックに同期して前記レジスタ内のデータを一
時的に保持する保持レジスタを有し，前記ＣＰＵからの
追加のＣＰＵ読み出し指令に応答して前記保持レジスタ
内のデータが前記データバスに出力されることを特徴と
する。
【０００８】上記発明の第１の側面によれば，ＣＰＵ
は，第１のレジスタを読み出す場合は，最初に通常のＣ
ＰＵ読み出し指令をアサートして第１のレジスタ内のデ
ータを内部クロックに同期して一旦保持レジスタに保持
し，再度，追加のＣＰＵ読み出し指令をアサートして，
当該保持レジスタ内のデータを読み出すことで，正確に
第１のレジスタ内のデータを読み出すことができる。更
に，ＣＰＵは第２のレジスタを読み出す時は，通常のＣ
ＰＵ読み出し指令をアサートしてデータバスに出力され
たデータを取り込むことができる。つまり，ＣＰＵに非
同期で変更することのない第２のレジスタに対しては，
集積回路装置に非同期のＣＰＵ読み出し指令により１回
で読み出し，ＣＰＵとは非同期で変更される第１のレジ
スタに対しては，２回読み出し指令をアサートして，２
回目の読み出し指令時のデータを取り込むようにする。
それにより第１のレジスタ内のデータを正確に読み出す
ことができる。
は，第１のレジスタを読み出す場合は，最初に通常のＣ
ＰＵ読み出し指令をアサートして第１のレジスタ内のデ
ータを内部クロックに同期して一旦保持レジスタに保持
し，再度，追加のＣＰＵ読み出し指令をアサートして，
当該保持レジスタ内のデータを読み出すことで，正確に
第１のレジスタ内のデータを読み出すことができる。更
に，ＣＰＵは第２のレジスタを読み出す時は，通常のＣ
ＰＵ読み出し指令をアサートしてデータバスに出力され
たデータを取り込むことができる。つまり，ＣＰＵに非
同期で変更することのない第２のレジスタに対しては，
集積回路装置に非同期のＣＰＵ読み出し指令により１回
で読み出し，ＣＰＵとは非同期で変更される第１のレジ
スタに対しては，２回読み出し指令をアサートして，２
回目の読み出し指令時のデータを取り込むようにする。
それにより第１のレジスタ内のデータを正確に読み出す
ことができる。
【０００９】上記の発明において，好ましい実施例で
は，更に，前記ＣＰＵ読み出し指令信号に応答して，前
記内部クロックに同期した内部読み出し信号を生成する
内部読み出し信号生成回路を有し，前記保持レジスタ
は，前記内部読み出し信号に応答して前記アドレスで指
定された第１または第２のレジスタのデータを保持する
ことを特徴とする。
は，更に，前記ＣＰＵ読み出し指令信号に応答して，前
記内部クロックに同期した内部読み出し信号を生成する
内部読み出し信号生成回路を有し，前記保持レジスタ
は，前記内部読み出し信号に応答して前記アドレスで指
定された第１または第２のレジスタのデータを保持する
ことを特徴とする。
【００１０】別の好ましい実施例では，更に，前記第
１，第２のレジスタ及び保持レジスタの出力を選択的に
出力するマルチプレクサと，前記マルチプレクサの出力
を，前記ＣＰＵ読み出し指令期間中，前記データバスに
出力する出力バッファとを有することを特徴とする。
１，第２のレジスタ及び保持レジスタの出力を選択的に
出力するマルチプレクサと，前記マルチプレクサの出力
を，前記ＣＰＵ読み出し指令期間中，前記データバスに
出力する出力バッファとを有することを特徴とする。
【００１１】上記の目的を達成するために，本発明の第
２の側面は，データバスとアドレスバスを介して接続さ
れるＣＰＵと集積回路装置とを有するシステムにおい
て，前記集積回路装置は，ＣＰＵからの読み出しタイミ
ングに独立して且つ内部クロックに同期して変更される
第１のレジスタと，ＣＰＵからの指令に応答して変更さ
れる第２のレジスタとを有し，ＣＰＵからのアドレスを
伴うＣＰＵ読み出し指令に応答して，当該読み出し指令
期間中に前記アドレスに対応する第１または第２のレジ
スタ内のデータをデータバスに出力し，更に，前記集積
回路装置は，前記ＣＰＵ読み出し指令に応答して且つ前
記内部クロックに同期して前記レジスタ内のデータを一
時的に保持する保持レジスタを有し，前記ＣＰＵは，第
２のレジスタの読み出し時には，前記ＣＰＵ読み出し指
令をアサートして，前記データバスに出力されるデータ
を取り込み，前記第１のレジスタの読み出し時には，前
記第１のレジスタを指定して前記ＣＰＵ読み出し指令を
アサートし，その後，前記保持レジスタを指定して前記
ＣＰＵ読み出し指令をアサートして，前記データバスに
出力されるデータを取り込むことを特徴とする。
２の側面は，データバスとアドレスバスを介して接続さ
れるＣＰＵと集積回路装置とを有するシステムにおい
て，前記集積回路装置は，ＣＰＵからの読み出しタイミ
ングに独立して且つ内部クロックに同期して変更される
第１のレジスタと，ＣＰＵからの指令に応答して変更さ
れる第２のレジスタとを有し，ＣＰＵからのアドレスを
伴うＣＰＵ読み出し指令に応答して，当該読み出し指令
期間中に前記アドレスに対応する第１または第２のレジ
スタ内のデータをデータバスに出力し，更に，前記集積
回路装置は，前記ＣＰＵ読み出し指令に応答して且つ前
記内部クロックに同期して前記レジスタ内のデータを一
時的に保持する保持レジスタを有し，前記ＣＰＵは，第
２のレジスタの読み出し時には，前記ＣＰＵ読み出し指
令をアサートして，前記データバスに出力されるデータ
を取り込み，前記第１のレジスタの読み出し時には，前
記第１のレジスタを指定して前記ＣＰＵ読み出し指令を
アサートし，その後，前記保持レジスタを指定して前記
ＣＰＵ読み出し指令をアサートして，前記データバスに
出力されるデータを取り込むことを特徴とする。
【００１２】上記の発明によれば，ＣＰＵ読み出しタイ
ミングを集積回路装置とは非同期にしてバス管理を容易
にし，ＣＰＵ読み出しサイクルを短くして，バス効率を
高くすることができる。但し，読み出し中に変化するお
それのある第１のレジスタの読み出しについては，追加
の読み出しサイクルにて確実にデータを取り込むように
する。
ミングを集積回路装置とは非同期にしてバス管理を容易
にし，ＣＰＵ読み出しサイクルを短くして，バス効率を
高くすることができる。但し，読み出し中に変化するお
それのある第１のレジスタの読み出しについては，追加
の読み出しサイクルにて確実にデータを取り込むように
する。
【００１３】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，かかる実施の形
態例が，本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら，かかる実施の形
態例が，本発明の技術的範囲を限定するものではない。
【００１４】図１は，本発明の実施の形態例におけるシ
ステム構成図である。図１に示されるとおり，ＣＰＵ１
０と所定の制御や処理を行う集積回路装置２０とが，デ
ータバスD-BUS，アドレスバスA-BUS及びチップ選択信号
／CSを介して接続される。また，ＣＰＵ１０と集積回路
装置２０との間には，ＣＰＵ読み出しサイクル時にＣＰ
ＵによりアサートされるＣＰＵ読み出し信号線／CPUR
と，ＣＰＵ書き込みサイクル時にＣＰＵによりアサート
されるＣＰＵ書き込み信号線／CPUWとが設けられてい
る。また，両者には，システムクロックCLKが供給され
る。尚，本明細書中の／は負論理（バー）を意味し，Ｌ
レベルの時にアクティブ状態になる信号を意味する。
ステム構成図である。図１に示されるとおり，ＣＰＵ１
０と所定の制御や処理を行う集積回路装置２０とが，デ
ータバスD-BUS，アドレスバスA-BUS及びチップ選択信号
／CSを介して接続される。また，ＣＰＵ１０と集積回路
装置２０との間には，ＣＰＵ読み出しサイクル時にＣＰ
ＵによりアサートされるＣＰＵ読み出し信号線／CPUR
と，ＣＰＵ書き込みサイクル時にＣＰＵによりアサート
されるＣＰＵ書き込み信号線／CPUWとが設けられてい
る。また，両者には，システムクロックCLKが供給され
る。尚，本明細書中の／は負論理（バー）を意味し，Ｌ
レベルの時にアクティブ状態になる信号を意味する。
【００１５】集積回路装置２０は，例えば外部に設けら
れたセンサ１２が出力するセンサ出力SOを入力し，その
センサ出力からアクチュエータ１４の状態を内部のレジ
スタ内に保持し，所定のアルゴリズムに従って，アクチ
ュエータ１４に対して指令信号Ｓ１，Ｓ２を出力する。
上記アルゴリズムの演算は，例えばＣＰＵ内にインスト
ールされたソフトウエアにより行われる。集積回路装置
２０は，多くの場合，ASIC（Application Specific Int
egrated Circuit)で実現される。
れたセンサ１２が出力するセンサ出力SOを入力し，その
センサ出力からアクチュエータ１４の状態を内部のレジ
スタ内に保持し，所定のアルゴリズムに従って，アクチ
ュエータ１４に対して指令信号Ｓ１，Ｓ２を出力する。
上記アルゴリズムの演算は，例えばＣＰＵ内にインスト
ールされたソフトウエアにより行われる。集積回路装置
２０は，多くの場合，ASIC（Application Specific Int
egrated Circuit)で実現される。
【００１６】図１の如きシステム構成の場合，ＣＰＵ
は，集積回路装置内の種々のレジスタ（カウンタを含
む）に対してＣＰＵ読み出し信号/CPURをアサートし
て，その内部データを読み出す。或いは，ＣＰＵ書き込
み信号/CPUWをアサートしてその内部データを書き換え
る。
は，集積回路装置内の種々のレジスタ（カウンタを含
む）に対してＣＰＵ読み出し信号/CPURをアサートし
て，その内部データを読み出す。或いは，ＣＰＵ書き込
み信号/CPUWをアサートしてその内部データを書き換え
る。
【００１７】集積回路装置内の種々のレジスタは，ＣＰ
Ｕからの読み出しタイミングに独立して且つ集積回路装
置内の内部クロックに同期して内部データが変化する第
１のレジスタと，集積回路装置内の内部クロックに非同
期で，ＣＰＵからの指令にのみ応答して内部データが変
化する第２のレジスタとが存在する。また，第１のレジ
スタは，内部クロックに同期して内部データが変化する
こともあれば，ＣＰＵからのライト命令に応答して内部
データが変化することもある。つまり，第１のレジスタ
は，ＣＰＵリードのタイミングに独立して且つ内部クロ
ックに同期して内部データが変化するが，第２のレジス
タはそのような変更はしない。
Ｕからの読み出しタイミングに独立して且つ集積回路装
置内の内部クロックに同期して内部データが変化する第
１のレジスタと，集積回路装置内の内部クロックに非同
期で，ＣＰＵからの指令にのみ応答して内部データが変
化する第２のレジスタとが存在する。また，第１のレジ
スタは，内部クロックに同期して内部データが変化する
こともあれば，ＣＰＵからのライト命令に応答して内部
データが変化することもある。つまり，第１のレジスタ
は，ＣＰＵリードのタイミングに独立して且つ内部クロ
ックに同期して内部データが変化するが，第２のレジス
タはそのような変更はしない。
【００１８】その場合，ＣＰＵは，ＣＰＵ読み出し信号
/CPURをアサートしながら，チップ選択信号／CSをアサ
ートし，アドレスバスA-BUSに第１または第２のレジス
タのアドレスを出力することで，データバスD-BUSに出
力された第１または第２のレジスタ内のデータを取り込
むことができる。但し，第２のレジスタを読み出す場合
は，ＣＰＵ読み出し信号をアサートしている間，データ
バス上に出力されたデータに変化が生じることはない
が，第１のレジスタを読み出す場合は，ＣＰＵの読み出
しタイミングに非同期でそのデータが変更され可能性が
あり，ＣＰＵ読み出し信号をアサートしている間に，第
１のレジスタのデータが変更されて，データバス上に出
力されたデータに変化が生じる場合がある。
/CPURをアサートしながら，チップ選択信号／CSをアサ
ートし，アドレスバスA-BUSに第１または第２のレジス
タのアドレスを出力することで，データバスD-BUSに出
力された第１または第２のレジスタ内のデータを取り込
むことができる。但し，第２のレジスタを読み出す場合
は，ＣＰＵ読み出し信号をアサートしている間，データ
バス上に出力されたデータに変化が生じることはない
が，第１のレジスタを読み出す場合は，ＣＰＵの読み出
しタイミングに非同期でそのデータが変更され可能性が
あり，ＣＰＵ読み出し信号をアサートしている間に，第
１のレジスタのデータが変更されて，データバス上に出
力されたデータに変化が生じる場合がある。
【００１９】図２は，本実施の形態例における集積回路
装置内の読み出し回路を示す図である。また，図３は，
その動作タイミングチャート図である。図２の例では，
ＣＰＵからの読み出しタイミングに独立して変更される
第１のレジスタとして，外部の状態を保持する状態レジ
スタ２２と，内部の状態を保持する状態レジスタ２６と
が設けられ，ＣＰＵからの指令のみに応答してそのデー
タが変更される第２のレジスタとして，他のレジスタ２
８が設けられている。
装置内の読み出し回路を示す図である。また，図３は，
その動作タイミングチャート図である。図２の例では，
ＣＰＵからの読み出しタイミングに独立して変更される
第１のレジスタとして，外部の状態を保持する状態レジ
スタ２２と，内部の状態を保持する状態レジスタ２６と
が設けられ，ＣＰＵからの指令のみに応答してそのデー
タが変更される第２のレジスタとして，他のレジスタ２
８が設けられている。
【００２０】状態レジスタ２２は，外部のセンサ１２か
らのセンサ出力SOを内部クロックCLKに同期して取り込
む。又は，センサ出力SOに応答してその状態を変更或い
はカウントする。以下の例では，状態レジスタ２２がカ
ウンタの場合で説明する。
らのセンサ出力SOを内部クロックCLKに同期して取り込
む。又は，センサ出力SOに応答してその状態を変更或い
はカウントする。以下の例では，状態レジスタ２２がカ
ウンタの場合で説明する。
【００２１】図３に示されるとおり，かかるセンサ出力
SOの変化が，内部クロックCLKの立ち上がりエッジに同
期して内部に取り込まれ，状態レジスタ２２は，センサ
出力SOがＨレベルの時に，内部クロックCLKの立ち上が
りエッジに同期して内部のカウント値をインクリメント
する。従って，状態レジスタ２２は，ＣＰＵからの読み
出しタイミングに独立し且つ内部クロックCLKに同期し
てそのデータが変化する。また，状態レジスタ２２は，
ＣＰＵからの書き込み指令に応答して，その状態を書き
換えられることもある。例えばリセット動作などであ
る。
SOの変化が，内部クロックCLKの立ち上がりエッジに同
期して内部に取り込まれ，状態レジスタ２２は，センサ
出力SOがＨレベルの時に，内部クロックCLKの立ち上が
りエッジに同期して内部のカウント値をインクリメント
する。従って，状態レジスタ２２は，ＣＰＵからの読み
出しタイミングに独立し且つ内部クロックCLKに同期し
てそのデータが変化する。また，状態レジスタ２２は，
ＣＰＵからの書き込み指令に応答して，その状態を書き
換えられることもある。例えばリセット動作などであ
る。
【００２２】状態レジスタ２６は，例えば集積回路装置
２０内の内部データINTが，内部クロックCLKの立ち上が
りエッジに同期して取り込まれる。従って，この状態レ
ジスタ２６も，ＣＰＵからの読み出しタイミングに独立
し，且つ内部クロックに同期してデータが変化する第１
のレジスタに該当する。
２０内の内部データINTが，内部クロックCLKの立ち上が
りエッジに同期して取り込まれる。従って，この状態レ
ジスタ２６も，ＣＰＵからの読み出しタイミングに独立
し，且つ内部クロックに同期してデータが変化する第１
のレジスタに該当する。
【００２３】最後に他のレジスタ２８は，ＣＰＵからの
指令/CPUWに同期して内部データが変更される第２のレ
ジスタに対応する。例えば，ＣＰＵからの書き込みサイ
クルによってのみ，データバスD-BUSに出力されたデー
タが取り込まれる。従って，ＣＰＵからの指令がなけれ
ば，他のレジスタ２８のデータは変更されず，ＣＰＵか
らの読み出しタイミングではそのデータが変更されない
ようにすることができる。
指令/CPUWに同期して内部データが変更される第２のレ
ジスタに対応する。例えば，ＣＰＵからの書き込みサイ
クルによってのみ，データバスD-BUSに出力されたデー
タが取り込まれる。従って，ＣＰＵからの指令がなけれ
ば，他のレジスタ２８のデータは変更されず，ＣＰＵか
らの読み出しタイミングではそのデータが変更されない
ようにすることができる。
【００２４】上記の集積回路装置２０の内部に設けられ
た複数のレジスタ２２，２６，２８のデータは，ＣＰＵ
からの読み出しサイクルで出力バッファ８０からデータ
バスD-BUSに出力され，ＣＰＵにより読み出される。
た複数のレジスタ２２，２６，２８のデータは，ＣＰＵ
からの読み出しサイクルで出力バッファ８０からデータ
バスD-BUSに出力され，ＣＰＵにより読み出される。
【００２５】図２に示された読み出し回路６０は，チッ
プ選択信号／ＣＳとアドレスバスA-BUSにより供給され
るアドレスとをデコードするデコーダ６２と，デコーダ
６２のデコード信号により選択されたレジスタのデータ
を出力するマルチプレクサ９０と，マルチプレクサ９０
の出力をデータバスD-BUSに出力する出力バッファ８０
とを有する。マルチプレクサ９０は，デコーダ２の出力
に応じて各レジスタの出力を選択するANDゲート６４，
６８，７０とORゲート７４とで構成される。また，出力
バッファ８０は，ＣＰＵ読み出し信号/CPURがＬレベル
の期間，マルチプレクサ９０の出力をデータバスD-BUS
に出力し，ＣＰＵ読み出し信号/CPURがＨレベルの時に
は，データバスをハイインピーダンス状態にするトライ
ステートバッファ回路である。
プ選択信号／ＣＳとアドレスバスA-BUSにより供給され
るアドレスとをデコードするデコーダ６２と，デコーダ
６２のデコード信号により選択されたレジスタのデータ
を出力するマルチプレクサ９０と，マルチプレクサ９０
の出力をデータバスD-BUSに出力する出力バッファ８０
とを有する。マルチプレクサ９０は，デコーダ２の出力
に応じて各レジスタの出力を選択するANDゲート６４，
６８，７０とORゲート７４とで構成される。また，出力
バッファ８０は，ＣＰＵ読み出し信号/CPURがＬレベル
の期間，マルチプレクサ９０の出力をデータバスD-BUS
に出力し，ＣＰＵ読み出し信号/CPURがＨレベルの時に
は，データバスをハイインピーダンス状態にするトライ
ステートバッファ回路である。
【００２６】更に，本実施の形態の読み出し回路６０
は，ＣＰＵ読み出し信号/CPURがアサートされたことを
取り込み，内部クロックCLKに同期した内部読み出し信
号INTRを生成する内部読み出し信号生成回路４０と，そ
の内部読み出し信号INTR（Ｈレベル）に応答して，マル
チプレクサ９０の出力をセレクタ回路７８経由で取り込
み保持する保持レジスタ７６を有する。この保持レジス
タ７６は，内部読み出し信号INTRがＬレベルの間は，セ
レクタ回路７８によりその出力を入力してデータをラッ
チする。そして，この保持レジスタ７６も，ＣＰＵ読み
出しサイクルでデコーダ６２の出力により選択されて，
ANDゲート７２とORゲート７４を介してデータバスD-BUS
に読み出すことができる。
は，ＣＰＵ読み出し信号/CPURがアサートされたことを
取り込み，内部クロックCLKに同期した内部読み出し信
号INTRを生成する内部読み出し信号生成回路４０と，そ
の内部読み出し信号INTR（Ｈレベル）に応答して，マル
チプレクサ９０の出力をセレクタ回路７８経由で取り込
み保持する保持レジスタ７６を有する。この保持レジス
タ７６は，内部読み出し信号INTRがＬレベルの間は，セ
レクタ回路７８によりその出力を入力してデータをラッ
チする。そして，この保持レジスタ７６も，ＣＰＵ読み
出しサイクルでデコーダ６２の出力により選択されて，
ANDゲート７２とORゲート７４を介してデータバスD-BUS
に読み出すことができる。
【００２７】尚，上記のＣＰＵ書き込み信号/CPUWとＣ
ＰＵ読み出し信号/CPURとは，チップセレクト信号／CS
との論理和により，集積回路装置２０内に供給される。
或いは，図示しないが，アドレスバスのアドレスをデコ
ードした結果得られる選択信号との論理積により，集積
回路装置２０内に供給されても良い。
ＰＵ読み出し信号/CPURとは，チップセレクト信号／CS
との論理和により，集積回路装置２０内に供給される。
或いは，図示しないが，アドレスバスのアドレスをデコ
ードした結果得られる選択信号との論理積により，集積
回路装置２０内に供給されても良い。
【００２８】ＣＰＵ読み出しサイクルは，次のようにし
て行われる。図３に示されるとおり，ＣＰＵは，ＣＰＵ
読み出し信号/CPURを一定期間アサート（Ｌレベルにす
る）しながら，チップ選択信号／ＣＳをアサートし，ア
ドレスバスA-BUSに読み出し対象レジスタのアドレスを
出力する。図３の例では，１番目の内部クロックCLKか
ら４番目の内部クロックCLKまでの期間に，CPU読みだし
信号/CPURがアサートされている。つまり，CPUの読み出
しタイミングは，集積回路装置の内部クロックCLKとは
非同期であり，独立している。また，図３の例では，そ
のときのアドレスは，状態レジスタ２２に対応するアド
レスである。
て行われる。図３に示されるとおり，ＣＰＵは，ＣＰＵ
読み出し信号/CPURを一定期間アサート（Ｌレベルにす
る）しながら，チップ選択信号／ＣＳをアサートし，ア
ドレスバスA-BUSに読み出し対象レジスタのアドレスを
出力する。図３の例では，１番目の内部クロックCLKか
ら４番目の内部クロックCLKまでの期間に，CPU読みだし
信号/CPURがアサートされている。つまり，CPUの読み出
しタイミングは，集積回路装置の内部クロックCLKとは
非同期であり，独立している。また，図３の例では，そ
のときのアドレスは，状態レジスタ２２に対応するアド
レスである。
【００２９】これに応答して，集積回路装置２０では，
デコーダ６２がチップ選択信号／ＣＳとアドレスバスA-
BUSのアドレスをデコードし，ANDゲート６４にＨレベル
を出力する。それにより，状態レジスタ２２のデータ
は，ANDゲート６４とＯＲゲート７４を介して，出力バ
ッファ８０に出力される。そして，チップ選択信号／Ｃ
ＳとCPU読み出し信号/CPURのＬレベルにより出力バッフ
ァ８０が駆動状態になり，状態レジスタ２２のデータ
が，データバスD-BUSに出力される。
デコーダ６２がチップ選択信号／ＣＳとアドレスバスA-
BUSのアドレスをデコードし，ANDゲート６４にＨレベル
を出力する。それにより，状態レジスタ２２のデータ
は，ANDゲート６４とＯＲゲート７４を介して，出力バ
ッファ８０に出力される。そして，チップ選択信号／Ｃ
ＳとCPU読み出し信号/CPURのＬレベルにより出力バッフ
ァ８０が駆動状態になり，状態レジスタ２２のデータ
が，データバスD-BUSに出力される。
【００３０】集積回路装置の内部クロックCLKと非同期
でCPU読み出し信号/CPURがアサートされるため，状態レ
ジスタ２２のデータは，そのアサート期間中内部クロッ
クCLKに同期して変化する場合がある。図３の例では，
最初のCPU読み出し期間中に，内部クロックCLKに同期し
て，状態レジスタ２２のデータは，「０」「１」「２」
と変化している。それに伴い，出力バッファ８０により
駆動されるデータバスD-BUS上のデータも，同様に変化
する。従って，CPUによりデータバスD-BUSから取り込ま
れるデータは，「０」「１」「２」のいずれでもない無
関係の値になる場合がある。
でCPU読み出し信号/CPURがアサートされるため，状態レ
ジスタ２２のデータは，そのアサート期間中内部クロッ
クCLKに同期して変化する場合がある。図３の例では，
最初のCPU読み出し期間中に，内部クロックCLKに同期し
て，状態レジスタ２２のデータは，「０」「１」「２」
と変化している。それに伴い，出力バッファ８０により
駆動されるデータバスD-BUS上のデータも，同様に変化
する。従って，CPUによりデータバスD-BUSから取り込ま
れるデータは，「０」「１」「２」のいずれでもない無
関係の値になる場合がある。
【００３１】一方，ＣＰＵ読みだし信号/CPURは，チッ
プ選択信号/CSと共にＯＲゲート４１を介して，内部読
み出し信号生成回路４０に供給され，インバータ４２で
反転された信号が，２番目の内部クロックCLKの立ち上
がりエッジに同期して第１の遅延フリップフロップ４４
に取り込まれ，更に次の３番目の内部クロックCLKに同
期して第２の遅延フリップフロップ４６に取り込まれ
る。そして，第３の遅延フリップフロップ４８の１クロ
ック周期遅れで反転した信号とフリップフロップ４６の
出力とがANDゲートに入力され，３番目の内部クロックC
LKの立ち上がりエッジに同期して，１クロック周期だけ
Ｈレベルになる内部読み出し信号INTRが生成される。な
お，上記の第１の遅延フリップフロップ４４は省略する
こともできる。
プ選択信号/CSと共にＯＲゲート４１を介して，内部読
み出し信号生成回路４０に供給され，インバータ４２で
反転された信号が，２番目の内部クロックCLKの立ち上
がりエッジに同期して第１の遅延フリップフロップ４４
に取り込まれ，更に次の３番目の内部クロックCLKに同
期して第２の遅延フリップフロップ４６に取り込まれ
る。そして，第３の遅延フリップフロップ４８の１クロ
ック周期遅れで反転した信号とフリップフロップ４６の
出力とがANDゲートに入力され，３番目の内部クロックC
LKの立ち上がりエッジに同期して，１クロック周期だけ
Ｈレベルになる内部読み出し信号INTRが生成される。な
お，上記の第１の遅延フリップフロップ４４は省略する
こともできる。
【００３２】この内部読み出し信号INTRのＨレベルによ
り，セレクタ回路７８は，ORゲート７４の出力側に切り
換えられ，状態レジスタ２２のデータが，４番目の内部
クロックCLKの立ち上がりエッジに同期して保持レジス
タ７６に取り込まれる。このように，保持レジスタ７６
には，内部クロックCLKに同期して状態レジスタ２２の
データが取り込まれるので，取り込み期間中に状態レジ
スタ２２のデータが変化することはなく，保持レジスタ
７６内には，ＣＰＵ読み出しで読み出そうとしている状
態レジスタ２２のデータが確実に保持される。
り，セレクタ回路７８は，ORゲート７４の出力側に切り
換えられ，状態レジスタ２２のデータが，４番目の内部
クロックCLKの立ち上がりエッジに同期して保持レジス
タ７６に取り込まれる。このように，保持レジスタ７６
には，内部クロックCLKに同期して状態レジスタ２２の
データが取り込まれるので，取り込み期間中に状態レジ
スタ２２のデータが変化することはなく，保持レジスタ
７６内には，ＣＰＵ読み出しで読み出そうとしている状
態レジスタ２２のデータが確実に保持される。
【００３３】そこで，ＣＰＵは，再度CPU読み出し信号/
CPURをアサートして，保持レジスタ７６のデータを読み
出す。保持レジスタ７６は，状態レジスタのように，読
み出し中に内部クロックに同期して変化することはな
く，ANDゲート７２，ORゲート７４，出力バッファ８０
を介してデータバスD-BUS上に出力されるデータ「１」
が変化することはない。従って，ＣＰＵは，最初のCPU
読み出しサイクルで読み出そうとしていた状態レジスタ
２２のデータを，再度のCPU読み出しサイクルで保持レ
ジスタ７６から確実に読み出すことができる。なお，２
番目のCPU読み出しサイクルでも内部読み出し信号INTR
が生成されるが，保持レジスタ７６の出力が，ORゲート
７４，セレクタ７８を介して，再度保持レジスタに供給
され，１１番目の内部クロックCLKの立ち上がりエッジ
に同期して取り込まれることになり，保持レジスタ内の
データに変化はない。
CPURをアサートして，保持レジスタ７６のデータを読み
出す。保持レジスタ７６は，状態レジスタのように，読
み出し中に内部クロックに同期して変化することはな
く，ANDゲート７２，ORゲート７４，出力バッファ８０
を介してデータバスD-BUS上に出力されるデータ「１」
が変化することはない。従って，ＣＰＵは，最初のCPU
読み出しサイクルで読み出そうとしていた状態レジスタ
２２のデータを，再度のCPU読み出しサイクルで保持レ
ジスタ７６から確実に読み出すことができる。なお，２
番目のCPU読み出しサイクルでも内部読み出し信号INTR
が生成されるが，保持レジスタ７６の出力が，ORゲート
７４，セレクタ７８を介して，再度保持レジスタに供給
され，１１番目の内部クロックCLKの立ち上がりエッジ
に同期して取り込まれることになり，保持レジスタ内の
データに変化はない。
【００３４】集積回路装置内の内部クロックに同期して
変化する内部状態レジスタ２６のデータを読み出す場合
も，ＣＰＵは，最初のCPU読み出しサイクルでそのデー
タを保持レジスタ７６に取り込ませ，再度のCPU読み出
しサイクルで保持レジスタ７６のアドレスを指定して，
保持レジスタが保持しているデータを確実に読み出すこ
とができる。
変化する内部状態レジスタ２６のデータを読み出す場合
も，ＣＰＵは，最初のCPU読み出しサイクルでそのデー
タを保持レジスタ７６に取り込ませ，再度のCPU読み出
しサイクルで保持レジスタ７６のアドレスを指定して，
保持レジスタが保持しているデータを確実に読み出すこ
とができる。
【００３５】図３における３番目のCPU読み出しサイク
ルでは，CPUからの指令によって変化する他のレジスタ
２８が読み出されている。かかるレジスタ２８は，CPU
読み出し信号/CPURがＬレベルの間，変化することはな
く，従って，データバスD-BUS上のデータも変化しな
い。従って，ＣＰＵは，１回のCPU読み出しサイクルで
他のレジスタ２８のデータを，確実に読み出すことがで
きる。
ルでは，CPUからの指令によって変化する他のレジスタ
２８が読み出されている。かかるレジスタ２８は，CPU
読み出し信号/CPURがＬレベルの間，変化することはな
く，従って，データバスD-BUS上のデータも変化しな
い。従って，ＣＰＵは，１回のCPU読み出しサイクルで
他のレジスタ２８のデータを，確実に読み出すことがで
きる。
【００３６】上記の実施例に対する比較例として，出力
バッファ８０の位置に，CPU読み出し信号/CPURがアサー
トされている時に，内部クロックCLKに同期してマルチ
プレクサの出力データを一旦ラッチし，そのラッチデー
タをデータバスD-BUSに出力することが考えられる。内
部クロックCLKに同期してラッチすれば，ラッチ動作中
にレジスタのデータが変化することはなく，確実にデー
タバスD-BUS上に出力することができる。
バッファ８０の位置に，CPU読み出し信号/CPURがアサー
トされている時に，内部クロックCLKに同期してマルチ
プレクサの出力データを一旦ラッチし，そのラッチデー
タをデータバスD-BUSに出力することが考えられる。内
部クロックCLKに同期してラッチすれば，ラッチ動作中
にレジスタのデータが変化することはなく，確実にデー
タバスD-BUS上に出力することができる。
【００３７】しかし，上記比較例のように，ラッチ動作
を出力バッファに追加すると，そのラッチ動作のため
に，CPU読み出しサイクルを更に長くする必要がある。
そのようにCPU読み出しサイクルの期間を長くすること
は，バスの使用効率を低下させ，バスのパフォーマンス
を落とすことになる。
を出力バッファに追加すると，そのラッチ動作のため
に，CPU読み出しサイクルを更に長くする必要がある。
そのようにCPU読み出しサイクルの期間を長くすること
は，バスの使用効率を低下させ，バスのパフォーマンス
を落とすことになる。
【００３８】しかも，この比較例では，内部クロックCL
Kに同期して変化しないような上記の他のレジスタ２８
についても，内部クロックCLKに同期してラッチされ，
出力される。他のレジスタ２８は，CPU読み出し中に変
化することはないので，図３に示されるとおり，出力バ
ッファ８０のところでラッチしなくても，何ら支障はな
い。従って，他のレジスタ２８を読み出す場合には，か
かるラッチ動作は無駄なものであり，その分バスの使用
効率を下げることになる。むしろ，CPU読み出し信号/CP
URのアサートのタイミングを内部クロックCLKとは非同
期にし，且つそのアサート期間を短くすることが，デー
タバスのパフォーマンスを上げることになり，好まし
い。
Kに同期して変化しないような上記の他のレジスタ２８
についても，内部クロックCLKに同期してラッチされ，
出力される。他のレジスタ２８は，CPU読み出し中に変
化することはないので，図３に示されるとおり，出力バ
ッファ８０のところでラッチしなくても，何ら支障はな
い。従って，他のレジスタ２８を読み出す場合には，か
かるラッチ動作は無駄なものであり，その分バスの使用
効率を下げることになる。むしろ，CPU読み出し信号/CP
URのアサートのタイミングを内部クロックCLKとは非同
期にし，且つそのアサート期間を短くすることが，デー
タバスのパフォーマンスを上げることになり，好まし
い。
【００３９】従って，上記実施の形態例のように，CPU
読み出しのタイミングを集積回路の内部クロックとは非
同期，独立したものとし，且つその読み出しサイクル期
間を短くすることで，バス制御が容易になり且つバスの
パフォーマンスも向上するので好ましい。そして，状態
レジスタなどのCPU読み出しタイミングとは独立して変
化するようなレジスタを読み出す場合のみ，CPUが再度
保持レジスタ７６からデータを読み出せば，不正確なデ
ータが読み出されるという問題を解決することができ
る。
読み出しのタイミングを集積回路の内部クロックとは非
同期，独立したものとし，且つその読み出しサイクル期
間を短くすることで，バス制御が容易になり且つバスの
パフォーマンスも向上するので好ましい。そして，状態
レジスタなどのCPU読み出しタイミングとは独立して変
化するようなレジスタを読み出す場合のみ，CPUが再度
保持レジスタ７６からデータを読み出せば，不正確なデ
ータが読み出されるという問題を解決することができ
る。
【００４０】上記の状態レジスタ値は，必ずしも正確な
値を読み出す必要性はなく，「０」「１」「２」の何れ
かのデータが確実に読み出せればよく，更に，数クロッ
ク前の状態レジスタ値であっても制御上何ら支障はな
い。従って，２回目のCPU読み出しサイクルで読み出し
ても，特段支障はない。
値を読み出す必要性はなく，「０」「１」「２」の何れ
かのデータが確実に読み出せればよく，更に，数クロッ
ク前の状態レジスタ値であっても制御上何ら支障はな
い。従って，２回目のCPU読み出しサイクルで読み出し
ても，特段支障はない。
【００４１】以上，本発明の保護範囲は，上記の実施の
形態例に限定されるものではなく，特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
形態例に限定されるものではなく，特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【００４２】
【発明の効果】以上，本発明によれば，データバスの使
用効率を高くすると共に，CPU読み出しタイミングに独
立して変化するレジスタを読み出す時は，２回の読み出
しにより読み出し対象レジスタのデータを保持レジスタ
経由で確実に読み出すことができる。
用効率を高くすると共に，CPU読み出しタイミングに独
立して変化するレジスタを読み出す時は，２回の読み出
しにより読み出し対象レジスタのデータを保持レジスタ
経由で確実に読み出すことができる。
【図１】本発明の実施の形態例におけるシステム構成図
である。
である。
【図２】本実施の形態例における集積回路装置内の読み
出し回路を示す図である。
出し回路を示す図である。
【図３】本実施の形態例における集積回路装置の動作タ
イミングチャート図である。
イミングチャート図である。
１０ ＣＰＵ
２０ 集積回路装置
２２，２６ 第１のレジスタ
２８ 第２のレジスタ
７６ 保持レジスタ
８０ 出力バッファ
９０ マルチプレクサ
A-BUS アドレスバス
D-BUS データバス
Claims (5)
- 【請求項１】ＣＰＵからの読み出しタイミングに独立し
て且つ内部クロックに同期して変更される第１のレジス
タと，ＣＰＵからの指令に応答して変更される第２のレ
ジスタとを有し，ＣＰＵからのアドレスを伴うＣＰＵ読
み出し指令に応答して，当該読み出し指令期間中に前記
アドレスに対応する第１または第２のレジスタ内のデー
タをデータバスに出力する集積回路装置において，前記
ＣＰＵ読み出し指令に応答して且つ前記内部クロックに
同期して前記レジスタ内のデータを一時的に保持する保
持レジスタを有し，前記ＣＰＵからの追加のＣＰＵ読み
出し指令に応答して前記保持レジスタ内のデータが前記
データバスに出力されることを特徴とする集積回路装
置。 - 【請求項２】請求項１において，更に，前記ＣＰＵ読み
出し指令信号に応答して，前記内部クロックに同期した
内部読み出し信号を生成する内部読み出し信号生成回路
を有し，前記保持レジスタは，前記内部読み出し信号に
応答して前記アドレスで指定された第１または第２のレ
ジスタのデータを保持することを特徴とする集積回路装
置。 - 【請求項３】請求項１または２において，更に，前記第
１，第２のレジスタ及び保持レジスタの出力を選択的に
出力するマルチプレクサと，前記マルチプレクサの出力
を，前記ＣＰＵ読み出し指令期間中，前記データバスに
出力する出力バッファとを有することを特徴とする集積
回路装置。 - 【請求項４】データバスとアドレスバスを介して接続さ
れるＣＰＵと集積回路装置とを有するシステムにおい
て，前記集積回路装置は，ＣＰＵからの読み出しタイミ
ングに独立して且つ内部クロックに同期して変更される
第１のレジスタと，ＣＰＵからの指令に応答して変更さ
れる第２のレジスタとを有し，ＣＰＵからのアドレスを
伴うＣＰＵ読み出し指令に応答して，当該読み出し指令
期間中に前記アドレスに対応する第１または第２のレジ
スタ内のデータをデータバスに出力し，更に，前記集積
回路装置は，前記ＣＰＵ読み出し指令に応答して且つ前
記内部クロックに同期して前記レジスタ内のデータを一
時的に保持する保持レジスタを有し，前記ＣＰＵは，第
２のレジスタの読み出し時には，前記ＣＰＵ読み出し指
令をアサートして，前記データバスに出力されるデータ
を取り込み，前記第１のレジスタの読み出し時には，前
記第１のレジスタを指定して前記ＣＰＵ読み出し指令を
アサートし，その後，前記保持レジスタを指定して前記
ＣＰＵ読み出し指令をアサートして，前記データバスに
出力されるデータを取り込むことを特徴とするシステ
ム。 - 【請求項５】請求項１において，前記集積回路装置は，
更に，前記ＣＰＵ読み出し指令信号に応答して，前記内
部クロックに同期した内部読み出し信号を生成する内部
読み出し信号生成回路を有し，前記保持レジスタは，前
記内部読み出し信号に応答して前記アドレスで指定され
た第１または第２のレジスタのデータを保持することを
特徴とするシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276109A JP2003085124A (ja) | 2001-09-12 | 2001-09-12 | 外部からの読み出し信号に応答して内部レジスタのデータを読み出す回路を有する集積回路装置及びそれを有するシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276109A JP2003085124A (ja) | 2001-09-12 | 2001-09-12 | 外部からの読み出し信号に応答して内部レジスタのデータを読み出す回路を有する集積回路装置及びそれを有するシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003085124A true JP2003085124A (ja) | 2003-03-20 |
Family
ID=19100863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001276109A Pending JP2003085124A (ja) | 2001-09-12 | 2001-09-12 | 外部からの読み出し信号に応答して内部レジスタのデータを読み出す回路を有する集積回路装置及びそれを有するシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003085124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2787444A2 (en) | 2013-04-01 | 2014-10-08 | Nec Corporation | Central processing unit, information processing apparatus, and intra-virtual-core register value acquisition method |
-
2001
- 2001-09-12 JP JP2001276109A patent/JP2003085124A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2787444A2 (en) | 2013-04-01 | 2014-10-08 | Nec Corporation | Central processing unit, information processing apparatus, and intra-virtual-core register value acquisition method |
| US9690603B2 (en) | 2013-04-01 | 2017-06-27 | Nec Corporation | Central processing unit, information processing apparatus, and intra-virtual-core register value acquisition method |
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