JP4567453B2 - ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法と装置 - Google Patents

Description

本発明は一般に集積回路の電力調節に関するもので、特にディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法と装置とに関するものである。

ビジネスマンも消費者も、携帯電話、無線ローカル・エリア・ネットワーク（ＬＡＮ）カード、全地球測位システム（ＧＰＳ）装置、無線モデムを備える電子オーガナイザなどを含む広範囲の無線装置を用いている。無線通信装置やその他の移動体装置の需要が高まるに従って、かかる装置に対する技術的改善の要求が生じている。一般に、従来の無線受信機および送信機のますます多くの構成要素が１個の集積回路パッケージ内に組み込まれるようになった。

集積回路を有する無線通信装置の１つの重要な側面は電池の寿命である。かかる無線通信装置の電池の寿命をできるだけ長くするために、無線通信装置の集積回路内の電力消費をできるだけ小さくすることに多くの努力が払われてきた。

集積回路内の電力消費を最小にするための従来の方法の１つに電圧スケーリングがある。電圧スケーリングはスイッチングによる動的な電力消費を最小にするのに有用である。しかし電圧スケーリングは、漏れ電流による静的な電力消費を抑えるには余り有効ではない。このため、ディジタル技術ではサイズを小さくするほど電流漏れ回路が多くなるという問題を生じる。実際のところ漏れ電流は、従来は全消費電力の中で比較的小さな割合であったが、多くのサブミクロン領域のディジタル・チップでは全消費電力の大部分を占めている。例えば、数百万個のトランジスタを内蔵するディジタル・チップのＤＣ漏れ電流は、チップが待機モードのときに数ミリアンペア、場合によっては数十ミリアンペアにもなることがある。一般的な移動体装置では、このような量の漏れ電流とこれに対応する電力消費は許容できない。

集積回路内の電力消費を最小にするための従来の方法としてしきい値スケーリングもある。しきい値スケーリングは、漏れ電流による静的な電力消費を小さくするのに有用である。しかし、しきい値スケーリングはスイッチングによる動的な電力消費を抑えるには余り有効ではない。

電圧スケーリングにより動的な電力消費を抑えると同時にしきい値スケーリングにより静的な電力消費を抑えるという方法を用いるために、切替えソフトウエアをチップ内に組み込むことが考えられる。この切替えソフトウエアは特定のタスクを行うのに必要な電圧としきい値とを決定して、そのタスクの実行中にチップを対応するモードに切り替える。この方法の１つの欠点は、モードを選択するときにクリティカル・パス遅れの計算に安全余裕を用いるので、チップがその最適ポテンシャルで動作しない可能性があることである。

この問題に対する最近の解決策では、チップ上で測定されたチップのクロック周波数に基づいて適応的な電圧スケーリングと適応的なしきい値スケーリングとを組み合わせて用いている。これにより、高周波では適応的な電圧スケーリングを用いて動的な電力消費を最小にし、低周波では適応的なしきい値スケーリングを用いて静的な電力消費を最小にすることができるので、クリティカル・パス遅れのために安全余裕を用いなくてよい。この方法はアプリケーションのクリティカル・パスを反映する遅延線を用いる。しかしこの方法を用いると、設計のときにクリティカル・パス遅れと遅延線の長さとを一致させる必要がある。また、遅延線の望ましい長さは供給電圧とクロック周波数の範囲により変わることがある。

本発明は、ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法と装置とを提供するもので、従来の装置と方法に付随する欠点と問題とを実質的に除きまたは減らすことができる。詳しく述べると、最適な電源電圧を決定するのに用いられる遅延線の長さは可変であって、実行時に選択することができる。

本発明の１つの実施の形態では、ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法を提供する。この方法は、公称電源電圧を電源電圧として装置に与えることを含む。調節器クロック信号を遅延線に伝播させる。遅延線は複数の遅延セルで構成して公称電源電圧に基づいて機能する。所定の時刻に第１の遅延セルが調節器クロック信号を受けかつ第２の遅延セルが調節器クロック信号を受けないことに基づいて第１および第２の遅延セルを識別するまで、遅延セルの複数の対をサンプリングする。基準電圧を電源電圧として装置に与える。装置はこの第１および第２の遅延セルを用いて動作して、装置の電源電圧を調整するかどうか判定する。

本発明の別の実施の形態では、ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法を提供する。この方法ではタップ信号を最高値に設定する。調節器クロック信号を遅延線に伝播させる。遅延線は複数の遅延セルで構成する。遅延線内のタップの第１の対をサンプリングする。各タップは１つの遅延セルに対応する。タップの第１の対が第１および第２の遅延セルに対応するかどうか判定する。第１および第２の遅延セルは、所定の時刻に第１の遅延セルが調節器クロック信号を受けかつ第２の遅延セルが調節器クロック信号を受けないことに基づいて識別する。タップの第１の対が第１および第２の遅延セルに対応すると判定された場合は較正を終了する。この装置は第１および第２の遅延セルを用いて動作して、装置の電源電圧を調整するかどうか判定する。

本発明の更に別の実施の形態では、ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う装置を提供する。この装置は電源と、スラック時間検出器と、マルチプレクサと、較正器とを含む。電源は装置の電源電圧を生成する。スラック時間検出器は電源に結合して複数の検出器出力を生成する。マルチプレクサは電源とスラック時間検出器とに結合する。マルチプレクサは検出器出力を受け、この検出器出力に基づいて電力制御信号を生成する。較正器は電源とマルチプレクサとに結合する。較正器はマルチプレクサが電力制御信号として選択する検出器出力の微調整を行なう。電源は電力制御信号に基づいて電源電圧を生成する。

本発明の１つ以上の実施の形態の技術的利点は、ディジタル処理装置内の電源電圧を適応的に調整するための優れた方法を提供することを含む。或る実施の形態では、最適な電源電圧を決定するのに用いられる遅延線の長さは可変である。そのため、アプリケーションの実際の動作状態に基づいて、適当な長さを実行時に選択することができる。したがって、アプリケーションのクリティカル・パスの詳細を知らずに装置を設計することができるし、公称クロック周波数と電源電圧でアプリケーションを最小の電力消費で動作させることができる。
他の技術的な利点は、以下の図面と説明と特許請求の範囲から当業者に明らかである。

これから本発明の詳細な説明を行う前に、この特許の中で用いられるいくつかの語と句の定義を示すのがよいと思う。「含む」および「構成する」という用語とその派生語とは、制限なしに含むことを意味する。「または」という用語は包括的であって、「および／または」を意味する。「関連する」および「これに関連する」という句とその派生語とは、「含む」、「これに含まれる」、「と相互に関連する」、「包含する」、「に包含される」、「と関係する」、「と結合する」、「と通じる」、「と協同する」、「交互配置する」、「並置する」、「と近似する」、「と密接に関係する」、「有する」、「の性質を有する」などを意味する。「コントローラ」という用語は少なくとも１つの動作を制御する任意の装置やシステムやその一部を意味し、かかる装置はハードウエア、ファームウエア、ソフトウエア、またはこれらの少なくとも２つの何らかの組合せで実現してよい。注意すべきであるが、任意のコントローラに関連する機能性は、局所であれ遠方であれ、集中的でもよいし分散的でもよい。語や句の定義はこの特許明細書を通して用いられるもので、ほとんど全てではないにしても多くの場合に、かかる定義された語や句について過去でも将来でもかかる定義は適用されることを当業者は理解すべきである。

この特許明細書で本発明の原理を記述するのに用いられる後述の図１乃至図６と種々の実施の形態とは単なる例であって、決して本発明の範囲を制限するものではない。当業者が理解するように、本発明の原理は全ての適当に計画されたディジタル処理装置で実現することができる。

図１は、本発明の１つの実施の形態に係る、ディジタル処理装置１００の電源電圧を適応的に調整するための自己較正を行うディジタル処理装置１００を示すブロック図である。ディジタル処理装置１００は、発振器１０２、周波数シンセサイザ１０４、クロック発生器１０６、ディジタル信号処理プロセッサ１０８、自己較正装置１１０で構成する。自己較正装置１１０はスラック時間検出器１１２、電源１１４、マルチプレクサ１１６、較正器１１８で構成する。

発振器１０２は基準周波数信号１２０を生成する。発振器１０２は水晶発振器またはその他の適当な種類の発振器で構成してよい。発振器１０２が水晶発振器で構成する実施の形態では、基準周波数信号１２０は発振器１０２の圧電クリスタルの機械的性質で決まってよい。

周波数シンセサイザ１０４は発振器１０２に結合する。周波数シンセサイザ１０４は位相同期ループ周波数シンセサイザまたは任意の他の適当な種類の周波数シンセサイザで構成してよい。周波数シンセサイザ１０４は発振器１０２からの基準周波数信号１２０と入力電圧１２２とを受けて、これらの入力１２０および１２２に基づいて外部クロック信号１２４を生成する。外部クロック信号１２４の動作周波数は、発振器１０２が供給する基準周波数信号１２０の倍数を含む。１つの実施の形態では、外部クロック信号１２４は複数のクロック周波数の集合を表してよい。

クロック発生器１０６は周波数シンセサイザ１０４、ディジタル信号処理プロセッサ１０８、スラック時間検出器１１２に結合する。クロック発生器１０６は、周波数シンセサイザ１０４からの外部クロック信号１２４、電源電圧１２６、ディジタル信号処理プロセッサ１０８からの周波数制御信号１２８、スラック時間検出器１１２からの定常信号１３０を受ける。クロック発生器１０６は電源１１４から電源電圧１２６を受けてよい。またクロック発生器１０６は、これらの入力１２４，１２６，１２８、１３０に基づいてクロック信号１３２と調節器クロック信号１３４とを生成する。

周波数制御信号１２８は、クロック発生器１０６の望ましい動作クロック周波数ｆ_clkを設定する。これは外部クロック信号１２４の所定の分数でよい。例えば、外部クロック信号１２４が１．６ＧＨｚの場合は、クロック発生器１０６は周波数制御信号１２８に基づいて外部クロック信号１２４を４分周して、ディジタル信号処理プロセッサ１０８に供給するクロック信号１３２として４００ＭＨｚのクロックを作る。

後で詳細に説明するが、定常信号１３０は、クロック信号１３２の望ましいクロック速度と一致する十分なレベルに電源電圧１２６が調整されたことをクロック発生器１０６に示す。定常信号１３０が与えられると、クロック信号１３２はディジタル信号処理プロセッサ１０８に与えられる。

動作を説明すると、望ましい動作周波数が現在の動作周波数より低い場合は、クロック信号１３２と調節器クロック信号１３４との周波数を共に、実質的に同時に新しい値ｆ_regclk＝ａ（ｆ_clk）に変える。ただし、ａは或る定数である。望ましい動作周波数が現在の動作周波数より高い場合は、まず調節器クロック信号１３４の周波数を変える。次に、電源電圧１２６が新しい定常状態値に達すると定常信号１３０が表明されて、クロック信号１３２をｆ_clk＝ｆ_regclk／ａに更新する。定常状態でａ＝１の場合は、クロック信号１３２と調節器クロック信号１３４とは同じ周波数と位相とを有する。

ディジタル信号処理プロセッサ１０８はクロック発生器１０６と電源１１４とに結合する。ディジタル信号処理プロセッサ１０８はクロック発生器１０６からクロック信号１３２を受け、また電源１１４から電源電圧１２６を受けて、これらの入力１３２と１２６とに基づいて周波数制御信号１２８を生成する。またディジタル信号処理プロセッサ１０８は、移動体通信装置や計算装置などの１つ以上の関連する処理装置（図１には示していない）と入出力（Ｉ／Ｏ）データ１３６を通信する。

ディジタル信号処理プロセッサ１０８は数式計算を実行するよう設計されたプロセッサなどの任意の適当なディジタル処理構成要素で構成してよい。またディジタル信号処理プロセッサ１０８はプログラム可能であって、音や映像やビデオなどの種々の情報を処理するのに用いてよい。１つの実施の形態では、ディジタル信号処理プロセッサ１０８は種々の動作周波数を有する。

スラック時間検出器１１２はクロック発生器１０６と電源１１４とに結合する。スラック時間検出器１１２はクロック発生器１０６からの調節器クロック信号１３４と電源１１４からの電源電圧１２６とを受けて、これらの入力１３４と１２６とに基づいて定常信号１３０と複数の検出器出力１３８とを生成する。

図２に関して後で詳細に説明するが、スラック時間検出器１１２はクリティカル・パス・スラック時間弁別器で構成してよい。この実施の形態では、スラック時間検出器１１２はＮ個の遅延セルと電源調整回路とで構成し、電源１１４を制御して電源電圧１２６を調整する。Ｎ個の遅延セルは直列に結合し、各セルは電源電圧１２６により決まる遅延（Ｄ）を有して、第１の遅延セルの入力に与えられるクロック・エッジはＮ個の遅延セルを順に通って進む。Ｎ個の遅延セルに関連する電源調整回路は電源電圧１２６を調整する機能を有し、（１）少なくともＫ番目の遅延セルとＫ＋１番目の遅延セルとの出力を監視し、（２）クロック・エッジがＫ番目の遅延セルの出力とＫ＋１番目の遅延セルの出力とに到達したかどうか判定し、（３）電源電圧１２６を調整する制御信号を生成する。

電源１１４はディジタル信号処理プロセッサ１０８、スラック時間検出器１１２、マルチプレクサ１１６、較正器１１８に結合する。電源１１４はマルチプレクサ１１６からの電力制御信号１４０、較正器１１８からの公称電圧信号１４２、入力電圧１２２を受けて、これらの入力１４０，１４２，１２２に基づいて電源電圧１２６を生成する。例えば、電力制御信号１４０は１つ以上の信号で構成して、電源１１４が電源電圧１２６を大きくするか、電源電圧１２６を小さくするか、または電源電圧１２６を変えないかを指示してよい。電源１１４は、ディジタル信号処理プロセッサ１０８とスラック時間検出器１１２への種々の電源電圧１２６を与える、電池またはその他の適当な装置で構成してよい。

マルチプレクサ１１６はスラック時間検出器１１２と較正器１１８とに結合する。マルチプレクサ１１６は、スラック時間検出器１１２からの検出器出力１３８と較正器１１８からのタップ信号１４４とを受けて、入力１３８、１４４に基づいて電力制御信号１４０を生成する。例えば、マルチプレクサ１１６はタップ信号１４４に基づいて、検出器出力１３８の対応する微調整を電力制御信号１４０として電源１１４と較正器１１８とに与えてよい。図４に関して後で詳細に説明するが、マルチプレクサ１１６は２個以上のマルチプレクサで構成してよい。

較正器１１８は電源１１４とマルチプレクサ１１６とに結合する。較正器１１８はマルチプレクサ１１６からの電力制御信号１４０とリセット信号１４６とを受けて、入力１４０，１４６に基づいて公称電圧信号１４２とタップ信号１４４とを生成する。公称電圧信号１４２は、較正中に装置１００の電源電圧１２６として用いる公称電源電圧を電源１１４に与える。図４に関して後で詳細に説明するが、較正器１１８は、マルチプレクサ１１６がディジタル処理装置１００の自己較正プロセスに基づいて電力制御信号１４０として選択する適当な検出器出力１３８を決定する。この決定に基づいて、較正器１１８は適当なタップ信号１４４をマルチプレクサ１１６に与える。

図２は、本発明の１つの実施の形態に係るスラック時間検出器１１２を示すブロック図である。図に示すスラック時間検出器１１２は遅延線で構成するが、理解されるように、スラック時間検出器１１２は調節器クロック信号１３４に対するディジタル信号処理プロセッサ１０８内の論理ゲートの応答を測定する任意の回路で構成しても、本発明の範囲から逸れることはない。

スラック時間検出器１１２はタイミング比較回路で構成する。図に示す実施の形態では、タイミング比較回路はディジタル信号処理プロセッサ１０８のタイミング要求を測定するための複数の遅延セル２００で構成する。各遅延セル２００は電源電圧１２６を受ける。また各遅延セル２００はオプションのバック・バイアス電圧２０１および２０２を受けてよい。ここで用いる「各」という語は識別された項目の少なくとも微調整の１つ１つを意味する。

バック・バイアス電圧２０１および２０２を用いる実施の形態では、装置１００は電源電圧１２６だけでなく、ＰＭＯＳトランジスタのバック・バイアス電圧２０１とＮＭＯＳトランジスタのバック・バイアス電圧２０２とを調整して、ディジタル信号処理プロセッサ１０８の電力使用を調節する。この実施の形態では、バック・バイアス電圧２０１および２０２はトランジスタのゲートに与えられて、ＰＭＯＳデバイスとＮＭＯＳデバイスのそれぞれのしきい値電圧を変える。

最初の遅延セル２００ａはクロック発生器１０６から調節器クロック信号１３４を受ける。この調節器クロック信号１３４は、遅延セル２００がリセットされて処理が止まるまで、各遅延セル２００を通って処理される。各遅延セル２００は、調節器クロック信号１３４に結合するインバータ２０６が生成するリセット信号２０４によりリセットされる。

またスラック時間検出器１１２は、第１の遅延セル２００ｃからの出力と第２の遅延セル２００ｄからの出力とを受けるレジスタ２１０を含む。第２の遅延セル２００ｄは第１の遅延セル２００ｃに直接結合してもよいが、理解されるように、第１の遅延セル２００ｃと第２の遅延セル２００ｄとの間に任意の適当な数の遅延セル２００を結合しても、本発明の範囲から逸れることはない。第１の遅延セル２００ｃと第２の遅延セル２００ｄとは、図４に関して後で説明するようにして識別してよい。またレジスタ２１０は、第１の遅延セル２００ｃからの出力に基づく第１の状態信号２２０と第２の遅延セル２００ｄからの出力に基づく第２の状態信号２２２とを生成する。

１つの実施の形態では、レジスタ２１０は１対のエッジ・トリガ・フリップ・フロップ２２４で構成し、それぞれはリセット信号２０４をクロック入力として受ける。この実施の形態では、第１のフリップ・フロップ２２４ａは第１の遅延セル２００ｃからの出力を受け、この出力に基づいて第１の状態信号２２０を生成し、第２のフリップ・フロップ２２４ｂは第２の遅延セル２００ｄからの出力を受け、この出力に基づいて第２の状態信号２２２を生成する。

またスラック時間検出器１１２は復号器２３０を含む。これは第１の状態信号２２０と第２の状態信号２２２とを受けて、状態信号２２０、２２２に基づいて第１の電力制御信号２３２と第２の電力制御信号２３４とを生成する。電力制御信号１４０はかかる電力制御信号２３２と２３４とで構成してよい。１つの実施の形態では復号器２３０はインバータ２３６を含み、第１の状態信号２２０を反転して第１の電力制御信号２３２を生成する。第２の電力制御信号２３４は単に第２の状態信号２２２と同じ信号である。

またスラック時間検出器１１２は、調節器クロック信号１３４と第１の状態信号２２０とを受けるディジタル・フィルタ２４０を含んでよい。フィルタ２４０は所定数の第１の状態信号２２０を平均して、クロック発生器１０６のための定常信号１３０を生成する。１つの実施の形態では、フィルタ２４０は２つ乃至８つの第１の状態信号２２０を平均して１つの定常信号１３０を生成する。しかし理解されるように、フィルタ２４０は任意の適当な数の第１の状態信号２２０を平均して１つの定常信号１３０を生成しても、本発明の範囲から逸れることはない。

動作を説明すると、１つの実施の形態では、スラック時間検出器１１２の最初の遅延セル２００ａはクロック発生器１０６から調節器クロック信号１３４の立上がりクロック・エッジを受ける。この論理ハイ入力信号は次の遅延セル２００ｂに、また次に、というように与えられ、調節器クロック信号１３４がローになるとリセット信号２０４は論理ハイになる。

スラック時間検出器１１２の動作を２つのトリガ事象（すなわち、スラック時間を監視しまた電源電圧１２６のレベルを制御するのに用いられる調節器クロック信号１３４の立上がりエッジと調節器クロック信号１３４の次の立下がりエッジ）について述べたが、理解されるようにこれは単なる例であって、本発明の範囲を制限するものと考えてはならない。スラック時間検出器１１２は簡単に再構成することができるので、調節器クロック信号１３４の立下がりエッジと調節器クロック信号１３４の次の立上がりエッジとをトリガ事象として用いて、スラック時間を監視しまた電源電圧１２６のレベルを制御してよい。

レジスタ２１０は、第１の遅延セル２００ｃの出力を第１のフリップ・フロップ２２４ａ内に、また第２の遅延セル２００ｄの出力を第２のフリップ・フロップ２２４ｂ内にラッチする。第１のフリップ・フロップ２２４ａの出力である第１の状態信号２２０をフィルタ２４０に与え、平均してクロック発生器１０６の定常信号１３０を生成する。

また、第１の状態信号２２０を復号器２２０内で反転して第１の電力制御信号２３２を生成し、またレジスタ２１０の第２のフリップ・フロップ２２４ｂからの出力である第２の状態信号２２２を第２の電力制御信号２３４として与える。

調節器クロック信号１３４の立上がりエッジからの論理ハイが第１の遅延セル２００ｃに達しない場合は、スラック時間検出器１１２は第１の電力制御信号２３２に論理ハイを生成しかつ第２の電力制御信号２３４に論理ローを生成して、電力を上げることを要求する。

調節器クロック信号１３４の立上がりエッジからの論理ハイが第１の遅延セル２００ｃには達したが第２の遅延セル２００ｄには達しない場合は、ディジタル信号処理プロセッサ１０８はタイミング要求を満たしかつ電力消費を最小にする最適条件の下で走っている。この場合は、スラック時間検出器１１２は第１の電力制御信号２３２に論理ローを生成しかつ第２の電力制御信号２３４に論理ローを生成して、電力を変えないことを要求する。

最後に、調節器クロック信号１３４の立上がりエッジからの論理ハイが第１の遅延セル２００ｃと第２の遅延セル２００ｄの両方に達した場合は、スラック時間検出器１１２は第１の電力制御信号２３２に論理ローを生成しかつ第２の電力制御信号２３４に論理ハイを生成して、電力を下げることを要求する。

図３は、本発明の１つの実施の形態に係るスラック時間検出器１１２の一部の詳細を示す回路図である。図示の部分は、遅延セル２００、ダイナミック・レベル・シフタ３００、フリップ・フロップ３０２（図２には示していない）で構成する。

この実施の形態では、遅延セル２００は入力端子３０４を備える。これは遅延線内の前の遅延セル２００からの出力信号を、または最初の遅延セル２００ａの場合は調節器クロック信号１３４を、入力信号として受ける。また遅延セル２００は出力端子３０６を備える。これは、入力端子３０４に受けた入力信号に基づいて次の遅延セル２００の入力端子に出力信号を与える端子である。

１つの実施の形態では、遅延セル２００は２個のＮＯＲゲート３０８、３１０で構成する。ＮＯＲゲート３０８はそれぞれが入力端子３０４に結合する２つの入力を有し、ＮＯＲゲート３０８の出力は、入力端子３０４の信号が論理ローのときは論理ハイになり、入力端子３０４の信号が論理ハイのときは論理ローになる。

ＮＯＲゲート３１０はＮＯＲゲート３０８と出力端子３０６とに結合する。ＮＯＲゲート３１０の１入力はＮＯＲゲート３０８からの出力を受け、１入力はリセット信号２０４を受ける。したがって、入力端子３０４の信号が論理ハイであるためにＮＯＲゲート３０８の出力が論理ローでありかつリセット信号２０４が論理ローである場合は、遅延セル２００の出力端子３０６に与えられるＮＯＲゲート３１０の出力は論理ハイである。その他の場合はＮＯＲゲート３１０の出力は論理ローである。

ダイナミック・レベル・シフタ３００は遅延セル２００の出力端子３０６に結合し、ＰＭＯＳトランジスタ３１２とＮＭＯＳトランジスタ３１４とで構成する。ＰＭＯＳトランジスタ３１２は、電源電圧１２６に結合するソースと、調節器クロック信号１３４に結合するゲートと、フリップ・フロップ３０２に結合するドレンとで構成する。ＮＭＯＳトランジスタ３１４は、接地３１６に結合するソースと、遅延セル２００の出力端子３０６に結合するゲートと、フリップ・フロップ３０２とＰＭＯＳトランジスタ３１２のドレンとに結合するドレンとで構成する。ダイナミック・レベル・シフタ３００は遅延セル２００の出力端子３０６の信号と調節器クロック信号１３４とに基づいてシフタ出力３１８を生成する。

フリップ・フロップ３０２はエッジ・トリガ・フリップ・フロップで構成し、トランジスタ３１２、３１４のドレンに結合する。フリップ・フロップ３０２はダイナミック・レベル・シフタ３００からのシフタ出力３１８とクロック信号としてのリセット信号２０４とを受けて、シフタ出力３１８をラッチすることによりＱ出力３２２と反転Ｑ出力３２４とを生成する。図４に関して後で詳細に説明するが、反転Ｑ出力３２４は自己較正装置１１０で用いるタップ−ｎ信号３２４を与える。タップ−ｎ信号３２４というのはｎ番目の遅延セル２００の出力のことである。したがって、タップ−４信号３２４は遅延線内の第４遅延セル２００の出力に対応する。

動作を説明すると、１つの実施の形態では、調節器クロック信号１３４は最初は立上がりクロック・エッジを与えてよい。したがって、調節器クロック信号１３４は論理ハイであるが、リセット信号２０４は論理ローである。また、遅延セル２００の入力端子３０４は、調節器クロック信号１３４が前の遅延セル２００を通って伝播するまで論理ローでよい。したがって、信号１３４と、信号２０４と、入力端子３０４の信号とに基づいて、ＮＯＲゲート３０８は論理ハイを生成し、ＮＯＲゲート３１０は出力端子３０６に論理ローを生成する。

出力端子３０６が論理ローのときＮＭＯＳトランジスタ３１４はオフになり、他方で、調節器クロック信号１３４が論理ハイのときＰＭＯＳトランジスタ３１２はオフになる。この場合、シフタ出力３１８はその前の状態の論理ハイを保つので、タップ−ｎ信号３２４は論理ローである。

調節器クロック信号１３４が入力端子３０４まで伝播すると、ＮＯＲゲート３０８は論理ローを生成し、ＮＯＲゲート３１０は出力端子３０６に論理ハイを生成する。出力端子３０６が論理ハイになるとＮＭＯＳトランジスタ３１４はオンになるが、調節器クロック信号１３４の論理ハイの状態は続いているのでＰＭＯＳトランジスタ３１２はオフのままである。この状態では、シフタ出力３１８は論理ローになり、タップ−ｎ信号３２４は論理ハイになる。

最後に、調節器クロック信号１３４が論理ローになり、従ってリセット信号２０４が論理ハイになると、リセット信号２０４に基づいてＮＯＲゲート３１０は出力端子３０６に論理ローを生成する。出力端子３０６が論理ローになるとＮＭＯＳトランジスタ３１４はオフになり、また調節器クロック信号１３４は論理ローなのでＰＭＯＳトランジスタ３１２はオンになる。この状態では、シフタ出力３１８は論理ハイになり、リセット状態の間はタップ−ｎ信号３２４は論理ローになる。

図４は、本発明の１つの実施の形態に係る自己較正装置１１０を示すブロック図である。電源１１４、マルチプレクサ１１６、較正器１１８に加えて、自己較正装置１１０は遅延線４００、充電ポンプ４０２、スイッチ４０４、コンデンサ４０６を備える。

図３に関して上に説明したように、スラック時間検出器１１２の一部として、遅延線４００は複数の遅延セル２００と、ダイナミック・レベル・シフタ３００とフリップ・フロップ３０２とを備える。遅延線４００はマルチプレクサ１１６に各タップ−ｎ信号３２４を与える。

図の実施の形態では、マルチプレクサ１１６は第１のマルチプレクサ１１６ａと第２のマルチプレクサ１１６ｂとで構成する。マルチプレクサ１１６ａおよび１１６ｂはそれぞれ１６：１のマルチプレクサである。この実施の形態では、遅延線４００は１５個の遅延セル２００について１５個のタップ−ｎ信号３２４を生成する。しかし理解されるように、遅延線４００はこの実施の形態の１５個ではなくそれ以上の任意の数の遅延セル２００で構成してよい。また理解されるように、遅延線４００が任意の適当な数のタップ−ｎ信号３２４を生成し、マルチプレクサがこれに対応して変化しても、本発明の範囲から逸れることはない。

図の実施の形態に戻り、第１のマルチプレクサ１１６ａの最下位ビットは論理ハイに接続し、残りのビットは遅延線４００からタップ−０乃至タップ−１４の信号３２４を受ける。第２のマルチプレクサ１１６ｂでは、最上位ビットは論理ローに接続し、残りのビットは遅延線４００からタップ−０乃至タップ−１４の信号３２４を受ける。

較正器１１８は調節器クロック信号１３４、リセット信号２０４、開始信号４１０を受けて、調節器クロック信号１３４、リセット信号２０４を遅延線４００に与える。また較正器１１８は準備信号４１２、較正信号４１４、タップ信号４１６を生成する。較正プロセスは較正器１１８がリセット信号２０４または開始信号４１０を受けると開始し、較正器１１８は装置１００に較正の準備をさせる準備信号４１２と、較正プロセスが進行中であることを装置１００に示す較正信号４１４とを表明してよい。

図６に関して後で詳細に説明するが、較正器１１８は第１のマルチプレクサ１１６ａと第２のマルチプレクサ１１６ｂとにタップ信号４１６を与えて、マルチプレクサ１１６ａと１１６ｂがどのタップ−ｎ信号を選択するかを識別してよい。第１のマルチプレクサ１１６ａはタップ信号４１６に基づいてタップ−ｎ信号３２４を選択して、この信号３２４を第１のマルチプレクサ出力（ｘ）４１８として較正器１１８と充電ポンプ４０２とに与える。第２のマルチプレクサ１１６ｂもタップ信号４１６に基づいてタップ−ｎ信号３２４を選択して、この信号３２４を第２のマルチプレクサ出力（ｙ）４２０として較正器１１８と充電ポンプ４０２とに与える

また較正器１１８はマルチプレクサ出力（ｘ、ｙ）４１８および４２０をサンプリングして、マルチプレクサ１１６のタップ−ｎ信号３２４を生成する遅延線４００内の第１および第２の遅延セル２００を識別する。マルチプレクサ出力（ｘ、ｙ）４１８および４２０が(ハイ、ロー)の場合は、スラック時間検出器１１２が用いる対応する遅延セル２００を第１の遅延セル２００ｃおよび第２の遅延セル２００ｄと識別する。

図６を参照して後で説明するが、第１のマルチプレクサ１１６ａの最下位ビットを論理ハイにしかつ第２のマルチプレクサ１１６ｂの最上位ビットを論理ローにすることにより、較正器１１８はスラック時間検出器１１２が用いる第１の遅延セル２００ｃおよび第２の遅延セル２００ｄに対応する一組のタップ−ｎ信号３２４を識別することができる。例えば、信号が遅延線４００の中を非常に遠くまで伝播した場合はタップ−１４信号３２４が論理ハイになるので、第１の遅延セル２００ｃおよび第２の遅延セル２００ｄを識別する最初の試みから（ハイ、ロー）を得る。また信号が遅延線４００の中を余り遠くまで伝播しない場合はタップ−０信号３２４が論理ローになるので、第１の遅延セル２００ｃおよび第２の遅延セル２００ｄを識別する最後の試みから（ハイ、ロー）を得る。

充電ポンプ４０２はマルチプレクサ出力（ｘ、ｙ）４１８および４２０を受けて、これらの入力４１８、４２０に基づいて電源１１４の基準電圧４２２を生成する。電源１１４は基準電圧４２２に基づいて電源電圧１２６を生成する。

スイッチ４０４は準備信号４１２が表明されると閉じる。スイッチ４０４が閉じると公称電源電圧４２４が充電ポンプ４０２の出力に結合して、公称電源電圧４２４を基準電圧４２２として電源１１４に与える。スイッチ４０４が開くと、充電ポンプ４０２が基準電圧４２２を与える。コンデンサ４０６は充電ポンプ４０２の出力を接地３１６に結合する。

図５は、本発明の１つの実施の形態に係るスイッチ４０４を示すブロック図である。スイッチ４０４は、ＮＭＯＳトランジスタ５００、ＰＭＯＳトランジスタ５０２、インバータ５０４で構成する。ＮＭＯＳトランジスタ５００は、公称電源電圧４２４に結合するドレンと、準備信号４１２に結合するゲートと、基準電圧４２２に結合するソースとを備える。ＰＭＯＳトランジスタ５０２は、公称電源電圧４２４に結合するソースと、インバータ５０４に結合するゲートと、基準電圧４２２に結合するドレンとを備える。インバータ５０４は準備信号４１２とＰＭＯＳトランジスタ５０２のゲートとに結合し、インバータ５０４は反転した準備信号４１２をＰＭＯＳトランジスタ５０２に与える。

したがって、準備信号４１２が表明されると、ＮＭＯＳトランジスタ５００はオンになりかつＰＭＯＳトランジスタ５０２はオンになって、公称電源電圧４２４が基準電圧４２２として与えられる。逆に、準備信号４１２の表明を止めると、ＮＭＯＳトレース５００はオフになりかつＰＭＯＳトランジスタ５０２はオフになって、公称電源電圧４２４が基準電圧４２２として与えられなくなる。この場合は充電ポンプ４０２が基準電圧４２２を与える。

図６は、本発明の１つの実施の形態に係る、ディジタル処理装置１００の電源電圧１０２を適応的に調整するための自己較正を行う方法を示す流れ図である。この方法はステップ６００で始まり、ここから較正プロセスを開始する。較正プロセスは、表明されたリセット信号２０４または表明された開始信号４１０を較正器１１８が受けることにより、または任意の他の適当な手段により開始してよい。

ステップ６０２で、較正器１１８は装置を安定させるのに用いるカウンタをリセットする。ステップ６０４で、較正器１１８は準備信号４１２を表明する。図４に示す実施の形態では、準備信号４１２はスイッチ４０４を閉じて、公称電源電圧４２４を基準電圧４２２として電源１１４に与える。

ステップ６０６で、較正器１１８はタップ信号４１６をその最高値に設定する。図４の実施の形態に戻って、タップ信号４１６を１１１１、すなわち１５に設定する。ステップ６０８で、較正器１１８はカウンタを起動する。

決定ステップ６１０で、較正器１１８はカウンタが満了したかどうか判定する。１つの実施の形態では、カウンタは約１．０ミリ秒で満了してよい。しかし理解されるように、カウンタは公称電源電圧４２４が装置１００を通して伝播することのできる適当な時間が経過した後で満了してよい。カウンタが満了していない場合はこの方法は「いいえ」に分岐して、カウンタが満了するまで決定ステップ６１０に留まる。カウンタが満了すると、この方法はステップ６１０から「はい」に分岐してステップ６１２に進む。

ステップ６１２で、較正器１１８は較正信号４１４を表明して、較正プロセスが進行中であることを装置１００に知らせる。ステップ６１４で、較正器１１８はマルチプレクサ出力４１８および４２０を調べて、タップ信号４１６で識別されたタップをサンプリングする。したがって、例えば、タップ信号４１６が１１１１のときはマルチプレクサ出力（ｘ，ｙ）４１８および４２０はタップ−１４信号３２４および論理ロー、すなわち（タップ−１４，０）に対応する。タップ−１４信号３２４が論理ハイのとき結果は（１，０）であり、タップ−１４信号３２４が論理ローのとき結果は（０，０）である。

決定ステップ６１６で、較正器１１８はステップ６１４からの結果が（１，０）かどうか、すなわち、正しい第１および第２の遅延セル２００を識別したかどうか判定する。結果が（１，０）でない場合は、この方法は決定ステップ６１６から「いいえ」に分岐してステップに６１８に進む。ステップ６１８で較正器１１８はタップ信号４１６を減分し、次にこの方法はステップ６１４に進んで、較正器１１８は減分したタップ信号４１６で識別された新しいタップをサンプリングする。

決定ステップ６１６に戻って、結果が（１，０）の場合は、この方法は決定ステップ６１６から「はい」に分岐してステップ６２０に進む。ステップ６２０で、較正器１１８は較正信号４１４と準備信号４１２の表明を止める。ステップ６２２で、装置が正しく動作するように電源電圧１２６を調整するかどうかを決定するのにスラック時間検出器１１２が用いる第１および第２の遅延セル２００を識別するために、ディジタル処理装置１００はタップ信号４１６が識別したタップを用いて通常の動作を行う。その後でこの方法は終了する。

本発明についていくつかの実施の形態を説明したが、種々の変更や修正が当業者に示唆されている。本発明はかかる変更や修正を特許請求の範囲内に含むものである。

本発明とその利点を完全に理解するために、明細書の説明と添付の図面とを参照していただきたい。図の中の同じ参照番号は同じ部分を表す。
本発明の１つの実施の形態に係る、ディジタル処理装置の電源電圧を適応的に調整するための自己較正を行うディジタル処理装置を示すブロック図である。 本発明の１つの実施の形態に係る、図１のスラック時間検出器を示すブロック図である。 本発明の１つの実施の形態に係る、図２のスラック時間検出器の一部の詳細を示す回路図である。 本発明の１つの実施の形態に係る、図１の自己較正装置を示すブロック図である。 本発明の１つの実施の形態に係る、図４のスイッチを示すブロック図である。 本発明の１つの実施の形態に係る、図１のディジタル処理装置の電源電圧を適応的に調整するための自己較正を行う方法を示す流れ図である。

Claims (15)

1. ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法であって、
   外から与えられた入力電源電圧を、較正器を用いて前記ディジタル処理装置に与え、
   複数の遅延セルで構成して前記電源電圧に基づいて変わる遅延をそれぞれ有する複数のセルを有する遅延線に調節器クロック信号を伝播させ、
   所定の時刻に第１の遅延セルが前記調節器クロック信号をその出力に与え、かつ隣接する第２の遅延セルが前記調節器クロック信号をその出力に与えないような前記第１の遅延セルおよび第２の遅延セルの対からの出力に応じた電力制御信号を、マルチプレクサを用いて電源に与え、
   前記電力制御信号に基づく基準電圧を前記電源電圧として前記ディジタル処理装置に与え、
   前記電源電圧として前記基準電圧を用いて前記ディジタル処理装置を動作させ、
   前記基準電圧を用いた前記ディジタル処理装置の動作中に、前記第１および第２の遅延セルを用いて前記基準電圧を調整するかどうか判定するために
   前記基準電圧を前記電源電圧として受け、
   前記調節器クロック信号を受け、
   前記調節器クロック信号を前記遅延線に伝播させ、
   前記第１の遅延セルの出力と前記第２の遅延セルの出力とを調べ、
   前記第１遅延セルがその出力に前記調節器クロック信号を与えず、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えないときに、一層高い電源電圧を要求し、
   前記第１遅延セルがその出力に前記調節器クロック信号を与え、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えるときに、前記一層低い電源電圧を要求し、
   前記第１遅延セルがその出力に前記調節器クロック信号を与え、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えないときに、前記電源電圧を変えないことを要求する、
   ことを含む自己較正を行う方法。
2. 前記第１の遅延セルの出力に基づいて、前記第１遅延セルの前記出力の平均の値を有する定常信号をフィルタを用いて生成することを更に含む、請求項１記載の自己較正を行う方法。
3. 較正開始信号を受けることを更に含む、請求項１記載の自己較正を行う方法。
4. 前記較正開始信号はリセット信号と開始信号のどちらかを含む、請求項３記載の自己較正を行う方法。
5. ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法であって、
   外から与えられた入力電源電圧を、較正器を用いて前記ディジタル処理装置に与え、
   前記電源電圧に基づいて変わる遅延をそれぞれ有する複数のセルを有する遅延線に調節器クロック信号を伝播させ、
   所定の時刻に第１の遅延セルが前記調節器クロック信号をその出力に与え、かつ隣接する第２の遅延セルが前記調節器クロック信号をその出力に与えないような前記第１の遅延セルおよび第２の遅延セルの対のタップからの出力に応じた電力制御信号を、マルチプレクサを用いて電源に与え、
   前記第１および第２の遅延セルを用いて、前記ディジタル処理装置の電源電圧を調整するかどうか判定するために、
   前記ディジタル処理装置の動作中に、前記電源電圧及び前記調節器クロック信号を受け、
   前記調節器クロック信号を前記遅延線に伝播させ、
   前記第１の遅延セルの出力と前記第２の遅延セルの出力とを調べ、
   前記第１遅延セルがその出力に前記調節器クロック信号を与えず、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えないときに、一層高い電源電圧を要求し、
   前記第１遅延セルがその出力に前記調節器クロック信号を与え、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えるときに、前記一層低い電源電圧を要求し、
   前記第１遅延セルがその出力に前記調節器クロック信号を与え、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えないときに、前記電源電圧を変えないことを要求する、
   ことを含む自己較正を行う方法。
6. 較正開始信号を受けることを更に含む、請求項５記載の自己較正を行う方法。
7. 前記較正開始信号はリセット信号と開始信号のどちらかを含む、請求項６記載の自己較正を行う方法。
8. 前記較正器がディジタル処理装置の較正のための準備信号を出力し、
   カウンタを監視して所定の時間が経過したかどうか判定し、
   所定の時間が経過すると較正信号を出力して前記ディジタル処理装置に較正の段階を知らせる、
   ことを更に含む、請求項５記載の自己較正を行う方法。
9. 前記準備信号の出力中は、外から与えられた前記入力電源電圧が、前記較正器により前記ディジタル処理装置に与えられる請求項８記載の自己較正を行う方法。
10. ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う装置であって、
    外から与えられた入力電源電圧に基づいて前記ディジタル処理装置の電源電圧を生成する電源と、
    前記電源に結合し、複数の検出器出力を生成するスラック時間検出器と、
    前記電源と前記スラック時間検出器とに結合し、前記検出器出力を受けて、前記検出器出力に基づいて電源電圧制御信号を生成するマルチプレクサと、
    前記電力制御信号に基づいて前記電源電圧を生成する前記電源と前記マルチプレクサとに結合し、前記マルチプレクサが前記電源電圧制御信号として与える前記検出器出力の微調整を動的に選択する較正器と、
    で構成し、
    前記スラック時間検出器は、
    調節器クロック信号及び前記電源電圧を受け、
    連続する第１の遅延セル及び第２の遅延セルを備える遅延線に前記調節器クロック信号を伝播して前記第１及び第２の遅延セルのそれぞれに前記検出器出力を与えさせ、
    前記第１遅延セルがその出力に前記調節器クロック信号を与えず、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えないときに、一層高い電源電圧を要求し、
    前記第１遅延セルがその出力に前記調節器クロック信号を与え、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えるときに、前記一層低い電源電圧を要求し、
    前記第１遅延セルがその出力に前記調節器クロック信号を与え、かつ前記第２遅延セルがその出力に前記調節器クロック信号を与えないときに、前記電源電圧を変えないことを要求する、
    自己較正を行う装置。
11. 前記較正器は前記電源電圧制御信号を前記マルチプレクサから受けて、前記電源電圧制御信号に基づいて、前記ディジタル処理装置における較正中の前記電源電圧を定義する公称電圧信号と、前記マルチプレクサに接続され、前記スラック時間検出器における１対の連続する遅延セルの出力に接続される１対のタップを定義するタップ信号とを生成する、請求項１０記載の自己較正を行う装置。
12. 前記電源は前記電源電圧制御信号と前記公称電圧信号とにより定義される電圧レベルを有する前記電源電圧を生成する、請求項１１記載の自己較正を行う装置。
13. 前記電源は電池で構成する、請求項１０記載の自己較正を行う装置。
14. 各遅延セルは対応するダイナミック・レベル・シフタとフリップ・フロップとで構成する、請求項１０記載の自己較正を行う装置。
15. 前記マルチプレクサは第１のマルチプレクサと第２のマルチプレクサとで構成する、請求項１０記載の自己較正を行う装置。

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