JP5071764B2 - 半導体集積回路 - Google Patents
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Description
第1の従来例として、ゲート絶縁構造体に記憶保持機能を有する強誘電体層を含むnチャネル型とpチャネル型の各2つずつ合計4つの電界効果トランジスタで構成された相補型インバータラッチ回路に、データ書込み・読み出し用としてゲート絶縁構造体に記憶保持機能を持たない別の2つの電界効果トランジスタを付け加え、これを6トランジスタ型SRAMの1メモリセル単位に相当するものとして縦横にマトリクス状に並べた、不揮発性メモリセルアレイが提案されている(例えば、特許文献1参照)。
また、第2の従来例として、ゲート絶縁構造体に記憶保持機能を有する強誘電体層を含むnチャネル型とpチャネル型の2つの電界効果トランジスタで構成された相補型インバータ回路を用意して、不意の電源遮断の後に速やかにデータを回復できるように、重要な特定の節点の電位の高低を、回路動作中にあらかじめ前記相補型インバータ回路に記憶して保持しておく装置が提案されている(例えば、特許文献2参照)。
また、第3の従来例として、ゲート絶縁構造体に記憶保持機能を有する強誘電体層を含むnチャネル型とpチャネル型の2つの電界効果トランジスタで構成された相補型インバータ回路で構成されたラッチ回路やフリップフロップ回路の不揮発記憶順序回路が提案されている(例えば、特許文献3参照)。
第4の従来例として、誤書込みや誤読み出しを避けるためにゲート絶縁構造体に記憶保持機能を有する強誘電体層を含むnチャネル型電界効果トランジスタとダイオード素子を対にして1メモリセル単位とし、縦横にマトリクス状に並べ、ワード線直交方向にウェルを分離して1列ずつ独立に基板電位を与得られるようにした、不揮発性メモリセルアレイが提案されている(例えば、特許文献4参照)。
上記第1、第2、第3の従来例はゲート絶縁構造体に強誘電体層を含むnチャネル型とpチャネル型の2つの型の電界効果トランジスタを両方用いて、前記2つの型の電界効果トランジスタのゲート端子同士を短絡したものを入力端子とし、ドレイン端子同士を短絡したものを出力端子とした相補型回路に不揮発記憶を書き込むことを意図している。上記第1、第2、第3の従来例では、前記相補型回路に記憶を書き込む時に、前記相補型回路を構成する前記2つの型の電界効果トランジスタのうち、ゲート端子への入力が高電位(H)であればpチャネル型の電界効果トランジスタの、ゲート端子への入力が低電位(L)であればnチャネル型の電界効果トランジスタの、ゲート端子-ソース端子間の電位差が0Vになる。ゲート絶縁構造体に強誘電体層を含む電界効果トランジスタに限らず、nチャネル型とpチャネル型の2つの型の電界効果トランジスタのゲート端子同士を短絡したものを入力端子とし、ドレイン端子同士を短絡したものを出力端子とする相補型回路では、前記pチャネル型電界効果トランジスタのソース端子と基板端子を同電位にし、かつ、前記nチャネル型電界効果トランジスタのソース端子と基板端子を同電位にした状態で動作させることによって、動作に必要な電源電位の数を最低限に抑え、電源電位発生回路数や電源配線数を抑えるといった回路設計の効率化を図っている。しかし、ゲート絶縁構造体に強誘電体層を含む電界効果トランジスタにとっては、0Vのゲート端子-基板端子間電位差は不十分で、正しく不揮発記憶保持できない。従って上記第1、第2、第3の従来例では、前記ゲート絶縁構造体に強誘電体層を含むnチャネル型あるいはpチャネル型の電界効果トランジスタの、基板端子をソース端子と同電位にして不十分な不揮発記憶状態に甘んずるか、もしくは、前記基板端子の電位をソース端子の電位とは独立に制御するために電源電位の数を増やすかのいずれかを選ばざるを得ない。前者の場合には不揮発記憶状態の信頼性に劣り、後者の場合には、電源電位の数が増えるだけでなく、不揮発記憶させる回路と不揮発記憶させない回路のウェル電位を分けるためにウェルを別個に用意する必要があり、回路設計の非効率と回路面積の増大を招くという不都合が生じる。
前記共通の高電位電源をVcc1、低電位電源をVss1とする。したがって図3(b)において、Vcc=Vcc1,Vss=Vss1である。前段の出力がHighすなわちVcc1のとき、本段のゲート端子すなわち図3(b)のA2にVcc1が入力される。このとき、本段回路のnチャネル型不揮発記憶電界効果トランジスタn-Tr2は図4(a)の状態Aにあり、本段回路のpチャネル型不揮発記憶電界効果トランジスタp-Tr2は図4(b)の状態A’にある。すなわち、n-Tr2には不揮発オン状態を書き込むのに十分絶対値の大きいゲート-p型基板端子間電位差Vcc1-Vss1が印加されて、十分絶対値の大きいドレイン-ソース端子間電流(Ids1Na)が流れるが、p-Tr2にはVcc1-Vcc1=0Vのゲート-n型基板端子間電位差が印加されて十分なオフ状態にはならず図4(b)のドレイン-ソース端子間電流Ids1Pbが流れる。
次の記憶保持状態、すなわち前段の電源電位も本段の電源電位もすべてゼロになる状態で、n-Tr2には図4(a)の状態B、より具体的にはIds1Nbのドレイン-ソース端子間電流に相当するチャネル抵抗が記憶保持される。一方、p-Tr2には図4(b)の状態A’、より具体的にはIds1Pbのドレイン-ソース端子間電流に相当するチャネル抵抗が記憶保持される。
次に本段回路の電源電位Vcc1,Vss1を回復、すなわち記憶保持状態を解除すると、図3(b)の本段回路の出力端子B2はVcc1とVss1の間のなんらかの中間的な電位を出力する。すなわち、もしもIds1Nb>Ids1PbであればややVss1寄りの中間的電位を示して、HighとLowの2値のうち辛うじて正しい論理状態LowをB2に出力できるが、もしもIds1Nb<Ids1PbであればややVcc1寄りの中間的電位を出力し、誤った論理状態HighをB2に出力してしまう。
次の記憶保持状態、すなわち前段の電源電位も本段の電源電位もすべてゼロになる状態で、n-Tr2には図4(a)の状態B、より具体的には Ids1Nbのドレイン-ソース端子間電流に相当するチャネル抵抗が記憶保持される。一方、p-Tr2には図4(b)の状態A’、より具体的には Ids1Pbのドレイン-ソース端子間電流に相当するチャネル抵抗が記憶保持される。
次に本段回路の電源電位Vcc1,Vss1を回復、すなわち記憶保持状態を解除すると、本段回路の出力端子B2はVcc1とVss1の間のなんらかの中間的な電位を出力する。すなわち、もしもIds1Nb<Ids1PbであればややVcc1寄りの中間的電位を示して、HighとLowの2値のうち辛うじて正しい論理状態HighをB2に出力できるが、もしもIds1Nb>Ids1PbであればややVss1寄りの中間的電位を出力し、誤った論理状態LowをB2に出力してしまう。Ids1NbとIds1Pbの大小関係はn-Tr2とp-Tr2の素子特性によってあらかじめ決定されているものであるから、n-Tr2がオンかつp-Tr2がオフ、または、n-Tr2がオフかつp-Tr2がオン、の2状態のうちいずれか片方は必ず誤った記憶が読み出される。
したがって上記の理由により、上記第1、第2、第3の従来例では、相補型不揮発記憶回路の出力端子にHighとLowの2値のうちいずれか一方の論理状態を正しく不揮発記憶保持できず、したがって再度読み出すことができない。
上記第4の従来例は、選択した交差点のメモリセル以外のセルへの誤書き込みを防ぐことが難しい。ランダムアクセスは通常、メモリアレイ内の同じ縦列上に位置するメモリセルを構成する不揮発記憶電界効果トランジスタのゲート端子を短絡するワード線と、前記ワード線と直交する方向の同じ列上に位置する不揮発記憶電界効果トランジスタの基板端子を短絡するウェル電位線を各1本ずつ選択することによって行われる。不揮発記憶電界効果トランジスタで構成されるメモリセルにデータを不揮発に書き込む時には、該電界効果トランジスタのゲート-基板端子間に十分な高電位を印加する必要があるが、上記第4の従来例では、同じワード線につながるセルまたは同じウェル電位線につながるセルには一様に高い電位が印加されるから、選択した交差点のメモリセル以外のセルへの誤書き込みを防ぐ方策として、選択したワード線以外の全てのワード線または選択したウェル電位線以外の全てのウェル電位腺にも、非選択セルの不揮発記憶電界効果トランジスタのゲート-基板端子間の電位差を緩和するような電位を適宜与えることが挙げられるが、メモリセルを構成する不揮発記憶電界効果トランジスタのメモリウィンドウが十分大きくない場合にはこの方法では非選択セルへの誤書き込みの防止と選択セルへの不揮発記憶書込みを両立できない。
さらに、従来、ゲート絶縁構造体に強誘電体層を含むnチャネル型またはpチャネル型の電界効果トランジスタで構成された回路はいずれも不揮発記憶用途に専用の回路であった。このため、非記憶または電源オフと共にデータの失われる一時記憶のみ可能な回路と、不揮発記憶回路の、各々の用途に別個にトランジスタを設ける必要があり、トランジスタ数の増大を招いていた。
また、上記の課題を解決するため、第2の発明の半導体集積回路は、入力端子と出力端子を備えて前記入力端子に入力された電位を基に不揮発記憶の可能な不揮発記憶回路に不揮発記憶を書き込むことのできる大きさの電位を発生して前記出力端子に出力する機能を持つ状態検知強調回路の前記出力端子を、前記不揮発記憶回路の入力端子に接続した半導体集積回路であって、前記状態検知強調回路は、制御信号端子と前記制御信号端子に与えられる制御信号によってオンとオフを切り替えられるスイッチ回路を含み、前記スイッチ回路がオフのときは、前記入力端子に与えられる入力電位と同じ論理状態の出力電位を前記出力端子に与えるか、または、前記入力電位と前記出力電位との相関を全く絶つかのいずれかであり、前記スイッチ回路がオンのときは前記入力電位と同じ論理状態で、かつ、前記入力電位の取り得る最高-最低電位範囲を含んでより大きい最高-最低電位範囲を取り得る出力電位を前記出力端子に与える機能を持つ正論理の状態検知強調回路であり、前記不揮発記憶回路は、その全部または一部が、nチャネル型またはpチャネル型であって、nチャネル型の場合にはゲート導電体に接続するゲート端子とn型半導体ドレイン領域に接続するドレイン端子とn型半導体ソース領域に接続するソース端子とp型半導体基板に接続する基板端子とを備え、pチャネル型の場合にはゲート導電体に接続するゲート端子とp型半導体ドレイン領域に接続するドレイン端子とp型半導体ソース領域に接続するソース端子とn型半導体基板に接続する基板端子とを備える、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能な電界効果トランジスタによって構成されていることを特徴とする。
更に、上記の課題を解決するため、第2の発明の半導体集積回路は、入力端子と出力端子を備えて前記入力端子に入力された電位を基に不揮発記憶の可能な不揮発記憶回路に不揮発記憶を書き込むことのできる大きさの電位を発生して前記出力端子に出力する機能を持つ状態検知強調回路の前記出力端子を、前記不揮発記憶回路の入力端子に接続した半導体集積回路であって、入力端子と出力端子を備えて前記入力端子に入力された電位を基に不揮発記憶の可能な不揮発記憶回路に不揮発記憶を書き込むことのできる大きさの電位を発生して前記出力端子に出力する機能を持つ状態検知強調回路の前記出力端子を、前記不揮発記憶回路の入力端子に接続した半導体集積回路であって、前記状態検知強調回路は、制御信号端子と前記制御信号端子に与えられる制御信号によってオンとオフを切り替えられるスイッチ回路を含み、前記スイッチ回路がオフのときは、前記入力端子に与えられる入力電位と逆の論理状態の出力電位を前記出力端子に与えるか、または、前記入力電位と前記出力電位との相関を全く絶つかのいずれかであり、前記スイッチ回路がオンのときは前記入力電位と逆の論理状態で、かつ、前記入力電位の取り得る最高-最低電位範囲を含んでより大きい最高-最低電位範囲を取り得る出力電位を前記出力端子に与える機能を持つ負論理の状態検知強調回路であり、前記不揮発記憶回路は、その全部または一部が、nチャネル型またはpチャネル型であって、nチャネル型の場合にはゲート導電体に接続するゲート端子とn型半導体ドレイン領域に接続するドレイン端子とn型半導体ソース領域に接続するソース端子とp型半導体基板に接続する基板端子とを備え、pチャネル型の場合にはゲート導電体に接続するゲート端子とp型半導体ドレイン領域に接続するドレイン端子とp型半導体ソース領域に接続するソース端子とn型半導体基板に接続する基板端子とを備える、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能な電界効果トランジスタによって構成されていることを特徴とする。
また、回路外部からの新規入力がなく回路内部での演算処理もないような待機状態にある回路領域において、従来、待機時にも一時記憶回路のデータを保存しておくためには、一時記憶回路の電源電位をゼロにすることができず静的リーク電流による電力の消費があったが、本発明によれば、一時記憶回路を不揮発記憶回路としても用いることができるので、待機時には一時記憶回路のデータを保持したまま電源電位をゼロにすることができるからリーク電流による電力の消費を減らすことができる。
また、従来、回路内部に不揮発記憶回路領域を有しているか、あるいは、回路内部に不揮発記憶回路が接続されているような回路では、待機時にも一時記憶回路のデータを保存しておくために、配線で接続された内部の不揮発記憶回路領域または外部の不揮発記憶回路に必要なデータを退避してから一時記憶回路の電源電位をゼロにして待機状態にすることがあったが、本発明によれば、待機時には一時記憶回路のデータを保持したまま電源電位をゼロにすることができるから、一時記憶回路のデータの退避に伴っていた前記配線の電気抵抗と電気容量から成るRCインピーダンスの充放電が不要になり、電力の消費を減らすことができる。
また、演算回路は複数の単純な演算要素回路の組み合わせから成り立っていることが多く、前記の単純な演算回路要素の入力と出力のいずれか一方または両方の端子に演算の途中結果を記憶する一時記憶回路を有するような回路では、従来、回路外部からの新規入力が途絶えても回路内部の演算がすべて終了するまでは待機状態に入れないことがあったが、本発明によれば、演算の途中結果を記憶する一時記憶回路をそのまま不揮発記憶回路にすることで演算の途中結果を保存したまま演算回路全体の電源電位をゼロにすることができ、待機状態の解除すなわち動作再開時に電源電位を復帰することによって演算を最初からやり直すことなく保存された途中状態から再開することができる。したがって本発明によれば回路外部からの新規入力が途絶えたら演算の終了を待たずに待機状態に入ることができる。
本発明により回路の、非記憶または一時的記憶と、不揮発記憶状態を、電気的に切り替えることが可能であるから、同時に待機状態にし得る回路領域毎に個別に電源電位の供給を制御できるように設計しておけば、回路の部分的な機能や負荷に応じて柔軟に電源電位をゼロにすることができ、消費電力を削減することができる。
また、本発明によれば、ゲート絶縁構造体に強誘電体層を含むnチャネル型またはpチャネル型の電界効果トランジスタで構成された回路を、非記憶または電源オフと共にデータの失われる一時記憶のみ可能な回路と、不揮発記憶回路の、両方に兼用することを可能にする。したがって、非記憶または電源オフと共にデータの失われる一時記憶のみ可能な回路に、不揮発記憶の機能を追加する場合に、制御回路を含めてもトランジスタ数の増加が少なくて済む。
前記機能とはすなわち、前記Vn-1の電位を元に、本段回路に不揮発記憶書き込みが可能であるような電位Vnを発生させる機能である。この機能を持つ前記付加回路、すなわち状態検知強調回路を用いた本発明の概要を図5に示す。
前記機能は以下の主要な2つの機能を含む。
前記主要な2つの機能の1つは、前記Vn-1が高電位(High)または低電位(Low)のいずれであるかを検知して、前記本段回路の不揮発記憶書き込み時には、不揮発記憶書き込み直前のVn-1がHighであればVn-1よりもさらに高いVnを発生し、不揮発記憶書き込み直前のVn-1がLowであればVn-1よりもさらに低いVnを発生する機能である。この機能を持つ前記状態検知強調回路を、以降は正論理の状態検知強調回路と呼ぶ。
前記主要な2つの機能のもう1つは、前記Vn-1が高電位(High)または低電位(Low)のいずれであるかを検知して、前記本段回路の不揮発記憶書き込み時には、不揮発記憶書き込み直前のVn-1がHighであればLowである場合のVn-1よりもさらに低いVnを発生し、不揮発記憶書き込み直前のVn-1がLowであればHighである場合のVn-1よりもさらに高いVnを発生する機能である。この機能を持つ前記状態検知強調回路を、以降は負論理の状態検知強調回路と呼ぶ。
図6A (a)で正論理の状態検知強調回路Aを用いた本発明の実施形態を説明する。前記正論理の状態検知強調回路Aは前段回路の出力Vn-1のHighまたはLowの論理状態を検知し、非記憶時にはVn-1の論理状態に関わらず前段回路に電源電位Vcc0,Vss0を与え、不揮発記憶書き込み時にはVn-1がHighのときには前段回路の電源電位をVcc0からVcc3へ、Vn-1がLowのときには前段回路の電源電位をVss0からVss3へそれぞれ前記状態検知強調回路Aの中の回路1によって切り替えることによって、Vn-1と同じ論理状態でより高いHighまたはより低いLowの電位を本段回路の入力Vnに与える機能を持つ。
図6A(b)で負論理の状態検知強調回路NAを用いた本発明の実施形態を説明する。前記負論理の状態検知強調回路NAは自身の中にNOT論理回路段を有し、前段回路の出力Vn-1のHighまたはLowの論理状態を検知して非記憶時にはその逆論理の電位Vcc0,Vss0を本段回路の入力Vnに与え、不揮発記憶書き込み時には、不揮発記憶書込み開始直前のVnがHighならば前記NOT論理回路段の電源電位をVcc0からVcc3へ、不揮発記憶書込み開始直前のVnがLowならば前記NOT論理回路段の電源電位をVss0からVss3へそれぞれ前記状態検知強調回路NAの中の回路2によって切り替えることによって、Vn-1と逆論理でより高いHighまたはより低いLowの電位を本段回路の入力Vnに与える機能を持つ。
同様に、図6B(c)で負論理の状態検知強調回路NBを用いた本発明の実施形態を説明する。前記負論理の状態検知強調回路NBは前段回路の出力Vn-1のHighまたはLowの論理状態を検知し、非記憶時には前記状態検知強調回路NBの中の回路3の中に含まれるVcc0,Vss0を電源電位とする一部の回路経路を通してVn-1と逆論理の電位を本段回路の入力Vnに伝え、不揮発記憶書き込み時には前段回路の出力と本段回路の入力との接続を絶ったうえで前記回路3の中に含まれるVcc3,Vss3を電源電位とする別の一部の回路経路を通してVn-1と逆論理状態でより高いHighまたはより低いLowの電位を本段回路の入力Vnに与える機能を持つ。
図6B(d)で正論理の状態検知強調回路Cを用いた本発明の実施形態を説明する。前記正論理の状態検知強調回路Cは前段回路の出力を前記状態検知強調回路Cの中の回路4へ入力して前記Vn-1のHighまたはLowの論理状態を検知し、非記憶時には電源電位をVcc0,Vss0とする前記回路4を通して発生した、Vn-1と同じ論理の出力電位を本段回路の入力Vnに伝え、不揮発記憶書き込み時には前記回路4の電源電位をVcc0からVcc3へ、Vss0からVss3へ各々切り替えることによって、電源電位をVcc3,Vss3とする前記回路4を通して発生した、Vn-1と同じ論理状態でより高いHighまたはより低いLowの出力電位を本段回路の入力Vnに与える機能を持つ。
図6B(d)で負論理の状態検知強調回路NCを用いた本発明の実施形態を説明する。前記負論理の状態検知強調回路NCは前段回路の出力を前記状態検知強調回路NCの中の回路4へ入力して前記Vn-1のHighまたはLowの論理状態を検知し、非記憶時には電源電位をVcc0,Vss0とする前記回路4を通して発生した、Vn-1と逆論理の出力電位を本段回路の入力Vnに伝え、不揮発記憶書き込み時には前記回路4の電源電位をVcc0からVcc3へ、Vss0からVss3へ各々切り替えることによって、電源電位をVcc3,Vss3とする前記回路4を通して発生した、Vn-1と逆の論理状態でより高いHighまたはより低いLowの出力電位を本段回路の入力Vnに与える機能を持つ。
図6C(e)で負論理の状態検知強調回路NDを用いた本発明の実施形態を説明する。前記負論理の状態検知強調回路NDは前段回路の出力Vn-1のHighまたはLowの論理状態を入力電位として検知し、本段回路へ不揮発記憶書き込みを行う時のみ、電源電位をVcc3,Vss3とする前記状態検知強調回路Dの中の回路5にVn-1を入力し、前記回路5を通して発生した、Vn-1と逆の論理状態でより高いHighまたはより低いLowの出力電位を本段回路の入力Vnに与える機能を持つ。本段回路へ不揮発記憶書き込みを行わない時にはVn-1は前記回路5へ入力しない。
図3(a)のA2に相当する本段回路のゲート端子に与えられる電位は、前記の正論理または負論理の状態検知強調回路の出力電位である。前記状態検知強調回路の高電位電源はVcc0とVcc3か、またはVcc3であり、前記状態検知強調回路の低電位電源はVss0とVss3か、またはVss3である。
本段回路の非記憶時には、前段回路の出力電位がLowで前記状態検知強調回路が負論理か、あるいは、前段回路の出力電位がHighで前記状態検知強調回路が正論理であれば、Vcc0に等しい電位が前記本段回路のゲート端子に与えられる。同様に、前段回路の出力電位がLowで前記状態検知強調回路が正論理か、あるいは、前段回路の出力電位がHighで前記状態検知強調回路が負論理であれば、Vss0に等しい電位が前記本段回路のゲート端子に与えられる。
前記Vcc0に等しい電位およびVss0に等しい電位は、前記状態検知強調回路の回路構成によっては、本段回路に不揮発記憶を書き込まないような、Vcc0またはVss0と同程度に低い電位であることもあるし、あるいは、前記前段回路の出力が前記状態検知強調回路の内部で遮断されて前記本段回路のゲート端子には電位が出力されないこともある。以下では、簡単のためにVcc0またはVss0が前記本段回路のゲート端子に与えられるとする。
次に前段の電源電位も本段の電源電位もすべてゼロにすると、n-Tr2は図7(a)の状態Cに、p-Tr2は図7(b)の状態D’になって両者のオンまたはオフの状態を区別することは難しい。
次に本段回路の電源電位Vcc0,Vss0を回復しても図7(a),(b)の曲線にはヒステリシスが小さいかまたは無いので本段の電源電位をゼロにする前の論理状態を再現することはない。
同様に、前記本段回路のゲート端子にVss0が与えられる場合には、本段回路のnチャネル型不揮発記憶電界効果トランジスタn-Tr2は図7(a)の状態Cにあり、本段回路のpチャネル型不揮発記憶電界効果トランジスタp-Tr2は図7(b)の状態C’にある。すなわち、n-Tr2には不揮発オフ状態を書き込むほどには小さくないゲート-p型基板端子間電位差Vss0-Vss0=0Vが印加されて、非記憶でオフ状態が識別できる程度のドレイン-ソース端子間電流(Ids0Nb)が流れるが、p-Tr2にはVss0-Vcc0の不揮発オン状態を書き込むほどには小さくないゲート-n型基板端子間電位差が印加されて非記憶でオン状態が識別できる程度のドレイン-ソース端子間電流(Ids0Pa)が流れる。
次に前段の電源電位も本段の電源電位もすべてゼロにすると、n-Tr2は図7(a)の状態Cに、p-Tr2は図7(b)の状態D’になって両者のオンまたはオフの状態を区別することは難しい。
次に本段回路の電源電位Vcc0,Vss0を回復しても図7(a),(b)の曲線にはヒステリシスが小さいかまたは無いので本段の電源電位をゼロにする前の論理状態を再現することはない。図7(a),(b)の曲線にヒステリシスが小さいかまたは無い理由は、n-Tr2のゲート-p型基板端子間電位差のとりうる電位範囲とp-Tr2のゲート-n型基板端子間電位差のとりうる電位範囲のいずれもが、大きくヒステリシスを描くのに必要な電位範囲よりも小さいからである。
前記Vcc3に等しい電位およびVss3に等しい電位は、前記状態検知強調回路の回路構成によっては、本段回路に不揮発記憶を十分に書き込むことが可能なVcc3程度に高い電位かまたは本段回路に不揮発記憶を十分に書き込むことが可能なVss3程度に低い電位であることもある。以下では、簡単のためにVcc3またはVss3が前記本段回路のゲート端子に与えられるとする。
前記本段回路のゲート端子にVcc3が与えられる場合には、本段回路のnチャネル型不揮発記憶電界効果トランジスタn-Tr2は図8(a)の状態Gにあり、本段回路のpチャネル型不揮発記憶電界効果トランジスタp-Tr2は図8(b)の状態G’にある。すなわち、n-Tr2には不揮発オン状態を書き込むのに十分大きいゲート-p型基板端子間電位差Vcc3-Vss0が印加されてオン状態を示すドレイン-ソース端子間電流Ids2Naが流れ、p-Tr2には不揮発オフ状態を書き込むのに十分大きいゲート-n型基板端子間電位差Vcc3-Vcc0が印加されてオフ状態を示すドレイン-ソース端子間電流Ids2Pdが流れる。
次に前段の電源電位も本段の電源電位もすべてゼロにすると、n-Tr2は図8(a)の状態Hに移行してオン状態を示すドレイン-ソース端子間電流Ids2Nbに相当する低いチャネル抵抗を保持し、p-Tr2は図8(b)の状態H’に移行してオフ状態を示すドレイン-ソース端子間電流Ids2Pcに相当する高いチャネル抵抗を保持する。
次に本段回路の電源電位Vcc0,Vss0を回復すると、本段回路に再度入力電位が与えられなくても、n-Tr2の前記低いチャネル抵抗とp-Tr2の前記高いチャネル抵抗の比に従ってVcc0からVss0までの電位を分割し、本段の出力端子B2に論理状態がLowであると識別するのに十分低い電位を出力する。
同様に前記本段回路のゲート端子にVss3が与えられる場合には、本段回路のnチャネル型不揮発記憶電界効果トランジスタn-Tr2は図8(a)の状態Eにあり、本段回路のpチャネル型不揮発記憶電界効果トランジスタp-Tr2は図8(b)の状態E’にある。すなわち、n-Tr2には不揮発オフ状態を書き込むのに十分小さいゲート-p型基板端子間電位差Vss3-Vss0が印加されてオフ状態を示すドレイン-ソース端子間電流Ids2Ndが流れ、p-Tr2には不揮発オン状態を書き込むのに十分小さいゲート-n型基板端子間電位差Vss3-Vcc0が印加されてオン状態を示すドレイン-ソース端子間電流Ids2Paが流れる。
次に前段の電源電位も本段の電源電位もすべてゼロにすると、n-Tr2は図8(a)の状態Fに移行してオフ状態を示すドレイン-ソース端子間電流Ids2Ncに相当する高いチャネル抵抗を保持し、p-Tr2は図8(b)の状態F’に移行してオン状態を示すドレイン-ソース端子間電流Ids2Pbに相当する低いチャネル抵抗を保持する。
次に本段回路の電源電位Vcc0,Vss0を回復すると、n-Tr2の前記高いチャネル抵抗とp-Tr2の前記低いチャネル抵抗の比に従ってVcc0からVss0までの電位を分割し、本段の出力端子B2に論理状態がHighであると識別するのに十分高い電位を出力する。
n-Tr2の非記憶時のゲート−p基板端子間電位差(0VまたはVcc0-Vss0)、n-Tr2の不揮発書込み時のゲート−p基板端子間電位差(Vss3-Vss0またはVcc3-Vss0)、および、p-Tr2の非記憶時のゲート−n基板端子間電位差(0VまたはVss0-Vcc0)、p-Tr2の不揮発書込み時のゲート−n基板端子間電位差(Vss3-Vcc0またはVcc3-Vcc0)、の大小関係はVss3-Vss0 < 0V < Vcc0-Vss0 < Vcc3-Vss0およびVss3-Vcc0 < Vss0-Vcc0 < 0V < Vcc3-Vcc0、かつ、|Vcc0-Vss0|<|Vss3-Vss0|,|Vcc3-Vcc0|である。
上記Ids0NaとIds2NaとIds2Nbはn-Tr2がオン状態にあると判定するのに十分大きく、Ids0NbとIds2NcとIds2Ndはn-Tr2がオフ状態にあると判定するのに十分小さくなるように、n-Tr2のしきい値を適切に調整する。
また、上記Ids0PaとIds2PaとIds2Pbはp-Tr2がオン状態にあると判定するのに十分大きく、Ids0PbとIds2PcとIds2Pdはp-Tr2がオフ状態にあると判定するのに十分小さくなるように、p-Tr2のしきい値を適切に調整する。
n-Tr2あるいはp-Tr2のしきい値を適切に調整する方法のひとつは、例えば、n-Tr2あるいはp-Tr2の積層構造を構成する層、すなわち上部ゲート電極層と記憶保持機能を有するゲート絶縁構造体層(1層のこともあるが、多層のこともある)と半導体層、の各層の材料の一部または全部を変更することである。n-Tr2あるいはp-Tr2のしきい値を適切に調整する別の方法は、例えば、n-Tr2あるいはp-Tr2の積層構造を構成する上記の層の一部または全部に不純物元素を混入させて物理特性を変化させることである。前記不純物元素は、N,P,B等の非金属元素であることもあるが、その他の金属元素であることもある。
前記不揮発記憶可能な電界効果トランジスタの例として、ゲート絶縁構造体が強誘電体層あるいは強誘電体層と金属層と絶縁体層のいずれかの組み合わせによる積層であるような、すなわちゲート絶縁構造体に強誘電体が含まれるような電界効果トランジスタの場合には、ゲート-基板端子間電位差の大小に強誘電体層の電気分極の2つの異なる向きを対応させて記憶させ、電気分極の異なる向きに応じて半導体層の表面ポテンシャルを変化させることによって、ゲート-基板端子間電位差の大小に応じて大きさの異なるチャネル抵抗を不揮発に記憶する。
別の例として、前記ゲート絶縁構造体が強磁性体層あるいは強磁性体層と常磁性体層と反強磁性体層のいずれかの組み合わせによる積層であるような、すなわちゲート絶縁構造体に強磁性体が含まれるような電界効果トランジスタの場合には、ゲート-基板端子間電位差の大小に強磁性体層の磁気分極の2つの異なる向きを対応させて記憶させ、磁気分極の異なる向きに応じて半導体層の表面ポテンシャルを変化させることによって、ゲート-基板端子間電位差の大小に応じて大きさの異なるチャネル抵抗を不揮発に記憶する。
また別の例として、前記ゲート絶縁構造体が絶縁体層-電荷トラップ型絶縁体層-絶縁体層あるいは絶縁体層-金属層-絶縁体層の積層を含むような、すなわち井戸型ポテンシャルを形成する積層構造体をゲート絶縁構造体に含むような電界効果トランジスタの場合には、前記井戸型ポテンシャルへの電荷の捕獲と前記井戸型ポテンシャルからの電荷の放出の2状態をゲート-基板端子間電位差の大小に対応させて記憶させ、前記2状態に応じて半導体層の表面ポテンシャルを変化させることによって、ゲート-基板端子間電位差の大小に応じて大きさの異なるチャネル抵抗を不揮発に記憶する。
前記状態検知強調回路には、外部からVss3,Vss0,Vcc0,Vcc3の4つ、またはVcc3,Vss3の2つの電位の直流電源を供給し、相補関係にある信号V selectと/ V selectまたはそのいずれか一方の信号の電位を、回路の非記憶または一時的記憶と、不揮発記憶を、切り替えるための制御信号として供給する。各電源電位はVss3<Vss0<Vcc0<Vcc3の大小関係にあり、いずれも待機時には0Vにすることができるようにしておく。本段回路の電源はVcc3よりも低い高電位電源とVss3よりも高い低圧電源が望ましく、最も簡単にはVcc0とVss0でもよい。V selectと/ V selectは相補の関係にあり、一方のみを回路外部から与えられれば、もう一方を回路内部で発生させることも可能であり、例えば、回路内部にNOT論理回路を設け、V selectを前記NOT論理回路に入力して得られた出力を/ V selectとして用いてもよい。本段回路はゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の電界効果トランジスタの両方または一方で構成される。本段回路以外の回路はゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能な電界効果トランジスタで構成されていても良いが、ゲート絶縁構造体に記憶保持機能を有しない非記憶動作のみ可能な通常の電界効果トランジスタで構成されていても良い。本段回路を構成するゲート絶縁構造体に記憶保持機能を有するnチャネル型電界効果トランジスタはゲート-p型基板端子間に0V以上Vcc0-Vss0以下の電位を印加するとオフとオンの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではなく、本段回路を構成するゲート絶縁構造体に記憶保持機能を有するpチャネル型電界効果トランジスタはゲート-n型基板端子間にVss0-Vcc0以上0V以下の電位を印加するとオンとオフの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではない。
図9A(a)の具体的回路の一実施例を図10(a)に示す。NOTH, NOTLは1入力NOT論理回路、NANDHは2入力NAND論理回路、NORLは2入力NOR論理回路を表している。NOTHの低電位側電源は、Vss3でなくVss0であってもよい。NOTL回路の高電位側電源は、Vcc3でなくVcc0であってもよい。十分に判別可能なオンまたはオフ状態を次段のNOTHとNOTLに与えることができるならば、NANDHおよびNORLの電源は、(Ncc3,Vss3)でなく(Vcc0,Vss0)であってもよい。 また、n-Tr4とそのゲート入力/ V selectの組み合わせ(n-Tr4, /V select)と、p-Tr4とV selectの組み合わせ(p-Tr4, V select)とは互いに置き換えても良く、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vn-1の論理がHighでもLowでもn-Tr0とp-Tr0は共にオフであり、かつ、n-Tr4とp-Tr4は共にオンであるから、前段回路の出力Vn-1は前段回路の入力論理によって決定される電位Vcc0またはVss0であり、Vnもこれと等しい。本段回路のn-Tr2のゲート-p型基板端子間には0V以上Vcc0-Vss0以下の電位しか印加されないのでオフとオンの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではなく、p-Tr2のゲート-n型基板端子間にはVss0-Vcc0以上0V以下の電位しか印加されないのでオンとオフの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではない。すなわち本段回路も前段回路同様のデータ非記憶の演算動作を担う。
V selectがHighすなわち/V selectがLowに変わると、n-Tr0とp-Tr0は共にオンになり、かつ、n-Tr4とp-Tr4は共にオフになり、前段回路の高電位電源側の節点Vhighには、n-Tr0のしきい値電位程度の電位変動を考慮してもなおVcc0より高い電位が与えられ、前段回路の低電位電源側の節点Vlowには、p-Tr0のしきい値電位程度の電位変動を考慮してもなおVss0より低い電位が与えられる。このとき、前記n-Tr0のしきい値が0Vに近いほど節点Vhighの電位はVcc3に近くなり、前記p-Tr0のしきい値が0Vに近いほど節点Vlowの電位はVss3に近くなる。以下では簡単のため、n-Tr0とp-Tr0のしきい値をともに0Vであるとする。しきい値の調整はトランジスタの作製工程における条件変更によって対応することが可能である。V selectがHighになる直前のVnの論理がHighならば、V selectをHighにすることによってVnはVcc0からVcc3へとさらに高くなるから、本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。同様に、V selectがHighになる直前のVnの論理がLowならば、V selectをHighにすることによってVnはVss0からVss3へとさらに低くなるから、本段回路のn-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。したがって、本段回路はV selectをHighに変える直前の論理状態をそのまま不揮発記憶する。
次に全ての電源電位をゼロにする。全ての電源電位をゼロにしても、本段回路のn-Tr2とp-Tr2のうちどちらがオフでどちらがオンであるかという記憶はチャネル抵抗の高低として保持される。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、正論理の状態検知強調回路Aへの電源電位(Vcc0,Vss0,Vcc3,Vss3)の供給も不要である。
図9B(c)の具体的回路の一実施例を図10(b)に示す。NOTH, NOTLは1入力NOT論理回路、NANDHは2入力NAND論理回路、NORLは2入力NOR論理回路を表している。NOTHの低電位側電源は、Vss3でなくVss0であってもよい。NOTL回路の高電位側電源は、Vcc3でなくVcc0であってもよい。十分に判別可能なオンまたはオフ状態を次段のNOTHとNOTLに与えることができるならば、NANDHおよびNORLの電源は、(Ncc3,Vss3)でなく(Vcc0,Vss0)であってもよい。 また、n-Tr4とそのゲート入力/ V selectの組み合わせ(n-Tr4, /V select)と、p-Tr4とV selectの組み合わせ(p-Tr4, V select)とは互いに置き換えても良く、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vn-1の論理がHighでもLowでもn-Tr0とp-Tr0は共にオフであり、かつ、n-Tr4とp-Tr4は共にオンであるから、Vnは前段回路の出力Vn-1の逆論理の電位Vcc0またはVss0である。本段回路のn-Tr2のゲート-p型基板端子間には0V以上Vcc0-Vss0以下の電位しか印加されないのでオフとオンの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではなく、p-Tr2のゲート-n型基板端子間にはVss0-Vcc0以上0V以下の電位しか印加されないのでオンとオフの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではない。すなわち本段回路も前段回路同様のデータ非記憶の演算動作を担う。
V selectがHighすなわち/V selectがLowに変わると、n-Tr0とp-Tr0は共にオンになり、かつ、n-Tr4とp-Tr4は共にオフになり、負論理の状態強調検知回路NAの出力を発生するNOT論理回路を構成するpチャネル型電界効果トランジスタのソース端子にはn-Tr0のしきい値電位程度の電位変動を考慮してもなおVcc0より高い電位が与えられ、前記NOT論理回路を構成するnチャネル型電界効果トランジスタのソース端子にはp-Tr0のしきい値電位程度の電位変動を考慮してもなおVss0より低い電位が与えられる。このとき、前記n-Tr0のしきい値が0Vに近いほど前記NOT論理回路を構成するpチャネル型電界効果トランジスタのソース端子の電位はVcc3に近くなり、前記p-Tr0のしきい値が0Vに近いほど前記NOT論理回路を構成するnチャネル型電界効果トランジスタのソース端子電位はVss3に近くなる。以下では簡単のため、n-Tr0とp-Tr0のしきい値をともに0Vであるとする。しきい値の調整はトランジスタの作製工程における条件変更によって対応することが可能である。V selectがHighになる直前のVnの論理がHighならば、V selectをHighにすることによってVnはVcc0からVcc3へとさらに高くなるから、本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。同様に、V selectがHighになる直前のVnの論理がLowならば、V selectをHighにすることによってVnはVss0からVss3へとさらに低くなるから、本段回路のn-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。したがって、本段回路はV selectをHighに変える直前の論理状態をそのまま不揮発記憶する。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、負論理の状態検知強調回路NAへの電源電位(Vcc0,Vss0,Vcc3,Vss3)の供給も不要である。
以下に図11(a)の具体的回路の一実施例である図12(a)の回路動作を説明する。NOTH, NOTLは1入力NOT論理回路、NANDHは2入力NAND論理回路、NORLは2入力NOR論理回路を表している。NOTHの低電位側電源は、Vss3でなくVss0であってもよい。NOTL回路の高電位側電源は、Vcc3でなくVcc0であってもよい。十分に判別可能なオンまたはオフ状態を次段のNOTHとNOTLに与えることができるならば、NANDHおよびNORLの電源は、(Ncc3,Vss3)でなく(Vcc0,Vss0)であってもよい。 また、n-Tr4とそのゲート入力/ V selectの組み合わせ(n-Tr4, /V select)はp-Tr4とV selectの組み合わせ(p-Tr4, V select)と置き換えても良く、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vn-1の論理がHighでもLowでもn-Tr0とp-Tr0は共にオフであり、かつ、n-Tr4はオンであるから、Vnは前段回路の出力Vn-1と等しい。本段回路のn-Tr2のゲート-p型基板端子間には0V以上Vcc0-Vss0以下の電位しか印加されないのでオフとオンの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではなく、p-Tr2のゲート-n型基板端子間にはVss0-Vcc0以上0V以下の電位しか印加されないのでオンとオフの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではない。すなわち本段回路も前段回路同様のデータ非記憶の演算動作を担う。
次に全ての電源電位をゼロにする。全ての電源電位をゼロにしても、本段回路のn-Tr2とp-Tr2のうちどちらがオフでどちらがオンであるかという記憶はチャネル抵抗の高低として保持される。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、正論理の状態検知強調回路Bへの電源電位(Vcc3,Vss3)の供給も不要である。
以下に図11(c)の具体的回路の一実施例である図12(b)の回路動作を説明する。NOTは1入力NOT論理回路、NANDHは2入力NAND論理回路、NORLは2入力NOR論理回路を表している。NANDHの高電位電源はVcc3でなくVcc0であってもよい。また、NORLの低電位電源は、Vss3でなくVss0であってもよい。 また、n-Tr4とそのゲート入力/ V selectの組み合わせ(n-Tr4, /V select)はp-Tr4とV selectの組み合わせ(p-Tr4, V select)と置き換えても良く、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vn-1の論理がHighでもLowでもn-Tr0とp-Tr0は共にオフであり、かつ、n-Tr4はオンであるから、Vnは前段回路の出力Vn-1の逆論理のVcc0またはVss0である。本段回路のn-Tr2のゲート-p型基板端子間には0V以上Vcc0-Vss0以下の電位しか印加されないのでオフとオンの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではなく、p-Tr2のゲート-n型基板端子間にはVss0-Vcc0以上0V以下の電位しか印加されないのでオンとオフの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではない。すなわち本段回路も前段回路同様のデータ非記憶の演算動作を担う。
V selectがHighすなわち/V selectがLowに変わると、n-Tr4はオフになり、かつ、Vn-1がHighのときにはp-Tr0がオンになってVnにはp-Tr0のしきい値電位程度の電位変動を考慮してもなおVss0より低い電位が与えられ、Vn-1がLowのときにはn-Tr0がオンになってVnにはn-Tr0のしきい値電位程度の電位変動を考慮してもなおVcc0より高い電位が与えられる。このとき、p-Tr0のしきい値が0Vに近いほど前記Vss0より低い電位はVss3に近くなり、n-Tr0のしきい値が0Vに近いほど前記Vcc0より高い電位はVcc3に近くなる。以下では簡単のため、n-Tr0とp-Tr0のしきい値をともに0Vであるとする。しきい値の調整はトランジスタの作製工程における条件変更によって対応することが可能である。V selectがHighになる直前のVn-1の論理がHighならば、V selectをHighにすることによってVnはVss0からVss3へとさらに低くなるから、本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。同様に、V selectがHighになる直前のVn-1の論理がLowならば、V selectをHighにすることによってVnはVcc0からVcc3へとさらに高くなるから、本段回路のn-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。したがって、本段回路はV selectをHighに変える直前の論理状態をそのまま不揮発記憶する。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、負論理の状態検知強調回路NBへの電源電位(Vcc0,Vss0,Vcc3,Vss3)の供給も不要である。
以下に図13(a)の具体的回路の一実施例である図14(a)の回路動作を説明する。NOT0, NOTは1入力NOT論理回路を表している。NOT0の高電位電源と低電位電源は次段のNOTのオンとオフの判別が可能な程度の大きさであれば良い。n-Tr4,p-Tr4とそのゲート入力の組み合わせについては、(n-Tr4, V select)は(p-Tr4, /V select)と、(n-Tr4, /V select)は(p-Tr4, V select)と、各々置き換えても良いし、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vnは前段回路の出力Vn-1と同じ論理のVcc0またはVss0である。本段回路のn-Tr2のゲート-p型基板端子間には0V以上Vcc0-Vss0以下の電位しか印加されないのでオフとオンの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではなく、p-Tr2のゲート-n型基板端子間にはVss0-Vcc0以上0V以下の電位しか印加されないのでオンとオフの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではない。すなわち本段回路も前段回路同様のデータ非記憶の演算動作を担う。
V selectがHighすなわち/V selectがLowに変わると、Vn-1がHighのときにはVnにはVcc0より高い電位が与えられ、Vn-1がLowのときにはVnにはVss0より低い電位が与えられる。前記Vcc0より高い電位はp-Tr4のしきい値電位を適切に制御すればVcc3と等しく、前記Vss0より低い電位はn-Tr4のしきい値電位を適切に制御すればVss3と等しい。以下では簡単のため、p-Tr4とn-Tr4のしきい値電位が適切に制御されているとし、したがってV selectがHighのときに、Vn-1がHighならばVnにはVcc3が、Vn-1がLowならばVnにはVss3が各々与えられる。Vn-1がHighならば、V selectをLowからHighにすることによってVnはVcc0からVcc3へとさらに高くなるから、本段回路のn-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。同様に、Vn-1がLowならば、V selectをLowからHighにすることによってVnはVss0からVss3へとさらに低くなるから、n-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。したがって、本段回路はV selectをHighに変える直前のV selectがLowのときの論理状態をそのまま不揮発記憶する。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、正論理の状態検知強調回路Cへの電源電位(Vcc0,Vss0,Vcc3,Vss3)の供給も不要である。
以下に図13(c)の具体的回路の一実施例である図14(b)の回路動作を説明する。NOTは1入力NOT論理回路を表している。n-Tr4,p-Tr4とそのゲート入力の組み合わせについては、(n-Tr4, V select)は(p-Tr4, /V select)と、(n-Tr4, /V select)は(p-Tr4, V select)と、各々置き換えても良いし、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vnは前段回路の出力Vn-1と逆論理のVcc0またはVss0である。本段回路のn-Tr2のゲート-p型基板端子間には0V以上Vcc0-Vss0以下の電位しか印加されないのでオフとオンの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではなく、p-Tr2のゲート-n型基板端子間にはVss0-Vcc0以上0V以下の電位しか印加されないのでオンとオフの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではない。すなわち本段回路も前段回路同様のデータ非記憶の演算動作を担う。
V selectがHighすなわち/V selectがLowに変わると、Vn-1がHighのときにはVnにはVss0より低い電位が与えられ、Vn-1がLowのときにはVnにはVcc0より高い電位が与えられる。前記Vss0より低い電位はn-Tr4のしきい値電位を適切に制御すればVss3と等しく、前記Vcc0より高い電位はp-Tr4のしきい値電位を適切に制御すればVcc3と等しい。以下では簡単のため、p-Tr4とn-Tr4のしきい値電位が適切に制御されているとし、したがってV selectがHighのときに、Vn-1がHighならばVnにはVss3が、Vn-1がLowならばVnにはVcc3が各々与えられる。Vn-1がHighならば、V selectをLowからHigh、すなわち/V selectをHighからLowにすることによってVnはVss0からVss3へとさらに低くなるから、本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。同様に、Vn-1がLowならば、V selectをHighにすることによってVnはVcc0からVcc3へとさらに高くなるから、本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。したがって、本段回路はV selectをHighに変える直前の論理状態をそのまま不揮発記憶する。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、負論理の状態検知強調回路NCへの電源電位(Vcc0,Vss0,Vcc3,Vss3)の供給も不要である。
以下に図15(a)の具体的回路の一実施例である図16A(a)の回路動作を説明する。NOT0, NOTは1入力NOT論理回路を表している。十分に判別可能なオンまたはオフ状態を次段のNOTに与えることができるならば、NOT0の電源は、(Ncc3,Vss3)でなく(Vcc0,Vss0)であってもよい。 また、n-Tr4とそのゲート入力V selectの組み合わせ(n-Tr4, V select)はp-Tr4とV selectの組み合わせ(p-Tr4, /V select)と置き換えても良く、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vn-1の論理がHighでもLowでもn-Tr4はオフであるから、Vn-1は正論理の状態検知強調回路Dの内部で遮断され、本段回路の入力電位Vnは生じない。外部から電位を与えてVnを意図的に決定し前記本段回路から新たに出力を得て演算を継続してもよいが、前記本段回路の電源電圧を0Vにして前記本段回路以降の動作を一時停止させても良い。
V selectがHighすなわち/V selectがLowに変わると、n-Tr4がオンになり、Vn-1を元に正論理の状態検知強調回路Dが発生した電位がVnに与えられる。本段回路の電源電圧はVcc0とVss0である。Vn-1がHighのときにはVcc0より高い電位Vcc3がVnに与えられ、本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。同様に、Vn-1がLowのときにはVss0より低い電位Vss3が与えられ、本段回路のn-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、正論理の状態検知強調回路Dへの電源電位(Vcc3,Vss3)の供給も不要である。
NOTH, NOTLは1入力NOT論理回路、NANDHは2入力NAND論理回路、NORLは2入力NOR論理回路を表している。NOTHの低電位側電源は、Vss3でなくVss0であってもよい。NOTL回路の高電位側電源は、Vcc3でなくVcc0であってもよい。十分に判別可能なオンまたはオフ状態を次段のNOTHとNOTLに与えることができるならば、NANDHおよびNORLの電源は、(Ncc3,Vss3)でなく(Vcc0,Vss0)であってもよい。 また、n-Tr4とそのゲート入力V selectの組み合わせ(n-Tr4, V select)はp-Tr4とV selectの組み合わせ(p-Tr4, /V select)と置き換えても良く、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vn-1の論理がHighでもLowでもn-Tr0とp-Tr0は共にオフであり、かつ、n-Tr4もオフであるから、Vn-1は正論理の状態検知強調回路Dの内部で遮断され、本段回路の入力電位Vnは生じない。外部から電位を与えてVnを意図的に決定し前記本段回路から新たに出力を得て演算を継続してもよいが、前記本段回路の電源電圧を0Vにして前記本段回路以降の動作を一時停止させても良い。
V selectがHighすなわち/V selectがLowに変わると、n-Tr4がオンになり、Vn-1を元に正論理の状態検知強調回路Dが発生した電位がVnに与えられる。本段回路の電源電圧はVcc0とVss0である。Vn-1がHighのときにはn-Tr0がオンになってVnにはn-Tr0のしきい値電位程度の電位変動を考慮してもなおVcc0より高い電位が与えられ、Vn-1がLowのときにはp-Tr0がオンになってVnにはp-Tr0のしきい値電位程度の電位変動を考慮してもなおVss0より低い電位が与えられる。このとき、n-Tr0のしきい値が0Vに近いほど前記Vcc0より高い電位はVcc3に近くなり、p-Tr0のしきい値が0Vに近いほど前記Vss0より低い電位はVss3に近くなる。以下では簡単のため、n-Tr0とp-Tr0のしきい値をともに0Vであるとする。しきい値の調整はトランジスタの作製工程における条件変更によって対応することが可能である。V selectがHighになる直前のVn-1の論理がHighならば、V selectをHighにすることによってVnはVcc0よりも高い電位Vcc3になるから、本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。同様に、V selectがHighになる直前のVn-1の論理がLowならば、V selectをHighにすることによってVnはVss0よりも低い電位Vss3になるから、本段回路のn-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。
次に全ての電源電位をゼロにする。全ての電源電位をゼロにしても、本段回路のn-Tr2とp-Tr2のうちどちらがオフでどちらがオンであるかという記憶はチャネル抵抗の高低として保持される。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、正論理の状態検知強調回路Dへの電源電位(Vcc3,Vss3)の供給も不要である。
以下に図15(c)の具体的回路の一実施例である図16B(c)の回路動作を説明する。NOTは1入力NOT論理回路を表している。n-Tr4とそのゲート入力V selectの組み合わせ(n-Tr4, V select)はp-Tr4とV selectの組み合わせ(p-Tr4, /V select)と置き換えても良く、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vn-1の論理がHighでもLowでもn-Tr4はオフであるから、Vn-1は負論理の状態検知強調回路NDの内部で遮断され、本段回路の入力電位Vnは生じない。外部から電位を与えてVnを意図的に決定し前記本段回路から新たに出力を得て演算を継続してもよいが、前記本段回路の電源電圧を0Vにして前記本段回路以降の動作を一時停止させても良い。
V selectがHighすなわち/V selectがLowに変わると、n-Tr4がオンになり、Vn-1を元に負論理の状態検知強調回路NDが発生した電位がVnに与えられる。本段回路の電源電圧はVcc0とVss0である。Vn-1がHighのときにはVss0より低い電位Vss3がVnに与えられ、本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。同様に、Vn-1がLowのときにはVcc0より高い電位Vcc3が与えられ、本段回路のn-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、負論理の状態検知強調回路NDへの電源電位(Vcc3,Vss3)の供給も不要である。
NANDHは2入力NAND論理回路、NORLは2入力NOR論理回路を表している。NANDHの高電位電源はVcc3でなくVcc0であってもよい。また、NORLの低電位電源は、Vss3でなくVss0であってもよい。 また、n-Tr4とそのゲート入力V selectの組み合わせ(n-Tr4, V select)はp-Tr4とV selectの組み合わせ(p-Tr4, /V select)と置き換えても良く、n,p両チャネル型電界効果トランジスタを組み合わせて相補信号入力で開閉するトランスミッションゲートに置き換えても良い。
V selectがLowすなわち/V selectがHighのとき、Vn-1の論理がHighでもLowでもn-Tr0とp-Tr0は共にオフであり、かつ、n-Tr4もオフであるから、Vn-1は負論理の状態検知強調回路NDの内部で遮断され、本段回路の入力電位Vnは生じない。外部から電位を与えてVnを意図的に決定し前記本段回路から新たに出力を得て演算を継続してもよいが、前記本段回路の電源電圧を0Vにして前記本段回路以降の動作を一時停止させても良い。
V selectがHighすなわち/V selectがLowに変わると、n-Tr4がオンになり、Vn-1を元に負論理の状態検知強調回路NDが発生した電位がVnに与えられる。本段回路の電源電圧はVcc0とVss0である。Vn-1がHighのときにはp-Tr0がオンになってVnにはp-Tr0のしきい値電位程度の電位変動を考慮してもなおVss0より低い電位が与えられ、Vn-1がLowのときにはn-Tr0がオンになってVnにはn-Tr0のしきい値電位程度の電位変動を考慮してもなおVcc0より高い電位が与えられる。このとき、p-Tr0のしきい値が0Vに近いほど前記Vss0より低い電位はVss3に近くなり、n-Tr0のしきい値が0Vに近いほど前記Vcc0より高い電位はVcc3に近くなる。以下では簡単のため、n-Tr0とp-Tr0のしきい値をともに0Vであるとする。しきい値の調整はトランジスタの作製工程における条件変更によって対応することが可能である。 V selectがHighになる直前のVn-1の論理がHighならば、V selectをHighにすることによってVnはVss0よりも低い電位Vss3になるから、本段回路のn-Tr2のゲート- p型基板端子間電位差はVss3 -Vss0となって不揮発オフ状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVss3-Vcc0となって不揮発オン状態の十分な書き込みを行う。同様に、V selectがHighになる直前のVn-1の論理がLowならば、V selectをHighにすることによってVnはVcc0よりも高いVcc3になるから、本段回路のn-Tr2の本段回路のn-Tr2のゲート- p型基板端子間電位差はVcc3 -Vss0となって不揮発オン状態の十分な書き込みを行い、p-Tr2のゲート- n型基板端子間電位差はVcc3-Vcc0となって不揮発オフ状態の十分な書き込みを行う。
次に全ての電源電位をゼロにする。全ての電源電位をゼロにしても、本段回路のn-Tr2とp-Tr2のうちどちらがオフでどちらがオンであるかという記憶はチャネル抵抗の高低として保持される。
次に本段回路の電源電位Vcc0, Vss0を復帰させると、記憶されたチャネル抵抗の高低に従って本段回路を貫通するVcc0からVss0への電位降下を分割するから、結果として、全ての電源電位をゼロにする直前のn-Tr2とp-Tr2のオンまたはオフ状態に相当する論理状態を再現し、Voutに論理状態がHighであると識別するのに十分高い電位か、または、論理状態がLowであると識別するのに十分低い電位のいずれか一方を出力する。この、本段回路の記憶の再現、すなわち読み出しのためには、前段回路の入力、Vn-1、Vn、V select、/V selectなどの信号電位の再入力は不要である。また、負論理の状態検知強調回路NDへの電源電位(Vcc3,Vss3)の供給も不要である。
図17(a),(b)に、回路Aを用いてクロック付エッジトリガー型でない順序回路を不揮発記憶可能にする方法の実施例を示す。
NOT論理回路を回路Aの前後、すなわちVn-1とVnに接続したものを最小単位として複数個セット用意し、これをゲートループ接続する。各セット毎に回路Aを設けることによって各NOT論理回路の出力が互いに補強することができるから、電源電位をゼロに落として記憶を保持する期間を経ても、再生するデータ、すなわち端子Qと/Qに現れる相補信号の不揮発記憶の信頼性が向上する。Vn-1,Vhigh,Vlowに接続されるNOT論理回路を構成するnチャネル型とpチャネル型の2つの電界効果トランジスタはそれらのゲート絶縁構造体に記憶保持機能を有していても有していなくても良く(特開2006-303293号公報参照)、Vnに接続されるNOT論理回路を構成するnチャネル型とpチャネル型の2つの電界効果トランジスタはそれらのゲート絶縁構造体に記憶保持機能を有する。図17(a)は該セット数が2の場合である。
また、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の2つの電界効果トランジスタの記憶保持の性能が十分に高い場合には、図17(b)のように該セット数が1であってもよい。この場合はトランジスタ数を削減できるから集積度が上がる。
同様に図17(c), (d)に、回路NAを用いてクロック付エッジトリガー型でない順序回路を不揮発記憶可能にする方法の実施例を示す。
ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の2つの電界効果トランジスタで構成されたNOT論理回路を回路BのVnに接続したものを最小単位として偶数個セット用意し、これをゲートループ接続する。各セット毎に回路Bを設けることによって各NOT論理回路の出力が互いに補強することができるから、電源電位をゼロに落として記憶を保持する期間を経ても、再生するデータ、すなわち端子Qと/Qに現れる相補信号の不揮発記憶の信頼性が向上する。図18(a)は該セット数が2の場合である。
また、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の2つの電界効果トランジスタの記憶保持の性能が十分に高い場合には、図18(b)のように、ループ接続する全てのゲート入力段に回路Bを挿入しなくてもよい。すなわち、上記のゲートループ接続された該回路Bと不揮発記憶可能なNOT論理回路の偶数個セットのうち、1セット以上の一部を残して、他のセットから回路Bを省き、回路Bを入力ゲートに接続しないNOT論理回路に限っては、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の電界効果トランジスタで構成してもよいし、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の電界効果トランジスタで構成することなく通常のMOS FETで構成してもよい(特開2006-303293号公報参照)。この場合はトランジスタ数を削減できるから集積度が上がる。
同様に図18(c), (d)に、回路NBを用いてクロック付エッジトリガー型でない順序回路を不揮発記憶可能にする方法の実施例を示す。
ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の2つの電界効果トランジスタで構成されたNOT論理回路を回路CのVnに接続したものを最小単位として偶数個セット用意し、これをゲートループ接続する。各セット毎に回路Cを設けることによって各NOT論理回路の出力が互いに補強することができるから、電源電位をゼロに落として記憶を保持する期間を経ても、再生するデータ、すなわち端子Qと/Qに現れる相補信号の不揮発記憶の信頼性が向上する。図19(a)は該セット数が2の場合である。
また、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の2つの電界効果トランジスタの記憶保持の性能が十分に高い場合には、図19(b)のように、ループ接続する全てのゲート入力段に回路Bを挿入しなくてもよい。すなわち、上記のゲートループ接続された該回路Cと不揮発記憶可能なNOT論理回路の偶数個セットのうち、1セット以上の一部を残して、他のセットから回路Cを省き、回路Bを入力ゲートに接続しないNOT論理回路に限っては、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の電界効果トランジスタで構成してもよいし、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の電界効果トランジスタで構成することなく通常のMOS FETで構成してもよい(特願2005-124805 )。この場合はトランジスタ数を削減できるから集積度が上がる。
同様に図19(c), (d)に、回路NCを用いてクロック付エッジトリガー型でない順序回路を不揮発記憶可能にする方法の一例を示す。
以上、クロック付エッジトリガー型でない順序回路を不揮発記憶可能にする方法の例を述べたが、これらのゲートループ一環あたり複数の状態検知強調回路を含む場合には、前記回路A、回路NA、回路B、回路NB、回路C、回路NCを混在させることも可能である。
以上のように、本発明によりクロック付エッジトリガー型でない順序回路を不揮発記憶可能にすることができる。したがって本発明によれば前クロック付エッジトリガー型でない記順序回路で構成したメモリアレイも不揮発記憶可能にすることができる。
まず、本発明により1セルあたり8トランジスタ構成の一時記憶可能なメモリセルを不揮発記憶可能にする実施例を示す。ここで一時記憶可能とは、電源電位を供給するかぎりにおいて、外部から入力電位を与えられなくても出力電位を保持することができることを指す。
図20A(a), (b)に1メモリセルの構成例を示す。記憶を担うラッチ回路部分をゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の各々2つの電界効果トランジスタで構成し、読み出しおよび書き込み動作制御用のアクセストランジスタとしてゲート絶縁構造体に記憶保持機能を有しないnチャネル型MOS FET2つを加えた。また、不揮発記憶時にラッチ回路の環状接続を切断する不揮発選択トランジスタを加えた。アクセストランジスタはpチャネル型MOS FETでもよく、その場合にはアクセスのオン・オフとワード線の高電位・低電位との論理対応が図20A(b)のセルとは逆になる。アクセストランジスタとしてゲート絶縁構造体に記憶保持機能を有する電界効果トランジスタを用いても良い。
図20A(a), (b)のメモリセルをアレイ状に縦横に繰り返し配置して、共通のワード線に接続されたメモリセル毎に不揮発記憶することが可能であるように回路NBを接続した実施例を図20B(c )に示す。上記の方法により、1セルあたり8トランジスタ構成の一時記憶可能なメモリセルを不揮発記憶可能にもすることが可能となる。なお、回路NBではなく、回路B,A,NA、C,NCを用いて同様の機能を実現することも可能である。
図20A(b)の記憶を担うラッチ回路部分を成す2つのNOT論理回路のうち、片方のみを不揮発記憶可能にすることにすると、図21A(b)のように不揮発記憶時にラッチ回路の環状接続を切断する不揮発選択トランジスタが1つで済むから1セルあたり7トランジスタ構成のメモリセルが実現できる。このとき、不揮発記憶可能な回路以外の回路には、ゲート絶縁構造体に記憶保持機能を有する電界効果トランジスタを用いても良い。
図22A(a), (b),(c ), (d)に1メモリセルの構成例を示す。記憶を担う部分をゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型またはpチャネル型の2つの電界効果トランジスタで構成し、読み出しおよび書き込み動作制御用のアクセストランジスタとしてゲート絶縁構造体に記憶保持機能を有しないpチャネル型またはnチャネル型MOS FET2つを加えた。また、不揮発記憶時には、記憶を担う2つの電界効果トランジスタのソース端子と電源電位との接続を遮断する不揮発選択トランジスタを加えた。
アクセストランジスタの論理に従って図22A(a), (b)と(c ), (d)とでは、アクセスのオン・オフとワード線の高電位・低電位との論理対応が逆になる。アクセストランジスタとしてゲート絶縁構造体に記憶保持機能を有する電界効果トランジスタを用いても良い。
図22A(a),(b)のメモリセルをアレイ状に縦横に繰り返し配置して、共通のワード線に接続された前記メモリセル毎に不揮発記憶することが可能であるように回路NBを接続した実施例を図22B(e)に示す。前述の1セルあたり8または7トランジスタ構成の不揮発記憶可能なメモリアレイと比較すると、1セルあたり1本の電源電位供給線が少なくて済み、また、1セルあたりのトランジスタ数が少ないので集積度が高いが、相補データ線に読み出される電位差が小さくなるためにより精度のいい信号増幅器が必要となる。上記の方法により、1セルあたり5トランジスタ構成の一時記憶可能なメモリセルを不揮発記憶可能にもすることが可能となる。なお、回路NBではなく、回路B,A,NA、C,NCを用いて同様の機能を実現することも可能である。
図23A(a), (b)に1メモリセルの構成例を示す。記憶を担うNOT論理回路をゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の2つの電界効果トランジスタで構成し、読み出しおよび書き込み動作制御用のアクセストランジスタとしてゲート絶縁構造体に記憶保持機能を有しないnチャネル型MOS FET1つを加えた。図23A(b)の本メモリセルは一時記憶できないので不揮発選択トランジスタは不要である。図23A(b)では、不揮発記憶保持の後の記憶読み出しの時には、記憶状態に従って / DLmに大きく異なる2つの電位すなわちVcc0またはVss0が読み出されるから、記憶の2値の判別が容易である。アクセストランジスタはpチャネル型MOS FETでもよく、その場合にはアクセスのオン・オフとワード線の高電位・低電位との論理対応が図23A(b)のセルとは逆になる。アクセストランジスタとしてゲート絶縁構造体に記憶保持機能を有する電界効果トランジスタを用いても良い。
次に、本発明により1セルあたり2トランジスタ構成のメモリセルを不揮発記憶可能にする実施例を示す。
図24A(a), (b), (c )に1メモリセルの構成例を示す。ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型またはpチャネル型の電界効果トランジスタで記憶を担い、読み出しおよび書き込み動作制御用のアクセストランジスタとしてゲート絶縁構造体に記憶保持機能を有しないpチャネル型またはnチャネル型MOS FET1つを加えた。図24A(b),(c)の本メモリセルは一時記憶できないので不揮発選択トランジスタは不要である。アクセストランジスタはpチャネル型あるいはnチャネル型のいずれのMOS FETでもよく、アクセストランジスタの論理に従って、適宜アクセスのオン・オフとワード線の高電位・低電位との論理対応を決めるとよい。アクセストランジスタとしてゲート絶縁構造体に記憶保持機能を有する電界効果トランジスタを用いても良い。不揮発記憶保持の後の記憶読み出しの時には、図24A(b)のセルでは / DLmがVss0と短絡しているかいないかで記憶の2値を判別し、図24A(c)のセルでは / DLmがVcc0と短絡しているかいないかで記憶の2値を判別する。図24A(b), (c)のメモリセルをアレイ状に縦横に繰り返し配置して、共通のワード線に接続されたメモリセル毎に不揮発記憶することが可能であるように回路NBを接続した実施例を図24B(d)に示す。上記の方法により、1セルあたり2トランジスタ構成のメモリセルを不揮発記憶可能にすることが可能となる。なお、回路NBではなく、回路B,A,NA、C,NCを用いて同様の機能を実現することも可能である。
特に一時記憶可能なメモリアレイを不揮発記憶も可能にした場合には、アクセス速度の速いSRAM型メモリアレイ回路を本発明によるメモリアレイで置き換えることができる。SRAM型メモリアレイ回路はランダムアクセスメモリとして単独で用いられるだけでなく、キャッシュメモリとしてプロセッサに内蔵されることもある。従来は、キャッシュメモリは不揮発記憶が不可能で電源をゼロにするとデータを失う一時的記憶回路であったため、電源電位をゼロにする前に必要なデータを外部記憶装置へ退避しなければならなかった。
本発明によりキャッシュメモリを不揮発記憶可能にすれば、例えばキャッシュメモリを数個の領域に分割して、それらのうちアクセスのない領域の電源電位を、アクセスのない時間帯のみ、こまめにゼロに落とすことにより処理負荷に応じた柔軟な電源供給が可能となり、データを失わずに保持したままで、メモリセルを構成するトランジスタの待機時のリーク電流による電力消費を削減することができる。
また、キャッシュメモリの電源をゼロに落とす際に外部記憶装置へデータを退避しなくてよいので、外部記憶装置とキャッシュメモリを接続する多数の配線の電気抵抗・電気容量(RC)を充放電するのに従来費やされていた電力と所要時間を省くことができる。また、キャッシュメモリから退避してくるデータのために外部記憶装置の記憶領域をあらかじめ確保して空けておく必要もなくなるから、外部記憶装置の記憶容量の削減も可能である。電源電位がゼロになるときには必ず強制的にV selectをHighにするようにキャッシュメモリの回路を設計しておけば、演算中に不意の停電等の事故に際しても、重要なデータを失わずにすむ。
図25(a),(b),(c),(d)と図26(a),(b),(c),(d)の実施例では、状態検知強調回路A,NA,B,NB,C,NCを応用して、Dフリップフロップ回路の相補型出力信号Qと/Qを不揮発記憶可能にした。Dフリップフロップ回路の一部または全てを、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の2つの電界効果トランジスタで構成しても良い。
同様の方法により、本発明によってDフリップフロップに限らず、他のフリップフロップによるクロック付エッジトリガー型の順序回路も不揮発記憶可能にすることができる。
図25 (b),(c),(d)と図26 (b),(c),(d)の実施例では、Dフリップフロップ回路の相補型出力信号の一方のみを状態検知強調回路A,NA,B,NB,C,NCに入力していたが、相補型出力信号の他方も別に設けた回路A,NA,B,NB,CまたはNCに入力するようにしてもよい。この場合には、回路A,NA,B,NB,C,NCの出力が入力されるNOT回路の出力に接続される、相補の出力を形成するためのNOT回路を省略することができる。
以上のように、本発明によりクロック付エッジトリガー型の順序回路を不揮発記憶可能にすることができるから、クロック付エッジトリガー型の順序回路の応用例のひとつであるレジスタ回路もまた、本発明により不揮発記憶可能にすることができる。
従来のプロセッサでは、図28(a)のように、キャッシュメモリとレジスタ回路のいずれもが不揮発記憶が不可能で電源をゼロにするとデータを失う一時的記憶回路であった。まずキャッシュメモリが一時的記憶回路であったため、演算に必要なデータの一部は高速なキャッシュメモリに一時的に保存し、残りは外部記憶装置に保存し、前記データを保存しておきたい場合には、新規アクセスが無い待機時においても、キャッシュメモリに電源電位を供給し続けるか、または、キャッシュメモリの電源電位をゼロにする場合には該データを外部記憶装置に退避していた。したがって従来は、キャッシュメモリのリーク電流による電力消費があり、また、演算の最終結果に相当するデータに加えて演算処理途中のデータのためにも外部記憶装置の記憶容量を確保しなくてはならなかった。さらにレジスタも一時的記憶回路であったため、全ての演算が終了して最終結果を得るまでは演算回路集合体の電源電位をゼロにすることができず、演算の途中で電源電位をゼロにすると電源電位供給を再開した後も、演算に必要な初期データを外部記憶装置から一部はキャッシュメモリを介して取得して演算を初めからやり直していた。
本発明により、プロセッサのキャッシュメモリとレジスタ回路の両方を不揮発記憶可能にすることが可能で、それにより上記の問題を解消できる。すなわち、待機時のキャッシュメモリのリーク電流による電力消費をなくし、キャッシュメモリと外部記憶装置をつなぐ配線の電気抵抗・電気容量の充放電にかかる電力と時間が不要で、外部記憶装置の記憶容量を削減することができ、すべての演算の終了を待たずに演算回路集合体の電源電位をゼロにして待機状態に入ることができ、電源電位の供給再開後は、待機状態に入る直前の演算の途中状態から再開することができる。電源電位がゼロになるときには必ず強制的に前記のV selectをHighにするようにキャッシュメモリとレジスタ回路を設計しておけば、動作中に不意の停電等の事故に際しても、重要なデータを失わずにすむ。また、本発明によりキャッシュメモリを数個の領域に分割して、それらのうちアクセスのない領域の電源電位を、アクセスのない時間帯のみ、こまめにゼロに落とすことにより処理負荷に応じた柔軟な電源供給が可能となる。本発明の実施によって1セルあたり5トランジスタ構成のキャッシュメモリを用いれば一時記憶と不揮発記憶の両方が可能で、かつ従来の1セルあたり6トランジスタ構成のキャッシュメモリよりもトランジスタ総数が削減できる。また、本発明の実施によって1セルあたり2トランジスタ構成のキャッシュメモリを用いれば不揮発記憶が可能で、かつ、トランジスタ総数がさらに削減できる。結果として、従来と同じプロセスルールを用いたとしても従来よりも低消費電力、高速動作、小面積のプロセッサを実現することができる。本発明の実施例を図28(b)に示す。
本発明の実施に必要なゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能なnチャネル型とpチャネル型の2つの電界効果トランジスタの中でも、強誘電体ゲートFETは、高速アクセスで書き換え可能回数も十分であるから、キャッシュメモリやレジスタの用途に特に適している。
Claims (5)
- 入力端子と出力端子を備えて前記入力端子に入力された電位を基に不揮発記憶の可能な不揮発記憶回路に不揮発記憶を書き込むことのできる大きさの電位を発生して前記出力端子に出力する機能を持つ状態検知強調回路の前記出力端子を、前記不揮発記憶回路の入力端子に接続した半導体集積回路であって、
前記不揮発記憶回路は、その全部または一部が、nチャネル型またはpチャネル型であって、nチャネル型の場合にはゲート導電体に接続するゲート端子とn型半導体ドレイン領域に接続するドレイン端子とn型半導体ソース領域に接続するソース端子とp型半導体基板に接続する基板端子とを備え、pチャネル型の場合にはゲート導電体に接続するゲート端子とp型半導体ドレイン領域に接続するドレイン端子とp型半導体ソース領域に接続するソース端子とn型半導体基板に接続する基板端子とを備える、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能な電界効果トランジスタによって構成されていることを特徴とする半導体集積回路。 - 入力端子と出力端子を備えて前記入力端子に入力された電位を基に不揮発記憶の可能な不揮発記憶回路に不揮発記憶を書き込むことのできる大きさの電位を発生して前記出力端子に出力する機能を持つ状態検知強調回路の前記出力端子を、前記不揮発記憶回路の入力端子に接続した半導体集積回路であって、
前記状態検知強調回路は、制御信号端子と前記制御信号端子に与えられる制御信号によってオンとオフを切り替えられるスイッチ回路を含み、前記スイッチ回路がオフのときは、前記入力端子に与えられる入力電位と同じ論理状態の出力電位を前記出力端子に与えるか、または、前記入力電位と前記出力電位との相関を全く絶つかのいずれかであり、前記スイッチ回路がオンのときは前記入力電位と同じ論理状態で、かつ、前記入力電位の取り得る最高-最低電位範囲を含んでより大きい最高-最低電位範囲を取り得る出力電位を前記出力端子に与える機能を持つ正論理の状態検知強調回路であり、
前記不揮発記憶回路は、その全部または一部が、nチャネル型またはpチャネル型であって、nチャネル型の場合にはゲート導電体に接続するゲート端子とn型半導体ドレイン領域に接続するドレイン端子とn型半導体ソース領域に接続するソース端子とp型半導体基板に接続する基板端子とを備え、pチャネル型の場合にはゲート導電体に接続するゲート端子とp型半導体ドレイン領域に接続するドレイン端子とp型半導体ソース領域に接続するソース端子とn型半導体基板に接続する基板端子とを備える、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能な電界効果トランジスタによって構成されていることを特徴とする半導体集積回路。 - 入力端子と出力端子を備えて前記入力端子に入力された電位を基に不揮発記憶の可能な不揮発記憶回路に不揮発記憶を書き込むことのできる大きさの電位を発生して前記出力端子に出力する機能を持つ状態検知強調回路の前記出力端子を、前記不揮発記憶回路の入力端子に接続した半導体集積回路であって、
前記状態検知強調回路は、制御信号端子と前記制御信号端子に与えられる制御信号によってオンとオフを切り替えられるスイッチ回路を含み、前記スイッチ回路がオフのときは、前記入力端子に与えられる入力電位と逆の論理状態の出力電位を前記出力端子に与えるか、または、前記入力電位と前記出力電位との相関を全く絶つかのいずれかであり、前記スイッチ回路がオンのときは前記入力電位と逆の論理状態で、かつ、前記入力電位の取り得る最高-最低電位範囲を含んでより大きい最高-最低電位範囲を取り得る出力電位を前記出力端子に与える機能を持つ負論理の状態検知強調回路であり、
前記不揮発記憶回路は、その全部または一部が、nチャネル型またはpチャネル型であって、nチャネル型の場合にはゲート導電体に接続するゲート端子とn型半導体ドレイン領域に接続するドレイン端子とn型半導体ソース領域に接続するソース端子とp型半導体基板に接続する基板端子とを備え、pチャネル型の場合にはゲート導電体に接続するゲート端子とp型半導体ドレイン領域に接続するドレイン端子とp型半導体ソース領域に接続するソース端子とn型半導体基板に接続する基板端子とを備える、ゲート絶縁構造体に記憶保持機能を有する不揮発記憶可能な電界効果トランジスタによって構成されていることを特徴とする半導体集積回路。 - 前記不揮発記憶回路は、1つまたは複数の入力端子と1つまたは複数の出力端子とを備え、かつ、nチャネル型とpチャネル型の一方または両方の前記不揮発記憶可能な電界効果トランジスタを含み、少なくとも1つの前記不揮発記憶可能な電界効果トランジスタのゲート端子を入力端子のうちのひとつとして備え、かつ、少なくとも1つの前記不揮発記憶可能な電界効果トランジスタのドレイン端子を出力端子のうちのひとつとして備え、かつ、少なくとも1つの前記不揮発記憶可能な電界効果トランジスタのソース端子を電源電位端子に接続したことを特徴とする請求項1乃至3のうちいずれか一項に記載の半導体集積回路。
- 前記正論理または負論理の状態検知強調回路は、1つまたは複数の高低の電位の電源供給を要し、それらのうち少なくとも1つの高電源電位は前記不揮発記憶回路の高電源電位よりも高く、少なくとも1つの低電源電位は前記不揮発記憶回路の低電源電位よりも低いことを特徴とする請求項2又は3記載の半導体集積回路。
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