TWI434282B - 記憶體電路以及控制記憶體電路的方法 - Google Patents

Description

記憶體電路以及控制記憶體電路的方法

本發明係有關於一種記憶體電路，尤指一種可以降低漏電流的記憶體電路以及控制記憶體電路的方法。

請參考第1圖，第1圖為習知靜態隨機存取記憶體(Static Random Access Memory,SRAM)單元100的示意圖。如第1圖所示，SRAM單元100包含有六個電晶體N1~N4以及P1~P2，而SRAM單元100可以藉由切換字組線WL、位元線BL以及互補位元線電壓準位來進行資料存取，此外，因為本領域中具有通常知識者應了解SRAM單元100存取的操作，因此相關細節在此不予贅述。

參考第1圖，當SRAM單元100位於非運作模式時(亦即電晶體N3、N4係為非導通狀態)，則節點A、B的電壓準位會因為漏電流而改變，進而影響到之後讀取SRAM單元100時資料的正確性。舉例來說，假設目前SRAM單元100位於非運作模式，且節點A、B的電壓準位分別為VDD、VSS，則節點A與電壓源VSS之間會形成兩個漏電流通路，亦即電晶體N1所形成的次臨界漏電流(sub-threshold leakage current)以及電晶體N2所形成的閘極漏電流(gate leakage current)；類似地，節點B與電壓源VDD之間亦會形成兩個漏電流通路，亦即電晶體P2所形成的次臨界漏電流以及電晶體P1所形成的閘極漏電流。隨著製程技術進入深次微米(deep sub-micron)，此等漏電流將呈指數型劇增，甚至成為積體電路的主要功率消耗的來源。

為了解決上述SRAM單元100的漏電流問題，美國專利US7,110,317揭露了一種可以減少SRAM漏電流的技術，如第2圖所示之美國專利US7,110,317中的SRAM單元501，其電晶體P1、P2係經由偏壓電路510(包含電晶體511~513)連接至電壓源VDD，且電晶體N1、N2係經由偏壓電路520(包含電晶體521~523)連接至電壓源VSS。在SRAM單元501位於非運作模式時，其SRAM單元501所連接到的電壓源分別為(VDD-Vth)以及(VSS+Vth)(其中Vth為電晶體512~513、522~523的臨界電壓)，因為節點A、B與電壓源之間的電壓差降低了，因此可以確實減少漏電流。然而，因為電晶體的臨界電壓Vth會因為製程、電壓、溫度(PVT)變異而有所變動，因此，會影響到SRAM單元501於非運作模式時所連接到的電壓源(VDD-Vth)以及(VSS+Vth)的準位，並有可能會造成SRAM單元501中資料的遺失。

此外，美國專利US5,581,500亦揭露了一種可以減少漏電流的技術，如第3圖所示之美國專利US5,581,500之SRAM單元10，其包含一(VSS+△)產生器30，當SRAM單元10位於非運作模式時，第3圖所示之節點A的電壓為(VSS+△)，因此反向器12、14中儲存高電位資料的節點與節點A的電壓差會降低，因此可以有效減少漏電流。然而，採用美國專利US5,581,500技術的SRAM陣列會具有很高的製造成本(SRAM陣列中每一列都需要有一個(VSS+△)產生器30)，而且(VSS+△)產生器30本身亦會有漏電流的現象。

因此，本發明的目的之一在於提供一種記憶體電路以及控制記憶體電路的方法，其可以有效降低漏電流且對製程、電壓、溫度(PVT)變異具有較高的容許量，以解決上述的問題。

依據本發明之一實施例，一種記憶體電路包含有一第一記憶體陣列、一第二記憶體陣列以及一開關模組，其中該第一記憶體陣列具有一第一端點以及一第二端點，該第二記憶體陣列具有一第三端點以及一第四端點，該第一端點耦接於一第一供應電壓，該第四端點耦接於小於該第一供應電壓之一第二供應電壓，該開關模組係耦接於該第二端點、該第三端點、該第一供應電壓以及該第二供應電壓。當該記憶體電路操作於一非運作模式時，該開關模組將該第二端點電性連接至該第三端點，且將該第二端點電性阻絕於該第二供應電壓，以及將該第三端點電性阻絕於該第一供應電壓。

依據本發明之另一實施例，其係揭露一種控制一記憶體電路的方法，其中該記憶體電路包含有一第一記憶體陣列以及一第二記憶體陣列，該第一記憶體陣列具有一第一端點以及一第二端點，該第二記憶體陣列具有一第三端點以及一第四端點，該第一端點耦接於一第一供應電壓，該第四端點耦接於小於該第一供應電壓之一第二供應電壓，該方法包含有：當該記憶體電路操作於一非運作模式時：將該第二端點電性連接至該第三端點；將該第二端點電性阻絕於該第二供應電壓；以及將該第三端點電性阻絕於該第一供應電壓。

請參考第4圖，第4圖為依據本發明一實施例之記憶體電路400的示意圖。如第4圖所示，記憶體電路400包含有記憶體陣列410、420、以及一開關模組430，其中記憶體陣列410具有一第一端點N1、一第二端點N2，記憶體陣列420具有一第三端點N3、一第四端點N4，開關模組430包含有三個開關SW1、SW2、SW3。此外，端點N1耦接於供應電壓Vcc、端點N4耦接於供應電壓GND、開關SW1耦接於端點N2與供應電壓GND之間、開關SW2耦接於端點N2與端點N3之間、且開關SW3耦接於端點N3與供應電壓Vcc之間。此外，於本實施例中，記憶體陣列410、420係為SRAM陣列，亦即記憶體陣列410、420分別包含有複數個SRAM單元，其中記憶體陣列410、420中的SRAM單元與第1圖所示之SRAM單元類似，所差異的地方僅在於：記憶體陣列410中SRAM單元的電晶體N1、N2是連接於端點N2，而非直接連接至供應電壓；記憶體陣列420中SRAM單元的電晶體P1、P2是連接於端點N3，而非直接連接至供應電壓。

此外，在第4圖所示之實施例中，開關SW1、SW2、SW3係為互補金氧半導體(Complementary Metal-Oxide-Semiconductor,CMOS)傳輸閘，且開關SW1、SW3係由控制訊號GP、GN來控制其導通狀態，開關SW2係由控制訊號PI、PB來控制其導通狀態。

請同時參考第4圖、第5圖以及第6圖，第5圖為控制訊號GP、GN、PI、PB以及端點N2、N3之電壓準位VVN、VVP於運作模式以及非運作模式下的示意圖，第6圖為依據本發明之一實施例之控制記憶體電路400之方法的流程圖。請注意，若是有實質上相同的結果，本發明之控制記憶體電路400之方法的流程並不以第6圖所示之執行順序為限。參考第4~6圖，流程敘述如下：首先，假設目前記憶體電路400係操作於一運作模式，亦即記憶體電路400目前正在被讀取或是寫入資料，則於步驟600中，一控制訊號產生器(未繪示)產生控制訊號GP、GN、PI、PB以控制開關SW1、SW2、SW3的導通狀態，其中控制訊號GP、PI係為低電壓準位且控制訊號GN、PB係為高電壓準位，因此，此時開關SW1、SW3為導通狀態且開關SW2為非導通狀態，且端點N2之電壓準位VVN為低電壓準位(GND)，且端點N3之電壓準位VVP為高電壓準位(Vcc)。

接著，於步驟602，記憶體電路400由運作模式切換至非運作模式中的待機模式(亦即，第5圖所示的時間點t₁ )，此時，控制訊號GP、GN會分別切換至高電壓準位以及低電壓準位，以將開關SW1、SW3關閉(亦即將端點N2電性隔絕於供應電壓GND，且將端點N3電性隔絕於供應電壓Vcc)。

接著，於步驟604中，在第5圖所示之時間點t₂ ，控制訊號PI、PB會分別切換至高電壓準位以及低電壓準位，以將開關SW2導通(亦即將端點N2電性連接於端點N3)。在開關SW2導通之後，端點N2、N3的電壓準位逐漸變成0.5*Vcc，而此時，第4圖所示之記憶體電路400的等效電路可以如第7圖所示，記憶體陣列410、420的跨壓分別為0.5*Vcc，亦即記憶體陣列410、420中每一個SRAM單元的軌對軌電壓(rail-to-rail voltage)為0.5*Vcc，因此，可以確實降低SRAM單元的漏電流。

在步驟606中，記憶體電路400準備由非運作模式切換至運作模式時，控制訊號PI、PB會先分別切換至低電壓準位以及高電壓準位，以將開關SW2關閉，之後控制訊號GP、GN再分別切換至低電壓準位以及高電壓準位，以將開關SW1、SW3導通以進入喚醒模式(如第5圖所示之時間點t₃ )。在進入喚醒模式之後的一段時間，端點N2之電壓準位VVN會回到低電壓準位(GND)，且端點N3之電壓準位VVP會回到高電壓準位(Vcc)，此時記憶體電路400進入運作模式(如第5圖所示之時間點t₄ )。

此外，為了降低本體效應(body effect)，於第8圖所示本發明之另一實施例中，第8圖所示之記憶體電路800與第4圖所示之記憶體電路400類似，其差異只在於記憶體電路800中MOS元件之N型井與P型井的連接方式。如第8圖所示，記憶體陣列810中每個MOS元件的N型井係連接至供應電壓Vcc、P型井則連接至端點N2；記憶體陣列820中每個MOS元件的N型井係連接至端點N3、P型井則連接至供應電壓GND；開關SW1的P型井連接至供應電壓GND、N型井連接至端點N3；開關SW3的N型井連接至供應電壓Vcc、P型井連接至端點N2。

此外，在第4圖所示之實施例中，開關SW1、SW2、SW3係為CMOS傳輸閘，然而，於本發明之其他實施例中，開關SW1、SW2、SW3可以用其他具有類似功能的半導體元件來實作，這些設計上的變化均應隸屬於本發明的範疇。

此外，在第4~6圖所示之實施例中，當記憶體電路400由運作模式切換為非運作模式時，開關SW1、SW3要先關閉(第5圖所示之時間點t₁ )，之後過一段時間等到端點N2、N3的電壓準位VVN、VVP比較接近的時候(因為端點N3的電壓準位VVP會因為漏電流而逐漸下降、以及端點N2的電壓準位VVN會因為漏電流而逐漸上升)才將開關SW2導通(第6圖所示之時間點t₂ )，如此一來可以避免過射現象(overshoot/undershoot)或是有電流尖峰(current spike)發生而影響到記憶體陣列410、420中的資料。至於如何決定將開關SW2導通的時間點t₂ ，大致上可以有以下兩種方式：一、在開關SW1、SW3關閉後的一固定時間，將開關SW2導通，亦即第5圖所示之時間點t₁ 、t₂ 之間的差距為一固定值；二、使用一偵測電路來偵測端點N2、N3中至少一端點的電壓準位來判斷何時將開關SW2導通，以下第9圖所示之實施例將說明使用偵測電路來判斷何時將開關SW2導通。

請參考第9圖，第9圖為依據本發明另一實施例之記憶體電路900的示意圖。如第9圖所示，記憶體電路900包含有記憶體陣列910、920、一偵測電路(於本實施例中，係以一電壓比較器930為例)、以及三個開關SW1、SW2、SW3，其中記憶體陣列910具有一第一端點N1、一第二端點N2，記憶體陣列920具有一第三端點N3、一第四端點N4。此外，端點N1耦接於供應電壓Vcc、端點N4耦接於供應電壓GND、開關SW1耦接於端點N2與供應電壓GND之間、開關SW2耦接於端點N2與端點N3之間、且開關SW3耦接於端點N3與供應電壓Vcc之間。

記憶體電路900與第4圖所示之記憶體電路400的架構類似，所差異的地方僅在於記憶體電路900中用來控制開關SW2的控制訊號PI、PB係由電壓比較器930比較端點N2、N3的電壓準位VVN、VVP而產生。詳細來說，當電壓準位VVP大於電壓準位VVN時，電壓比較器930所產生的控制訊號PI、PB分別為低電壓準位以及高電壓準位，亦即開關SW2為非導通狀態；而當電壓準位VVP小於電壓準位VVN時，電壓比較器930所產生的控制訊號PI、PB分別為高電壓準位以及低電壓準位，亦即開關SW2為導通狀態。

此外，雖然於上述第4、8、9圖所示之實施例中，記憶體電路僅具有兩個記憶體陣列，然而，於本發明之其他實施例中，記憶體電路可以包含有多個記憶體陣列，只要記憶體電路操作在一非運作模式時，其等效電路可以如第10圖所示之n個疊接記憶體陣列(記憶體陣列1000_1~1000_n)，使得每個記憶體陣列的跨壓為(1/n)Vcc，這些設計上的變化均應隸屬於本發明的範疇。

簡要歸納本發明，於本發明之記憶體電路以及控制記憶體電路的方法中，當記憶體電路操作於非運作模式時，兩個記憶體陣列為形成一個堆疊架構，而使得每一個記憶體陣列的跨壓只有當記憶體電路操作於運作模式時的一半，如此一來，便可以有效地降低記憶體陣列中每一個記憶體單元於非運作模式時的漏電流。此外，本發明之記憶體電路具有簡單的架構，且對製程、電壓、溫度(PVT)變異具有較高的容許量。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、501、10．．．SRAM單元

N1~N4、P1~P2、511~513、521~523、16、18．．．電晶體

WL．．．字組線

BL．．．位元線

．．．互補位元線

510、520．．．偏壓電路

30．．．(VSS+△)產生器

12、14．．．反向器

400、800、900．．．記憶體電路

410、420、810、820、910、920、1000_1~1000_n．．．記憶體陣列

430．．．開關模組

SW1、SW2、SW3．．．開關

930．．．電壓比較器

第1圖為習知SRAM單元的示意圖。

第2圖所示為美國專利US7,110,317中的SRAM單元。

第3圖所示為美國專利US5,581,500中的SRAM單元。

第4圖為依據本發明一實施例之記憶體電路的示意圖。

第5圖為控制訊號GP、GN、PI、PB以及端點N2、N3之電壓準位VVN、VVP於運作模式以及非運作模式下的示意圖。

第6圖為依據本發明之一實施例之控制記憶體電路之方法的流程圖。

的7圖為當第4圖所示之記憶體電路操作於非運作模式時的等效電路圖。

第8圖為依據本發明另一實施例之記憶體電路的示意圖。

第9圖為依據本發明另一實施例之記憶體電路的示意圖。

的10圖為當記憶體電路包含有n個記憶體陣列，且記憶體電路操作於非運作模式時的等效電路圖。

400．．．記憶體電路

410、420．．．記憶體陣列

430．．．開關模組

SW1、SW2、SW3．．．開關

Claims (18)

1. 一種記憶體電路，包含有：一第一記憶體陣列，其具有一第一端點以及一第二端點，其中該第一端點耦接於一第一供應電壓；一第二記憶體陣列，其具有一第三端點以及一第四端點，其中該第四端點耦接於小於該第一供應電壓之一第二供應電壓；以及一開關模組，耦接於該第一記憶體陣列之該第二端點、該第二記憶體陣列之該第三端點、該第一供應電壓以及該第二供應電壓；其中當該記憶體電路操作於一非運作模式時，該開關模組將該第二端點電性連接至該第三端點，且將該第二端點電性阻絕於該第二供應電壓，以及將該第三端點電性阻絕於該第一供應電壓。
2. 如申請專利範圍第1項所述之記憶體電路，其中當該記憶體電路操作於一運作模式時，該開關模組將該第二端點電性阻絕於該第三端點，且將該第二端點電性連接至該第二供應電壓，以及將該第三端點電性連接至該第一供應電壓。
3. 如申請專利範圍第2項所述之記憶體電路，其中該開關模組包含有：一第一開關，耦接於該第二端點與該第二供應電壓之間；一第二開關，耦接於該第二端點與該第三端點之間；以及一第三開關，耦接於該第三端點與該第一供應電壓之間。
4. 如申請專利範圍第3項所述之記憶體電路，其中當該記憶體電路自該非運作模式切換至該運作模式時，該第一開關以及該第三開關係由非導通狀態切換至導通狀態，以及該第二開關係由導通狀態切換至非導通狀態，其中該第二開關由導通狀態切換至非導通狀態的切換時間點係早於該第一開關以及該第三開關由非導通狀態切換至導通狀態的切換時間點。
5. 如申請專利範圍第3項所述之記憶體電路，其中當該記憶體電路自該運作模式切換至該非運作模式時，該第一開關以及該第三開關係由導通狀態切換至非導通狀態，以及該第二開關係由非導通狀態切換至導通狀態，其中該第二開關由非導通狀態切換至導通狀態的切換時間點係晚於該第一開關以及該第三開關由導通狀態切換至非導通狀態的切換時間點。
6. 如申請專利範圍第5項所述之記憶體電路，另包含有：一偵測電路，耦接於該第二端點、第三端點以及該第二開關，用來依據該第二端點與該第三端點中至少一端點的電壓準位，以產生一控制訊號來控制該第二開關的導通狀態。
7. 如申請專利範圍第6項所述之記憶體電路，其中該偵測電路係比較該第二端點與第三端點的電壓準位來產生該控制訊號。
8. 如申請專利範圍第7項所述之記憶體電路，其中當該偵測電路偵測到該第二端點的電壓準位大於該第三端點的電壓準位時，該偵測電路產生該控制訊號以將該第二開關由非導通狀態切換至導通狀態。
9. 如申請專利範圍第3項所述之記憶體電路，其中該第一開關以及該第三開關係為互補金氧半導體傳輸閘，且該第一開關之N型井係連接至該第三端點，且該第三開關之P型井係連接至該第二端點。
10. 如申請專利範圍第1項所述之記憶體電路，其中該第一、第二記憶體陣列均為靜態隨機存取記憶體(Static Random Access Memory,SRAM)陣列。
11. 一種控制一記憶體電路的方法，該記憶體電路包含有一第一記憶體陣列以及一第二記憶體陣列，該第一記憶體陣列具有一第一端點以及一第二端點，該第二記憶體陣列具有一第三端點以及一第四端點，該第一端點耦接於一第一供應電壓，該第四端點耦接於小於該第一供應電壓之一第二供應電壓，該方法包含有：當該記憶體電路操作於一非運作模式時：將該第二端點電性連接至該第三端點；將該第二端點電性阻絕於該第二供應電壓；以及將該第三端點電性阻絕於該第一供應電壓。
12. 如申請專利範圍第11項所述之方法，另包含有：當該記憶體電路操作於一運作模式時：將該第二端點電性阻絕於該第三端點；將該第二端點電性連接至該第二供應電壓；以及將該第三端點電性連接至該第一供應電壓。
13. 如申請專利範圍第12項所述之方法，另包含有：當該記憶體電路自該非運作模式切換至該運作模式時，將該第二端點電性阻絕於該第三端點的時間點係早於該第二端點由電性連接至該第二供應電壓的時間點，以及將該第二端點電性阻絕於該第三端點的時間點亦早於該第三端點電性連接至該第一供應電壓的時間點。
14. 如申請專利範圍第12項所述之方法，另包含有：當該記憶體電路自該運作模式切換至該非運作模式時，將該第二端點電性連接於該第三端點的時間點係晚於該第二端點由電性阻絕至該第二供應電壓，以及將該第二端點電性連接於該第三端點的時間點亦晚於該第三端點電性阻絕至該第一供應電壓的時間點。
15. 如申請專利範圍第14項所述之方法，另包含有：依據該第二端點與該第三端點中至少一端點的電壓準位，以產生一控制訊號來控制該第二端點電性連接或是電性阻絕於該第三端點。
16. 如申請專利範圍第15項所述之方法，其中依據該第二端點與該第三端點中至少一端點的電壓準位以產生該控制訊號的步驟包含有：比較該第二端點與第三端點的電壓準位來產生該控制訊號。
17. 如申請專利範圍第16項所述之方法，其中當該第二端點的電壓準位大於該第三端點的電壓準位時，產生該控制訊號以控制該第二端點電性連接於該第三端點。
18. 如申請專利範圍第11項所述之方法，其中該第一、第二記憶體陣列均為靜態隨機存取記憶體(Static Random Access Memory,SRAM)陣列。