JPH06236694A - 高電圧レベル変換回路 - Google Patents

高電圧レベル変換回路

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JPH06236694A
JPH06236694A JP14111192A JP14111192A JPH06236694A JP H06236694 A JPH06236694 A JP H06236694A JP 14111192 A JP14111192 A JP 14111192A JP 14111192 A JP14111192 A JP 14111192A JP H06236694 A JPH06236694 A JP H06236694A
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drain
source
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JP14111192A
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Wells Stephen
スティーブン・ウェルズ
Alan Baker
アラン・ベイカー
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Intel Corp
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Intel Corp
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
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Abstract

(57)【要約】 （修正有） 【目的】 パワーアップ、パワーダウン中における不揮
発性半導体メモリのデータを確実に保全する。 【構成】 Ｐ型トランジスタＰ１，Ｐ２及びＮ型トラン
ジスタＮ１，Ｎ２，Ｎ３を回路に組込み、第１の電源が
第１の電圧より低いときにトランジスタＮ２が第２のノ
ードを駆動するのを阻止し、装置の入力端子は第１の制
御信号及び第１の電源の電圧レベルを表わす第２の制御
信号と結合し、出力端子はトランジスタＮ２のゲートと
結合する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリの
分野に関し、特に、電気的消去可能メモリセルのパワー
アップ中及びパワーダウン中の偶発的なプログラミング
又は消去を阻止する高電圧レベル変換器に関する。
【０００２】
【従来の技術】図１は、不揮発性半導体メモリアレイの
アーキテクチャを示す。電気的消去可能メモリセルのア
レイは、ワード線とビット線との交差により形成される
複数個のトランジスタから構成されている。メモリセル
のドレイン端子はビット線に結合している。制御ゲート
はアレイの幅に沿って延在し、ワード線に結合してい
る。フラッシュメモリセルのプログラミング、消去、そ
して読取りは、セルのゲートと、ドレインと、ソースに
電圧レベルを適正に印加することにより行われる。たと
えば、１つのメモリセルをプログラミングするには、ビ
ット線に７ボルト、ワード線に１２ボルト、セルのソー
スに０ボルトにそれぞれ印加することが必要である。消
去の場合には、セルのドレインとゲートを浮動させてお
き、セルのソースに１２ボルトを印加することが必要で
ある。また、読取りの場合には、ワード線の双方に５ボ
ルトを印加することによりメモリセルの内容を読取れる
であろう。
【０００３】不揮発性半導体メモリの１種であるフラッ
シュメモリは、一般的に、２つの電源を利用する。Ｖｃ
ｃは、通常、論理に給電するために使用される５ボルト
電源であり、Ｖｐｐは、通常、メモリセルのプログラミ
ング及び消去を実行するために使用される１２ボルト電
源である。電源が定常状態にある間、メモリセルへのプ
ログラム電圧レベル及び消去電圧レベルの印加は、論理
レベル制御信号、すなわち、Ｖｃｃから発生されるＥＲ
ＡＳＥ，ＰＲＯＧＲＡＭ及びＲＥＡＤなどの制御信号を
経て確実に制御される。従って、電源Ｖｃｃ及びＶｐｐ
の定常状態動作中には、不揮発性半導体メモリの中に記
憶されているデータの保全性は保証される。不揮発性半
導体メモリの中に記憶されているデータの保全性は、電
力が初めに印加されるとき、すなわち、パワーアップ時
又は電力が消滅したとき、すなわち、パワーダウン時に
問題を起こす。パワーアップ中又はパワーダウン中に
は、Ｖｐｐは１２ボルトであるが、Ｖｃｃはプログラム
制御信号や消去制御信号を発生する論理を駆動するのに
不十分になるということが起こりうる。この状況では、
メモリセルの内容の保全性を保証することができない。
【０００４】パワーアップ中及びパワーダウン中のデー
タ保全性を確保する従来の方法の１つは、電源の順序付
けである。パワーアップ中、ＶｃｃをＶｐｐの印加に先
立って定常状態に到達させる。同様に、パワーダウン時
には、Ｖｃｃが消滅又は降下する前にＶｐｐを何らかの
閾値より低い値まで降下させる。従来のこの方法は、メ
モリのユーザーに頼ってデータの保全性を保証するもの
であるので、絶対確実である。パワーアップ中及びパワ
ーダウン中にデータ保全性を与えるのを助けることを意
図して設計された従来の１つの回路１０を図２に示す。
従来の回路１０は、メモリアレイに記憶されているデー
タを保護するために、メモリアレイに入力される制御信
号ＥＲＡＳＥ，ＰＲＯＧＲＡＭ及びＲＥＡＤと関連して
使用される。図２の回路では、一般に、いくつかの規約
に従っている。ゲートに○印を付してあるのはＰ型トラ
ンジスタ、○印のないのがＮ型トランジスタである。Ｐ
型，Ｎ型にかかわらず、トランジスタはソースが電源に
接続するものとして示されている。
【０００５】従来の回路１０は、メモリセルへのプログ
ラム電圧及び消去電圧の印加を制御するために使用され
る出力１２Ｈｏｕｔを発生する。従来の回路１０を図１
に示すソーススイッチ、行デコーダ又は列デコーダと組
合わせて使用しても良い。たとえば、ソーススイッチを
Ｈｏｕｔを使用して制御することが可能であり、Ｈｏｕ
ｔ１２が０ボルトで活動状態である間に消去を発生さ
せ、Ｈｏｕｔ１２が１２ボルトである間には消去を阻止
する。Ｈｏｕｔ１２は、２つの回路入力１４及び１６が
共に活動状態であるときにのみ０ボルトになるべきであ
る。制御入力１４は電源Ｖｃｃから発生される論理信号
であり、アクティブローの信号である。言いかえれば、
制御入力１４はほぼ０ボルトであるときに消去を可能に
する。第２の入力であるＬｏｗＶｃｃ１６は、Ｖｃｃ電
源のレベルを示すアナログ信号である。Ｖｃｃが、たと
えば４ボルトのような何らかの所望のレベル以上である
とき、ＬｏｗＶｃｃ１６は０ボルトである。ＬｏｗＶｃ
ｃ１６が０ボルトである間は、Ｈｏｕｔ１２のレベルは
制御入力により確定される。ＬｏｗＶｃｃ１６が０ボル
トより上がると、Ｈｏｕｔ１２は理想的には１２ボルト
になって、それにより、メモリセルの消去を阻止すべき
である。
【０００６】従来の回路１０をさらに詳細に調べてみる
と、この回路は厳密には望み通りに機能しないことがわ
かる。すなわち、ＬｏｗＶｃｃ１６が０ボルトを越えて
いるときに、Ｈｏｕｔ１２が常に１２ボルトであるとは
限らないのである。パワーアップ中又はパワーダウン中
の、Ｖｃｃが完全には有効でない時点における従来の回
路１０の動作を考える。Ｖｃｃ＝１ボルトであると仮定
する。Ｖｃｃは完全には有効でないので、Ｖｃｃ電源を
使用して発生されるどの信号の状態も保証不可能であ
る。そこで、制御入力１４は論理的にアクティブローに
なりうる。制御入力１４が活動状態であれば、インバー
タＩ1 １８にローが入力され、インバータＩ1 １８はト
ランジスタ２０のゲートへ何らかの正電圧レベルを出力
する。トランジスタ２０は導通して、Ｈｏｕｔ１２を０
ボルトにさせようとする。トランジスタ２２も導通して
いるので、Ｈｏｕｔ１２のレベルを予測することができ
ない。ＬｏｗＶｃｃ１６が０ボルトを越えている間、ト
ランジスタ２４はオンしているので、トランジスタ２２
のゲートには０ボルトが印加される。トランジスタ２２
のソースは１２ボルトであるので、このトランジスタ２
２はＨｏｕｔ１２を１２ボルトにさせようとする。２つ
のトランジスタ２２及び２０が導通しているとき、Ｈｏ
ｕｔ１２の電圧レベルは０ボルトから１２ボルトまでの
間のいずれかのレベルになると考えられる。従って、セ
ルのソース保護のために従来の回路１０を使用する回路
は、パワーアップ中やパワーダウン中にメモリの内容の
偶発的な消去を起こす危険があると思われる。さらに、
従来の回路１０を使用するデータ保全方式はフールプル
ーフではない。
【０００７】
【発明が解決しようとする課題】本発明の目的は、パワ
ーアップ中及びパワーダウン中の不揮発性半導体メモリ
のデータ保全性を保証することである。本発明の別の目
的は、定常状態より低い全てのＶｃｃ電圧レベルに対し
て同じように適切に動作するデータ保全性保護回路を提
供することである。
【０００８】
【課題を解決するための手段】不揮発性半導体メモリに
関して、第１の電源が第１の電圧レベル以下である間に
第１の電源から発生される第１の信号をロックアウトす
る回路を説明する。この回路はゲートと、ドレインと、
ソースとを有する第１のＰ型トランジスタＰ１を含む。
このトランジスタＰ１のソースが第２の電源に結合し、
トランジスタＰ１のドレインが第１のノードに結合し、
トランジスタＰ１のゲートが第２のノードに結合してい
る。第２のノードは、第１の制御信号を表わす出力信号
を供給する。回路はゲートと、ドレインと、ソースとを
有する第１のＮ型トランジスタＮ１をさらに含む。トラ
ンジスタＮ１のドレインが第１のノードに結合し、トラ
ンジスタＮ１のソースが第３のノードに結合し、トラン
ジスタＮ１のゲートが第１の制御信号と、第４のノード
とに結合している。ドレインと、ソースと、ゲートとを
有する第２のＮ型トランジスタＮ２も含まれている。ト
ランジスタＮ２のドレインが第２のノードに結合し、ト
ランジスタＮ２のソースが第３のノードに結合してい
る。トランジスタＮ２のゲートは第６のノードに結合し
ている。回路には第２のＰ型トランジスタＰ２も含まれ
ている。トランジスタＰ２もゲートと、ドレインと、ソ
ースとを有する。トランジスタＰ２のソースが第２の電
源に結合し、トランジスタＰ２のゲートが第１のノード
に結合し、トランジスタＰ２のドレインが第２のノード
に結合している。この回路には、ゲートと、ドレイン
と、ソースとを有する第３のＮ型トランジスタＮ３も含
まれている。トランジスタＮ３のドレインが第１のノー
ドに結合し、トランジスタＮ３のソースが第３のノード
に結合し、トランジスタＮ３のゲートが第５のノードに
結合している。回路は、第１の電源が第１の電圧レベル
より低いときにトランジスタＮ２が第２のノードを駆動
するのを阻止する装置を含む。この装置の出力端子は第
６のノードに結合している。装置の入力端子は第１の制
御信号と、前記第１の電源の電圧レベルを表わす第２の
制御信号とに結合している。本発明のその他の目的、特
徴及び利点は添付の図面及び以下の詳細な説明から明白
になるであろう。本発明は添付の図面の図に限定的な意
味ではなく、１例として示されている。図面中、同じ図
中符号は同様の素子を指示する。
【０００９】
【実施例】図３Ａ及び図３Ｂは、合わせて、従来の技術
の章で説明した種類の不揮発性半導体メモリアレイのデ
ータ保全性を保証するための方式を形成している。図３
Ａは、メモリアレイのソースを保護する回路を示し、図
３Ｂは、ワード線を保護する回路を示す。図３Ｂの回路
をビット線保護を実行するように適応させることは容易
であろう。図３Ａ及び図３Ｂの方式により保護されるデ
ータの保全性は、最終的には、以下にさらに詳細に説明
する本発明の高電圧レベル変換器６０ａ，６０ｂ及び６
０ｃの絶対確実性に依存している。
【００１０】図３Ａに示す回路は、セルソース保護を実
行するための高電圧レベル変換器６０ａの使用を示すの
に必要なソーススイッチの部分のみを含む。パワーアッ
プ中やパワーダウン中には、レベル変換器６０ａはスイ
ッチ３０を開成させて、消去電圧レベルの印加を阻止す
るので、メモリアレイのソースは保護される。ソース保
護回路は高電圧レベル変換器６０ａと、消去スイッチ３
０とを含む。消去スイッチ３０はＰ型トランジスタとし
て実現されている。消去スイッチ３０のソース３２は、
通常は１２ボルトであるプログラミング用電源Ｖｐｐに
接続している。ドレイン３４はメモリアレイソースに結
合している。メモリアレイの消去は、消去スイッチ３０
が閉成して、セルのソースに１２ボルトを印加したとき
に起こる。
【００１１】消去スイッチ３０の動作は高電圧レベル変
換器６０ａにより制御される。高電圧レベル変換器６０
ａは、パワーアップ中とパワーダウン中に消去スイッチ
３０をオフすることにより、メモリアレイのデータ保全
性を保証する。高電圧レベル変換器６０ａは、ゲート３
６に１２ボルトを印加することにより、消去スイッチ３
０をオフする。高電圧レベル変換器６０ａは、入力信号
ＬｏｗＶｃｃ３８が活動状態になるたびに１２ボルトを
出力する。ＬｏｗＶｃｃ３８の電圧レベルは、活動状態
であるとき、４〜１０ボルトの範囲にわたる。活動状態
のＬｏｗＶｃｃは、論理電源Ｖｃｃの出力レベルが定常
状態レベル又は何らかの所望のレベルより低く、Ｖｃｃ
から発生されるどの出力も信頼できないことを指示す
る。高電圧レベル変換器６０ａは、この変換器６０ａに
対するデジタル入力の状態とは無関係に、ＬｏｗＶｃｃ
３８が活動状態になるたびに１２ボルトを出力する。
【００１２】Ｖｃｃ電源が定常状態レベル、通常は５ボ
ルトを出力すると、ＬｏｗＶｃｃ３８は０ボルトで非活
動状態になる。そこで、高電圧レベル変換器６０の出力
は第２の入力、たとえば、Ｖｃｃから発生されるデジタ
ル制御信号《ＥＲＡＳＥ》４０の状態により確定され
る。本明細書において《》でくくったものは一般に及び
本添付図面で上バーで表現するものを意味する。レベル
変換器６０ａの出力は、ＬｏｗＶｃｃが０ボルトであり
且つ《ＥＲＡＳＥ》４０が０ボルトで活動状態であると
きに０ボルトになる。ＬｏｗＶｃｃ３８が非活動状態で
あり且つ《ＥＲＡＳＥ》４０非活動状態−論理ハイであ
る間に、レベル変換器６０は１２ボルトを出力する。従
って、各高電圧レベル変換器６０はほぼＯＲゲートと同
じように動作する。レベル変換器６０は、ＯＲゲートと
は異なり、１つのＣＭＯＳレベル入力と、高電圧入力と
を受信して、高電圧出力を供給する。レベル変換器６０
の動作を表１にまとめてある。レベル変換器６０ｂ，６
０ｃ及び６０ｄは全く同じように動作する。
【００１３】
【００１４】このように、表１から、高電圧レベル変換
器６０はＯＲ演算を実行することがわかる。言いかえれ
ば、レベル変換器６０に対するいずれかの入力がハイに
なるたびに、Ｈｏｕｔはハイになる。このため、図３Ａ
及び図３Ｂでは、高電圧レベル変換器はほぼＯＲゲート
であるものとして象徴的に示されている。高電圧レベル
変換器６０は補数出力《Ｈｏｕｔ》をさらに供給する。
《Ｈｏｕｔ》の演算も表１にまとめてある。
【００１５】行デコーダによりメモリアレイのワード線
に印加される電圧を制御する回路を図３Ｂに示す。この
回路は２つの高電圧レベル変換器６０ｂ及び６０ｃと、
メモリアレイのワード線に印加すべき電圧レベルを発生
する２つのスイッチ４２及び４４とを含む。パワーアッ
プ中及びパワーダウン中に、図示した回路はスイッチ４
２を閉成し、スイッチ４４を開成することにより、ワー
ド線に安全電圧レベルを印加する。メモリの内容を読取
るべきとき、スイッチ４２はアレイのワード線へＶｃｃ
レベルを出力する。スイッチ４２の動作はレベル変換器
６０ｂにより制御される。レベル変換器６０ｂが１２ボ
ルトである間、スイッチ４２は５ボルトを出力する。レ
ベル変換器６０ｂの出力が０ボルトであるとき、スイッ
チ４２は開成している。ＬｏｗＶｃｃに対するレベル変
換器６０ｂの応答があるとすれば、パワーアップ時及び
パワーダウン時の遷移中には、スイッチ４２はアレイの
ワード線へ５ボルトを出力する。従って、電力の遷移中
には、データの保全性を保証するためにアレイのワード
線に安全電圧レベルを印加する。
【００１６】Ｖｃｃが定常状態動作をしている間、レベ
ル変換器６０ｂに対するデジタル制御入力ＲＥＡＤを使
用して、メモリアレイのワード線に読取り電圧を印加す
ることができる。ＲＥＡＤを論理ハイにすることによ
り、メモリの内容を読取る。ＲＥＡＤが非活動状態ロー
である間、レベル変換器６０ｂの出力は０になり、その
結果、スイッチ４２をオフする。そこで、メモリアレイ
のワード線に印加される電圧はスイッチ４４の状態によ
って決まることになる。
【００１７】メモリセルをプログラミングすべき場合、
スイッチ４４はアレイのワード線に１２ボルトを印加す
る。スイッチ４４はレベル変換器６０ｃの補数出力によ
り制御される。レベル変換器６０ｃの出力が１２ボルト
であるとき、ワード線には１２ボルトが印加される。レ
ベル変換器６０ｃがＬｏｗＶｃｃに応答するとすれば、
パワーアップ時とパワーダウン時の遷移中にスイッチ４
４は開成する。言いかえれば、パワーアップ中及びパワ
ーダウン中にスイッチ４４はアレイのワード線に１２ボ
ルトを印加することができないので、それにより、デー
タ保全性が得られる。Ｖｃｃの定常状態動作中、レベル
変換器６０ｃに対するデジタル制御入力《ＰＲＯＧＲＡ
Ｍ》を使用して、メモリアレイのワード線にプログラム
電圧を印加することができる。メモリセルは《ＰＲＯＧ
ＲＡＭ》を論理ローにし、その結果、スイッチ４４をオ
ンして、セルのゲートに１２ボルトを印加することによ
ってプログラミングされる。《ＰＲＯＧＲＡＭ》が非活
動状態ハイである間、レベル変換器６０ｃの出力は０ボ
ルトになり、そこで、スイッチ４４はオフする。従っ
て、メモリアレイのワード線に印加される電圧はスイッ
チ４２の状態によって決まることになる。
【００１８】概念の上ではアレイのビット線を保護する
回路はアレイのワード線を保護するために使用される回
路に類似している。パワーアップ中及びパワーダウン中
にビット線セレクタに安全電圧を印加するために、１つ
又は複数の高電圧レベル変換器を使用できるであろう。
高電圧レベル変換器６０の一実施例の概略図を図４に示
す。レベル変換器６０は、２つの相互結合されたＰ型ト
ランジスタ６２Ｐ１及び６４Ｐ２を含む。各トランジス
タ６２Ｐ１，６４Ｐ２のソースはプログラミング用電源
Ｖｐｐ６６に結合している。出力Ｈｏｕｔ６８と、その
補数《Ｈｏｕｔ》７０はトランジスタ６４Ｐ２及び６２
Ｐ１のドレインからそれぞれ取り出される。トランジス
タ６２Ｐ１のドレインはＮ型トランジスタ８０Ｎ１のド
レインにも接続している。同様に、トランジスタ６４Ｐ
２のドレインはＮ型トランジスタ８２Ｎ２のドレインに
接続している。Ｎ型トランジスタＮ１およびＮ２のソー
スは接地点に接続している。トランジスタＮ１及びＮ２
のゲートはＮＯＲゲート８４を介して互いに結合してい
る。第３のＮ型トランジスタ８６Ｎ３は接地点とＰ１の
ドレインとの間に接続している。ＬｏｗＶｃｃ入力信号
９０はＮ３のゲートと、ＮＯＲゲート８４の一方の入力
端子とに印加される。Ｖｃｃから発生するデジタル制御
入力はＮ１のゲートと、ＮＯＲゲート８４の他方の入力
端子とに入力される。図３においては、デジタル制御入
力を《ＥＲＡＳＥ》９２として示してあるが、セル保護
のためのレベル変換器６０の特定の型によって、何らか
の適切なデジタル制御信号を使用することができる。
【００１９】論理電源Ｖｃｃが有効であるとき、《ＥＲ
ＡＳＥ》は高電圧レベル変換器６０の動作を制御する。
ＬｏｗＶｃｃが０ボルトであり且つ《ＥＲＡＳＥ》は５
ボルトで非活動状態である間のレベル変換器６０の動作
を考えてみる。表１によれば、Ｈｏｕｔ６８は１２ボル
トになるべきである。ＬｏｗＶｃｃ９０は０ボルトであ
るので、論理値０がＮＯＲゲート８４に入力される。従
って、ＮＯＲゲート８４の出力は論理ハイである《ＥＲ
ＡＳＥ》の状態によって決まることになる。そこで、Ｎ
ＯＲゲート８４は論理ローの０ボルトをトランジスタＮ
２のゲートへ出力する。Ｎ２のソースが接地点に結合し
ているならば、Ｎ２は導通しない。５．０ボルトのと
き、《ＥＲＡＳＥ》９２はＮ１をオンして、《Ｈｏｕ
ｔ》７０を０ボルトにさせると共に、トランジスタ６４
Ｐ２のゲートに０ボルトを与える。このトランジスタ６
４のドレインとソースとの電圧差に応答して、トランジ
スタ６４はＨｏｕｔ６８を１２ボルトに駆動する。従っ
て、レベル変換器６０の動作は従来の回路１０及び表１
の双方と矛盾しない。
【００２０】ＬｏｗＶｃｃが０ボルトであり且つ《ＥＲ
ＡＳＥ》が０ボルトであるときのレベル変換器６０の動
作も従来の回路及び表１と一致している。言いかえれ
ば、Ｈｏｕｔ６８は０ボルトに等しくなる。先の場合と
同様に、ＬｏｗＶｃｃは０ボルトであるので、ＮＯＲゲ
ート８４に対する入力は論理値０である。《ＥＲＡＳ
Ｅ》は論理ローであるので、ＮＯＲゲート８４の出力は
論理ハイである。トランジスタ８２のゲートに与えられ
る高電圧はトランジスタ８２をオンさせ、Ｈｏｕｔ６８
を約０ボルトにさせる。トランジスタ６２とトランジス
タ６４とは相互結合しているため、トランジスタ６４の
ゲートに０ボルトが印加される。トランジスタ６２は導
通し始め、《Ｈｏｕｔ》７０を１２ボルトにさせる。
【００２１】従来の回路１０とレベル変換器６０との相
違点は、論理電源Ｖｃｃが完全には有効でない場合、た
とえば、パワーアップ時やパワーダウン時の遷移中に明
らかになる。この状況では、レベル変換器６０はＨｏｕ
ｔ６８を１２ボルトにさせる。ＬｏｗＶｃｃが高電圧、
すなわち、４ボルトから１０ボルトの間のいずれかの電
圧であると仮定する。電力遷移中、デジタル制御入力
《ＥＲＡＳＥ》９２は非活動状態になるべきであるが、
この《ＥＲＡＳＥ》９２を発生する論理はＶｃｃから電
力を受け取っているので、これに依存することはできな
い。そこで、《ＥＲＡＳＥ》９２は０ボルトであると仮
定する。《ＥＲＡＳＥ》はローであるので、ＮＯＲゲー
ト８４の出力とＨｏｕｔ６８の値はＬｏｗＶｃｃ９０に
よって決まる。ＬｏｗＶｃｃが４〜１０ボルトであると
すれば、ＮＯＲゲート８４は《ＥＲＡＳＥ》の状態とは
無関係に論理ローを出力する。トランジスタ８２は導通
せず、従って、Ｈｏｕｔ６８の値はトランジスタ６４が
導通するか否かによって決まる。ＬｏｗＶｃｃ９０はト
ランジスタ８６をオンさせて、《Ｈｏｕｔ》７０を０ボ
ルトにする。トランジスタ６４のゲートが０ボルトにな
れば、Ｈｏｕｔ６８は所望の通りに１２ボルトとなる。
【００２２】図５には、高電圧レベル変換器６０′の別
の実施例の概略図を示す。論理の上では、この代替実施
例は図４の実施例と全く同じように機能する。２つの実
施例の違いは、長期間にわたりＬｏｗＶｃｃからの高電
圧レベルに耐えられるか否かというところにある。図４
の実施例の場合、ＮＯＲゲート８４の入力端子の高電圧
レベルによって、ＮＯＲゲート８４を製造するために相
補形金属酸化物半導体（ＣＭＯＳ）工程で使用した酸化
物が損傷されてしまうので、そのような高電圧レベルに
耐えられない。代替実施例は、ＮＯＲゲートの代わりに
インバータと、トランジスタとを設けることにより、長
期間にわたりＬｏｗＶｃｃからの高電圧に耐えると共
に、図４の実施例と同一の論理機能を実行することがで
きる。
【００２３】図５のアーキテクチャは図４のアーキテク
チャに類似している。高電圧レベル変換器６０′は、２
つの相互結合されたＰ型トランジスタ１００及び１０２
を含む。各トランジスタ１００，１０２のソースはプロ
グラミング用電源Ｖｐｐ１０４に結合している。出力Ｈ
ｏｕｔ１０６と、その補数《Ｈｏｕｔ》１０８とはトラ
ンジスタ１０２及び１０１のドレインからそれぞれ取り
出される。トランジスタ１００のドレインはＮ型トラン
ジスタ１１０のドレインにも接続している。トランジス
タ１０２のドレインは別のＮ型トランジスタ１２２を介
してＮ型トランジスタ１２０のドレインに結合してい
る。トランジスタ１２２のドレインとソースはトランジ
スタ１０２のドレインと、トランジスタ１２０のドレイ
ンとの間に接続している。ＬｏｗＶｃｃの反転バージョ
ンである《ＬｏｗＶｃｃ》１２１はトランジスタ１２２
のゲートに印加される。トランジスタ１１０及び１２０
のソースは接地点に接続している。トランジスタ１１０
及び１２０のゲートはインバータ１２４を介して互いに
結合している。第３のＮ型トランジスタ１２６は接地点
と、トランジスタ１００のドレインとの間に接続してい
る。ＬｏｗＶｃｃ１２８はトランジスタ１２６のゲート
に印加される。《ＥＲＡＳＥ》１３０はトランジスタ１
１０のゲートと、インバータ１２４とに入力される。高
電圧レベル変換器６０′の論理動作はレベル変換器６０
の場合と同じであるが、Ｖｃｃが無効である間にレベル
変換器６０′がトランジスタ１２０のＨｏｕｔ１０６駆
動を阻止する方式は異なっている。《ＬｏｗＶｃｃ》１
２１が０ボルトであるとき、すなわち、Ｖｃｃが無効で
あるときのレベル変換器６０′の動作を考える。この条
件はトランジスタ１２２をオフして、トランジスタ１２
０がＨｏｕｔ１０６を駆動するのを阻止する。Ｖｃｃが
無効である間、トランジスタ１２２はオフ状態であるの
で、トランジスタ１０２はＨｏｕｔの電圧レベルを確定
する。従って、Ｖｃｃが無効である間、Ｈｏｕｔ１０６
は１２ボルトとなるように保証される。
【００２４】以上、第１の電源が無効である間に高電圧
出力を供給するための高電圧レベル変換器を説明した。
ここまでの明細書の中で、本発明をその特定の実施例を
参照しながら説明したが、特許請求の範囲に記載したよ
うな本発明のより範囲の広い趣旨から逸脱せずに本発明
について様々な変形や変更を実施しうることは明白であ
ろう。従って、明細書及び図面は限定的な意味ではな
く、実例を示すものとして考慮されるべきである。
【図面の簡単な説明】
【図１】不揮発性半導体メモリアレイのブロック線図。
【図２】従来の高電圧レベル変換器の概略図。
【図３Ａ】ソース保護方式のブロック線図。
【図３Ｂ】ワード線保護方式のブロック線図。
【図４】高電圧レベル変換器の一実施例の概略図。
【図５】高電圧レベル変換器の別の実施例の概略図。
【符号の説明】
６０，６０′ 高電圧レベル変換器 ６２，１００ Ｐ型トランジスタＰ１ ６４，１０２ Ｐ型トランジスタＰ２ ６６，１０４ プログラミング用電源Ｖｐｐ ８０，１１０ Ｎ型トランジスタＮ１ ８２，１２０ Ｎ型トランジスタＮ２ ８４ ＮＯＲゲート ８６，１２６ Ｎ型トランジスタＮ３ ９０，１２８ ＬｏｗＶｃｃ １２２ Ｎ型トランジスタＮ４ １２４ インバータ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性半導体メモリにあって、第１の
    電源が第１の電圧レベル以上になるまで前記第１の電源
    から発生される第１の制御信号をロックアウトする回路
    において、 ａ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが第２の電源に結合し、前記ドレインが第１のノード
    に結合し、前記ゲートが、前記第１の制御信号を表わす
    出力信号を供給する第２のノードに結合している第１の
    Ｐ型トランジスタＰ１と； ｂ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第１のノードに結合し、前記ソースが第３の
    ノードに結合し、前記ゲートが前記第１の制御信号と、
    第４のノードとに結合している第１のＮ型トランジスタ
    Ｎ１と； ｃ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが前記第２の電源に結合し、前記ゲートが前記第１の
    ノードに結合し、前記ドレインが前記第２のノードに結
    合している第２のＰ型トランジスタＰ２と； ｄ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第２のノードに結合し、前記ソースが前記第
    ３のノードに結合し、前記ゲートが第６のノードに結合
    している第２のＮ型トランジスタＮ２と； ｅ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第１のノードに結合し、前記ソースが前記第
    ３のノードに結合し、前記ゲートが第５のノードに結合
    している第３のＮ型トランジスタＮ３と； ｆ．第１の入力として前記第１の制御信号を受信し、第
    ２の入力端子が前記第５のノードと、前記第１の電源の
    電圧レベルを示す第２の電圧レベルを有する第２の制御
    信号とに結合し、前記第６のノードに結合する第３の制
    御信号を発生し、前記第１の電源が前記第１の電圧レベ
    ル以上になるまで、前記第２のＮ型トランジスタＮ２が
    前記第２のノードを駆動するのを阻止する手段とを具備
    する回路。
  2. 【請求項２】 ドレインと、ゲートと、ソースとを有
    し、定常状態電圧レベルを有し且つ第１の電圧レベルを
    出力する第１の電源から発生される第１の制御信号に応
    答して消去される不揮発性半導体のセルにおけるパワー
    アップ遷移中又はパワーダウン遷移中の消去を阻止する
    回路において、 ａ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが第２の電源に結合し、前記ドレインが第１のノード
    に結合し、前記ゲートが、前記セルのソースに結合して
    前記第１の制御信号を表わす出力信号を供給する第２の
    ノードに結合している第１のＰ型トランジスタＰ１と； ｂ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第１のノードに結合し、前記ソースが第３の
    ノードに結合し、前記ゲートが前記第１の制御信号と、
    第４のノードとに結合している第１のＮ型トランジスタ
    Ｎ１と； ｃ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが前記第２の電源に結合し、前記ゲートが前記第１の
    ノードに結合し、前記ドレインが前記第２のノードに結
    合している第２のＰ型トランジスタＰ２と； ｄ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第２のノードに結合し、前記ソースが前記第
    ３のノードに結合し、前記ゲートが第６のノードに結合
    している第２のＮ型トランジスタＮ２と； ｅ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第１のノードに結合し、前記ソースが前記第
    ３のノードに結合し、前記ゲートは第５のノードに結合
    し、前記セルの前記ゲートが前記第２のノードに結合し
    ている第３のＮ型トランジスタＮ３と； ｆ．第１の入力として前記第１の制御信号を受信し、第
    ２の入力端子が前記第５のノードと、前記第１の電源の
    電圧レベルを示す第２の電圧レベルを有する第２の制御
    信号とに結合し、前記第６のノードに結合する第３の制
    御信号を発生し、前記第１の電源が前記第１の電圧レベ
    ルより低い間に前記第２のＮ型トランジスタＮ２が前記
    第２のノードを駆動するのを阻止する手段とを具備する
    回路。
  3. 【請求項３】 不揮発性半導体メモリにあって、第１の
    電源が第１の電圧レベル以上になるまで前記第１の電源
    から発生される第１の制御信号をロックアウトする回路
    において、 ａ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが第２の電源に結合し、前記ドレインが第１のノード
    に結合し、前記ゲートが、前記第１の制御信号を表わす
    出力信号を供給する第２のノードに結合している第１の
    Ｐ型トランジスタＰ１と； ｂ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第１のノードに結合し、前記ソースが第３の
    ノードに結合し、前記ゲートが前記第１の制御信号と、
    第４のノードとに結合している第１のＮ型トランジスタ
    Ｎ１と； ｃ．第１の入力端子が前記第４のノードに結合し、第２
    の入力端子が第５のノードと、前記第１の電源の電圧レ
    ベルを示す第２の電圧レベルを有する第２の制御信号と
    に結合しており、出力端子が第６のノードに結合してい
    るＮＯＲゲートと； ｄ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが前記第２の電源に結合し、前記ゲートが前記第１の
    ノードに結合し、前記ドレインが前記第２のノードに結
    合している第２のＰ型トランジスタＰ２と； ｅ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第２のノードに結合し、前記ソースが前記第
    ３のノードに結合し、前記ゲートが第６のノードに結合
    している第２のＮ型トランジスタＮ２と； ｆ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第１のノードに結合し、前記ソースが前記第
    ３のノードに結合し、前記ゲートが前記第５のノードに
    結合している第３のＮ型トランジスタＮ３とを具備する
    回路。
  4. 【請求項４】 不揮発性半導体メモリにあって、第１の
    電源が第１の電圧レベル以上になるまで前記第１の電源
    から発生される第１の制御信号をロックアウトする回路
    において、 ａ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが第２の電源に結合し、前記ドレインが第１のノード
    に結合し、前記ゲートが、前記第１の制御信号を表わす
    出力信号を供給する第２のノードに結合している第１の
    Ｐ型トランジスタＰ１と； ｂ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第１のノードに結合し、前記ソースが第３の
    ノードに結合し、前記ゲートが前記第１の制御信号と、
    第４のノードとに結合している第１のＮ型トランジスタ
    Ｎ１と； ｃ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが前記電源に結合し、前記ゲートが前記第１のノード
    に結合し、前記ドレインが前記第２のノードに結合して
    いる第２のＰ型トランジスタＰ２と； ｄ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第２のノードに結合し、前記ソースが前記第
    ３のノードに結合し、前記ゲートが前記第６のノードに
    結合している第２のＮ型トランジスタＮ２と； ｅ．ゲートと、ドレインと、ソースとを有し、前記ドレ
    インが前記第１のノードに結合し、前記ソースが前記第
    ３のノードに結合し、前記ゲートが第５のノードに結合
    している第３のＮ型トランジスタＮ３と； ｆ．入力端子が前記第５のノードと、前記第１の電源の
    電圧レベルを示す第２の電圧レベルを有する第２の制御
    信号とに結合し、出力端子を有する反転手段と； ｇ．ゲートと、ドレインと、ソースとを有し、前記ソー
    スが前記第２のＮ型トランジスタＮ２の前記ドレインに
    接続し、前記ドレインが前記第２のＰ型トランジスタＰ
    ２の前記ドレインに接続し、前記ゲートが前記反転手段
    の前記出力端子に結合している第４のＮ型トランジスタ
    Ｎ４と； ｈ．入力端子が前記第４のノードに結合し、出力端子が
    前記第６のノードに結合している第１のインバータとを
    具備する回路。
JP14111192A 1991-05-07 1992-05-07 高電圧レベル変換回路 Pending JPH06236694A (ja)

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