JPH09219096A - フラッシュメモリ装置 - Google Patents
フラッシュメモリ装置Info
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- JPH09219096A JPH09219096A JP1211997A JP1211997A JPH09219096A JP H09219096 A JPH09219096 A JP H09219096A JP 1211997 A JP1211997 A JP 1211997A JP 1211997 A JP1211997 A JP 1211997A JP H09219096 A JPH09219096 A JP H09219096A
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- Japan
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- input
- block
- signals
- control signals
- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明は、可能ないくつかの場合の電流駆動
比率を事前にメモルセル内部に貯蔵し、必要に応じて最
も適した上記電流駆動比率を外部命令により選択して使
用することにより、正確かつ速い電流駆動比率を得るこ
とができるフラッシュメモリ装置を提供することに目的
がある。 【解決手段】 本発明によるフラッシュメモリ装置は、
レイシオコンテントブロック、メインセルブロック、基
準セルブロック及びセンスアンプブロックにより構成さ
れる。
比率を事前にメモルセル内部に貯蔵し、必要に応じて最
も適した上記電流駆動比率を外部命令により選択して使
用することにより、正確かつ速い電流駆動比率を得るこ
とができるフラッシュメモリ装置を提供することに目的
がある。 【解決手段】 本発明によるフラッシュメモリ装置は、
レイシオコンテントブロック、メインセルブロック、基
準セルブロック及びセンスアンプブロックにより構成さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ装
置に関し、特に外部命令によりセンスアンプの電流駆動
比率を調整することができるフラッシュメモリ装置に関
するものである。
置に関し、特に外部命令によりセンスアンプの電流駆動
比率を調整することができるフラッシュメモリ装置に関
するものである。
【０００２】
【従来の技術】一般的にフラシュＥＥＰＲＯＭセル（Fl
ash ＥＥＰＲＯＭ Cell）のデータをセンシング（sens
ing ）することにおいて、センシングマージン（sensin
g margin）はレファレンスセル（reference cell）に流
れる電流駆動比率により決定される。
ash ＥＥＰＲＯＭ Cell）のデータをセンシング（sens
ing ）することにおいて、センシングマージン（sensin
g margin）はレファレンスセル（reference cell）に流
れる電流駆動比率により決定される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
センスアンプ回路においては、センスアンプ回路の電流
駆動比率を誤って設計した場合、これを調整するためセ
ンスアンプ回路を再設計するか或いはマスクプログラム
（ＭＡＳＫ program ）作業を再設計しなければならな
いため、経済的又は時間的な損害を被る短所がある。
センスアンプ回路においては、センスアンプ回路の電流
駆動比率を誤って設計した場合、これを調整するためセ
ンスアンプ回路を再設計するか或いはマスクプログラム
（ＭＡＳＫ program ）作業を再設計しなければならな
いため、経済的又は時間的な損害を被る短所がある。
【０００４】したがって、本発明は多数の電流駆動比率
を事前にメモリセル内部に貯蔵し、必要に応じて最も適
切な電流駆動比率を外部命令により選択して使用するこ
とにより、前記の短所を解消することができるフラシュ
メモリ装置を提供することにその目的がある。
を事前にメモリセル内部に貯蔵し、必要に応じて最も適
切な電流駆動比率を外部命令により選択して使用するこ
とにより、前記の短所を解消することができるフラシュ
メモリ装置を提供することにその目的がある。
【０００５】
【課題を解決するための手段】上述した目的を達成する
ための本発明によるフラッシュメモリ装置は、外部から
入力される多数の制御信号及びセレクトゲート入力信号
により互いに相違する電流駆動比率を有する第１乃至第
４制御信号を出力するようにするレイシオコンテントブ
ロックと、前記第１及び第２制御信号を入力とし、前記
第１及び第２制御信号により第５制御信号を出力するよ
うにするメモリセルブロックと、前記第３及び第４制御
信号を入力とし、前記第３及び第４制御信号により第６
制御信号を出力するようにする基準セルブロックと、前
記第５制御信号及び第６制御信号を入力としてデータを
出力するようにするセンスアンプブロックとにより構成
されることを特徴とする。
ための本発明によるフラッシュメモリ装置は、外部から
入力される多数の制御信号及びセレクトゲート入力信号
により互いに相違する電流駆動比率を有する第１乃至第
４制御信号を出力するようにするレイシオコンテントブ
ロックと、前記第１及び第２制御信号を入力とし、前記
第１及び第２制御信号により第５制御信号を出力するよ
うにするメモリセルブロックと、前記第３及び第４制御
信号を入力とし、前記第３及び第４制御信号により第６
制御信号を出力するようにする基準セルブロックと、前
記第５制御信号及び第６制御信号を入力としてデータを
出力するようにするセンスアンプブロックとにより構成
されることを特徴とする。
【０００６】
【発明の実施の形態】以下に、添付した図面を参照して
本発明の実施例を詳細に説明する。図１は本発明による
フラッシュメモリ装置のブロック図である。レイシオコ
ンテントブロック（Ratio Content Block ）１は多数の
制御信号（ＡＯＨＶＢ，ＡＯＨＶ，Ａ１ＨＶＢ，Ａ１Ｈ
Ｖ）及びセレクトゲート電極入力信号（ＶＳＧ）を入力
として互いに相違する電流駆動比率を有する第１乃至第
４制御信号（Ａ乃至Ｄ）を出力する。
本発明の実施例を詳細に説明する。図１は本発明による
フラッシュメモリ装置のブロック図である。レイシオコ
ンテントブロック（Ratio Content Block ）１は多数の
制御信号（ＡＯＨＶＢ，ＡＯＨＶ，Ａ１ＨＶＢ，Ａ１Ｈ
Ｖ）及びセレクトゲート電極入力信号（ＶＳＧ）を入力
として互いに相違する電流駆動比率を有する第１乃至第
４制御信号（Ａ乃至Ｄ）を出力する。
【０００７】第１乃至第４制御信号（Ａ乃至Ｄ）のうち
第１及び第２制御信号（Ａ及びＢ）はメインセルブロッ
ク２に入力され、第３及び第４制御信号（Ｃ及びＤ）は
基準セルブロック３に入力される。前記メモリセルブロ
ック２は前記入力される第１及び第２制御信号（Ａ及び
Ｂ）により第５制御信号（ＡＲＹ）を出力する。
第１及び第２制御信号（Ａ及びＢ）はメインセルブロッ
ク２に入力され、第３及び第４制御信号（Ｃ及びＤ）は
基準セルブロック３に入力される。前記メモリセルブロ
ック２は前記入力される第１及び第２制御信号（Ａ及び
Ｂ）により第５制御信号（ＡＲＹ）を出力する。
【０００８】さらに、前記基準セルブロック３は前記入
力される第３及び第４制御信号（Ｃ及びＤ）により第６
制御信号（ＲＥＦ）を出力させる。前記第５制御信号
（ＡＲＹ）及び前記第６制御信号（ＲＥＦ）はセンスア
ンプブロック４に入力される。前記センスアンプブロッ
ク４においては前記入力される第５及び第６制御信号
（ＡＲＹ及びＲＥＦ）を比較して出力端子ＳＡout にデ
ータを出力させる。
力される第３及び第４制御信号（Ｃ及びＤ）により第６
制御信号（ＲＥＦ）を出力させる。前記第５制御信号
（ＡＲＹ）及び前記第６制御信号（ＲＥＦ）はセンスア
ンプブロック４に入力される。前記センスアンプブロッ
ク４においては前記入力される第５及び第６制御信号
（ＡＲＹ及びＲＥＦ）を比較して出力端子ＳＡout にデ
ータを出力させる。
【０００９】図２は図１のレイシオコンテントブロック
の詳細回路図であり、その動作を次のように説明する。
外部から入力される多数の制御信号（ＡＯＨＶＢ，ＡＯ
ＨＶ，Ａ１ＨＶＢ，Ａ１ＨＶ）は第１乃至第４ナンドゲ
ートＮＤ１〜ＮＤ４に各々入力される。
の詳細回路図であり、その動作を次のように説明する。
外部から入力される多数の制御信号（ＡＯＨＶＢ，ＡＯ
ＨＶ，Ａ１ＨＶＢ，Ａ１ＨＶ）は第１乃至第４ナンドゲ
ートＮＤ１〜ＮＤ４に各々入力される。
【００１０】前記入力された多数の制御信号（ＡＯＨＶ
Ｂ，ＡＯＨＶ，Ａ１ＨＶＢ，Ａ１ＨＶ）により前記第１
乃至第４ナンドゲートＮＤ１〜ＮＤ４の出力である第１
乃至第４イネーブル信号（ＥＮ１〜ＥＮ４）は第１乃至
第４インバータＩ１〜Ｉ４に対応して選択的に出力され
る。
Ｂ，ＡＯＨＶ，Ａ１ＨＶＢ，Ａ１ＨＶ）により前記第１
乃至第４ナンドゲートＮＤ１〜ＮＤ４の出力である第１
乃至第４イネーブル信号（ＥＮ１〜ＥＮ４）は第１乃至
第４インバータＩ１〜Ｉ４に対応して選択的に出力され
る。
【００１１】前記選択的に出力される第１乃至第４イネ
ーブル信号（ＥＮ１〜ＥＮ４）は第１乃至第４メモリセ
ルブロックＩ１〜Ｉ４に入力される。さらに、前記第１
乃至第４イネーブル信号（ＥＮ１〜ＥＮ４）は４入力ノ
アゲートＮＲ１に入力される。
ーブル信号（ＥＮ１〜ＥＮ４）は第１乃至第４メモリセ
ルブロックＩ１〜Ｉ４に入力される。さらに、前記第１
乃至第４イネーブル信号（ＥＮ１〜ＥＮ４）は４入力ノ
アゲートＮＲ１に入力される。
【００１２】前記４入力ノアゲートＮＲ１の出力は第５
インバータＩ５を介してポジティブチャージポンプ回路
５に入力される。このとき、前記ポジティブチャージポ
ンプ回路５は前記４入力ノアゲートＮＲ１の出力により
プログラムゲート電圧（ＶＰＧ）を出力する。前記プロ
グラムゲート電圧ＶＰＧは前記第１乃至第４メモリセル
ブロック11〜14に入力される。したがって、前記第１乃
至第４イネーブル信号（ＥＮ１乃至ＥＮ４）により選択
される、ある１個のメモリセルブロックがプログラムさ
れる。
インバータＩ５を介してポジティブチャージポンプ回路
５に入力される。このとき、前記ポジティブチャージポ
ンプ回路５は前記４入力ノアゲートＮＲ１の出力により
プログラムゲート電圧（ＶＰＧ）を出力する。前記プロ
グラムゲート電圧ＶＰＧは前記第１乃至第４メモリセル
ブロック11〜14に入力される。したがって、前記第１乃
至第４イネーブル信号（ＥＮ１乃至ＥＮ４）により選択
される、ある１個のメモリセルブロックがプログラムさ
れる。
【００１３】結局外部から入力される多数の制御信号
（ＡＯＨＶＢ，ＡＯＨＶ，Ａ１ＨＶＢ，Ａ１ＨＶ）によ
り前記第１乃至第４メモリセルブロック11〜14は互いに
相違する電流駆動比率を有する第１乃至第４制御信号
（Ａ乃至Ｄ）を出力させる。
（ＡＯＨＶＢ，ＡＯＨＶ，Ａ１ＨＶＢ，Ａ１ＨＶ）によ
り前記第１乃至第４メモリセルブロック11〜14は互いに
相違する電流駆動比率を有する第１乃至第４制御信号
（Ａ乃至Ｄ）を出力させる。
【００１４】図３は図２のメモリセルブロックの詳細回
路図であり、図４（ａ）及び図４（ｂ）を介して動作を
次のように説明する。プログラム時にはプログラム用イ
ネーブル信号（ＥＮ）がハイ（high）状態であるためメ
モリセル６のドレーン電極Ｄには、ハイ状態の電圧（５
Ｖ）が供給される。メモリセル６のプログラムゲート電
極ＰＧにはプログラム時のゲート電圧ＶＰＧが供給され
る。ソース電極Ｓにはソースセンス（source sence）ブ
ロック７から接地電圧（０Ｖ）が供給される。
路図であり、図４（ａ）及び図４（ｂ）を介して動作を
次のように説明する。プログラム時にはプログラム用イ
ネーブル信号（ＥＮ）がハイ（high）状態であるためメ
モリセル６のドレーン電極Ｄには、ハイ状態の電圧（５
Ｖ）が供給される。メモリセル６のプログラムゲート電
極ＰＧにはプログラム時のゲート電圧ＶＰＧが供給され
る。ソース電極Ｓにはソースセンス（source sence）ブ
ロック７から接地電圧（０Ｖ）が供給される。
【００１５】さらに、前記プログラム時のイネーブル信
号（ＥＮ）及びインバータＩ６を介したプログラム用イ
ネーブル信号（ＥＮ）は電源端子ＶCC及びセレクトゲー
ト電圧源ＶＳＧ間に直列に接続される第１及び第２ＰＭ
ＯＳトランジスタＰ１，Ｐ２に各々入力される。このと
き前記第１ＰＭＯＳトランジスタＰ１はターンオン（tu
rn on ）され、前記第２ＰＭＯＳトランジスタＰ２はタ
ーンオフ（turn off）される。
号（ＥＮ）及びインバータＩ６を介したプログラム用イ
ネーブル信号（ＥＮ）は電源端子ＶCC及びセレクトゲー
ト電圧源ＶＳＧ間に直列に接続される第１及び第２ＰＭ
ＯＳトランジスタＰ１，Ｐ２に各々入力される。このと
き前記第１ＰＭＯＳトランジスタＰ１はターンオン（tu
rn on ）され、前記第２ＰＭＯＳトランジスタＰ２はタ
ーンオフ（turn off）される。
【００１６】このように、前記メモリセル６のセレクト
ゲート電極ＳＧにはプログラム用セレクトゲート電圧Ｖ
ＳＧが供給される。すなわち、図４（ａ）に図示された
如くセレクトゲート電極ＳＧには（２Ｖ）、プログラム
ゲート電極ＰＧには（＋１２Ｖ）、ドレーン電極Ｄには
（５Ｖ）、ソース電極には（０Ｖ）が各々供給され上記
メモリセル６はプログラムされることになる。
ゲート電極ＳＧにはプログラム用セレクトゲート電圧Ｖ
ＳＧが供給される。すなわち、図４（ａ）に図示された
如くセレクトゲート電極ＳＧには（２Ｖ）、プログラム
ゲート電極ＰＧには（＋１２Ｖ）、ドレーン電極Ｄには
（５Ｖ）、ソース電極には（０Ｖ）が各々供給され上記
メモリセル６はプログラムされることになる。
【００１７】一方、読み出し（read）動作時には前記プ
ログラム時のイネーブル信号（ＥＮ）がロー（low ）状
態になる。このとき、前記第１ＰＭＯＳトランジスタＰ
１はターンオフされ、前記第２ＰＭＯＳトランジスタＰ
２はターンオンされる。また、前記メモリセル６のセレ
クトゲート電極ＳＧには読み出しのときセレクトゲート
電圧Ｖccが供給される。
ログラム時のイネーブル信号（ＥＮ）がロー（low ）状
態になる。このとき、前記第１ＰＭＯＳトランジスタＰ
１はターンオフされ、前記第２ＰＭＯＳトランジスタＰ
２はターンオンされる。また、前記メモリセル６のセレ
クトゲート電極ＳＧには読み出しのときセレクトゲート
電圧Ｖccが供給される。
【００１８】さらに、前記メモリセル６のデータがソー
スセンスブロック７を介して出力端子ＯＵＴに出力され
る。即ち、図４（ｂ）に図示された如くセレクトゲート
電極ＳＧには（５Ｖ）、プログラムゲート電極ＰＧには
（５Ｖ）、ドレーン電極Ｄには（０Ｖ）、ソース電極に
は（５Ｖ）が各々供給され前記メモリセル６に対する読
み出し動作が行われる。
スセンスブロック７を介して出力端子ＯＵＴに出力され
る。即ち、図４（ｂ）に図示された如くセレクトゲート
電極ＳＧには（５Ｖ）、プログラムゲート電極ＰＧには
（５Ｖ）、ドレーン電極Ｄには（０Ｖ）、ソース電極に
は（５Ｖ）が各々供給され前記メモリセル６に対する読
み出し動作が行われる。
【００１９】
【発明の効果】上述した如く本発明によれば可能ないく
つかの場合の電流駆動比率を事前にメモリセル内部に貯
蔵し、必要に応じて最も適した電流駆動比率を外部命令
により選択して使用することにより、正確かつ速い電流
駆動比率を得ることができる卓越した効果がある。
つかの場合の電流駆動比率を事前にメモリセル内部に貯
蔵し、必要に応じて最も適した電流駆動比率を外部命令
により選択して使用することにより、正確かつ速い電流
駆動比率を得ることができる卓越した効果がある。
【図１】本発明によりフラッシュメモリ装置のブロック
図である。
図である。
【図２】図１のレイシオコンテントブロックの詳細回路
図である。
図である。
【図３】図２の各メモリセルブロックの詳細回路図であ
る。
る。
【図４】（ａ）及び（ｂ）はプログラム又は読み出し動
作時の電圧条件を示すメモリセルの構成図である。
作時の電圧条件を示すメモリセルの構成図である。
１…レイシオコンテントブロック ２…メインセルブロック ３…レファレンスセルブロック ４…センスアンプブロック ５…ポジティブチャージポンプ回路 11〜14…第１乃至第４メモリセルブロック
Claims (5)
- 【請求項１】 外部から入力される多数の制御信号及び
セレクトゲート入力信号により各々相違する電流駆動比
率を有する第１乃至第４制御信号を出力するようにする
レイシオコンテントブロックと、 前記第１及び第２制御信号を入力とし、前記第１及び第
２制御信号により第５制御信号を出力するようにするメ
インセルブロックと、 前記第３及び第４制御信号を入力とし、前記第３及び第
４制御信号により第６制御信号を出力するようにする基
準セルブロックと、 前記第５制御信号及び第６制御信号を入力としデータを
出力するようにするセンスアンプブロックとにより構成
されることを特徴とするフラッシュメモリ装置。 - 【請求項２】 請求項１において、 前記レイシオコンテントブロックは外部から入力される
多数の制御信号を入力として第１乃至第４イネーブル信
号を選択的に出力するようにする第１乃至第４ナンドゲ
ートと、 前記第１乃至第４イネーブル信号を入力とするノアゲー
トと、 前記ノアゲートの出力を入力としてプログラムゲート電
圧を出力するようにするポジティブチャージポンプ回路
と、 前記ポジティブチャージポンプ回路の出力を入力とし、
前記選択的に出力される第１乃至第４イネーブル信号に
よりメモリセルがプログラムされる第１乃至第４メモリ
セルブロックとにより構成されることを特徴とするフラ
ッシュメモリ装置。 - 【請求項３】 請求項２において、 前記ノアゲートは４入力ノアゲートで有ることを特徴と
するフラッシュメモリ装置。 - 【請求項４】 請求項２において、 前記メモリセルブロックはプログラムゲート電極、ドレ
ーン電極、セレクトゲート電極、ソース電極及びドレー
ン電極を有するメモリセルと、 前記セレクトゲート電極及びセレクトゲート電圧源間に
接続され、インバータを介してプログラム時にイネーブ
ル信号を入力とする第１ＰＭＯＳトランジスタと、 前記セレクトゲート電極及び電源端子間に接続され、プ
ログラム時にイネーブル信号を入力とする第２ＰＭＯＳ
トランジスタと、 前記メモリセルのソース電極に接続されるソースセンス
ブロックとにより構成されることを特徴とするフラッシ
ュメモリ装置。 - 【請求項５】 請求項４において、 前記メモルセルのセレクトゲート電極は前記プログラム
時のイネーブル信号を入力とする第１及び第２ＰＭＯＳ
トランジスタの動作により供給される電圧が制御される
ことを特徴とするフラッシュメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-1664 | 1996-01-26 | ||
| KR1019960001664A KR100187665B1 (ko) | 1996-01-26 | 1996-01-26 | 플래쉬 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219096A true JPH09219096A (ja) | 1997-08-19 |
Family
ID=19450111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211997A Pending JPH09219096A (ja) | 1996-01-26 | 1997-01-27 | フラッシュメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5726935A (ja) |
| JP (1) | JPH09219096A (ja) |
| KR (1) | KR100187665B1 (ja) |
| TW (1) | TW388127B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2277717C (en) | 1999-07-12 | 2006-12-05 | Mosaid Technologies Incorporated | Circuit and method for multiple match detection in content addressable memories |
| KR100571276B1 (ko) * | 2005-03-25 | 2006-04-13 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 셀로 이루어진 풀-업 드라이버를 구비한센스 앰프 |
| KR100769782B1 (ko) | 2006-04-20 | 2007-10-24 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 |
| US8255623B2 (en) * | 2007-09-24 | 2012-08-28 | Nvidia Corporation | Ordered storage structure providing enhanced access to stored items |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198997A (en) * | 1989-08-11 | 1993-03-30 | Sony Corporation | Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier |
| US5168466A (en) * | 1991-03-04 | 1992-12-01 | Motorola, Inc. | Bias current generator circuit for a sense amplifier |
| GB9423034D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A reference circuit |
| US5543738A (en) * | 1994-12-27 | 1996-08-06 | United Microelectronics Corp. | Multi-stage sense amplifier for read-only memory having current comparators |
| US5572465A (en) * | 1995-05-25 | 1996-11-05 | Intel Corporation | Power supply configured sensing scheme for flash EEPROM |
| US5646887A (en) * | 1995-11-20 | 1997-07-08 | Texas Instruments Incorporated | Sense amplifier with pre-charge circuit and low-voltage operation mode |
-
1996
- 1996-01-26 KR KR1019960001664A patent/KR100187665B1/ko not_active IP Right Cessation
-
1997
- 1997-01-24 TW TW086100784A patent/TW388127B/zh not_active IP Right Cessation
- 1997-01-27 JP JP1211997A patent/JPH09219096A/ja active Pending
- 1997-01-27 US US08/789,087 patent/US5726935A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW388127B (en) | 2000-04-21 |
| KR970060238A (ko) | 1997-08-12 |
| KR100187665B1 (ko) | 1999-06-01 |
| US5726935A (en) | 1998-03-10 |
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