JPH05114300A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05114300A JPH05114300A JP9727892A JP9727892A JPH05114300A JP H05114300 A JPH05114300 A JP H05114300A JP 9727892 A JP9727892 A JP 9727892A JP 9727892 A JP9727892 A JP 9727892A JP H05114300 A JPH05114300 A JP H05114300A
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Abstract
(57)【要約】
【構成】 情報記憶メモリと、冗長メモリと、この情報
記憶メモリの不良ビットを冗長メモリに切り換える不良
ビット切り換え制御回路とを備え、この不良ビット切り
換え制御回路は、情報記憶メモリの不良ビットのアドレ
スデータを記憶するＥＥＰＲＯＭ１２と、消去書き込み
回路１５とを有する。 【効果】 ＥＥＰＲＯＭと消去書き込み回路とを備えた
不良ビット切り換え制御回路は、レーザー光を用いない
でテスターのみによる不良ビットの切り換えを可能にす
る。その結果、レーザー発生装置は不要になりレーザー
光とポリシリコン抵抗ヒューズとの位置合わせ作業もな
くなる。また、不良ビットのアドレスデータをレーザ発
生装置に与える必要もなくなり、テスターによって、テ
ストと、不良ビットの切り換えとを一括して行えるの
で、トータルテスト時間の短縮が可能になりコストダウ
ンになる。
記憶メモリの不良ビットを冗長メモリに切り換える不良
ビット切り換え制御回路とを備え、この不良ビット切り
換え制御回路は、情報記憶メモリの不良ビットのアドレ
スデータを記憶するＥＥＰＲＯＭ１２と、消去書き込み
回路１５とを有する。 【効果】 ＥＥＰＲＯＭと消去書き込み回路とを備えた
不良ビット切り換え制御回路は、レーザー光を用いない
でテスターのみによる不良ビットの切り換えを可能にす
る。その結果、レーザー発生装置は不要になりレーザー
光とポリシリコン抵抗ヒューズとの位置合わせ作業もな
くなる。また、不良ビットのアドレスデータをレーザ発
生装置に与える必要もなくなり、テスターによって、テ
ストと、不良ビットの切り換えとを一括して行えるの
で、トータルテスト時間の短縮が可能になりコストダウ
ンになる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の構成に
関し、とくに情報記憶メモリの不良ビットを冗長メモリ
に切り換える不良ビット切り換え制御回路を有する半導
体記憶装置の回路構成に関する。
関し、とくに情報記憶メモリの不良ビットを冗長メモリ
に切り換える不良ビット切り換え制御回路を有する半導
体記憶装置の回路構成に関する。
【０００２】
【従来の技術】一般的な冗長メモリをもつ半導体記憶装
置の回路構成を、図７の回路ブロック図を用いて説明す
る。
置の回路構成を、図７の回路ブロック図を用いて説明す
る。
【０００３】図７のブロック図に示すように、一般的な
冗長ビットを有する半導体記憶装置は、情報記憶メモリ
７１と、冗長メモリ７２と、アドレスデコーダ７３と、
不良ビット切り換え制御回路７４とにより構成する。
冗長ビットを有する半導体記憶装置は、情報記憶メモリ
７１と、冗長メモリ７２と、アドレスデコーダ７３と、
不良ビット切り換え制御回路７４とにより構成する。
【０００４】通常、情報は、アドレスデコーダ７３によ
り選択された情報記憶メモリ７１の任意のアドレスにデ
ータ入出力端子７５を通して、書き込み、読み出しが行
われる。
り選択された情報記憶メモリ７１の任意のアドレスにデ
ータ入出力端子７５を通して、書き込み、読み出しが行
われる。
【０００５】しかし、情報記憶メモリ７１に不良がある
場合、その不良ビットのアドレスデータを、不良ビット
切り換え制御回路７４の中に設けるヒューズ溶断構造の
不揮発性メモリに書き込んでおく。そこで、実際のアド
レスデータが、前述の不良ビット切り換え制御装置７４
内の不揮発性メモリのデータと一致したときに、その一
致信号により、アドレスデコーダ７３をディスエネーブ
ルにして、情報記憶メモリ７１を非選択にし、代わりに
冗長メモリ７２を選択し、情報の書き込み、読み出しを
する。
場合、その不良ビットのアドレスデータを、不良ビット
切り換え制御回路７４の中に設けるヒューズ溶断構造の
不揮発性メモリに書き込んでおく。そこで、実際のアド
レスデータが、前述の不良ビット切り換え制御装置７４
内の不揮発性メモリのデータと一致したときに、その一
致信号により、アドレスデコーダ７３をディスエネーブ
ルにして、情報記憶メモリ７１を非選択にし、代わりに
冗長メモリ７２を選択し、情報の書き込み、読み出しを
する。
【０００６】図６は、図７における不良ビット切り換え
制御回路７４の具体的な構成を示しており、従来例にお
ける不良ビット切り換え制御回路の回路構成を示す回路
図である。
制御回路７４の具体的な構成を示しており、従来例にお
ける不良ビット切り換え制御回路の回路構成を示す回路
図である。
【０００７】従来の不良ビット切り換え制御回路では、
図６に示すように、不良ビットのアドレスデータを記憶
する不揮発性メモリには、レーザー光によって溶断する
ポリシリコン抵抗ヒューズ６２が、一般的に用いられて
いる。このポリシリコン抵抗ヒューズ６２と負荷抵抗６
１とを直列に接続し、この負荷抵抗６１には電源電位Ｖ
ＤＤを、ポリシリコン抵抗ヒューズ６２には接地電位Ｖ
ＳＳを供給する。図６に示す不良ビット切り換え制御回
路において、不良ビットのアドレスデータは次のように
書き込まれる。
図６に示すように、不良ビットのアドレスデータを記憶
する不揮発性メモリには、レーザー光によって溶断する
ポリシリコン抵抗ヒューズ６２が、一般的に用いられて
いる。このポリシリコン抵抗ヒューズ６２と負荷抵抗６
１とを直列に接続し、この負荷抵抗６１には電源電位Ｖ
ＤＤを、ポリシリコン抵抗ヒューズ６２には接地電位Ｖ
ＳＳを供給する。図６に示す不良ビット切り換え制御回
路において、不良ビットのアドレスデータは次のように
書き込まれる。
【０００８】レーザー光にてポリシリコン抵抗ヒューズ
６２を切断すると、負荷抵抗６１とポリシリコン抵抗ヒ
ューズ６２との接続点Ｊには、電源電位ＶＤＤに接続し
た負荷抵抗６１を通して高電位が出力するので、“１”
の情報が書き込まれる。
６２を切断すると、負荷抵抗６１とポリシリコン抵抗ヒ
ューズ６２との接続点Ｊには、電源電位ＶＤＤに接続し
た負荷抵抗６１を通して高電位が出力するので、“１”
の情報が書き込まれる。
【０００９】一方、ポリシリコン抵抗ヒューズ６２を切
断しなければ、接続点Ｊには、負荷抵抗６１に比べ、ポ
リシリコン抵抗ヒューズ６２の抵抗値を充分に小さく構
成しているので、接地電位ＶＳＳに接続したポリシリコ
ン抵抗ヒューズ６２を通して低電位が出力し、“０”の
情報が書き込まれる。
断しなければ、接続点Ｊには、負荷抵抗６１に比べ、ポ
リシリコン抵抗ヒューズ６２の抵抗値を充分に小さく構
成しているので、接地電位ＶＳＳに接続したポリシリコ
ン抵抗ヒューズ６２を通して低電位が出力し、“０”の
情報が書き込まれる。
【００１０】エクスクルーシブオア（以下ＥＸ−ＯＲと
記す）ゲート６３は、前述の接続点Ｊとアドレスデータ
とを入力とし、記憶された不良アドレスデータと、実際
のアドレスデータとの一致を検出し、出力Ｋをハイにす
る。
記す）ゲート６３は、前述の接続点Ｊとアドレスデータ
とを入力とし、記憶された不良アドレスデータと、実際
のアドレスデータとの一致を検出し、出力Ｋをハイにす
る。
【００１１】負荷抵抗６１と、ポリシリコン抵抗ヒュー
ズ６２と、ＥＸ−ＯＲゲート６３とよりなる回路６４
は、アドレスデータ数の数だけ存在し、したがってＥＸ
−ＯＲゲート６３の出力Ｋもアドレスデータと同じ数だ
け存在する。
ズ６２と、ＥＸ−ＯＲゲート６３とよりなる回路６４
は、アドレスデータ数の数だけ存在し、したがってＥＸ
−ＯＲゲート６３の出力Ｋもアドレスデータと同じ数だ
け存在する。
【００１２】アンドゲート６５は、前述のすべてのＥＸ
−ＯＲゲート６３の出力Ｋを入力とし、アンドゲート６
５の全入力がハイのとき、すなわち、記憶された不良ア
ドレスデータと実際のアドレスデータとがすべて一致し
たことを検出しアンドゲート６５の出力Ｌをハイにす
る。
−ＯＲゲート６３の出力Ｋを入力とし、アンドゲート６
５の全入力がハイのとき、すなわち、記憶された不良ア
ドレスデータと実際のアドレスデータとがすべて一致し
たことを検出しアンドゲート６５の出力Ｌをハイにす
る。
【００１３】このアンドゲート６５の出力Ｌが、図７に
示した、不良ビット切り換え制御回路７４の出力であ
り、この不良ビット切り換え制御回路７４の出力信号に
より、冗長メモリ７２を選択し、かつ、アドレスデコー
ダ７３をディスエネーブルにして、情報記憶メモリ７１
を非選択にする。
示した、不良ビット切り換え制御回路７４の出力であ
り、この不良ビット切り換え制御回路７４の出力信号に
より、冗長メモリ７２を選択し、かつ、アドレスデコー
ダ７３をディスエネーブルにして、情報記憶メモリ７１
を非選択にする。
【００１４】
【発明が解決しようとする課題】レーザー光を用いて、
不揮発性メモリであるポリシリコン抵抗ヒューズを切断
して書き込む従来における不良ビット切り換え制御回路
の構成では、レーザー光を発生させるためのレーザー発
生装置が必要である。さらにポリシリコン抵抗ヒューズ
を溶断するためには、レーザー光とポリシリコン抵抗ヒ
ューズとの間の精密な位置合わせを行い、その後レーザ
ー光をポリシリコン抵抗ヒューズに照射する必要があ
る。
不揮発性メモリであるポリシリコン抵抗ヒューズを切断
して書き込む従来における不良ビット切り換え制御回路
の構成では、レーザー光を発生させるためのレーザー発
生装置が必要である。さらにポリシリコン抵抗ヒューズ
を溶断するためには、レーザー光とポリシリコン抵抗ヒ
ューズとの間の精密な位置合わせを行い、その後レーザ
ー光をポリシリコン抵抗ヒューズに照射する必要があ
る。
【００１５】また、不揮発性メモリであるポリシリコン
抵抗ヒューズに書き込むための不良ビットのアドレスデ
ータを、レーザー発生装置にテスター側から与えなけれ
ばならない。したがって、通常、レーザー発生装置とテ
スターとは別々になっているので、不良ビットの切り換
えと確認のテスト作業が煩雑になり、テスト時間が長く
なってしまう問題がある。
抵抗ヒューズに書き込むための不良ビットのアドレスデ
ータを、レーザー発生装置にテスター側から与えなけれ
ばならない。したがって、通常、レーザー発生装置とテ
スターとは別々になっているので、不良ビットの切り換
えと確認のテスト作業が煩雑になり、テスト時間が長く
なってしまう問題がある。
【００１６】本発明の目的は、上記課題を解決して、レ
ーザー発生装置を用いずにテスターのみで、情報記憶メ
モリの不良ビットを冗長メモリに切り換えることが可能
な半導体記憶装置の不良ビット切り換え制御回路の回路
構成を提供することである。
ーザー発生装置を用いずにテスターのみで、情報記憶メ
モリの不良ビットを冗長メモリに切り換えることが可能
な半導体記憶装置の不良ビット切り換え制御回路の回路
構成を提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に本発明における半導体記憶装置の構成は、情報記憶メ
モリと、冗長メモリと、この情報記憶メモリの不良ビッ
トを冗長メモリに切り換える不良ビット切り換え制御回
路とを備え、この不良ビット切り換え制御回路は、情報
記憶メモリの不良ビットのアドレスデータを記憶するた
めの電気的に書換え可能な不揮発性メモリ素子（以下Ｅ
ＥＰＲＯＭと記す）と、消去書き込み回路とを有するこ
とを特徴とする。
に本発明における半導体記憶装置の構成は、情報記憶メ
モリと、冗長メモリと、この情報記憶メモリの不良ビッ
トを冗長メモリに切り換える不良ビット切り換え制御回
路とを備え、この不良ビット切り換え制御回路は、情報
記憶メモリの不良ビットのアドレスデータを記憶するた
めの電気的に書換え可能な不揮発性メモリ素子（以下Ｅ
ＥＰＲＯＭと記す）と、消去書き込み回路とを有するこ
とを特徴とする。
【００１８】
【実施例】以下図面を用いて本発明の実施例を説明す
る。本発明の不良ビット切り換え制御回路の構成を、図
１の回路図に基づいて説明する。
る。本発明の不良ビット切り換え制御回路の構成を、図
１の回路図に基づいて説明する。
【００１９】図７に示す情報記憶メモリ７１における不
良ビットのアドレスデータを記憶するＥＥＰＲＯＭ１２
と、負荷抵抗１１とを直列に接続する。この負荷抵抗１
１には電源電位ＶＤＤを、ＥＥＰＲＯＭ１２には接地電
位ＶＳＳを、それぞれ接続する。
良ビットのアドレスデータを記憶するＥＥＰＲＯＭ１２
と、負荷抵抗１１とを直列に接続する。この負荷抵抗１
１には電源電位ＶＤＤを、ＥＥＰＲＯＭ１２には接地電
位ＶＳＳを、それぞれ接続する。
【００２０】ＥＥＰＲＯＭ１２は、消去書き込み回路１
５の出力を入力とする。この消去書き込み回路１５は、
消去、書き込みを制御する。さらに、消去書き込み回路
１５は、アドレスデータと制御信号とを入力とし、ＥＥ
ＰＲＯＭ１２にアドレスデータに応じた書き込み信号を
送る。
５の出力を入力とする。この消去書き込み回路１５は、
消去、書き込みを制御する。さらに、消去書き込み回路
１５は、アドレスデータと制御信号とを入力とし、ＥＥ
ＰＲＯＭ１２にアドレスデータに応じた書き込み信号を
送る。
【００２１】たとえばＥＸ−ＯＲゲートからなる一致検
出回路１３は、ＥＥＰＲＯＭ１２と負荷抵抗１１との接
続点Ａの信号と、アドレスデータとを入力とする。この
一致検出回路１３の出力をＢとする。
出回路１３は、ＥＥＰＲＯＭ１２と負荷抵抗１１との接
続点Ａの信号と、アドレスデータとを入力とする。この
一致検出回路１３の出力をＢとする。
【００２２】負荷抵抗１１と、ＥＥＰＲＯＭ１２と、一
致検出回路１３と、消去書き込み回路１５とよりなる回
路１６は、アドレスデータの数だけ存在する。したがっ
て、一致検出回路１３の出力Ｂもアドレスデータと同じ
数だけ存在する。
致検出回路１３と、消去書き込み回路１５とよりなる回
路１６は、アドレスデータの数だけ存在する。したがっ
て、一致検出回路１３の出力Ｂもアドレスデータと同じ
数だけ存在する。
【００２３】たとえばアンドゲートからなる全アドレス
一致検出回路１４は、ＥＸ−ＯＲゲートからなる一致検
出回路１３の出力Ｂを入力とする。この全アドレス一致
検出回路１４の出力をＣとする。
一致検出回路１４は、ＥＸ−ＯＲゲートからなる一致検
出回路１３の出力Ｂを入力とする。この全アドレス一致
検出回路１４の出力をＣとする。
【００２４】以上に記載した本発明の不良ビット切り換
え制御回路の回路構成における動作を、次に説明する。
え制御回路の回路構成における動作を、次に説明する。
【００２５】消去書き込み回路１５は、制御信号により
不良ビットのアドレスデータを取り込み、ＥＥＰＲＯＭ
１２にデータを書き込む。つまりアドレスデータがハイ
ならば、ＥＥＰＲＯＭ１２はオフ、アドレスデータがロ
ーならば、ＥＥＰＲＯＭ１２はオンになる。
不良ビットのアドレスデータを取り込み、ＥＥＰＲＯＭ
１２にデータを書き込む。つまりアドレスデータがハイ
ならば、ＥＥＰＲＯＭ１２はオフ、アドレスデータがロ
ーならば、ＥＥＰＲＯＭ１２はオンになる。
【００２６】書き込まれた不良ビットのアドレスデータ
データは、ＥＥＰＲＯＭ１２と負荷抵抗１１との接続点
Ａに読み出される。
データは、ＥＥＰＲＯＭ１２と負荷抵抗１１との接続点
Ａに読み出される。
【００２７】すなわち、接続点Ａは、ＥＥＰＲＯＭ１２
がオフならば負荷抵抗１１を通して高レベルに充電され
ハイとなり、ＥＥＰＲＯＭ１２がオンならば、接続点Ａ
は、ＥＥＰＲＯＭ１２のオン抵抗が負荷抵抗１１に比べ
充分に小さくなるように設計してあるので、接地電位Ｖ
ＳＳ側に引かれローとなる。
がオフならば負荷抵抗１１を通して高レベルに充電され
ハイとなり、ＥＥＰＲＯＭ１２がオンならば、接続点Ａ
は、ＥＥＰＲＯＭ１２のオン抵抗が負荷抵抗１１に比べ
充分に小さくなるように設計してあるので、接地電位Ｖ
ＳＳ側に引かれローとなる。
【００２８】接続点Ａに読み出された不良ビットのアド
レスデータと実際のアドレスデータとは、一致検出回路
１３に入力する。
レスデータと実際のアドレスデータとは、一致検出回路
１３に入力する。
【００２９】つまり、一致検出回路１３は、ＥＥＰＲＯ
Ｍ１２に書き込まれた不良ビットのアドレスデータと実
際のアドレスデータとの一致を、１つのアドレスデータ
ごとに検出し、一致検出回路１３の出力Ｂをハイにす
る。
Ｍ１２に書き込まれた不良ビットのアドレスデータと実
際のアドレスデータとの一致を、１つのアドレスデータ
ごとに検出し、一致検出回路１３の出力Ｂをハイにす
る。
【００３０】アンドゲートからなる全アドレス一致検出
回路１４は、ＥＸ−ＯＲゲートからなる一致検出回路１
３の出力Ｂを入力とし、書き込まれた全数のアドレスデ
ータと実際のアドレスデータとの一致を検出して、全ア
ドレス一致検出回路１４の出力Ｃをハイにする。
回路１４は、ＥＸ−ＯＲゲートからなる一致検出回路１
３の出力Ｂを入力とし、書き込まれた全数のアドレスデ
ータと実際のアドレスデータとの一致を検出して、全ア
ドレス一致検出回路１４の出力Ｃをハイにする。
【００３１】この全アドレス一致検出回路１４の出力Ｃ
が、図７に示した不良ビット切り換え制御回路７４の出
力であり、この不良ビット切り換え制御回路７４の出力
信号により、冗長メモリ７２を選択し、かつ、アドレス
デコーダ７３をディスエネーブルにして、情報記憶メモ
リ７１を非選択とする、情報記憶メモリ７１と冗長メモ
リ７２との切り換え信号となる。
が、図７に示した不良ビット切り換え制御回路７４の出
力であり、この不良ビット切り換え制御回路７４の出力
信号により、冗長メモリ７２を選択し、かつ、アドレス
デコーダ７３をディスエネーブルにして、情報記憶メモ
リ７１を非選択とする、情報記憶メモリ７１と冗長メモ
リ７２との切り換え信号となる。
【００３２】次に、本発明の不良ビット切り換え制御回
路のＥＥＰＲＯＭ１２にＭＯＮＯＳ（金属―酸化膜―窒
化膜―酸化膜―半導体）型ＥＥＰＲＯＭを用いた場合の
具体的な構成と動作を、図２の回路図に基づいて説明す
る。
路のＥＥＰＲＯＭ１２にＭＯＮＯＳ（金属―酸化膜―窒
化膜―酸化膜―半導体）型ＥＥＰＲＯＭを用いた場合の
具体的な構成と動作を、図２の回路図に基づいて説明す
る。
【００３３】図２に示すように、図７に示す情報記憶メ
モリ７１における、不良ビットのアドレスデータを記憶
するＭＯＮＯＳ型ＥＥＰＲＯＭ２２のドレインと、Ｐチ
ャネルＭＯＳトランジスタ２１のドレインとを接続し、
この接続点をＤとする。
モリ７１における、不良ビットのアドレスデータを記憶
するＭＯＮＯＳ型ＥＥＰＲＯＭ２２のドレインと、Ｐチ
ャネルＭＯＳトランジスタ２１のドレインとを接続し、
この接続点をＤとする。
【００３４】ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のソースお
よびバルクには、消去制御信号を入力とするレベル変換
型インバータ２４の出力Ｆを接続する。
よびバルクには、消去制御信号を入力とするレベル変換
型インバータ２４の出力Ｆを接続する。
【００３５】またＭＯＮＯＳ型ＥＥＰＲＯＭ２２のゲー
トには、アドレスデータと書き込み制御信号とを入力と
するナンドゲート２５の出力Ｇを入力とするレベル変換
型インバータ２３の出力Ｅを接続する。
トには、アドレスデータと書き込み制御信号とを入力と
するナンドゲート２５の出力Ｇを入力とするレベル変換
型インバータ２３の出力Ｅを接続する。
【００３６】ＰチャネルＭＯＳトランジスタ２１のソー
スとバルクには電源ＶＤＤ（５Ｖ）を接続し、またＰチ
ャネルＭＯＳトランジスタ２１のゲートには読み出し制
御信号を接続する。このＰチャネルＭＯＳトランジスタ
２１は、記憶したアドレスデータを読み出す際の負荷抵
抗となる。
スとバルクには電源ＶＤＤ（５Ｖ）を接続し、またＰチ
ャネルＭＯＳトランジスタ２１のゲートには読み出し制
御信号を接続する。このＰチャネルＭＯＳトランジスタ
２１は、記憶したアドレスデータを読み出す際の負荷抵
抗となる。
【００３７】たとえばＥＸ−ＯＲゲートからなる一致検
出回路２６は、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２とＰチャ
ネルＭＯＳトランジスタ２１との接続点Ｄと、アドレス
データとを入力とする。この一致検出回路２６の出力を
Ｈとする。
出回路２６は、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２とＰチャ
ネルＭＯＳトランジスタ２１との接続点Ｄと、アドレス
データとを入力とする。この一致検出回路２６の出力を
Ｈとする。
【００３８】これらＰチャネルＭＯＳトランジスタ２１
と、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２と、レベル変換型イ
ンバータ２３と、レベル変換型インバータ２４と、ナン
ドゲート２５と、一致検出回路２６とよりなる回路２７
は、アドレスデータ数の数だけ存在する。したがって、
一致検出回路２６の出力Ｈもアドレスデータと同じ数だ
け存在する。
と、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２と、レベル変換型イ
ンバータ２３と、レベル変換型インバータ２４と、ナン
ドゲート２５と、一致検出回路２６とよりなる回路２７
は、アドレスデータ数の数だけ存在する。したがって、
一致検出回路２６の出力Ｈもアドレスデータと同じ数だ
け存在する。
【００３９】たとえばアンドゲートからなる全アドレス
一致検出回路２８は、ＥＸ−ＯＲゲートからなる一致検
出回路２６の出力Ｈを入力とする。この一致検出回路２
８の出力をＩとする。
一致検出回路２８は、ＥＸ−ＯＲゲートからなる一致検
出回路２６の出力Ｈを入力とする。この一致検出回路２
８の出力をＩとする。
【００４０】図３に本発明における不良ビット切り替え
制御回路の構成要素の一つである、ＭＯＮＯＳ型ＥＥＰ
ＲＯＭ１２の消去、書き込み、書き込み阻止、および読
み出し動作時におけるバイアス状態を示す。
制御回路の構成要素の一つである、ＭＯＮＯＳ型ＥＥＰ
ＲＯＭ１２の消去、書き込み、書き込み阻止、および読
み出し動作時におけるバイアス状態を示す。
【００４１】図４には、前述のバイアスを与えるための
レベル変換型インバータ２３、およびレベル変換型イン
バータ２４の具体的なトランジスタ構成例を示す。
レベル変換型インバータ２３、およびレベル変換型イン
バータ２４の具体的なトランジスタ構成例を示す。
【００４２】レベル変換型インバータは、ＰチャネルＭ
ＯＳトランジスタ４１とＮチャネルＭＯＳトランジスタ
４２よりなる相補型のＣＭＯＳインバータと、ＣＭＯＳ
インバータのゲートと入力間に接続しゲートが接地電位
ＶＳＳのＰチャネルＭＯＳトランジスタ４３と、ＣＭＯ
ＳインバータのゲートとＶ２間に接続しゲートが出力に
接続されたＮチャネルＭＯＳトランジスタ４４とよりな
る。
ＯＳトランジスタ４１とＮチャネルＭＯＳトランジスタ
４２よりなる相補型のＣＭＯＳインバータと、ＣＭＯＳ
インバータのゲートと入力間に接続しゲートが接地電位
ＶＳＳのＰチャネルＭＯＳトランジスタ４３と、ＣＭＯ
ＳインバータのゲートとＶ２間に接続しゲートが出力に
接続されたＮチャネルＭＯＳトランジスタ４４とよりな
る。
【００４３】図５にはレベル変換型インバータの入力と
出力およびＶ２との関係を現わす電位波形の例を示す。
出力およびＶ２との関係を現わす電位波形の例を示す。
【００４４】Ｖ２は、通常は０Ｖであり、消去および書
き込み時に−４Ｖを発生する可変電源である。入力がハ
イの時、出力はローとなり消去書き込み時にＶ２に追従
して−４Ｖを出力し、入力がローの時、出力はハイとな
り５Ｖを出力する。貫通電流は発生しない。
き込み時に−４Ｖを発生する可変電源である。入力がハ
イの時、出力はローとなり消去書き込み時にＶ２に追従
して−４Ｖを出力し、入力がローの時、出力はハイとな
り５Ｖを出力する。貫通電流は発生しない。
【００４５】以上に記載したＭＯＮＯＳ型ＥＥＰＲＯＭ
を用いた、本発明の不良ビット切り換え制御回路の回路
構成における動作を、図２および図３を交互に用いて説
明する。
を用いた、本発明の不良ビット切り換え制御回路の回路
構成における動作を、図２および図３を交互に用いて説
明する。
【００４６】まず最初に全てのＭＯＮＯＳ型ＥＥＰＲＯ
Ｍ２２を消去する。消去は、消去制御信号、および書き
込み制御信号をローにすることによって行う。
Ｍ２２を消去する。消去は、消去制御信号、および書き
込み制御信号をローにすることによって行う。
【００４７】つまり、消去制御信号をローにすることに
より、レベル変換型インバータ２４の出力Ｆはハイにな
り、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のソースおよびバル
クを５Ｖにする。一方書き込み制御信号をローにするこ
とにより、ナンドゲート２５の出力Ｇはハイとなり、こ
の出力Ｇを入力とするレベル変換型インバータ２３の出
力Ｅはローとなり、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のゲ
ートを−４Ｖにする。
より、レベル変換型インバータ２４の出力Ｆはハイにな
り、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のソースおよびバル
クを５Ｖにする。一方書き込み制御信号をローにするこ
とにより、ナンドゲート２５の出力Ｇはハイとなり、こ
の出力Ｇを入力とするレベル変換型インバータ２３の出
力Ｅはローとなり、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のゲ
ートを−４Ｖにする。
【００４８】なお、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のド
レインは、ＰチャネルＭＯＳトランジスタ２１が読み出
し制御信号によって読み出し時以外はオフになるので、
ハイインピーダンス状態となる。
レインは、ＰチャネルＭＯＳトランジスタ２１が読み出
し制御信号によって読み出し時以外はオフになるので、
ハイインピーダンス状態となる。
【００４９】よってＭＯＮＯＳ型ＥＥＰＲＯＭ２２のソ
ース、ドレイン、バルク、およびゲートは、図３に示す
消去状態にバイアスされ消去される。
ース、ドレイン、バルク、およびゲートは、図３に示す
消去状態にバイアスされ消去される。
【００５０】消去されたＭＯＮＯＳ型ＥＥＰＲＯＭ２２
のしきい値電圧（Ｖｔｈ）は、負の値となり、図３に示
す読み出し状態ではオン状態となる。
のしきい値電圧（Ｖｔｈ）は、負の値となり、図３に示
す読み出し状態ではオン状態となる。
【００５１】つぎに不良ビットのアドレスデータをＭＯ
ＮＯＳ型ＥＥＰＲＯＭ２２に書き込む。書き込みは、書
き込み制御信号および消去制御信号をともにハイにする
ことによって行う。
ＮＯＳ型ＥＥＰＲＯＭ２２に書き込む。書き込みは、書
き込み制御信号および消去制御信号をともにハイにする
ことによって行う。
【００５２】この書き込み制御信号をハイにすることに
よって、アドレスデータをナンドゲート２５によって取
り込み、レベル変換型インバータ２３を通してＭＯＮＯ
Ｓ型ＥＥＰＲＯＭ２２のゲートにアドレスデータを与え
る。
よって、アドレスデータをナンドゲート２５によって取
り込み、レベル変換型インバータ２３を通してＭＯＮＯ
Ｓ型ＥＥＰＲＯＭ２２のゲートにアドレスデータを与え
る。
【００５３】つまり、アドレスデータがハイならばナン
ドゲート２５の出力Ｇはロー、レベル変換型インバータ
２３の出力Ｅはハイとなり、ＭＯＮＯＳ型ＥＥＰＲＯＭ
１２のゲートに５Ｖを印加し、アドレスデータがローな
らばナンドゲート２５の出力Ｇはハイ、レベル変換型イ
ンバータ２３の出力Ｅはローとなって、ＭＯＮＯＳ型Ｅ
ＥＰＲＯＭ２２のゲートに−４Ｖを印加する。
ドゲート２５の出力Ｇはロー、レベル変換型インバータ
２３の出力Ｅはハイとなり、ＭＯＮＯＳ型ＥＥＰＲＯＭ
１２のゲートに５Ｖを印加し、アドレスデータがローな
らばナンドゲート２５の出力Ｇはハイ、レベル変換型イ
ンバータ２３の出力Ｅはローとなって、ＭＯＮＯＳ型Ｅ
ＥＰＲＯＭ２２のゲートに−４Ｖを印加する。
【００５４】一方、消去制御信号をハイにすることによ
って、レベル変換型インバータ２４の出力Ｆはローとな
り、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のソースおよびバル
クに−４Ｖを印加する。
って、レベル変換型インバータ２４の出力Ｆはローとな
り、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のソースおよびバル
クに−４Ｖを印加する。
【００５５】なお、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２のド
レインは、ＰチャネルＭＯＳトランジスタ２１が読み出
し制御信号によって読み出し時以外はオフになるので、
ハイインピーダンス状態となる。
レインは、ＰチャネルＭＯＳトランジスタ２１が読み出
し制御信号によって読み出し時以外はオフになるので、
ハイインピーダンス状態となる。
【００５６】よって、アドレスデータがハイならばＭＯ
ＮＯＳ型ＥＥＰＲＯＭ２２は、ソース、ドレイン、バル
ク、およびゲートが、図３に示す書き込み状態にバイア
スされ書き込まれ、アドレスデータがローならば図３に
示す書き込み阻止状態にバイアスされ、書き込まれずに
消去状態のままとなる。
ＮＯＳ型ＥＥＰＲＯＭ２２は、ソース、ドレイン、バル
ク、およびゲートが、図３に示す書き込み状態にバイア
スされ書き込まれ、アドレスデータがローならば図３に
示す書き込み阻止状態にバイアスされ、書き込まれずに
消去状態のままとなる。
【００５７】書き込みされたＭＯＮＯＳ型ＥＥＰＲＯＭ
２２のＶｔｈは、正の値となり、図３に示す読み出し状
態ではオフ状態となる。書き込み阻止となったＭＯＮＯ
Ｓ型ＥＥＰＲＯＭ２２のＶｔｈは負のままであり、図３
に示す読み出し状態ではオン状態となる。
２２のＶｔｈは、正の値となり、図３に示す読み出し状
態ではオフ状態となる。書き込み阻止となったＭＯＮＯ
Ｓ型ＥＥＰＲＯＭ２２のＶｔｈは負のままであり、図３
に示す読み出し状態ではオン状態となる。
【００５８】結果として、アドレスデータがハイなら
ば、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２をオン状態に書き込
み、アドレスデータがローならば、ＭＯＮＯＳ型ＥＥＰ
ＲＯＭ２２をオフ状態に書き込む。
ば、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２をオン状態に書き込
み、アドレスデータがローならば、ＭＯＮＯＳ型ＥＥＰ
ＲＯＭ２２をオフ状態に書き込む。
【００５９】書き込まれた不良ビットのアドレスデータ
は、読み出し制御信号をロー、書き込み制御信号をロ
ー、消去制御信号をハイにし、ＰチャネルＭＯＳトラン
ジスタ２１をオン、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２を、
図３に示す読み出し状態にすることによって、Ｐチャネ
ルＭＯＳトランジスタ２１とＭＯＮＯＳ型ＥＥＰＲＯＭ
２２との接続点Ｄに読み出す。
は、読み出し制御信号をロー、書き込み制御信号をロ
ー、消去制御信号をハイにし、ＰチャネルＭＯＳトラン
ジスタ２１をオン、ＭＯＮＯＳ型ＥＥＰＲＯＭ２２を、
図３に示す読み出し状態にすることによって、Ｐチャネ
ルＭＯＳトランジスタ２１とＭＯＮＯＳ型ＥＥＰＲＯＭ
２２との接続点Ｄに読み出す。
【００６０】すなわち、接続点Ｄは、ＭＯＮＯＳ型ＥＥ
ＰＲＯＭ２２がオフならばＰチャネルＭＯＳトランジス
タ２１を通して高レベルに充電されハイとなり、ＭＯＮ
ＯＳ型ＥＥＰＲＯＭ２２がオンならば、接続点Ｄは、Ｍ
ＯＮＯＳ型ＥＥＰＲＯＭ２２のオン抵抗が、Ｐチャネル
ＭＯＳトランジスタ２１のオン抵抗に比べ充分に小さく
なるように設計してあるので、低レベルに引かれローと
なる。
ＰＲＯＭ２２がオフならばＰチャネルＭＯＳトランジス
タ２１を通して高レベルに充電されハイとなり、ＭＯＮ
ＯＳ型ＥＥＰＲＯＭ２２がオンならば、接続点Ｄは、Ｍ
ＯＮＯＳ型ＥＥＰＲＯＭ２２のオン抵抗が、Ｐチャネル
ＭＯＳトランジスタ２１のオン抵抗に比べ充分に小さく
なるように設計してあるので、低レベルに引かれローと
なる。
【００６１】読み出された不良ビットのアドレスデータ
と実際のアドレスデータとは、一致検出回路２６に入力
する。一致検出回路２６は、ＭＯＮＯＳ型ＥＥＰＲＯＭ
２２に書き込まれた不良ビットのアドレスデータと、実
際のアドレスデータとの一致を、１つのアドレスデータ
ごとに検出し出力Ｈをハイにする。
と実際のアドレスデータとは、一致検出回路２６に入力
する。一致検出回路２６は、ＭＯＮＯＳ型ＥＥＰＲＯＭ
２２に書き込まれた不良ビットのアドレスデータと、実
際のアドレスデータとの一致を、１つのアドレスデータ
ごとに検出し出力Ｈをハイにする。
【００６２】アンドゲートからなる全アドレス一致検出
回路２７は、ＥＸ−ＯＲゲートからなる一致検出回路２
６の出力Ｈを入力とし、書き込まれた全数のアドレスデ
ータと実際のアドレスデータとの一致を検出して出力Ｉ
をハイにする。
回路２７は、ＥＸ−ＯＲゲートからなる一致検出回路２
６の出力Ｈを入力とし、書き込まれた全数のアドレスデ
ータと実際のアドレスデータとの一致を検出して出力Ｉ
をハイにする。
【００６３】この全アドレス一致検出回路２７の出力Ｉ
が、図７に示した、不良ビット切り換え制御回路７４の
出力であり、この不良ビット切り換え制御回路７４の出
力信号により、冗長メモリ７２を選択し、かつ、アドレ
スデコーダ７３をディスエネーブルにして、情報記憶メ
モリ７１を非選択とする、情報記憶メモリ７１と冗長メ
モリ７２との切り換え信号となる。
が、図７に示した、不良ビット切り換え制御回路７４の
出力であり、この不良ビット切り換え制御回路７４の出
力信号により、冗長メモリ７２を選択し、かつ、アドレ
スデコーダ７３をディスエネーブルにして、情報記憶メ
モリ７１を非選択とする、情報記憶メモリ７１と冗長メ
モリ７２との切り換え信号となる。
【００６４】
【発明の効果】以上述べたように、本発明によるＥＥＰ
ＲＯＭと消去書き込み回路とを備えた不良ビット切り換
え制御回路は、レーザー光を用いないでテスターのみに
より、情報記憶メモリの不良ビットを冗長メモリに切り
換えることを可能にする。
ＲＯＭと消去書き込み回路とを備えた不良ビット切り換
え制御回路は、レーザー光を用いないでテスターのみに
より、情報記憶メモリの不良ビットを冗長メモリに切り
換えることを可能にする。
【００６５】その結果、レーザー発生装置は不要にな
り、レーザー光とポリシリコン抵抗ヒューズとの精密な
位置合わせ作業が必要なくなる。さらに、不良ビットの
アドレスデータをレーザ発生装置に与える必要がなくな
り、テスターによって、テストと、不良ビットの切り換
えとを一括して行えるので、トータルテスト時間の短縮
が可能になり、コストダウンになる。
り、レーザー光とポリシリコン抵抗ヒューズとの精密な
位置合わせ作業が必要なくなる。さらに、不良ビットの
アドレスデータをレーザ発生装置に与える必要がなくな
り、テスターによって、テストと、不良ビットの切り換
えとを一括して行えるので、トータルテスト時間の短縮
が可能になり、コストダウンになる。
【図１】本発明による不良ビット切り換え制御回路の構
成を示す回路図である。
成を示す回路図である。
【図２】本発明による不良ビット切り換え制御回路の構
成にＭＯＮＯＳ型ＥＥＰＲＯＭを用いた場合を示す回路
図である。
成にＭＯＮＯＳ型ＥＥＰＲＯＭを用いた場合を示す回路
図である。
【図３】本発明に使用するＭＯＮＯＳ型ＥＥＰＲＯＭの
バイアス状態を示す回路図である。
バイアス状態を示す回路図である。
【図４】本発明の不良ビット切り替え制御回路に使用す
るレベル変換型インバータの具体的な構成を示す回路図
である。
るレベル変換型インバータの具体的な構成を示す回路図
である。
【図５】本発明に使用するレベル変換型インバータの低
電位側電源と入出力の関係を示す電位波形図である。
電位側電源と入出力の関係を示す電位波形図である。
【図６】従来の不良ビット切り換え制御回路の構成を示
す回路図である。
す回路図である。
【図７】本発明と従来例における冗長メモリを持つ半導
体記憶装置を示すブロック図である。
体記憶装置を示すブロック図である。
１２ 電気的に書き換え可能な不揮発性メモリ素子（Ｅ
ＥＰＲＯＭ） １５ 消去書き込み回路 ２２ ＭＯＮＯＳ型ＥＥＰＲＯＭ ２３ レベル変換型インバータ ６２ ポリシリコン抵抗ヒューズ ７１ 情報記憶メモリ ７２ 冗長メモリ ７３ アドレスデコーダ ７４ 不良ビット切り換え制御回路
ＥＰＲＯＭ） １５ 消去書き込み回路 ２２ ＭＯＮＯＳ型ＥＥＰＲＯＭ ２３ レベル変換型インバータ ６２ ポリシリコン抵抗ヒューズ ７１ 情報記憶メモリ ７２ 冗長メモリ ７３ アドレスデコーダ ７４ 不良ビット切り換え制御回路
Claims (1)
- 【請求項１】 情報記憶メモリと、冗長メモリと、情報
記憶メモリと冗長メモリとを切り換える不良ビット切り
換え制御回路とを備え、不良ビット切り換え制御回路
は、情報記憶メモリの不良ビットのアドレスデータを記
憶する電気的に書換え可能な不揮発性メモリ素子と、消
去書き込み回路とを有することを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9727892A JPH05114300A (ja) | 1991-05-21 | 1992-03-24 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14416691 | 1991-05-21 | ||
| JP3-144166 | 1991-05-21 | ||
| JP9727892A JPH05114300A (ja) | 1991-05-21 | 1992-03-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114300A true JPH05114300A (ja) | 1993-05-07 |
Family
ID=26438462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9727892A Pending JPH05114300A (ja) | 1991-05-21 | 1992-03-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254297A (ja) * | 1994-02-28 | 1995-10-03 | Sgs Thomson Microelectron Sa | メモリ冗長回路 |
| US6611458B2 (en) | 2000-02-10 | 2003-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1992
- 1992-03-24 JP JP9727892A patent/JPH05114300A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254297A (ja) * | 1994-02-28 | 1995-10-03 | Sgs Thomson Microelectron Sa | メモリ冗長回路 |
| US6611458B2 (en) | 2000-02-10 | 2003-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6894944B2 (en) | 2000-02-10 | 2005-05-17 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7149113B2 (en) | 2000-02-10 | 2006-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| KR100817343B1 (ko) * | 2000-02-10 | 2008-03-27 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 |
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