JP3149427B2 - 不揮発性半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体メモリ（Electrically Erasable
Programmable Read Only Memory：ＥＥＰＲＯＭ）に関
し、特に、メモリセルの読み出しに必要な第１正電位、
書き込みに必要な第２正電位、消去に必要な負電位に加
えて、消去ベリファイに必要な、第３の正電位を供給す
る回路を備えたＥＥＰＲＯＭに関する。
可能な不揮発性半導体メモリ（Electrically Erasable
Programmable Read Only Memory：ＥＥＰＲＯＭ）に関
し、特に、メモリセルの読み出しに必要な第１正電位、
書き込みに必要な第２正電位、消去に必要な負電位に加
えて、消去ベリファイに必要な、第３の正電位を供給す
る回路を備えたＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの読み出し、書き込み、消
去のためには、読み出しのための第１正電位、書き込み
のための第２正電位、消去のための負電位を切り替えて
メモリセルに印加する必要がある。
去のためには、読み出しのための第１正電位、書き込み
のための第２正電位、消去のための負電位を切り替えて
メモリセルに印加する必要がある。
【０００３】図５は、そのような電圧切り替え回路を備
えたＥＥＰＲＯＭのデコード回路の一部を示す図であ
り、特開平５−２８７８４号公報に開示されている。こ
の公報に記載された発明は、消去モード時にセルトラン
ジスタのゲートに負電位を印可する方式において、負電
圧発生回路を常に動作させることなく、又、ワード線ド
ライバの回路構成を単純化した「不揮発性半導体記憶装
置」である。
えたＥＥＰＲＯＭのデコード回路の一部を示す図であ
り、特開平５−２８７８４号公報に開示されている。こ
の公報に記載された発明は、消去モード時にセルトラン
ジスタのゲートに負電位を印可する方式において、負電
圧発生回路を常に動作させることなく、又、ワード線ド
ライバの回路構成を単純化した「不揮発性半導体記憶装
置」である。
【０００４】図５によれば、メモリセル１１のゲートに
ワード線１２を配線するとともに、メモリセル１１のド
レインにビット線１３が配線されている。又、メモリセ
ル１１のソースにソース線１４が配線されている。この
ようなメモリセルアレイにおいて、読み出し時には、選
択されたワード線１２にたとえば５Ｖの第１正電位、選
択されたビット線１３にはたとえば１Ｖの読み出し中間
電位が与えられる。又、書き込み時には、選択ワード線
１２にたとえば１２Ｖの第２正電位が与えられる。又、
消去時には、ソース線１４にたとえば５Ｖの第１正電
位、選択ワード線１２にたとえば１０Ｖの負電位が与え
られる。
ワード線１２を配線するとともに、メモリセル１１のド
レインにビット線１３が配線されている。又、メモリセ
ル１１のソースにソース線１４が配線されている。この
ようなメモリセルアレイにおいて、読み出し時には、選
択されたワード線１２にたとえば５Ｖの第１正電位、選
択されたビット線１３にはたとえば１Ｖの読み出し中間
電位が与えられる。又、書き込み時には、選択ワード線
１２にたとえば１２Ｖの第２正電位が与えられる。又、
消去時には、ソース線１４にたとえば５Ｖの第１正電
位、選択ワード線１２にたとえば１０Ｖの負電位が与え
られる。
【０００５】
【発明が解決しようとする課題】しかし、上記した従来
の発明では、図５に示す負電圧発生回路１０は、消去時
においては負電位を、消去時以外の動作モードにおいて
は接地電位を、供給するだけであるので、消去ベリファ
イに適していないという欠点があった。
の発明では、図５に示す負電圧発生回路１０は、消去時
においては負電位を、消去時以外の動作モードにおいて
は接地電位を、供給するだけであるので、消去ベリファ
イに適していないという欠点があった。
【０００６】そこで、本発明は、ワード線に負電圧又は
接地電圧を供給するための負電圧発生回路から、更に、
消去ベリファイのための第３正電位を供給できるように
して、従来の回路規模や配線数を維持したまま、消去ベ
リファイを行うことを課題としている。
接地電圧を供給するための負電圧発生回路から、更に、
消去ベリファイのための第３正電位を供給できるように
して、従来の回路規模や配線数を維持したまま、消去ベ
リファイを行うことを課題としている。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、ワード線に接続されたインバータと、前
記インバータを構成するＰチャンネルトランジスタのソ
ースに電位を供給するＰ電位供給回路と、前記インバー
タを構成するＮチャンネルトランジスタのソースに電位
を供給するＮ電位供給回路と、読み出しと書き込みのう
ちいずれのモードで動作するかを判定する読出書込判定
回路と、消去モードで動作させるか否かを判定する消去
判定回路とを備えた電気的に書き換え可能な不揮発性半
導体メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂ
ｌｅ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）であって、前記読出読出
書込判定回路の出力及び前記消去判定回路の出力に基づ
いて、前記Ｐ電位供給回路は、第１正電位、第２正電
位、接地電位の内の一つを出力し、前記Ｎ電位供給回路
は、第３正電位、接地電位、負電位の内の一つを出力す
るようにしている。
めの本発明は、ワード線に接続されたインバータと、前
記インバータを構成するＰチャンネルトランジスタのソ
ースに電位を供給するＰ電位供給回路と、前記インバー
タを構成するＮチャンネルトランジスタのソースに電位
を供給するＮ電位供給回路と、読み出しと書き込みのう
ちいずれのモードで動作するかを判定する読出書込判定
回路と、消去モードで動作させるか否かを判定する消去
判定回路とを備えた電気的に書き換え可能な不揮発性半
導体メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂ
ｌｅ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）であって、前記読出読出
書込判定回路の出力及び前記消去判定回路の出力に基づ
いて、前記Ｐ電位供給回路は、第１正電位、第２正電
位、接地電位の内の一つを出力し、前記Ｎ電位供給回路
は、第３正電位、接地電位、負電位の内の一つを出力す
るようにしている。
【０００８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【０００９】図１は、本発明のＥＥＰＲＯＭの構成を示
すブロック図である。
すブロック図である。
【００１０】図１を参照して、本発明の構成について説
明する。図１においては、ワード線は５１２本あるもの
としている。
明する。図１においては、ワード線は５１２本あるもの
としている。
【００１１】図１に示すように、本発明のＥＥＰＲＯＭ
は、ワード線Ｗ０００からＷ５１１にそれぞれ接続され
た５１２個のインバータ１０３と、前記インバータ１０
３を構成するＰチャンネルトランジスタ１０１のソース
に電位を供給するＰ電位供給回路２０１と、前記インバ
ータ１０３を構成するＮチャンネルトランジスタ１０２
のソースに電位を供給するＮ電位供給回路２０２と、読
み出しと書き込みのうちいずれのモードで動作するかを
判定する読出書込判定回路２０９と、消去モードで動作
させるか否かを判定する消去判定回路１０９とを備えて
いる。
は、ワード線Ｗ０００からＷ５１１にそれぞれ接続され
た５１２個のインバータ１０３と、前記インバータ１０
３を構成するＰチャンネルトランジスタ１０１のソース
に電位を供給するＰ電位供給回路２０１と、前記インバ
ータ１０３を構成するＮチャンネルトランジスタ１０２
のソースに電位を供給するＮ電位供給回路２０２と、読
み出しと書き込みのうちいずれのモードで動作するかを
判定する読出書込判定回路２０９と、消去モードで動作
させるか否かを判定する消去判定回路１０９とを備えて
いる。
【００１２】ここで、各々のインバータ１０３のＰチャ
ンネルトランジスタ１０１のソースはＰ電位供給回路２
０１に共通に接続されている。同様に、各々のインバー
タ１０３のＮチャンネルトランジスタ１０２のソースは
Ｎ電位供給回路２０２に共通に接続されている。又、ワ
ード線デコーダ１０４の出力が各々のインバータ１０３
に入力されている。
ンネルトランジスタ１０１のソースはＰ電位供給回路２
０１に共通に接続されている。同様に、各々のインバー
タ１０３のＮチャンネルトランジスタ１０２のソースは
Ｎ電位供給回路２０２に共通に接続されている。又、ワ
ード線デコーダ１０４の出力が各々のインバータ１０３
に入力されている。
【００１３】更に、Ｐ電位供給回路２０１は、アナログ
スイッチ２０７に接続されたＮチャンネルトランジスタ
５１０と、アナログスイッチ２０８に接続されたＮチャ
ンネルトランジスタ５２０とを有しており、Ｎチャンネ
ルトランジスタ５１０のソースととＮチャンネルトラン
ジスタ５２０のドレインが接続されている。
スイッチ２０７に接続されたＮチャンネルトランジスタ
５１０と、アナログスイッチ２０８に接続されたＮチャ
ンネルトランジスタ５２０とを有しており、Ｎチャンネ
ルトランジスタ５１０のソースととＮチャンネルトラン
ジスタ５２０のドレインが接続されている。
【００１４】又、Ｎ電位供給回路２０２は、スイッチ１
０７に接続されたＮチャンネルトランジスタ１０５と、
スイッチ１０８に接続されたＮチャンネルトランジスタ
１０６とを有しており、Ｎチャンネルトランジスタ１０
５のソースとＮチャンネルトランジスタ１０６のドレイ
ンが接続されている。
０７に接続されたＮチャンネルトランジスタ１０５と、
スイッチ１０８に接続されたＮチャンネルトランジスタ
１０６とを有しており、Ｎチャンネルトランジスタ１０
５のソースとＮチャンネルトランジスタ１０６のドレイ
ンが接続されている。
【００１５】又、消去判定回路１０９は消去指示信号を
入力して、この入力に基づいた出力をＮ電位供給回路２
０２のアナログスイッチＳＷ１０７，１０８に供給す
る。
入力して、この入力に基づいた出力をＮ電位供給回路２
０２のアナログスイッチＳＷ１０７，１０８に供給す
る。
【００１６】又、読出書込判定回路２０９は書込指示信
号と読出指示信号を入力して、この入力に基づいた出力
をＰ電位供給回路２０１のアナログスイッチＳＷ２０
７，２０８に供給する。
号と読出指示信号を入力して、この入力に基づいた出力
をＰ電位供給回路２０１のアナログスイッチＳＷ２０
７，２０８に供給する。
【００１７】又、ワード線デコーダ１０４は、アドレス
信号と消去ベリファイ指示信号を入力し、これらの入力
に基づいた出力を各々のインバータ１０３に供給する。
信号と消去ベリファイ指示信号を入力し、これらの入力
に基づいた出力を各々のインバータ１０３に供給する。
【００１８】ここで、更に、図２を参照して、正電位ポ
ンプ回路５０１の構成について説明する。図２に示すよ
うに、正電位ポンプ回路は、書込指示信号及び読出指示
信号を入力するポンプ切り替え判定回路５９７と、ポン
プ切り替え判定回路５９７の出力を入力するアナログス
イッチ５９８と、アナログスイッチ５９８の出力を入力
するＮチャンネルトランジスタ５９９とを備えている。
ここで、Ｎチャンネルトランジスタ５９９に替えて、Ｎ
チャンネルトランジスタ５９９のカスコード接続を用い
てもよい。又、Ｎチャンネルに替えて、Ｐチャンネルと
してもよい。
ンプ回路５０１の構成について説明する。図２に示すよ
うに、正電位ポンプ回路は、書込指示信号及び読出指示
信号を入力するポンプ切り替え判定回路５９７と、ポン
プ切り替え判定回路５９７の出力を入力するアナログス
イッチ５９８と、アナログスイッチ５９８の出力を入力
するＮチャンネルトランジスタ５９９とを備えている。
ここで、Ｎチャンネルトランジスタ５９９に替えて、Ｎ
チャンネルトランジスタ５９９のカスコード接続を用い
てもよい。又、Ｎチャンネルに替えて、Ｐチャンネルと
してもよい。
【００１９】又、図３は負電位ポンプ回路５００のブロ
ック図である。図３に示すように、負電位ポンプ回路５
００は、消去指示信号を入力するポンプ切り替え判定回
路６９７と、ポンプ切り替え判定回路６９７の出力を入
力するアナログスイッチ６９８と、アナログスイッチ６
９８の出力を入力するＮチャンネルトランジスタ６９９
とを備えている。ここで、Ｎチャンネルトランジスタ５
９９に替えて、Ｎチャンネルトランジスタ６９９のカス
コード接続を用いてもよい。
ック図である。図３に示すように、負電位ポンプ回路５
００は、消去指示信号を入力するポンプ切り替え判定回
路６９７と、ポンプ切り替え判定回路６９７の出力を入
力するアナログスイッチ６９８と、アナログスイッチ６
９８の出力を入力するＮチャンネルトランジスタ６９９
とを備えている。ここで、Ｎチャンネルトランジスタ５
９９に替えて、Ｎチャンネルトランジスタ６９９のカス
コード接続を用いてもよい。
【００２０】以上、本発明のＥＥＰＲＯＭの構成につい
て説明した。そこで、次に、本発明のＥＥＰＲＯＭの動
作について説明する。
て説明した。そこで、次に、本発明のＥＥＰＲＯＭの動
作について説明する。
【００２１】まず、読み出しや書き込み動作時には、外
部より入力されたアドレス信号はワード線デコーダ１０
４によりデコードされ、ワード線デコーダ１０４の出力
線のうちのいずれか１本をアクティブ・ロウにし、イン
バータ１０３に対して出力する。選択されたワード線に
はインバータ１０３のＰチャネルＭＯＳトランジスタ１
０１を介して、読み出し時には約５Ｖ程度の第１正電
位、書き込み時には約１２Ｖ程度の第２正電位がそれぞ
れ与えられる。
部より入力されたアドレス信号はワード線デコーダ１０
４によりデコードされ、ワード線デコーダ１０４の出力
線のうちのいずれか１本をアクティブ・ロウにし、イン
バータ１０３に対して出力する。選択されたワード線に
はインバータ１０３のＰチャネルＭＯＳトランジスタ１
０１を介して、読み出し時には約５Ｖ程度の第１正電
位、書き込み時には約１２Ｖ程度の第２正電位がそれぞ
れ与えられる。
【００２２】ここで、この読出書込時のＰ電位供給回路
の動作について更に説明する。
の動作について更に説明する。
【００２３】まず、読み出し時、又は、書き込み時に
は、正電位ポンプ回路５０１の出力は、正電位（＋Ｖ
Ｐ）に切り替えられる。
は、正電位ポンプ回路５０１の出力は、正電位（＋Ｖ
Ｐ）に切り替えられる。
【００２４】そして、読み出し時には、読出書込判定回
路２０９は、活性の読出指示信号と非活性の書込指示信
号に基づいて、アナログスイッチ２０７，２０８をとも
にオフして、Ｎチャンネルトランジスタ５１０，５２０
のゲートにたとえば５Ｖの電源電圧Ｖｃｃを供給する。
従って、Ｎチャンネルトランジスタ５１０，５２０はと
もにオンとなる。従って、インバータ１０３のＰチャネ
ルＭＯＳトランジスタ１０１のソースには、は約５Ｖ程
度の第１正電位が印加される。この、第１正電位を調整
するため、Ｎチャンネルトランジスタ５２０のドレイン
及び／又はソースに抵抗を接続してもよい。
路２０９は、活性の読出指示信号と非活性の書込指示信
号に基づいて、アナログスイッチ２０７，２０８をとも
にオフして、Ｎチャンネルトランジスタ５１０，５２０
のゲートにたとえば５Ｖの電源電圧Ｖｃｃを供給する。
従って、Ｎチャンネルトランジスタ５１０，５２０はと
もにオンとなる。従って、インバータ１０３のＰチャネ
ルＭＯＳトランジスタ１０１のソースには、は約５Ｖ程
度の第１正電位が印加される。この、第１正電位を調整
するため、Ｎチャンネルトランジスタ５２０のドレイン
及び／又はソースに抵抗を接続してもよい。
【００２５】又、書き込み時には、読出書込判定回路２
０９は、非活性の読出指示信号と活性の書込指示信号に
基づいて、アナログスイッチ２０７をオフとしてＮチャ
ンネルトランジスタ５１０のゲートにたとえば５Ｖの電
源電圧Ｖｃｃを供給するとともに、アナログスイッチ２
０８をオンとしてＮチャンネルトランジスタ５１０のゲ
ートに接地電位を供給する。従って、Ｎチャンネルトラ
ンジスタ５１０はオンとなるが、Ｎチャンネルトランジ
スタは、オフとなる。従って、インバータ１０３のＰチ
ャネルＭＯＳトランジスタ１０１のソースには、約１２
Ｖ程度の第２正電位が、正電位ポンプ回路から供給され
る。この、第２正電位を調整するため、Ｎチャンネルト
ランジスタ５２０のドレイン及び／又はソースに抵抗を
接続してもよい。
０９は、非活性の読出指示信号と活性の書込指示信号に
基づいて、アナログスイッチ２０７をオフとしてＮチャ
ンネルトランジスタ５１０のゲートにたとえば５Ｖの電
源電圧Ｖｃｃを供給するとともに、アナログスイッチ２
０８をオンとしてＮチャンネルトランジスタ５１０のゲ
ートに接地電位を供給する。従って、Ｎチャンネルトラ
ンジスタ５１０はオンとなるが、Ｎチャンネルトランジ
スタは、オフとなる。従って、インバータ１０３のＰチ
ャネルＭＯＳトランジスタ１０１のソースには、約１２
Ｖ程度の第２正電位が、正電位ポンプ回路から供給され
る。この、第２正電位を調整するため、Ｎチャンネルト
ランジスタ５２０のドレイン及び／又はソースに抵抗を
接続してもよい。
【００２６】この時、消去指示信号が非活性であるの
で、消去判定回路１０９の出力に基づいてアナログスイ
ッチＳＷ１０７がオフしてＮチャネルトランジスタ１０
５のゲートにたとえば５ＶのＶｃｃを入力するととも
に、アナログスイッチＳＷ１０８はオンしてＮチャネル
とランジスタ１０６のゲートにたとえば１２Ｖの負電位
（−ＶＥ）を供給する。従って、Ｎチャネルトランジス
タ１０５はオン、Ｎチャネルトランジスタ１０６はオフ
となる。従って、インバータ１０３のＮチャンネルトラ
ンジスタ１０２のソースにはＮチャンネルトランジスタ
１０５から消去ベリファイ信号が供給される。この場
合、消去ベリファイ信号は非活性であって、接地電位で
あるから、インバータ１０３のＮチャンネルトランジス
タ１０２のソースの電位は接地電位となる。
で、消去判定回路１０９の出力に基づいてアナログスイ
ッチＳＷ１０７がオフしてＮチャネルトランジスタ１０
５のゲートにたとえば５ＶのＶｃｃを入力するととも
に、アナログスイッチＳＷ１０８はオンしてＮチャネル
とランジスタ１０６のゲートにたとえば１２Ｖの負電位
（−ＶＥ）を供給する。従って、Ｎチャネルトランジス
タ１０５はオン、Ｎチャネルトランジスタ１０６はオフ
となる。従って、インバータ１０３のＮチャンネルトラ
ンジスタ１０２のソースにはＮチャンネルトランジスタ
１０５から消去ベリファイ信号が供給される。この場
合、消去ベリファイ信号は非活性であって、接地電位で
あるから、インバータ１０３のＮチャンネルトランジス
タ１０２のソースの電位は接地電位となる。
【００２７】次に、消去時について説明する。
【００２８】この場合には、消去指示信号が活性である
ので、消去判定回路１０９の出力に基づいてはアナログ
スイッチＳＷ１０７がオンしてたとえば１２Ｖの負電位
（−ＶＥ）をＮチャネルトランジスタ１０５のゲートに
供給するとともに、アナログスイッチＳＷ１０８はオフ
してＮチャネルとランジスタ１０６のゲートに接地電位
を供給する。従って、Ｎチャネルトランジスタ１０５は
オフ、Ｎチャネルトランジスタ１０６はオンとなる。従
って、インバータ１０３のＮチャンネルトランジスタ１
０２のソースにはＮチャンネルトランジスタ１０６から
たとえば１２Ｖの負電位（−ＶＥ）が供給される。
ので、消去判定回路１０９の出力に基づいてはアナログ
スイッチＳＷ１０７がオンしてたとえば１２Ｖの負電位
（−ＶＥ）をＮチャネルトランジスタ１０５のゲートに
供給するとともに、アナログスイッチＳＷ１０８はオフ
してＮチャネルとランジスタ１０６のゲートに接地電位
を供給する。従って、Ｎチャネルトランジスタ１０５は
オフ、Ｎチャネルトランジスタ１０６はオンとなる。従
って、インバータ１０３のＮチャンネルトランジスタ１
０２のソースにはＮチャンネルトランジスタ１０６から
たとえば１２Ｖの負電位（−ＶＥ）が供給される。
【００２９】一方、活性化された消去指示信号を入力し
たワード線デコーダ１０４からはその全ての出力線にロ
ウ・レベル信号が出力されてすべてのワード線が選択さ
れると同時に、インバータ１０３のＰチャンネルトラン
ジスタ１０１のソースに印加される電圧が接地電位に切
り替えられる。すなわち、この時、Ｐ電位供給回路２０
１の出力が接地電位に切り替えられる。
たワード線デコーダ１０４からはその全ての出力線にロ
ウ・レベル信号が出力されてすべてのワード線が選択さ
れると同時に、インバータ１０３のＰチャンネルトラン
ジスタ１０１のソースに印加される電圧が接地電位に切
り替えられる。すなわち、この時、Ｐ電位供給回路２０
１の出力が接地電位に切り替えられる。
【００３０】そこで、この時のＰ電位供給回路２０１の
動作について説明する。Ｐ電位供給回路２０１は、非活
性の読み出し指示信号と非活性の書き込み指示信号を入
力して、アナログスイッチ２０７，２０８をともにオン
することにより、アナログスイッチから接地電位をＮチ
ャンネルトランジスタ５１０，５２０のゲートに供給す
る。この時、正電源電位供給回路５０１の出力は、接地
電位に切り替えられている。このようにして、インバー
タ１０３のＰチャンネルトランジスタ１０１のソースに
印加される電圧が接地電位に切り替えられる。
動作について説明する。Ｐ電位供給回路２０１は、非活
性の読み出し指示信号と非活性の書き込み指示信号を入
力して、アナログスイッチ２０７，２０８をともにオン
することにより、アナログスイッチから接地電位をＮチ
ャンネルトランジスタ５１０，５２０のゲートに供給す
る。この時、正電源電位供給回路５０１の出力は、接地
電位に切り替えられている。このようにして、インバー
タ１０３のＰチャンネルトランジスタ１０１のソースに
印加される電圧が接地電位に切り替えられる。
【００３１】従って、インバータ１０３を構成するＰチ
ャネルトランジスタ１０１はオフ、Ｎチャネルトランジ
スタ１０２はオンとなり、ワード線にはたとえば１２Ｖ
の負電位（−ＶＥ）が供給される。
ャネルトランジスタ１０１はオフ、Ｎチャネルトランジ
スタ１０２はオンとなり、ワード線にはたとえば１２Ｖ
の負電位（−ＶＥ）が供給される。
【００３２】次に、消去ベリファイモード時について説
明する。
明する。
【００３３】この場合には、消去ベリファイモード指示
信号が活性化することにより、ワード線デコーダ１０４
はそのすべての出力線にハイレベル信号を出力してワー
ド線ＷＳ０００…Ｗ５１１全てを非選択状態にするとと
もに、インバータ１０３を構成するＰチャンネルトラン
ジスタ１０１のソースの電位を電源電圧ＶＣＣに切り替
える。
信号が活性化することにより、ワード線デコーダ１０４
はそのすべての出力線にハイレベル信号を出力してワー
ド線ＷＳ０００…Ｗ５１１全てを非選択状態にするとと
もに、インバータ１０３を構成するＰチャンネルトラン
ジスタ１０１のソースの電位を電源電圧ＶＣＣに切り替
える。
【００３４】一方消去モードから消去ベリファイモード
への移行により、消去モード指示信号は非活性化され、
負電位ポンプ回路５００は負電位（−ＶＥ）の生成を止
め、その出力を負電位（−ＶＥ）から接地電位に切り替
える。又、同時に、消去モード信号の非活性化に伴い、
アナログスイッチＳＷ１０７がオフとなって、電源電圧
ＶｃｃがＮチャンネルトランジスタ１０５のベースに供
給されるため、Ｎチャンネルトランジスタ１０５はオン
となる。このとき、アナログスイッチ１０８は、オンと
なっており、Ｎチャンネルトランジスタ１０６に負電源
電位供給回路５００から接地電位を供給する。そのた
め、Ｎチャンネルトランジスタ１０６はオフとなる。従
って、Ｎ電位供給回路２０２は、Ｎチャンネルトランジ
スタ１０５から、第３正電位を出力する。この第３正電
位の値を調節するため、Ｎチャンネルトランジスタ１０
５のソース、Ｎチャンネルトランジスタ１０６のドレイ
ンに抵抗を接続してもよい。
への移行により、消去モード指示信号は非活性化され、
負電位ポンプ回路５００は負電位（−ＶＥ）の生成を止
め、その出力を負電位（−ＶＥ）から接地電位に切り替
える。又、同時に、消去モード信号の非活性化に伴い、
アナログスイッチＳＷ１０７がオフとなって、電源電圧
ＶｃｃがＮチャンネルトランジスタ１０５のベースに供
給されるため、Ｎチャンネルトランジスタ１０５はオン
となる。このとき、アナログスイッチ１０８は、オンと
なっており、Ｎチャンネルトランジスタ１０６に負電源
電位供給回路５００から接地電位を供給する。そのた
め、Ｎチャンネルトランジスタ１０６はオフとなる。従
って、Ｎ電位供給回路２０２は、Ｎチャンネルトランジ
スタ１０５から、第３正電位を出力する。この第３正電
位の値を調節するため、Ｎチャンネルトランジスタ１０
５のソース、Ｎチャンネルトランジスタ１０６のドレイ
ンに抵抗を接続してもよい。
【００３５】この第３正電位は、消去レベルの上限が所
望の値であるか否かを確認するための電位であり、たと
えば、２．５Ｖに設定される。あるいは、消去レベルの
下限が所望のレベルであるか否かを確認する過剰消去の
ベリファイの場合には、たとえば、０．５ｖに設定され
る。
望の値であるか否かを確認するための電位であり、たと
えば、２．５Ｖに設定される。あるいは、消去レベルの
下限が所望のレベルであるか否かを確認する過剰消去の
ベリファイの場合には、たとえば、０．５ｖに設定され
る。
【００３６】以上、本発明の一つの実施形態について説
明した。本発明実施形態は、これにとどまらず、各々の
インバータ１０３を構成するＮチャンネルトランジスタ
１１０２のソースを共通に接続せず、独立としてもよ
い。
明した。本発明実施形態は、これにとどまらず、各々の
インバータ１０３を構成するＮチャンネルトランジスタ
１１０２のソースを共通に接続せず、独立としてもよ
い。
【００３７】図２はインバータ１０３を構成するＮチャ
ンネルトランジスタ１０２のソースを独立とした本発明
のＥＥＰＲＯＭの回路図である。
ンネルトランジスタ１０２のソースを独立とした本発明
のＥＥＰＲＯＭの回路図である。
【００３８】図２においては、インバータ１０３を構成
するＮチャンネルトランジスタ１１０２のソースを独立
させたことに伴って、ワード線の本数分、たとえば５１
２個のＮ電位供給回路２０２を設けている。
するＮチャンネルトランジスタ１１０２のソースを独立
させたことに伴って、ワード線の本数分、たとえば５１
２個のＮ電位供給回路２０２を設けている。
【００３９】又、図１の実施形態と相違する点は、消去
判定回路１０９への入力信号として消去指示信号に加
え、カウンタ４１１を加えたところにある。
判定回路１０９への入力信号として消去指示信号に加
え、カウンタ４１１を加えたところにある。
【００４０】このカウンタ４１１は消去ベリファイ指示
信号をトリガとして入力し、Ｎ電位供給回路２０２のう
ちの１つを順次選択するためのカウンタである。
信号をトリガとして入力し、Ｎ電位供給回路２０２のう
ちの１つを順次選択するためのカウンタである。
【００４１】以下、図４に示したＥＥＰＲＯＭの動作に
ついて説明する。
ついて説明する。
【００４２】読み出し動作、書き込み動作、消去動作
は、図１の場合と同様である。
は、図１の場合と同様である。
【００４３】消去ベリファイ動作時には、消去ベリファ
イ指示信号が活性化することにより、ワード線デコーダ
１０４はその全出力線に、ハイ・レベル信号を出力し
て、全ワード線を非選択とするとともに、Ｐ電位供給回
路の出力を、消去時の接地電位から、第１正電位に切り
替える。
イ指示信号が活性化することにより、ワード線デコーダ
１０４はその全出力線に、ハイ・レベル信号を出力し
て、全ワード線を非選択とするとともに、Ｐ電位供給回
路の出力を、消去時の接地電位から、第１正電位に切り
替える。
【００４４】ところで、消去指示信号は既に非活性化さ
れているから、負電位ポンプ回路６００は負電位（−Ｖ
Ｅ）の供給を停止し、その出力は接地電位となってい
る。
れているから、負電位ポンプ回路６００は負電位（−Ｖ
Ｅ）の供給を停止し、その出力は接地電位となってい
る。
【００４５】この状態で、カウンタ４１１により選択さ
れたＮ電位供給回路２０２のみがその出力を切り替える
動作を行う。すなわち、活性化されたＮ電位供給回路２
０２は、図１の場合と同様に、消去判定回路１０９の出
力に基づいて、アナログスイッチ１０７がオフしてＮチ
ャンネルトランジスタ１０５がオンするとともに、アナ
ログスイッチ１０８がオンしてＮチャンネルトランジス
タ１０６がオフする。その結果、カウンタ４１１により
選択されたＮ電位供給回路２０２は、消去ベリファイの
ための第３正電位を出力する。
れたＮ電位供給回路２０２のみがその出力を切り替える
動作を行う。すなわち、活性化されたＮ電位供給回路２
０２は、図１の場合と同様に、消去判定回路１０９の出
力に基づいて、アナログスイッチ１０７がオフしてＮチ
ャンネルトランジスタ１０５がオンするとともに、アナ
ログスイッチ１０８がオンしてＮチャンネルトランジス
タ１０６がオフする。その結果、カウンタ４１１により
選択されたＮ電位供給回路２０２は、消去ベリファイの
ための第３正電位を出力する。
【００４６】一方、カウンタ４１１により活性化されな
かったＮ電位供給回路２０２においては、アナログスイ
ッチ１０７とＮチャンネルトランジスタ１０５がオフす
るとともに、アナログスイッチ１０８とＮチャンネルト
ランジスタ１０６がオンする。
かったＮ電位供給回路２０２においては、アナログスイ
ッチ１０７とＮチャンネルトランジスタ１０５がオフす
るとともに、アナログスイッチ１０８とＮチャンネルト
ランジスタ１０６がオンする。
【００４７】その結果、カウンタ４１１により選択され
なかったたＮ電位供給回路２０２は、接地電位をを出力
する。
なかったたＮ電位供給回路２０２は、接地電位をを出力
する。
【００４８】上記操作により選択されたワード線につい
ての消去ベリファイが終了したならば、カウンタ４１１
は数字を「１」だけインクリメントして、対応する次の
Ｎ電位供給回路２０２を活性化する。
ての消去ベリファイが終了したならば、カウンタ４１１
は数字を「１」だけインクリメントして、対応する次の
Ｎ電位供給回路２０２を活性化する。
【００４９】以上、図４を参照して、インバータ１０３
を構成するＮチャンネルトランジスタ１０２のソースを
独立としたＥＥＰＲＯＭについて説明した。
を構成するＮチャンネルトランジスタ１０２のソースを
独立としたＥＥＰＲＯＭについて説明した。
【００５０】本発明の実施形態は、図１、図４に示した
２つの実施形態にとどまらず、各々のインバータ１０３
を構成するＮチャンネルトランジスタ１０２のソースを
複数個共通に接続して、同様に駆動することもできる。
２つの実施形態にとどまらず、各々のインバータ１０３
を構成するＮチャンネルトランジスタ１０２のソースを
複数個共通に接続して、同様に駆動することもできる。
【００５１】
【発明の効果】以上説明した本発明によれば、、ワード
線に負電圧又は接地電圧を供給するための負電圧発生回
路から消去ベリファイのための第３正電位を供給できる
ようにして、従来の回路規模や配線数を維持したまま、
消去ベリファイを行う事ができる。
線に負電圧又は接地電圧を供給するための負電圧発生回
路から消去ベリファイのための第３正電位を供給できる
ようにして、従来の回路規模や配線数を維持したまま、
消去ベリファイを行う事ができる。
【００５２】又、本発明によれば、正電位のみを用い
て、読み出し、書き込み、消去、消去ベリファイの各モ
ードでメモリセルを駆動する方式にも対応することがで
きる。
て、読み出し、書き込み、消去、消去ベリファイの各モ
ードでメモリセルを駆動する方式にも対応することがで
きる。
【図１】本発明の第１実施形態の構成を示すブロック
図。
図。
【図２】正電位ポンプ回路のブロック図。
【図３】負電位ポンプ回路のブロック図。
【図４】本発明の第２実施形態の構成を示すブロック
図。
図。
【図５】従来の不揮発性半導体記憶装置の回路図。
１０１ ＰチャネルＭＯＳトランジスタ １０２ ＮチャネルＭＯＳトランジスタ １０３ インバータ １０４ ワード線デコーダ １０５ ＮチャネルＭＯＳトランジスタ １０６ ＮチャネルＭＯＳトランジスタ １０７、１０８ アナログスイッチ １０９ 消去判定回路 ２０１ Ｐ電位供給回路 ２０２ Ｎ電位供給回路 ２０９ 読出書込判定回路 ４１１ カウンタ ５００ 負電位ポンプ回路 ５０１ 正電位ポンプ回路 ５１０ Ｎチャンネルトランジスタ ５２０ Ｎチャンネルトランジスタ Ｗ０００…Ｗ５１１ ワード線
Claims (6)
- 【請求項１】 ワード線に接続されたインバータと、前
記インバータを構成するＰチャンネルトランジスタのソ
ースに電位を供給するＰ電位供給回路と、前記インバー
タを構成するＮチャンネルトランジスタのソースに電位
を供給するＮ電位供給回路と、読み出しと書き込みのう
ちいずれのモードで動作するかを判定する読出書込判定
回路と、消去モードで動作させるか否かを判定する消去
判定回路とを備えた電気的に書き換え可能な不揮発性半
導体メモリ（Electrically Erasable Programmable Rea
d Only Memory：ＥＥＰＲＯＭ）であって、 前記読出書込判定回路の出力及び前記消去判定回路の出
力に基づいて、前記Ｐ電位供給回路は、第１正電位、第
２正電位、接地電位の内のいずれか一つを出力し、前記
Ｎ電位供給回路は、第３正電位、接地電位、負電位の内
のいずれか一つを出力することを特徴とするＥＥＰＲＯ
Ｍ。 - 【請求項２】 前記Ｐ電位供給回路は、正電源電位と接
地電位とを切り替えて出力する正電位ポンプ回路と、２
つのＮチャンネルトランジスタのカスコード接続と、前
記２つのＮチャンネルトランジスタのゲートにそれぞれ
接続されたアナログスイッチとを有し、 前記カスコード接続の一端を前記正電位ポンプ回路に接
続し、他端を接地することを特徴とする請求項１記載の
ＥＥＰＲＯＭ。 - 【請求項３】 前記Ｎ電位供給回路は、負電源電位と接
地電位とを切り替えて出力する負電位ポンプ回路と、２
つのＮチャンネルトランジスタのカスコード接続と、前
記２つのＮチャンネルトランジスタのゲートにそれぞれ
接続されたアナログスイッチとを有し、 前記カスコード接続の一端を前記負電位ポンプ回路に接
続し、他端を消去ベリファイ指示信号に接続することを
特徴とする請求項１記載のＥＥＰＲＯＭ。 - 【請求項４】 前記インバータを前記ワード線毎に備
え、 各々の前記インバータを構成するＰチャンネルトランジ
スタのソースを共通に前記Ｐ電位供給回路の出力に接続
し、 各々の前記インバータを構成するＮチャンネルトランジ
スタのソースを共通に前記Ｎ電位供給回路の出力に接続
することを特徴とする請求項１記載のＥＥＰＲＯＭ。 - 【請求項５】 消去ベリファイ指示信号をトリガとし
てワード線番号数を順次計数するカウンタを備え、 前記インバータを前記ワード線毎に設け、 前記Ｎ電位供給回路を前記インバータ毎に設け、 前記カウンタ出力に基づいて、前記Ｎ電位供給回路を駆
動することを特徴とする請求項１記載のＥＥＰＲＯＭ。 - 【請求項６】 前記一方のアナログスイッチを接地電位
及び前記負電位供給回路の出力電位で駆動し、前記他方
のアナログスイッチを他の電源電位と前記負電位ポンプ
回路の出力電位で駆動することを特徴とする請求項３記
載のＥＥＰＲＯＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18292798A JP3149427B2 (ja) | 1998-06-29 | 1998-06-29 | 不揮発性半導体メモリ |
| TW088109411A TW436792B (en) | 1998-06-29 | 1999-06-07 | Non-volatile semiconductor memory apparatus |
| US09/330,081 US6147909A (en) | 1998-06-29 | 1999-06-11 | Nonvolatile semiconductor memory device |
| KR1019990024705A KR100341380B1 (ko) | 1998-06-29 | 1999-06-28 | 비휘발성 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18292798A JP3149427B2 (ja) | 1998-06-29 | 1998-06-29 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000011676A JP2000011676A (ja) | 2000-01-14 |
| JP3149427B2 true JP3149427B2 (ja) | 2001-03-26 |
Family
ID=16126819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18292798A Expired - Fee Related JP3149427B2 (ja) | 1998-06-29 | 1998-06-29 | 不揮発性半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6147909A (ja) |
| JP (1) | JP3149427B2 (ja) |
| KR (1) | KR100341380B1 (ja) |
| TW (1) | TW436792B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061525B1 (en) * | 1999-06-17 | 2006-03-08 | STMicroelectronics S.r.l. | Row decoder for a nonvolatile memory with possibility of selectively biasing word lines to positive or negative voltages |
| EP1067557B1 (en) * | 1999-06-22 | 2005-02-02 | STMicroelectronics S.r.l. | Flash compatible EEPROM |
| US6477091B2 (en) | 2001-03-30 | 2002-11-05 | Intel Corporation | Method, apparatus, and system to enhance negative voltage switching |
| US9299395B2 (en) | 2012-03-26 | 2016-03-29 | Intel Corporation | Methods and systems to selectively boost an operating voltage of, and controls to an 8T bit-cell array and/or other logic blocks |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1998
- 1998-06-29 JP JP18292798A patent/JP3149427B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-07 TW TW088109411A patent/TW436792B/zh not_active IP Right Cessation
- 1999-06-11 US US09/330,081 patent/US6147909A/en not_active Expired - Lifetime
- 1999-06-28 KR KR1019990024705A patent/KR100341380B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW436792B (en) | 2001-05-28 |
| US6147909A (en) | 2000-11-14 |
| KR20000006521A (ko) | 2000-01-25 |
| JP2000011676A (ja) | 2000-01-14 |
| KR100341380B1 (ko) | 2002-06-21 |
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