JP2004039232A - フラッシュメモリ装置のブロック選択回路 - Google Patents
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Abstract
パッケージ後でも不良ブロックを選択して不良処理することが可能なフラッシュメモリ装置のブロック選択回路を提供する。
【解決手段】
所定の電圧条件によって書込み及び消去が可能なフラッシュメモリセルを含み、アドレス信号、選択信号及びフラッシュメモリセルの状態に応じてブロック選択信号を出力する選択部と、前記ブロック選択信号及びクロック信号に応じて、所定の高電圧を維持する信号を出力する高電圧ポンピング部と、前記高電圧ポンピング部の出力信号に応じてフラッシュメモリセルブロックのゲートセレクトライン、ワードライン及びソースセレクトラインに所定のバイアスを印加するためのスイッチング部とを含んでなる。
【選択図】図2
Description
12、22 高電圧ポンピング部
13、23 スイッチング部
14、24 フラッシュメモリセルブロック
Claims (8)
- 所定の電圧条件によって書込み及び消去が可能なフラッシュメモリセルを含み、アドレス信号、選択信号及びフラッシュメモリセルの状態に応じてブロック選択信号を出力する選択部と、
前記ブロック選択信号及びクロック信号に応じて所定の高電圧を維持する信号を出力する高電圧ポンピング部と、
前記高電圧ポンピング部の出力信号に応じてフラッシュメモリセルブロックのゲートセレクトライン、ワードライン及びソースセレクトラインに所定のバイアスを印加するスイッチング部と
を備えてなるフラッシュメモリ装置のブロック選択回路。 - 請求項1に記載のフラッシュメモリ装置のブロック選択回路において、
前記選択部は、
多数のアドレス信号を論理演算するための第1論理手段と、
ゲート電圧及びウェル電圧に応じて書込み、消去又は読出し動作を行うフラッシュメモリセルと、
前記第1論理手段と前記フラッシュメモリセルのドレイン端子との間に接続され、前記フラッシュメモリセルのドレイン端子の電位を調節する第1NMOSトランジスタと、
電源端子と出力端子との間に接続され、前記出力端子に電源電圧を供給するPMOSトランジスタと、
前記フラッシュメモリセルのソース端子と前記出力端子との間に接続され、前記フラッシュメモリセルのソース端子の電位を調節する第2NMOSトランジスタと、
前記出力端子の電位と選択信号を論理演算して前記ブロック選択信号を出力する第2論理手段とを含んでなる
ことを特徴とするブロック選択回路。 - 請求項2に記載のフラッシュメモリ装置のブロック選択回路において、
前記フラッシュメモリセルを消去するために、前記第1NMOSトランジスタのゲート端子、前記第2NMOSトランジスタのゲート端子及び前記フラッシュメモリセルのゲート端子にそれぞれ0Vを印加し、前記フラッシュメモリセルのウェルに所定の消去電圧を印加し、前記PMOSトランジスタのゲート端子に電源電圧を印加する
ことを特徴とするブロック選択回路。 - 請求項2に記載のフラッシュメモリ装置のブロック選択回路において、
前記フラッシュメモリセルに書き込むために、前記第1NMOSトランジスタのゲート端子に電源電圧を、前記第2NMOSトランジスタのゲート端子に0Vを、前記フラッシュメモリセルのゲート端子に所定の書込み電圧を、前記フラッシュメモリセルのウェルに0Vを、前記PMOSトランジスタのゲート端子に電源電圧をそれぞれ印加する
ことを特徴とするブロック選択回路。 - 請求項2に記載のフラッシュメモリ装置のブロック選択回路において、
前記フラッシュメモリセルを読み出すために、前記第1NMOSトランジスタのゲート端子、前記第2NMOSトランジスタのゲート端子及び前記フラッシュメモリセルのゲート端子にそれぞれ電源電圧を印加し、前記フラッシュメモリセルのウェル及び前記PMOSトランジスタのゲート端子にそれぞれ0Vを印加する
ことを特徴とするブロック選択回路。 - 請求項1又は2に記載のフラッシュメモリ装置のブロック選択回路において、
前記フラッシュメモリセルは、初期消去状態を維持し、前記フラッシュメモリセルブロックのいずれか一つを不良処理する場合、前記不良処理するフラッシュメモリセルブロックに該当するアドレスが印加されるフラッシュメモリセルをプログラムする
ことを特徴とするブロック選択回路。 - 請求項2に記載のフラッシュメモリ装置のブロック選択回路において、
前記第1論理手段はNANDゲートである
ことを特徴とするブロック選択回路。 - 請求項2に記載のフラッシュメモリ装置のブロック選択回路において、
前記第2論理手段はNORゲートである
ことを特徴とするブロック選択回路。
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