JP2009224011A - 不揮発性メモリ素子のテスト方法 - Google Patents

Abstract

【課題】 不揮発性メモリ素子をウェーハ上でテストするとき、フェールしたビットのマスキング動作を別途に行わない不揮発性メモリ素子のテスト方法の提供。
【解決手段】 ウェーハ状態である不揮発性メモリ素子のテスト方法において、前記不揮発性メモリ素子の全体メモリセルに対する消去および第１検証を行う段階と、前記第１検証結果を格納しているページバッファのデータ格納された第１ラッチのデータを第２ラッチに格納し、前記第１ラッチのデータを、検証パスを示すデータに設定する段階と、前記全体メモリセルに対するソフトプログラムおよび第２検証を行う段階とを含む、不揮発性メモリ素子のテスト方法を提供する。
【選択図】 図５

Description

本発明は、不揮発性メモリ素子(Non-Volatile Memory Device)の消去動作に係り、特に、マルチレベルセル(Multi Level Cell；ＭＬＣ)を有するメモリ素子の消去動作後のセル分布特性を向上させるための不揮発性メモリ素子のテスト方法に関する。

不揮発性メモリであるフラッシュメモリは、一般に、ＮＡＮＤフラッシュメモリとＮＯＲフラッシュメモリに区分される。ＮＯＲフラッシュメモリは、メモリセルがそれぞれ独立にビットラインとワードラインに接続される構造を持つので、ランダムアクセス時間特性に優れる。これに対し、ＮＡＮＤフラッシュメモリは、複数のメモリセルが直列に接続されてセルストリング当り１つのコンタクトのみを必要とするので、集積度特性に優れる。よって、高集積フラッシュメモリには主にＮＡＮＤ構造が採用されている。

公知のＮＡＮＤフラッシュメモリ装置は、メモリセルアレイ、行デコーダ、およびページバッファを含む。前記メモリセルアレイは、行に沿って伸張された複数本のワードラインと、列に沿って伸張された複数本のビットラインと、前記ビットラインにそれぞれ対応する複数のセルストリングとを含んでなる。

最近では、このようなフラッシュメモリの集積度をさらに向上させるために、１つのメモリセルの複数のデータを格納し得る多重ビットセルに関する研究が盛んに行われている。このような方式のメモリセルを、通常、マルチレベルセル（Multi Level Cell；ＭＬＣ）という。これに対比する単一ビットのメモリセルをシングルレベルセル（Single Level Cell；ＳＬＣ）という。

前記ＭＬＣは、上述したように複数のビットのデータを格納するために複数のセル電圧レベルを有し、それぞれのセルしきい電圧によって異なるデータが格納されることを意味する。

上述したフラッシュメモリ素子は、ウエーハ(wafer)上に製造され、ウエーハ状態でテストをフェールしたメモリセルにマスキングし、レーザーリペア過程を行う。

図１は一般なウェーハ状態のテスト過程を示す動作順序図である。

図１を参照すると、ウェーハ状態でテストを開始すると、まず、それぞれのメモリチップに電源がまともに印加されるかを確認する電源テストを行う（Ｓ１０１）。電源テストが完了すると、ウェーハ上の全てのメモリセルを消去する（Ｓ１０３）。前記メモリセルは、ウェーハ上に作られることにより、相異なるしきい電圧に変更されていることがある。よって、全体的な消去を行って０Ｖ以下のしきい電圧を持たせる。

前記全体消去の後には、全てのメモリセルが０Ｖ以下に消去されたかを確認するためのハード(Hard)消去検証(Erase Verify)が行われる（Ｓ１０５）。

前記段階Ｓ１０５のハード消去検証を行った結果、フェールが発生すると（Ｓ１０７）、テスト動作は直ちに中断し（Ｓ１０９）、メモリセルのデータを読み出し、フェールが発生したセルに対する情報をページバッファに格納する（Ｓ１１１）。前記ページバッファに格納された読み出し情報によって、フェールしたページバッファを区分し、フェールしたページバッファのラッチが以後の検証動作でパス信号を出力するように、マスキングデータを、メモリセルと接続されるページバッファに入力する（Ｓ１１３）。

マスキングデータをページバッファに入力した後には、さらに全体消去を行った後、ハード検証を行ってマスキングがまともになされたかを確認する（Ｓ１１５）。この際、大部分は前記段階Ｓ１１１および段階Ｓ１１３の過程によってマスキングが行われてハード消去検証がパスされる。

ハード消去検証が完了すると、以後には実際メモリセルを０Ｖに近くなるようにソフトプログラムする（Ｓ１１７）。これはメモリセルをプログラムするとき、メモリセルのしきい電圧が０Ｖよりもあまり低ければプログラム時間が長くかかり、他のメモリセルに影響を与えるおそれもあるため、０Ｖに近いしきい電圧を持つようにメモリセルを予めプログラムする。前記ソフトプログラムに対する検証は、ソフト検証電圧（ＳＥＶ）を用いて行う（Ｓ１１９）。

前述した過程は、テストを行う途中でフェールが発生すると、テストを中断し、フェールしたメモリセル情報を格納し、マスキングを行い、さらに全体消去とハード消去検証を行う過程が必要なので、ウェーハのテスト時間が長くなる。

図２（ａ）〜図２（ｃ）は図１の動作によるメモリセルのしきい電圧移動様子を示す。

図２（ａ）を参照すると、ウェーハに作られるメモリセルは、初期にそれぞれ多様なしきい電圧を持つことができる。このようなメモリセルに対して段階Ｓ１０３の全体消去を行うことにより、０Ｖ以下のしきい電圧を持たせる。この際、ハード検証電圧（ＥＶ）でハード消去検証を行う。

その後、広いしきい電圧分布で消去されたメモリセルを、ソフトプログラムによって、０Ｖ近くに狭い分布を持つように移動させる様子が図２（ｂ）および図２（ｃ）である。

図２（ｂ）および図２（ｃ）を参照すると、ソフトプログラム検証によって全てのメモリセルを０Ｖに近いしきい電圧を持つようにプログラムし、ソフト検証電圧（ＳＥＶ）で検証を行い、全てのメモリセルのしきい電圧がソフト検証電圧（ＳＥＶ）近くにあるようにする。

前述したようにウェーハテストを行う過程で全体消去とハード検証を行うと、大部分の場合にはフェールが発生する。したがって、続いてソフトプログラムと検証を行う前に、必ずハード検証がパスできるようにマスキングデータをページバッファに入力する動作が必要である。このため、ウェーハテスト動作時間がマスキングデータ入力過程によって長くなる。

そこで、本発明の目的は、不揮発性メモリ素子をウェーハ上でテストするとき、フェールしたビットのマスキング動作を別途に行わない不揮発性メモリ素子のテスト方法を提供することにある。

上記目的を達成するために、本発明のある観点によれば、ウェーハ状態である不揮発性メモリ素子のテスト方法において、前記不揮発性メモリ素子の全体メモリセルに対する消去および第１検証を行う段階と、前記第１検証結果を格納しているページバッファのデータ格納された第１ラッチのデータを第２ラッチに格納し、前記第１ラッチのデータを、検証パスを示すデータに設定する段階と、前記全体メモリセルに対するソフトプログラムおよび第２検証を行う段階とを含む、不揮発性メモリ素子のテスト方法を提供する。

前記第１検証のための第１検証電圧は、前記第２検証のための第２検証電圧よりも低い電圧であることを特徴とする。

前記全体消去動作の前に電源テストを行うことを特徴とする。

前記ページバッファのデータを設定することは、前記第１検証結果が格納された前記第１ラッチのデータを前記第２ラッチに伝達する段階と、前記第１ラッチのデータを検証パスデータに変更する段階とを含む。

前記第１ラッチのデータを検証パスデータに変更するために、前記第２ラッチに伝達されたデータを反転して前記ページバッファのセンシングノードに伝達し、前記センシングノードの電圧レベルに応じて前記第１ラッチのデータを変更することを特徴とする。

前記第２検証は、前記メモリセルのいずれか一つでもパスされると中断することを特徴とする。

本発明の他の観点によれば、ウェーハ状態である不揮発性メモリ素子のテスト方法において、前記不揮発性メモリ素子の全体メモリセルに対する消去および第１検証をページバッファの第１ラッチで行う段階と、前記第１ラッチに格納されたデータを前記ページバッファのセンシングノードを介して前記ページバッファの第２ラッチに伝達する第１伝達段階と、前記第２ラッチのデータを、検証パス結果を示すデータに設定する段階と、前記メモリセルに対するソフトプログラムおよび第２検証を行う段階とを含む、不揮発性メモリ素子のテスト方法を提供する。

前記全体消去動作の前に電源テストを行うことを特徴とする。

前記第２ラッチに検証パス結果データを設定するために、前記第２ラッチのデータを前記センシングノードを介して前記第１ラッチに伝達することを特徴とする。

前記第１検証のための第１検証電圧は、前記第２検証のための第２検証電圧よりも低い電圧であることを特徴とする。

前記第１伝達段階によって、前記第１ラッチに格納されたデータを用いてリペア動作を行うことを特徴とする。

前記第２検証は、前記メモリセルのいずれか一つでもパスされると中断することを特徴とする。

以上説明したように、本発明に係る不揮発性メモリ素子のテスト方法は、ウェーハ上で不揮発性メモリ素子をテストするとき、フェールしたビットラインに対するマスキング動作を行わないようにしてウェーハテスト時間を減らすことができる。

以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。

図３はフラッシュメモリ素子の構造を示すブロック図である。

図３を参照すると、フラッシュメモリ素子３００は、メモリセルアレイ３１０、ページバッファ部３２０、Ｙデコーダ３３０、Ｘデコーダ３４０、電圧提供部３５０、および制御部３６０を含む。

メモリセルアレイ３１０は、データ格納のためのメモリセルが直列に接続されたセルストリングを複数含んでいるが、それぞれのセルストリングは、ビットラインＢＬに接続される。また、前記ビットラインＢＬと直交する方向にメモリセルのゲートがワードラインＷＬに接続される。

ページバッファ部３２０は、前記メモリセルアレイ３１０のビットラインＢＬに接続されるページバッファ３２１を複数含んでいるが、それぞれのページバッファ(ＰＢ)３２１は、選択されたメモリセルにプログラムすべきデータを臨時格納してビットラインＢＬを介してメモリセルに伝達し、或いはメモリセルに格納されたデータを読み出して格納する。

前記ページバッファ３２１は、多数のラッチ回路を含んでおり、一つのラッチ回路を用いてプログラムを行う間、もう一つのラッチ回路にはキャッシュプログラムすべきデータが入力できる。

Ｙデコーダ３３０は、入力アドレスに応じてページバッファ部３２０のページバッファ(ＰＢ)３２１に入出力経路を提供し、Ｘデコーダ３４０は、入力アドレスに応じてメモリセルアレイ３１０のワードラインＷＬを選択する。

電圧提供部３５０は、制御部３６０の制御に基づいて、前記Ｘデコーダ３４０が接続するワードラインＷＬに提供する動作電圧を生成し、制御部３６０は、動作命令による制御信号を出力し、メモリセルアレイ３１０のデータプログラム程度に応じて設定されているパス電圧を提供し得るように電圧提供部３５０を制御する。

前記ページバッファ部３２０に含まれる多数のページバッファ回路はそれぞれ次のように構成される。

図４は図３のページバッファ３２１の詳細回路図である。

図４を参照すると、ページバッファ３２１は、センシング部３２２、プリチャージ部３２３、ラッチ部３２４、検証部３２８、およびデータ入力部３２９を含む。また、ページバッファ３２１は、ビットラインＢＬに接続されるビットライン選択部を含むが、図４には示していない。

センシング部３２２は、ビットラインＢＬに接続され、ビットラインＢＬの電圧レベルとセンシングノードＳ０の電圧レベルに応じてターンオンまたはターンオフ動作を行い、プリチャージ部３２３は、センシングノードＳ０をプリチャージする。

ラッチ部３２４は、第１〜第３ラッチ部３２５〜３２７を含み、格納しているプログラムすべきデータをセンシングノードＳ０を介してビットラインＢＬに伝達し、或いはビットライン電圧レベルに応じて、プログラムされたデータを読み出して格納する。

検証部３２８は、前記ラッチ部３２４の第１ラッチ部３２５と第２ラッチ部３２６との間に接続され、プログラム検証に対する検証信号PBVERを出力する。データ入力部３２９は、第１ラッチ部３２５に接続され、制御信号に基づいて第１ラッチ部３２５にデータを入力する。

前記センシング部３２２は第１ＮＭＯＳトランジスタＮ１を含み、プリチャージ部３２３はＰＭＯＳトランジスタＰを含み、第１ラッチ部３２５は第２〜第６ＮＭＯＳトランジスタＮ２〜Ｎ６と第１〜第３インバータＩＮ１〜ＩＮ３を含む。

第２ラッチ部３２６は第７〜第９ＮＭＯＳトランジスタＮ７〜Ｎ９と第４および第５インバータＩＮ４、ＩＮ５を含み、第３ラッチ部３２７は第１０〜第１３ＮＭＯＳトランジスタＮ１０〜Ｎ１３と第６および第７インバータＩＮ６、ＩＮ７を含む。また、ラッチ部３２４はさらに第１４ＮＭＯＳトランジスタＮ１４と第２０ＮＭＯＳトランジスタＮ２０を含む。

検証部３２８は第１５〜第１７ＮＭＯＳトランジスタＮ１５〜Ｎ１７を含み、データ入力部３２９は第１８および第１９ＮＭＯＳトランジスタＮ１８、Ｎ１９を含む。

第１ＮＭＯＳトランジスタＮ１は、ビットライン（またはビットライン選択部）ＢＬとセンシングノードＳ０との間に接続され、第１ＮＭＯＳトランジスタＮ１のゲートにはセンシング制御信号PBSENSEが入力される。

ＰＭＯＳトランジスタＰは、電源電圧とセンシングノードＳ０との間に接続され、ＰＭＯＳトランジスタＰのゲートにはプリチャージ制御信号PRECHSO_Nが入力される。

第２ＮＭＯＳトランジスタＮ２は、センシングノードＳ０とノードＫ４との間に接続され、第２ＮＭＯＳトランジスタＮ２のゲートにはデータ伝送制御信号DATTRANが入力される。第３ＮＭＯＳトランジスタＮ３はノードMSBとノードＫ１との間に接続され、第４ＮＭＯＳトランジスタＮ４はノードMSB_NとノードＫ１との間に接続される。第３ＮＭＯＳトランジスタＮ３のゲートには第１リセット信号MSBRSTが入力され、第４ＮＭＯＳトランジスタＮ４のゲートには第１セット信号MSBSETが入力される。

第５ＮＭＯＳトランジスタＮ５は、ノードＫ１と接地ノードとの間に接続され、第５ＮＭＯＳトランジスタＮ５のゲートにはセンシングノードＳ０が接続される。第１インバータＩＮ１は、ノードＫ４とノードMSBとの間に接続され、ノードMSBの状態を反転させてノードＫ４に出力する。

第２および第３インバータＩＮ２、ＩＮ３は、ノードMSBとノードMSB_Nとの間にラッチ回路として接続されて第１ラッチＬ１を構成する。第６ＮＭＯＳトランジスタＮ６は、ノードＫ４とノードＫ５との間に接続され、第６ＮＭＯＳトランジスタＮ６のゲートにはデータ出力制御信号MSBPASSが入力される。

第７ＮＭＯＳトランジスタＮ７は、センシングノードＳ０とノードLSB_Nとの間に接続され、第７ＮＭＯＳトランジスタＮ７のゲートにはＭＬＣ(Multi Level Cell)プログラム制御信号MLCPROGが入力される。第４および第５インバータＩＮ４、ＩＮ５は、ノードLSBとノードLSB_Nとの間にラッチ回路として接続されて第２ラッチＬ２を構成する。

第８ＮＭＯＳトランジスタＮ８はノードLSBとノードＫ２との間に接続され、第９ＮＭＯＳトランジスタＮ９はノードLSB_NとノードＫ２との間に接続される。第８ＮＭＯＳトランジスタＮ８のゲートには第２リセット信号LSBRSTが入力され、第９ＮＭＯＳトランジスタＮ９のゲートには第２セット信号LSBSETが入力される。

第１０ＮＭＯＳトランジスタＮ１０はセンシングノードＳ０とノードTDLとの間に接続され、第１１ＮＭＯＳトランジスタＮ１１はセンシングノードＳ０とノードTDL_Nとの間に接続される。第１０ＮＭＯＳトランジスタＮ１０のゲートには制御信号TDLTRANが入力され、第１１ＮＭＯＳトランジスタＮ１１のゲートには制御信号TDLPROGが入力される。

第６および第７インバータＩＮ６、ＩＮ７は、ノードTDLとノードTDL_Nとの間にラッチ回路として接続されて第３ラッチＬ３を構成する。第１２ＮＭＯＳトランジスタＮ１２はノードTDLとノードＫ２との間に接続され、第１３ＮＭＯＳトランジスタＮ１３はノードTDL_NとノードＫ２との間に接続される。第１２ＮＭＯＳトランジスタＮ１２のゲートには第３リセット信号TDLRSTが入力され、第１３ＮＭＯＳトランジスタＮ１３のゲートには第３セット信号TDLSETが入力される。

第１４ＮＭＯＳトランジスタＮ１４は、ノードＫ２と接地電圧との間に接続され、第１４ＮＭＯＳトランジスタＮ１４のゲートはセンシングノードＳ０に接続される。

第１５および第１６ＮＭＯＳトランジスタＮ１５、Ｎ１６は、接地ノードと検証信号PBVER出力ノードとの間に直列に接続され、第１７ＮＭＯＳトランジスタＮ１７は、第１６ＮＭＯＳトランジスタＮ１６のドレインとソースに共通に接続されている。第１５ＮＭＯＳトランジスタＮ１５のゲートにはノードLSBが接続され、第１６ＮＭＯＳトランジスタＮ１６のゲートにはノードＫ４が接続され、第１７ＮＭＯＳトランジスタＮ１７のゲートにはページバッファチェック信号PBCHECKが入力される。

第２０ＮＭＯＳトランジスタＮ２０は、センシングノードＳ０とノードＫ５との間に接続され、第２０ＮＭＯＳトランジスタＮ２０のゲートには制御信号CELLIVが入力される。

第１８ＮＭＯＳトランジスタＮ１８はノードMSBとノードＫ５との間に接続され、第１９ＮＭＯＳトランジスタＮ１９はノードMSB_NとノードＫ５との間に接続される。第１８ＮＭＯＳトランジスタＮ１８のゲートにはデータ入力制御信号DATLOADが入力され、第１９ＮＭＯＳトランジスタＮ１９のゲートには前記データ入力制御信号DTALOADの反転信号DATLOAD_Nが入力される。

このように構成されるページバッファ３２１を含むフラッシュメモリ素子は、本発明の実施例に係るテスト方法によって次のように動作する。

図５（ａ）は本発明の実施例に係るフラッシュメモリ素子のテスト方法の動作順序図である。

図５（ａ）を参照すると、ウェーハテストを開始すると、まず、ウェーハ上に作られたフラッシュメモリ素子の電源をテストする（Ｓ４１０）。次いで、全てのフラッシュメモリ素子３００のメモリセルアレイ３１０を消去するための全体消去を行う（Ｓ４３０）。

前記メモリセルアレイ３１０に含まれるメモリセルは、ウェーハ上に作られる工程過程でそれぞれ異なるしきい電圧を持っている。したがって、全てのメモリセルに対する全体消去を行って０Ｖ以下のしきい電圧を持たせる。

前記全体消去に対する第１検証をハード検証電圧ＥＶを用いて行い、ページバッファ３２１に全てのメモリセルがハード検証パスされたものと認識することが可能なデータをセットする（Ｓ４５０）。

前記ハード検証では、ビットラインＢＬ単位でスキャンし、一つのメモリセルでもハード検証電圧ＥＶ以上のしきい電圧を持っていると、当該ビットラインＢＬはフェールが発生したと判断される。次に、前記ページバッファ３２１の回路を参照してさらに詳しく説明する。

ハード電圧検証のために、全てのワードラインＷＬにはハード検証電圧ＥＶが印加され、これをページバッファ３２１の第２ラッチＬ２のノードLSB_Nに読み出すことにより、消去検証を行うことができる。

この際、ページバッファ３２１は、ノードLSB_Nが「１」値を持つように初期化動作が行われており、プリチャージ制御信号PRECHSO_NによってセンシングノードＳ０はハイレベルの電圧でプリチャージされている。そして、全てのワードラインＷＬにハード検証電圧ＥＶを印加した状態でセンシング制御信号PBSENSEをハイレベルで印加して第１ＮＭＯＳトランジスタＮ１をターンオンさせる。

もしページバッファ３２１に接続されたビットラインＢＬに接続されているメモリセルがモード正常的にハード検証電圧ＥＶ以下のしきい電圧を持つように消去されたならば、全てのメモリセルはハード検証電圧ＥＶによってターンオンされる。したがって、センシングノードＳ０にプリチャージされていたハイレベルの電圧は共通ソースラインにディスチャージされる。

したがって、センシングノードＳ０がローレベルに変更され、センシングノードＳ０がローレベルであれば、第１４ＮＭＯＳトランジスタＮ１４はターンオフされるので、ノードLSB_Nのデータは「１」を維持する。

ところが、ページバッファ３２１に接続されたビットラインＢＬにメモリセルのいずれか一つでもしきい電圧がハード検証電圧ＥＶよりも高ければ、当該メモリセルはターンオフされる。よって、センシングノードＳ０にプリチャージされているハイレベルの電圧はディスチャージされない。

センシングノードＳ０がハイレベルを維持していると、第１４ＮＭＯＳトランジスタＮ１４はターンオンされる。この際、第２セット信号LSBSETを用いてセンシングノードＳ０の状態をノードLSB_Nに読み出してくると、ノードLSB_Nは「０」データを持つように状態が変更される。

したがって、ノードLSB_Nが「０」データであるページバッファ３２１に接続されるビットラインＢＬは、フェールしたメモリセルを含んでいることを意味する。

前述したようにフェールが発生したかどうかをページバッファ３２１のノードLSB_Nに読み出してきた以後には、当該データを第１ラッチＬ１に移して保存しながら、ノードLSB_Nがさらに「１」データを持つようにセットして全てのページバッファ３２１がパス信号を出力し得るようにするページバッファ３２１のセッティングを行う。このページバッファセッティング過程については、図５(ｂ）を参照して詳細に後述する。

ページバッファ３２１のセッティングが完了すると、全てのページバッファ３２１はパス信号を出力するので、ソフトプログラムおよび第２検証を行い（Ｓ４７０）、ソフト検証をさらに行う（４９０）ことにより、ウェーハテストを済ませることができる。

前記段階Ｓ４７０と前記段階Ｓ４９０の過程は、既存のウェーハテストを行ったものと同様に行われるので、詳細な説明は省略する。

次に、前記ハード消去検証とページバッファセッティング段階（Ｓ４５０）を詳細に説明する。

図５(ｂ）は図５（ａ）のハード消去検証およびページバッファセッティング動作の順序図である。

図５(ｂ）を参照すると、まず、図５（ａ）の段階Ｓ４５０で説明したように、ハード消去検証電圧ＥＶを用いてページバッファ３２１のノードLSB_Nに、当該ページバッファ３２１に接続されたビットラインＢＬがフェールであるか否かに対するデータを読み出す（Ｓ４５１）。前述したようにフェールの発生したビットラインＢＬに接続されたページバッファ３２１のノードLSB_Nには「０」データが入力され、正常的なビットラインＢＬに接続されたページバッファ３２１のノードLSB_Nには「１」データが入力されている。

前記消去検証データをノードLSB_Nに読み出した後には、第２ラッチＬ２のノードLSB_Nのデータを第１ラッチＬ１のノードMSB_Nに伝達する（Ｓ４５３）。

前記伝達は、次のように行われる。

まず、第１ラッチＬ１のノードMSB_Nは、「１」データ状態を持つように初期化されている状態で、ＭＬＣプログラム制御信号MLCPROGをハイレベルで印加して第７ＮＭＯＳトランジスタＮ７をターンオンさせることにより、センシングノードＳ０をノードLSB_Nのデータ状態に応じて変更させる。

すなわち、ノードLSB_Nが「１」データ状態であれば、センシングノードＳ０は「１」データ状態であるハイレベル状態になり、ノードLSB_Nが「０」データ状態であれば、センシングノードＳ０は「０」データ状態であるローレベル状態になる。

前記センシングノードＳ０が「１」データ状態であれば、第５ＮＭＯＳトランジスタＮ５がターンオンされ、センシングノードＳ０が「０」データ状態であれば、第５ＮＭＯＳトランジスタＮ５はターンオフされる。

第１セット信号MSBSETがハイレベルで印加されて第４ＮＭＯＳトランジスタＮ４がターンオンされると、ノードMSB_NにノードLSB_Nとは反対されるデータが入力される。すなわち、ノードLSB_Nが「１」データであるパス状態であれば、ノードMSB_Nは「０」データ状態になり、ノードLSB_Nが「０」データであるフェール状態であれば、ノードMSB_Nは「１」データ状態になる。

前述したような状態でデータの伝達が完了すると、第１ラッチＬ１のノードLSBのデータを第２ラッチＬ２のノードLSB_Nにさらに伝達する動作を行う（Ｓ４５５）。この際には、第１ラッチＬ１のノードＫ５のデータを第２ラッチＬ２のノードLSB_Nに伝達する。

フェールしたビットラインＢＬに接続されているページバッファ３２１を例として説明すると、段階Ｓ４５３を行った結果、ノードLSB_Nは「０」データ状態であり、ノードMSBも「０」データ状態である。ノードMSBが「０」データ状態であれば、ノードＫ４の状態は「１」データ状態である。

したがって、データ伝送制御信号DATTRANをハイレベルで印加して第２ＮＭＯＳトランジスタＮ２をターンオンさせると、センシングノードＳ０は「１」データ状態であるハイレベルになり、センシングノードＳ０がハイレベルであれば、第１４ＮＭＯＳトランジスタＮ１４はターンオンされる。

そして、第２リセット信号LSBRSTをハイレベルで印加すると、第８ＮＭＯＳトランジスタＮ８がターンオンされてノードLSBが接地ノードに接続される。よって、ノードLSBは「０」データ状態に変更され、ノードLSB_Nは「１」データ状態に変更される。前述したようにノードLSB_Nが「１」デーア状態であれば、当該ページバッファ３２１はパスされたと判断される。

まず、段階Ｓ４５３の遂行結果によって、ノードLSB_Nは「１」データ状態であり、ノードMSBは「１」データ状態である。ノードMSBが「１」データ状態であれば、ノードＫ５は「０」データ状態である。

ノードＫ５が「０」データ状態であれば、センシングノードＳ０もローレベルに維持され、第１４ＮＭＯＳトランジスタＮ１４はターンオフされる。したがって、第２リセット信号LSBRSTがハイレベルで印加されるとしても、ノードLSBは最初の「０」データ状態を維持し、同様にノードLSB_Nも「１」データ状態を維持するので、当該ページバッファ３２１はパスされたと判断される。

前述したような過程を簡略にまとめると、以下の表１の通りである。

上記表１に示すように、フェールの発生したビットラインＢＬに接続されるページバッファ３２１のノードLSB_Nは正常的なビットラインＢＬに接続されたページバッファ３２１のように変更され、フェール情報は第１ラッチＬ１のノードMSBに格納されている。

したがって、ウエーハテスト状態でハード消去検証動作の後に全てのページバッファ３２１がパスされるようにし、以後のリペアなどのためのフェール情報は第１ラッチＬ１に格納された情報を利用することができる。

即ち、ウェーハ状態である不揮発性メモリ素子のテスト方法において、該不揮発性メモリ素子の全体メモリセルに対する消去および第１検証を行う段階と、該第１検証結果を格納しているページバッファのデータ格納された第１ラッチのデータを第２ラッチに格納し、該第１ラッチのデータを、検証パスを示すデータに設定する段階と、全体メモリセルに対するソフトプログラムおよび第２検証を行う段階とを含む。

第１検証のための第１検証電圧は、第２検証のための第２検証電圧よりも低い電圧である。全体消去動作の前に電源テストを行う。

また、ページバッファのデータを設定することは、第１検証結果が格納された第１ラッチのデータを第２ラッチに伝達する段階と、該第１ラッチのデータを検証パスデータに変更する段階とを含む。

また、第１ラッチのデータを検証パスデータに変更するために、第２ラッチに伝達されたデータを反転させてページバッファのセンシングノードに伝達し、該センシングノードの電圧レベルに応じて第１ラッチのデータを変更する。

第２検証は、メモリセルのいずれか一つでもパスされると中断する。ウェーハ状態である不揮発性メモリ素子のテスト方法において、不揮発性メモリ素子の全体メモリセルに対する消去および第１検証をページバッファの第１ラッチで行う段階と、第１ラッチに格納されたデータを前記ページバッファのセンシングノードを介して前記ページバッファの第２ラッチに伝達する第１伝達段階と、第２ラッチのデータを、検証パス結果を示すデータに設定する段階と、メモリセルに対するソフトプログラムおよび第２検証を行う段階とを含む。

全体消去動作の前に電源テストを行う。第２ラッチに検証パス結果データを設定するために、該第２ラッチのデータをセンシングノードを介して第１ラッチに伝達する。第１検証のための第１検証電圧は、第２検証のための第２検証電圧よりも低い電圧である。第１伝達段階によって、第１ラッチに格納されたデータを用いてリペア動作を行う。第２検証は、メモリセルのいずれか一つでもパスされると中断する。

前述した本発明の技術的思想は好適な実施例で具合的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明は、本発明の技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内で多様な実施が可能であることを理解できるであろう。

本発明の活用例として、不揮発性メモリ素子(Non-Volatile Memory Device)の消去動作に係り、特に、マルチレベルセル(Multi Level Cell；ＭＬＣ)を有するメモリ素子の消去動作後のセル分布特性を向上させるための不揮発性メモリ素子のテスト方法に適用出来る。

一般なウエーハ状態のテスト過程を示す動作順序図である。 図１の動作によるメモリセルのしきい電圧移動様子を示す図である。 フラッシュメモリ素子の構造を示すブロック図である。 図３のページバッファの詳細回路図である。 （ａ）は本発明の実施例に係るフラッシュメモリ素子のテスト方法の動作順序図、(ｂ）は（ａ）のハード消去検証およびページバッファセッティング動作の順序図である。

符号の説明

３００…フラッシュメモリ素子
３１０…メモリセルアレイ
３２０…ページバッファ部
３３０…Ｙデコーダ
３４０…Ｘデコーダ
３５０…電圧提供部
３６０…制御部

Claims (12)

1. ウェーハ状態である不揮発性メモリ素子のテスト方法において、
   前記不揮発性メモリ素子の全体メモリセルに対する消去および第１検証を行う段階と、
   前記第１検証結果を格納しているページバッファのデータ格納された第１ラッチのデータを第２ラッチに格納し、前記第１ラッチのデータを、検証パスを示すデータに設定する段階と、
   前記全体メモリセルに対するソフトプログラムおよび第２検証を行う段階と、
   を含むことを特徴とする、不揮発性メモリ素子のテスト方法。
2. 前記第１検証のための第１検証電圧は、前記第２検証のための第２検証電圧よりも低い電圧であることを特徴とする、請求項１に記載の不揮発性メモリ素子のテスト方法。
3. 前記全体消去動作の前に電源テストを行うことを特徴とする、請求項１に記載の不揮発性メモリ素子のテスト方法。
4. 前記ページバッファのデータを設定することは、
   前記第１検証結果が格納された前記第１ラッチのデータを前記第２ラッチに伝達する段階と、
   前記第１ラッチのデータを検証パスデータに変更する段階と、
   を含むことを特徴とする、請求項１に記載の不揮発性メモリ素子のテスト方法。
5. 前記第１ラッチのデータを検証パスデータに変更するために、前記第２ラッチに伝達されたデータを反転させて前記ページバッファのセンシングノードに伝達し、前記センシングノードの電圧レベルに応じて前記第１ラッチのデータを変更することを特徴とする、請求項４に記載の不揮発性メモリ素子のテスト方法。
6. 前記第２検証は、前記メモリセルのいずれか一つでもパスされると中断することを特徴とする、請求項１に記載の不揮発性メモリ素子のテスト方法。
7. ウェーハ状態である不揮発性メモリ素子のテスト方法において、
   前記不揮発性メモリ素子の全体メモリセルに対する消去および第１検証をページバッファの第１ラッチで行う段階と、
   前記第１ラッチに格納されたデータを前記ページバッファのセンシングノードを介して前記ページバッファの第２ラッチに伝達する第１伝達段階と、
   前記第２ラッチのデータを、検証パス結果を示すデータに設定する段階と、
   前記メモリセルに対するソフトプログラムおよび第２検証を行う段階と、
   を含むことを特徴とする、不揮発性メモリ素子のテスト方法。
8. 前記全体消去動作の前に電源テストを行うことを特徴とする、請求項７に記載の不揮発性メモリ素子のテスト方法。
9. 前記第２ラッチに検証パス結果データを設定するために、前記第２ラッチのデータを前記センシングノードを介して前記第１ラッチに伝達することを特徴とする、請求項７に記載の不揮発性メモリ素子のテスト方法。
10. 前記第１検証のための第１検証電圧は、前記第２検証のための第２検証電圧よりも低い電圧であることを特徴とする、請求項７に記載の不揮発性メモリ素子のテスト方法。
11. 前記第１伝達段階によって、前記第１ラッチに格納されたデータを用いてリペア動作を行うことを特徴とする、請求項７に記載の不揮発性メモリ素子のテスト方法。
12. 前記第２検証は、前記メモリセルのいずれか一つでもパスされると中断することを特徴とする、請求項７に記載の不揮発性メモリ素子のテスト方法。

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