CN101533673B - 测试非易失性存储设备的方法 - Google Patents

Abstract

公开了一种测试晶片上非易失性存储设备的方法。所述方法包括关于非易失性存储设备中的每一个存储单元执行擦除操作及第一确认操作，将页缓冲器中用于存储根据所述第一确认操作的结果的第一锁存器的数据存储在第二锁存器中，将第一锁存器的数据设置为指示所述确认通过的数据，以及关于每一存储单元执行软程序及执行第二确认操作。

Description

测试非易失性存储设备的方法

相关申请的交叉引用 

本申请要求于2008年3月14日提交的申请号为2008-23838的韩国专利申请的优先权，该优先权申请的内容通过引用整体结合于此。 

技术领域

本发明涉及非易失性存储设备的擦除方法。具体地，本发明涉及测试非易失性存储设备的方法，用于在对多级单元(MLC)存储设备执行擦除操作后增强阈值电压分布特性。 

背景技术

通常，将作为非易失性存储设备的闪速存储设备分为NAND闪速存储设备及NOR闪速存储设备。 

在NOR闪速存储器中，存储单元中的每一个被独立地连接至位线和字线，因此NOR闪速存储器具极好的随机存取时间。而在NAND闪速存储器中，由于存储单元是串联连接的，一个单元串(cell string)仅需一个接触，由此NAND闪速存储器具有极好的集成特征。因此，在高密度闪速存储器中，NAND闪速存储器已被广泛使用。 

众所周知的NAND闪速存储设备包括存储单元阵列、行译码器及页缓冲器。 

存储单元阵列具有沿行设置的字线、沿列设置的位线以及相应于每条位线的单元串。 

最近，已经积极研究用于将多个数据位存储于一个存储单元中的多位单元，以便增加上述闪速存储器的集成度。此存储单元被称为多级单元(以下称为“MLC”)。用以存储一个数据位的存储单元被称为单级单元(SLC)。 

MLC具有多个阈值电压分布，以便存储多个数据。这意味着根据每一  单元分布电压不同地存储可能的数据值。 

闪速存储设备被制造在晶片上。这里，在晶片上对根据测试过程具有故障的存储单元(也就是故障存储单元)进行屏蔽，然后通过使用激光关于该故障存储单元执行修复处理。 

图1为示出对晶片上的存储单元进行测试的通常处理的流程图。 

在图1中，开始在晶片上进行测试的情况下，在步骤S101中执行电源测试，用以确认是否将电源正常施加至每一存储芯片。 

在步骤S103中，在完成电源测试后，对晶片上的每一存储单元进行擦除操作。在制造过程期间，晶片上的存储单元可具有不同的阈值电压。相应地，对每一存储单元进行擦除，使得所述存储单元的阈值电压小于0V。 

在步骤S105中，根据以上擦除过程，执行硬擦除确认，以便确认每一存储单元的阈值电压是否小于0V。 

根据在步骤S107中硬擦除确认的结果，在特定存储单元发生故障的情况下，在步骤S109中停止测试操作。 

在步骤S111中，读取该故障存储单元中的数据，并将与所读取的数据相关的信息存储在相应的页缓冲器中。 

在步骤S113中，根据所存储的数据确定故障页缓冲器，将屏蔽数据输入至连接到该存储单元的页缓冲器，使得所述故障页缓冲器中的锁存器在后续操作中输出通过信号。 

在步骤S115中，在将所述屏蔽数据输入至页缓冲器后，再次对每一存储单元进行擦除，且通过硬擦除确认来确认是否正常执行了屏蔽。通常，因在步骤S111及S113中正常执行屏蔽，因此能够通过硬擦除确认。 

在步骤S117中，执行软程序，使得在完成硬擦除确认的情况下，所述存储单元的阈值电压接近于0V。具体地，在对存储单元进行编程时，在该存储单元的阈值电压远远小于0V的情况下，编程时间长且该存储单元会影响其它存储单元。因此，对这些存储单元进行预编程，以便所述存储单元的阈值电压接近于0V。 

在步骤S119中，通过使用软确认电压SEV对所述软程序进行确认。 

如上所述，在测试过程期间已出现故障存储单元的情况下，停止所述  测试处理，存储有关该故障存储单元的信息，以及对该故障存储单元进行屏蔽。然后，对每一存储单元进行擦除，并执行硬擦除确认。结果，测试时间变得较长。 

图2A至2C为示出根据图1中的操作，所述存储单元的阈值电压偏移的说明图。 

晶片上的存储单元在初始时间可具各种阈值电压。在图2A中，在步骤S103中对每一存储单元进行擦除，使得所述存储单元的阈值电压小于0V。这里，通过使用硬确认电压EV执行硬擦除确认。 

图2A至2C示出使具有宽阈值电压分布的存储单元的阈值电压偏移，使得所述存储单元可具有接近于0V的窄阈值电压分布的过程。 

在图2B与2C中，执行软程序，使得所述存储单元的阈值电压接近于0V。然后，通过使用软确认电压SEV进行确认，以确定所述存储单元阈值电压是否接近于软确认电压SEV。 

在测试过程中执行擦除每一存储单元及硬擦除确认的处理的情况下，经常会产生故障存储单元。因此，在之后的软程序之前需要将屏蔽数据输入至相应的页缓冲器的过程，且执行确认过程，使得通过硬确认。相应地，由于输入屏蔽数据的过程，测试晶片的时间被增加。 

发明内容

本发明涉及测试非易失性存储设备的方法，其中当在晶片上测试存储设备时，不执行针对故障位线的屏蔽步骤。 

根据本发明一种实施方式，一种测试晶片上非易失性存储设备的方法包括：关于非易失性存储设备中的每一存储单元进行擦除操作及第一确认操作；将用于存储根据第一确认操作的结果的页缓冲器中的第一锁存器的数据存储在第二锁存器中，将第一锁存器的数据设定为指示所述确认操作通过的数据；以及关于每一存储单元执行软程序及第二确认操作，其中所述设定步骤被配置为使得对被提供给第二锁存器的数据进行反转，且将反转数据传送至相应页缓冲器的感测节点，以便将第一锁存器的数据转换成指示确认操作通过的数据，所述第一锁存器的数据根据所述感测节点的电 压电平被转换。 

用于所述第一确认操作的第一确认电压小于用于所述第二确认操作的第二确认电压。 

在进行擦除操作之前，执行测试电源的操作。 

根据所述传送步骤，使用第二锁存器的数据执行修复操作。 

在所述存储单元中的至少之一通过的情况下，停止所述第二确认操作。 

根据本发明另一种实施方式，一种测试晶片上非易失性存储设备的方法包括：关于非易失性存储设备中的每一存储单元执行擦除操作以及使用相应页缓冲器中的第一锁存器进行第一确认操作；通过页缓冲器中的感测节点，将存储在该第一锁存器中的数据传送至该页缓冲器中的第二锁存器；将第一锁存器的数据设定为指示确认通过结果的数据；以及关于所述存储单元执行软程序及第二确认操作，其中通过所述感测节点，将第二锁存器的数据传送至第一锁存器，以便将指示所述确认通过结果的数据设定至第一锁存器。 

在执行擦除操作之前，执行测试电源的处理。 

用于第一确认操作的第一确认电压小于用于第二确认操作的第二确认电压。 

通过使用根据所述传送步骤的第二锁存器的数据执行修复操作。 

在所述存储单元中的至少一个通过的情况下，停止所述第二确认操作。 

如上所述，当在晶片上测试存储设备时，测试本发明非易失性存储设备的方法不执行关于故障位线的屏蔽操作，因此缩减了测试时间。 

附图说明

图1为示出对晶片上的存储单元进行测试的普通过程的流程图； 

图2A至2C为根据图1中的操作所述存储单元的阈值电压偏移的说明图； 

图3A为示出闪速存储设备的框图； 

图3B为示出图3A中页缓冲器的电路的视图； 

图4A为示出根据本发明一实施方式的闪速存储设备中的测试过程的流程图；以及 

图4B为示出在图4A中的硬擦除确认及设定页缓冲器操作的流程图。 

具体实施方式

此下将参考附图，更加详细地描述本发明的实施方式。 

图3A为示出闪速存储设备的框图。 

在图3A中，闪速存储设备300包括存储单元阵列310、页缓冲器电路320、Y译码器330、X译码器340、电压供应电路350及控制器360。 

存储单元阵列310具有多个单元串，其中用于存储数据的存储单元被串联耦合。这里，所述单元串中的每一个被耦接至相应的位线BL。此外，垂直于位线BL的存储单元的栅极被耦接至字线WL。在一种实施方式中，存储单元阵列具有多个存储单元块，这里，每个存储单元块具有多个单元串。 

页缓冲器电路320包括多个页缓冲器321。每一个页缓冲器321被耦接至存储单元阵列310中的给定数目的位线。在一项实施中，页缓冲器321被耦接至一对位线。在另一项实施中，页缓冲器321可被耦接至仅一条位线或三条或更多条位线。页缓冲器321被配置用于临时存储待被编程到选取的存储单元中的数据，然后通过相应的位线BL将所述数据提供给所选取的存储单元，或读取存储单元中存储的数据及临时存储待被输出至外部节点的所读取的数据。 

页缓冲器321具有锁存器电路。这里，在一个锁存器电路接收待被高速缓存编程(cache-programme)的数据的同时，可通过使用另一锁存器电路执行程序操作。 

Y译码器330根据输入地址提供输入/输出路径给页缓冲器电路320的页缓冲器321。 

X译码器340根据输入地址选取存储单元阵列310的字线。

电压供应电路350根据控制器360的控制，产生待提供给由X译码器340选取的字线的操作电压。 

控制器360根据操作命令输出控制信号，并控制电压供应电路350，使得根据存储单元阵列310的数据程序步骤提供预设的通过电压。 

以下，将详细描述页缓冲器电路320中包括的页缓冲器321。 

图3B为图3A中页缓冲器的电路的示图。 

在图3B中，页缓冲器321包括感测电路322、预充电电路323、锁存器电路324、确认电路328及数据输入电路329。 

页缓冲器321与给定数目(例如2个)的位线相关联。位线选取电路(未示出)将页缓冲器321连接至被选取用于操作的位线。 

感测电路322被耦接至选取的位线，并根据所述位线的电压电平及感测节点SO的电压电平被开启或关闭。 

预充电电路323对感测节点SO进行预充电。 

具有第一至第三子锁存器电路325至327的锁存器电路324存储待编程的数据，通过感测节点SO将所存储的数据提供给所述位线，或根据该位线的电压电平，从所述存储单元读取数据，并存储所读取的数据。 

确认电路328被耦接在第一子锁存器电路325与第二子锁存器电路326之间，并输出与程序确认相关的确认信号PBVER。 

数据输入电路329被耦接至第一子锁存器电路325，且根据控制信号将数据输入至第一子锁存器电路325中。 

感测电路322包括第一N-MOS晶体管N1。 

预充电电路323具有P-MOS晶体管P。 

第一子锁存器电路325包括第二N-MOS晶体管N2至第六N-MOS晶体管N6、及第一反相器IN1至第三反相器IN3。 

第二子锁存器电路326具有第七N-MOS晶体管N7至第九N-MOS晶体管N9、第四反相器IN4及第五反相器IN5。 

第三子锁存器电路327包括第十N-MOS晶体管N10至第十三N-MOS晶体管N13、第六反相器IN6及第七反相器IN7。 

锁存器电路324进一步包括第十四N-MOS晶体管N14及第二十N-MOS晶体管N20。

确认电路328具有第十五N-MOS晶体管N15至第十七N-MOS晶体管N17。 

数据输入电路329包含第十八N-MOS晶体管N18及第十九N-MOS晶体管N19。 

第一N-MOS晶体管N1被耦接在位线(或位线选取电路)与感测节点SO之间。这里，将感测控制信号PBSENSE传送至第一N-MOS晶体管N1的栅极。 

P-MOS晶体管P被耦接在电源与感测节点SO之间。这里，将预充电控制信号PRECHSO_N传送至P-MOS晶体管P的栅极。 

第二N-MOS晶体管N2被耦接在感测节点SO与节点K4之间。这里，将数据传送控制信号DATTRAN传送至第二N-MOS晶体管N2的栅极。 

第三N-MOS晶体管N3被耦接在节点MSB与节点K1之间，第四N-MOS晶体管N4被耦接在节点MSB_N与节点K1之间。这里，将第一重置信号MSBRST提供给第三N-MOS晶体管N3的栅极，将第一设置信号MSBSET传送至第四N-MOS晶体管N4的栅极。 

第五N-MOS晶体管N5被耦接在节点K1与接地节点之间。这里，感测节点SO被耦接至第五N-MOS晶体管N5的栅极。 

耦接在节点K4与节点MSB之间的第一反相器IN1使节点MSB的状态反转，且将该反转结果输出至节点K4。 

第二反相器IN2与第三反相器IN3在节点MSB与节点MSB_N之间形成第一锁存器。 

第六N-MOS晶体管N6被耦接在节点K4与节点K5之间。这里，将数据输出控制信号MSBPASS输入至第六N-MOS晶体管N6的栅极。 

第七N-MOS晶体管N7被耦接在感测节点SO与节点LSB_N之间。这里，将MLC程序控制信号MLCPROG输入至第七N-MOS晶体管N7的栅极。 

第四反相器IN4与第五反相器IN5在节点LSB与节点LSB_N之间形成第二锁存器L2。 

第八N-MOS晶体管N8被耦接在节点LSB与节点K2之间，第九N-MOS晶体管N9被耦接在节点LSB_N与节点K2之间。这里，将第二重置信号LSBRST传送至第八N-MOS晶体管N8的栅极，且将第二设置信号LSBSET  输入至第九N-MOS晶体管N9的栅极。 

第十N-MOS晶体管N10被耦接在感测节点SO与节点TDL之间，第十一N-MOS晶体管N11被耦接在感测节点SO与节点TDL_N之间。这里，将控制信号TDLTRAN输入至第十N-MOS晶体管N10的栅极，将控制信号TDLPROG提供给第十一N-MOS晶体管N11的栅极。 

第六反相器IN6与第七反相器IN7在节点TDL与节点TDL_N之间形成第三锁存器L3。 

第十二N-MOS晶体管N12被耦接在节点TDL与节点K2之间，第十三N-MOS晶体管N13被耦接在节点TDL_N与节点K2之间。这里，将第三重置信号RDLRST输入至第十二N-MOS晶体管N12的栅极，将第三设置信号TDLSET传送至第十三N-MOS晶体管N13的栅极。 

第十四N-MOS晶体管N14被耦接在节点K2与接地电压之间。这里，感测节点SO被耦接至第十四N-MOS晶体管N14的栅极。 

第十五N-MOS晶体管N15与第十六N-MOS晶体管N16串联耦接在接地节点以及与确认信号PBVER相关的节点之间。 

第十七N-MOS晶体管N17被耦接至第十六N-MOS晶体管N6的公共漏极和源极。 

第十五N-MOS晶体管N15的栅极被耦接至节点LSB，第十六N-MOS晶体管N16的栅极被耦接至节点K4。将页缓冲器检验信号PBCHECK输入至第十七N-MOS晶体管N17的栅极。 

第二十N-MOS晶体管N20被耦接在感测节点SO与节点K5之间。这里，将控制信号CELLIV输入至第二十N-MOS晶体管N20的栅极。 

第十八N-MOS晶体管N18被耦接在节点MSB与节点K5之间，第十九N-MOS晶体管N19被耦接在节点MSB_N与节点K5之间。这里，将数据输入控制信号DATLOAD输入至第十八N-MOS晶体管N18的栅极，将所述数据输入控制信号DATLOAD的反转信号DATLOAD_N传送至第十九N-MOS晶体管N19的栅极。 

以下，将详细描述具有上述页缓冲器321的闪速存储设备的测试方法。 

图4A为示出根据本发明一种实施方式的闪速存储设备中测试过程的  流程图。 

在图4A中，在晶片上开始测试的情况下，在步骤S410中执行针对晶片上闪速存储设备300的电源测试。即，在本实施方式中，在将晶片切割成多个裸片或芯片之前先进行该测试。在另一实施方式中，可在已对晶片进行切割之后进行该测试。 

在步骤S430中，不只是对存储单元阵列310中的给定分区或块，而是对闪速存储设备300中的所有存储单元执行全芯片范围的擦除操作。 

由于制造过程的变化，存储单元阵列310中包括的存储单元可具有不同的阈值电压。所述存储单元被擦除，使得它们全部被提供为具有小于0V的阈值电压。然而，部分由于制造过程的变化，一个或多个单元可能未被适当地擦除，即，它们的阈值电压未被降低至小于0V。 

在步骤S450中，通过使用硬确认电压EV，执行针对擦除操作的擦除确认。将在硬确认步骤期间获得的数据存储在页缓冲器321中，以确定是否已对与页缓冲器321相关联的所有存储单元进行擦除。 

通过扫描耦接至所述存储单元的位线执行所述硬擦除确认。 

若一个或多个存储单元的阈值电压大于硬确认电压EV，则确定相应位线(或单元串)是否出现故障。这将参考页缓冲器321的电路详细地加以描述。 

将硬确认电压EV施加至与存储单元块相关联的所有字线，以便一次针对一个存储单元块进行硬擦除确认。所述硬擦除确认可以以多种不同方式完成，例如，一次针对一个块，或同时针对整个单元阵列。然后，通过经由感测电路322读取施加至第二锁存器L2的节点LSB_N的电压，执行硬擦除确认。 

为了执行硬擦除确认，对页缓冲器321进行初始化，使得节点LSB_N处于“1”，且根据预充电控制信号PRECHSO_N将感测节点SO预充电至高电平。 

随后，通过施加具有高电平的感测控制信号PBSENSE使第一N-MOS晶体管N1导通。此时将所述硬确认电压EV施加至与该位线相关联的字线。 

如果耦接至连到页缓冲器321的位线的所有存储单元的阈值电压小于硬确认电压EV(即，如果已成功地执行擦除操作)，则在将该硬确认电  压EV施加至存储单元的栅极时，所有的存储单元被开启，由此到公共源极的路径被打开。于是，感测节点SO的预充电的高电平电压被释放给公共源极线。相应地，感测节点SO从高电压电平(“1”)变为低电压电平(“0”)。由于第十四N-MOS晶体管的栅极被耦接至感测节点SO，因此使该晶体管截止。节点LSB_N保持在“1”。 

然而，如果耦接至连到页缓冲器321的位线的存储单元中的至少一个的阈值电压高于硬确认电压EV，则该存储单元保持关闭，由此到公共源极的路径被阻挡。相应地，感测节点SO的预充电的高电平电压未被释放。该感测节点SO保持在高电平，由此使第十四N-MOS晶体管N14导通。这里，在通过使用第二设置信号LSBSET将感测节点SO的状态读取到节点LSB_N的情况下，节点LSB_N转变成数据“0”。这表示到感测电路322的位线具有尚未被适当擦除的存储单元，即，具有故障单元。 

在将感测节点SO的状态读取到节点LSB_N后，所述故障被传送至第一锁存器L1。在页缓冲器电路320中的其它页缓冲器321并行地执行上述步骤。通过将节点LSB_N再次设为数据“1”，指令所有这些页缓冲器321输出通过信号。参考图4B，将详述设定页缓冲器321的过程。 

因为在步骤S450中每一页缓冲器321均输出通过信号，在步骤S470中，执行软程序及擦除确认操作。 

在步骤S490中，执行针对软程序的确认操作。然后，完成该测试过程。 

以下，将详述以上步骤S450。 

图4B为示出在图4A中的硬擦除确认及设定页缓冲器的操作的流程图。 

如图4A的步骤S450中所述，在图4B的步骤S451中，将关于单元串是否具有故障单元的数据传送至页缓冲器321的节点LSB_N。 

如上所述，当单元串(或位线)具有故障单元时，页缓冲器321的节点LSB_N具有数据“0”。若单元串不具有故障单元，则页缓冲器321的节点LSB_N具有数据“1”。 

在步骤S453中，将节点LSB_N及第二锁存器L2的数据传送至第一锁存器L1的节点MSB_N。

更具体地，第一锁存器L1的节点MSB_N被初始化为具有数据“1”，并将具有高电平的MLC程序控制信号MLCPROG传送至第七N-MOS晶体管N7。结果，第七N-MOS晶体管N7导通，于是感测节点SO的电压电平根据节点LSB_N的电压电平而改变。即，若节点LSB_N具有“1”(或高电压电平)，则感测节点SO具有“1”。若节点LSB_N具有“0”(或低电压电平)，则感测节点SO具有“0”。 

第五N-MOS晶体管N5的栅极被耦接至感测节点SO。因此，若感测节点SO具有“1”，则第五N-MOS晶体管N5导通，或若感测节点SO具有“O”，则第五N-MOS晶体管N5截止。 

将具有高电平的第一设置信号MSBSET传送至第四N-MOS晶体管N4，则第四N-MOS晶体管N4导通。在此情况下，节点LSB_N的反转数据被输入至节点MSB_N。换言之，若节点LSB_N具有数据“1”(即，通过)，则节点MSB_N具有数据“0”，若节点LSB_N具有数据“0”(即，故障)，则节点MSB_N具有数据“1”。 

在步骤S455中，在将数据从第二锁存器传送至第一锁存器后，第一锁存器L1中的节点MSB_N的数据被传送至第二锁存器L2的节点LSB_N。在此情况下，第一锁存器L1中的节点K4的数据被传送至第二锁存器L2中的节点LSB_N。即，所述数据从第一锁存器被传送至第二锁存器。 

例如，如果页缓冲器321被耦接至具有故障单元(即，感测节点SO为“1”)的位线，则根据步骤S453的结果，节点LSB_N及节点MSB均具有数据“0”。在节点MSB具有数据“0”的情况下，节点K4具有数据“1”。因此，在通过将具有高电平的数据传送控制信号DATTRAN传送至第二N-MOS晶体管N2使第二N-MOS晶体管N2导通的情况下，使得该感测节点具有高电平(数据“1”)。 

感测节点SO相继地将高电压施加至第十四N-MOS晶体管N14的栅极，使该N-MOS晶体管N14导通。此外，将具有高电平的第二重置信号LSBRST提供至第八N-MOS晶体管N8，使第八N-MOS晶体管N8导通。结果，节点LSB被耦接至接地节点。 

相应地，节点LSB被转换至低状态“0”，节点LSB_N被转换至数据“1”。在节点LSB_N具有数据“1”的情况下，确定相应的页缓冲器321为故障。

以下，将描述针对页缓冲器321的步骤S455的结果，所述页缓冲器321耦接至不具有任何故障单元的位线。感测节点SO的预充电电压电平被释放至公共源极。该感测节点具有“0”。 

根据步骤S453，节点LSB_N与节点MSB均具有数据“1”。 

若节点MSB具有数据“1”，则节点K4具有数据“0”。结果，感测节点SO保持在低电平，第十四N-MOS晶体管N14未导通。 

因此，虽然具有高电平的第二重置信号LSBRST被传送，节点LSB及节点LSB_N分别保持数据“0”及数据”1”。结果，确定此页缓冲器321为通过。 

以上过程被概述于表1中如下。 

[表1] 

如表1中所示，与耦接至正常位线的页缓冲器321中的情况不同，耦接至故障位线的页缓冲器321中的节点LSB_N被反转。将有关故障的信息存储在第一锁存器L1的节点MSB中。 

因此，本实施方式的测试方法控制晶片上的闪速存储设备，使得在执行硬擦除确认后使每一页缓冲器321通过。可使用存储在第一锁存器L1中的信息作为用于后续修复过程等的故障信息。 

在本说明书中提到“一种实施方式”、“实施方式”、“实施例”等是指结合该实施方式描述的特定特性、结构或特征包括在本发明的至少一个实施方式中。在本说明书各处中出现这些用语并非均指同一实施方式。此外，当结合任一实施方式描述特定的特性、构造或特征时，所述领域技术人员  能够想到可结合其他实施方式来改变这些特性、构造或特征。 

虽然已经参考多个示例性实施方式对实施方式进行了说明，应了解的是，本领域技术人员能够设计出落入本公开的原理的精神和范围内的多个其他的修改及实施方式。更具体地，在本公开的说明书、附图及附加权利要求的范围内，可对主题组合结构的组成部分及/或设置进行多种变化及修正。对于所述领域技术人员而言，除所述组成部分/或设置中的变化及修正之外，其他可选的使用也是明显的。 

【主要组件符号说明】 

300              闪速存储设备 

310              存储单元阵列 

320              页缓冲器电路 

321              页缓冲器 

322              感测电路 

323              预充电电路 

324              锁存器电路 

325，326，327    子锁存器电路 

328              确认电路 

329              数据输入电路 

330              Y译码器 

340              X译码器 

350              电压供应电路 

360              控制器

Claims (10)

1.一种测试非易失性存储设备的方法，所述方法包括：

对所述设备的存储单元阵列中的所有存储单元执行擦除操作；

对所有存储单元执行第一确认操作；

将页缓冲器中的用于存储根据所述第一确认操作的结果的第一锁存器的数据存储在第二锁存器中，并将所述第一锁存器的数据设定为指示确认操作通过的数据；以及

关于每一存储单元执行软程序及第二确认操作，

其中所述设定步骤被配置为使得对被提供给第二锁存器的数据进行反转，且将反转数据传送至相应页缓冲器的感测节点，以便将第一锁存器的数据转换成指示确认操作通过的数据，所述第一锁存器的数据根据所述感测节点的电压电平被转换。

2.如权利要求1所述的方法，其中用于所述第一确认操作的第一确认电压小于用于所述第二确认操作的第二确认电压。

3.如权利要求1所述的方法，其中在执行所述擦除操作之前执行测试电源的操作。

4.如权利要求1所述的方法，其中，根据所述传送步骤，使用所述第二锁存器的数据执行修复操作。

5.如权利要求1所述的方法，其中在所述存储单元中的至少一个通过的情况下停止第二确认操作。

6.一种测试晶片上非易失性存储设备的方法，包括：

关于非易失性存储设备中的每一存储单元执行擦除操作以及使用相应页缓冲器中的第一锁存器进行第一确认操作；

通过页缓冲器中的感测节点，将存储在第一锁存器中的数据传送至页缓冲器中的第二锁存器；

将第一锁存器的数据设定为指示确认通过结果的数据；以及

关于所述存储单元执行软程序及执行第二确认操作，

其中通过所述感测节点，将第二锁存器的数据传送至第一锁存器，以便将指示所述确认通过结果的数据设定至第一锁存器。

7.如权利要求6所述的方法，其中在执行所述擦除操作前，执行测试电源的过程。

8.如权利要求6所述的方法，其中用于所述第一确认操作的第一确认电压小于用于所述第二确认操作的第二确认电压。

9.如权利要求6所述的方法，其中根据所述传送的步骤，使用第二锁存器的数据执行修复操作。

10.如权利要求6所述的方法，其中在所述存储单元中的至少一个通过的情况下，停止所述第二确认操作。

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