KR20090000375A - 메모리 소자의 페이지 버퍼 회로 - Google Patents

메모리 소자의 페이지 버퍼 회로 Download PDF

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Abstract

본 발명은 메모리 소자의 페이지 버퍼 회로에 관한 것으로, 메모리 소자에 데이터를 프로그램하거나, 상기 메모리 소자에 저장된 데이터를 독출하기 위한 페이지 버퍼 회로에 있어서, 다수의 래치 회로와, 상기 다수의 래치 회로에 각각과 제 1 노드에 연결되고, 제어신호에 따라 상기 제 1 노드를 통해 센싱 데이터 또는 프로그램을 위한 입력 데이터를 연결된 래치에 저장하기 위한 스위칭 동작을 수행하는 제 1 스위칭 수단을 포함한다.
페이지 버퍼, 래치, 센싱노드, 데이터 로딩

Description

메모리 소자의 페이지 버퍼 회로{Circuit of page buffer for memory device}
도 1a는 일반적인 MLC 메모리 소자의 블록도이다.
도 1b는 일반적인 MLC 메모리 소자의 페이지 버퍼의 회로도이다.
도 1c는 일반적인 MLC 메모리 소자의 페이지 버퍼의 또 다른 회로도이다.
도 2는 본 발명의 실시 예에 따른 MLC 메모리 소자의 페이지 버퍼의 회로도이다.
*도면의 주요 부분의 간단한 설명*
200 : 페이지 버퍼 210 : 제 1 래치
220 : 제 2 래치
본 발명은 메모리 소자에 데이터를 프로그램하고, 독출하기 위한 페이지 버퍼 회로에 관한 것으로, 특히 데이터의 로딩과 센싱을 동시에 하는 트랜지스터를 포함하는 메모리 소자의 페이지 버퍼 회로에 관한 것이다.
플래시 메모리는 일반적으로 NAND 플래시 메모리와, NOR 플래시 메모리로 구 분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀의 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi Level Cell; MLC)라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
MLC는 통상 2개 이상의 드레솔드 전압 분포를 가지며 이에 대응되는 2개 이상의 저장 데이터를 가진다.
상기한 MLC와 같은 메모리 소자는 메모리 셀에 데이터를 프로그램하거나, 저장된 데이터를 독출하기 위해 페이지 버퍼 회로를 이용한다. 페이지 버퍼 회로는 다수의 래치 회로를 포함하고 있으며, 래치 회로가 래치하고 있는 데이터를 선택된 비트라인과 연결된 메모리 셀에 프로그램한다.
또한, 선택된 비트라인과 연결된 메모리 셀에 저장된 데이터를 래치로 로딩 하여 출력함으로써 데이터 독출 동작을 수행한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 페이지 버퍼 회로에 데이터 프로그램을 위한 데이터 입력 수단과, 데이터 독출을 위한 센싱 수단을 동일하고 있는 메모리 소자의 페이지 버퍼 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 소자의 페이지 버퍼 회로는,
메모리 소자에 데이터를 프로그램하거나, 상기 메모리 소자에 저장된 데이터를 독출하기 위한 페이지 버퍼 회로에 있어서, 다수의 래치 회로와, 상기 다수의 래치 회로에 각각과 제 1 노드에 연결되고, 제어신호에 따라 상기 제 1 노드를 통해 센싱 데이터 또는 프로그램을 위한 입력 데이터를 연결된 래치에 저장하기 위한 스위칭 동작을 수행하는 제 1 스위칭 수단을 포함한다.
상기 래치 회로는 두 개의 인버터를 포함하는 것을 특징으로 한다.
상기 제 1 노드와 접지전압 사이에 연결되어, 상기 센싱 노드의 전압 레벨에 따라 상기 제 1 노드의 전압 레벨을 변경시키는 제 2 스위칭 수단을 더 포함한다.
상기 프로그램을 위해 입력되는 데이터를 상기 제 1 노드로 전달하기 위한 제 3 스위칭 수단을 더 포함한다.
상기 제 1 스위치 수단은, 래치 선택 제어신호에 따라 동작하는 스위칭 소자 인 것을 특징으로 한다.
상기 래치 선택 제어신호에 따라 프로그램을 위해 입력되는 데이터가 순차적으로 각각의 래치에 저장되는 것을 특징으로 한다.
복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 상기 복수개의 비트라인 쌍들에 각각 하나씩 대응되게 배치되어, 다수의 래치 회로와, 상기 다수의 래치 회로에 각각과 제 1 노드에 연결되고, 제어신호에 따라 상기 제 1 노드를 통해 센싱 데이터 또는 프로그램을 위한 입력 데이터를 연결된 래치에 저장하기 위한 스위칭 동작을 수행하는 제 1 스위칭 수단을 포함하는 복수개의 페이지 버퍼 회로들; 및 상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되어 프로그램할 데이터를 상기 페이지 버퍼 회로에 전송하거나, 상기 페이지 버퍼 회로로부터 전송되는 독출 데이터를 데이터 입출력라인으로 출력하는 Y 디코더 회로들을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 일반적인 MLC 메모리 소자의 블록도이다.
도 1a를 참조하면, MLC 메모리 소자(100)는 메모리 셀 어레이(110)와, 페이 지 버퍼부(120)와, Y 디코더(130)와, X 디코더(140) 및 제어부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 비트를 저장할 수 있는 MLC(Multi Level Cell)을 포함하며, MLC는 비트라인(BL)과 워드라인(WL)으로 구성된다. 메모리 셀 어레이(110)의 비트라인 쌍은 각각 페이지 버퍼 회로와 연결된다. 페이지 버퍼 회로는 MLC에 데이터를 프로그램하거나, 독출하기 위한 회로이다.
페이지 버퍼 회로가 다수 포함된 것이 페이지 버퍼부(120)이다. Y 디코더(130)는 동작을 위해 입력되는 어드레스에 따라 페이지 버퍼부(120)에 데이터 입출력 경로를 제공하고, X 디코더(140)는 입력 어드레스에 따라 메모리 셀 어레이(110)의 워드라인을 선택한다.
상기 도 1a는 본 발명을 설명하기 위한 일반적인 MLC 메모리 소자의 일부만을 도시한 도면이다.
상기와 같은 MLC 메모리 소자의 데이터를 프로그램 또는 독출하기 위한 페이지 버퍼 회로는 다음과 같이 구성된다.
도 1b는 일반적인 MLC 메모리 소자의 페이지 버퍼의 회로도이다.
도 1b를 참조하면, MLC 메모리 소자에 데이터를 프로그램 또는 독출하기 위한 페이지 버퍼 회로는 제 1 내지 제 4 인버터(IN1 내지 IN4)와 제 1 내지 제 8 NMOS 트랜지스터(N1 내지N8)를 포함한다. 상기 도 1b는 데이터 로딩을 위한 페이지 버퍼의 일부 회로만을 도시한 것이다.
제 1 및 제 2 인버터(IN1, IN2)는 노드(QAb)와 노드(QA) 사이에 제 1 래치 회로(121)로 구성되고, 제 3 및 제 4 인버터(IN3, IN4)는 노드(QBb)와 노드(QB) 사 이에 제 2 래치 회로(122)로 구성된다.
제 1 NMOS 트랜지스터(N1)는 노드(QAb)와 노드(1) 사이에 연결되고, 제 2 NMOS 트랜지스터(NMOS 트랜지스터(N2)는 노드(QA)와 노드(1) 사이에 연결된다. 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 제어신호(SEL_Ab, SEL_A)에 의해 동작한다.
제 3 NMOS 트랜지스터(N3)는 노드(QBb)와 노드(1) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)는 노드(QB)와 노드(1) 사이에 연결된다. 제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 제어신호(SEL_Bb, SEL_B)에 의해 동작한다.
제 5 NMOS 트랜지스터(N5)는 노드(1)와 접지전압 사이에 연결되며, 제 5 NMOS 트랜지스터(N5)는 센싱노드(미도시)의 전압 레벨에 따라 동작한다.
제 6 NMOS 트랜지스터(N6)는 노드(QAb)와 노드(2) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)는 노드(QA)와 노드(2) 사이에 연결된다. 제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 데이터 로딩 신호(DATALOAD, DATALOAD_N)에 의해 동작한다. 도 1a에 나타난 바와 같이 점선으로 표시된 영역(a, b)이 제 1 래치 회로(110)의 노드(QAb)와 노드(QA)와 연결된다.
제 8 NMOS 트랜지스터는 노드(2)와 Y 디코더(130)와 연결되어 입력 어드레스에 따라 페이지 버퍼를 입출력 제어부로 연결하는 경로를 제공한다.
도 1b와 같이 구성되는 페이지 버퍼 회로는 프로그램을 수행할 때, 메모리 셀에 저장할 데이터를 제 6 및 제 7 NMOS 트랜지스터(N6, N7)의 동작에 의해 노드(QAb, QA)에 데이터가 래치하고 프로그램을 수행한다.
프로그램을 위한 데이터 로딩은 제 1 래치 회로(121)만 가능하며, 제 2 래치 회로(122)는 프로그램을 위한 데이터를 로딩 하는 기능이 없다. 제 2 래치 회로(122)로 프로그램할 데이터를 래치하기 위해서는 제 1 래치 회로(121)가 제 6 및 제 7 NMOS 트랜지스터(N6, N7)에 의해 프로그램할 데이터를 래치하고, 다시 제 2 래치 회로(122)로 전달해야 한다.
또한, 다음과 같은 페이지 버퍼 회로도 사용된다.
도 1c는 일반적인 MLC 메모리 소자의 페이지 버퍼의 또 다른 회로도이다.
도 1c를 참조하면, MLC 메모리 소자의 페이지 버퍼회로는 제 5 내지 제 8 인버터(IN5 내지 IN8)와, 제 9 내지 제 15 NMOS 트랜지스터(N9 내지 N15)를 포함한다.
제 5 및 제 6 인버터(IN5, IN6)는 노드(QCb)와 노드(QC) 사이에 제 3 래치 회로(123)로 구성되고, 제 7 및 제 8 인버터(IN7, IN8)는 노드(QDb)와 노드(QD) 사이에 제 4 래치 회로(124)로 구성된다.
제 9 NMOS 트랜지스터(N9)는 노드(QCb)와 노드(3) 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)는 노드(QC)와 노드(3) 사이에 연결된다. 제 9 및 제 10 NMOS 트랜지스터(N9, N10)는 제어신호(SEL_Cb, SEL_C)에 의해 동작한다.
제 11 NMOS 트랜지스터(N11)는 노드(QDb)와 노드(4) 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)는 노드(QD)와 노드(4) 사이에 연결된다. 제 11 및 제 12 NMOS 트랜지스터(N11, N12)는 제어신호(SEL_Db, SEL_D)에 의해 동작한다.
상기 제어신호들에 'b'는 반전신호를 의미한다.
제 13 NMOS 트랜지스터(N13)는 노드(QCb)와 접지전압 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)는 센싱노드(SO)의 전압 레벨에 따라 동작한다. 제 14 NMOS 트랜지스터(N14)는 노드(3)와 Y 디코더(123)의 사이에 연결되고, 제어신호(YADRV)에 따라 동작하여 페이지 버퍼의 데이터 입출력을 위한 경로를 제공한다.
제 15 NMOS 트랜지스터(N15)는 노드(QD)와 접지전압 사이에 연결되고, 제 15 NMOS 트랜지스터(N15)는 센싱노드(미도시)의 전압 레벨에 따라 동작한다.
도 1c에 따르면, 제 13 및 제 15 NMOS 트랜지스터(N13, N15)는 센싱노드(SO)의 전압 레벨에 따라 동작하여 데이터 독출시의 센싱 수단으로 사용된다. 그리고 제 9 및 제 10 NMOS 트랜지스터(N9, N10)는 프로그램할 데이터를 제 3 래치 회로(130)로 로딩하기 위한 로딩 수단으로 사용된다.
도 1b 및 도 1c에 나타난 바와 같이, 일반적인 MLC 메모리 소자의 페이지 버퍼 회로는 두 개의 래치를 포함할 때, 어느 한쪽의 래치만이 데이터를 로딩할 수 있으며, 각각 센싱 수단이 있는 경우에만 독출시의 데이터 센싱을 할 수 있다.
따라서 본 발명의 실시 예에서는 페이지 버퍼의 래치 회로들 모두가 데이터를 임의로 로딩할 수 있으며, 별도의 센싱 수단을 구비하지 않도록 하여 소자의 숫자를 줄이는 동시에 자유로운 로딩 방식을 제공한다.
도 2는 본 발명의 실시 예에 따른 MLC 메모리 소자의 페이지 버퍼의 회로도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 MLC 메모리 소자의 페이지 버퍼(200)는 제 1 및 제 2 래치(210, 220)와 제 1 내지 제 6 NMOS 트랜지스터(MN1 내지 MN6)를 포함한다. 도 2는 본 발명의 실시 예에 따른 MLC 메모리 소자의 페이지 버퍼의 일부 회로만을 도시한 도면이다.
제 1 래치(210)는 제 1 및 제 2 인버터(IN10, IN20)로 구성되고, 제 2 래치(220)는 제 3 및 제 4 인버터(IN30, 40)로 구성된다.
제 1 NMOS 트랜지스터(MN1)는 노드(QAb)와 노드(D) 사이에 연결되고 제어신호(SEL_Ab)에 의해 동작한다. 제 2 NMOS 트랜지스터(MN2)는 노드(QA)와 노드(D) 사이에 연결되고 제어신호(SEL_A)에 의해 동작한다. 제어신호(SEL_Ab)는 제어신호(SEL_A)의 반전신호이다.
제 3 NMOS 트랜지스터(MN3)는 노드(QBb)와 노드(D) 사이에 연결되고 제어신호(SEL_Bb)에 의해 동작한다. 제 4 NMOS 트랜지스터(N4)는 노드(QB)와 노드(D) 사이에 연결되어 제어신호(SEL_B)에 의해 동작한다. 제어신호(SEL_Bb)는 제어신호(SEL_B)의 반전신호이다.
제 5 NMOS 트랜지스터(MN5)는 노드(D)와 접지전압 사이에 연결되어 센싱노드(SO)(미도시)의 전압 레벨에 따라 동작한다. 그리고 제 6 NMOS 트랜지스터(MN6)는 노드(D)와 Y 디코더(미도시)사이에 연결되어 제어신호(YADRV)에 의해 페이지 버퍼로 입출력되는 데이터의 경로를 제공한다. 상기 제어신호(YADRV)는 입력 어드레스에 따라 생성되는 경로 생성 제어신호이다.
데이터를 프로그램할 때, 제어신호(SEL_A, SEL_B)는 제 1 또는 제 2 래치(210, 220)에 데이터를 노드(D)로부터 로딩하기 위해 제공되는 제어신호이며, 제 1 또는 제 2 래치(210, 220)에 선택적으로 데이터를 로딩할 수 있다.
또한, 데이터를 독출할 때, 상기 제어신호(SEL_A, SEL_B)는 센싱노드(SO)(미 도시)로부터의 데이터를 제 5 NMOS 트랜지스터(MN5)와 노드(D)를 통해 제 1 또는 제 2 래치(210, 220)에 래치하기 위한 래치선택 제어신호로서 제공된다.
상술한 바에 따라 노드(D)는 데이터 프로그램 동작시에는 제 6 NMOS 트랜지스터(MN6)를 통해 입력되는 데이터를 제 1 또는 제 2 래치(210, 220)로 입력하기 위한 데이터 로딩 입력 노드이며, 데이터 독출 동작시에는 센싱노드(SO)를 통해 동작하는 제 5 NMOS 트랜지스터(MN5)의 상태에 따라 독출되는 데이터를 제 1 또는 제 2 래치(210, 220)로 래치하기 위한 데이터 독출 센싱 노드의 역할을 동시에 수행한다. 따라서 센싱수단과 로딩수단이 별도로 구성될 필요가 없어 소자의 숫자가 줄어든다.
제어신호(SEL_A, SEL_B)에 의해 제 1 또는 제 2 래치(210)에 선택적으로 데이터를 로딩하는 것이 가능하다. 따라서 MLC 메모리 소자의 저장 가능한 비트의 수가 2개 이상으로 증가하여 페이지 버퍼의 래치의 수가 늘어나는 경우에도 도 2와 같은 페이지 버퍼의 회로를 각각의 래치에 구성함으로써 원하는 래치에 데이터를 저장하여 프로그램하고, 독출할 수 있다. 또한 원하는 래치의 수만큼 데이터를 각각 로딩하는 것도 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 소자의 페이지 버퍼 회로 다수의 래치를 포함하는 페이지 버퍼의 각각의 래치를 제어하여 데이터를 로딩할 수 있도록 하고, 데이터 독출시의 센싱과 데이터 프로그램시의 로딩을 위한 수단을 동시에 구성함으로써 소자의 숫자를 줄여 칩 사이즈를 줄일 수 있다.

Claims (12)

  1. 메모리 소자에 데이터를 프로그램하거나, 상기 메모리 소자에 저장된 데이터를 독출하기 위한 페이지 버퍼 회로에 있어서,
    다수의 래치 회로와,
    상기 다수의 래치 회로에 각각과 제 1 노드에 연결되고, 제어신호에 따라 상기 제 1 노드를 통해 센싱 데이터 또는 프로그램을 위한 입력 데이터를 연결된 래치에 저장하기 위한 스위칭 동작을 수행하는 제 1 스위칭 수단
    을 포함하는 메모리 소자의 페이지 버퍼 회로.
  2. 제 1항에 있어서,
    상기 래치 회로는 두 개의 인버터를 포함하는 것을 특징으로 하는 메모리 소자의 페이지 버퍼 회로.
  3. 제 1항에 있어서,
    상기 제 1 노드와 접지전압 사이에 연결되어, 상기 센싱 노드의 전압 레벨에 따라 상기 제 1 노드의 전압 레벨을 변경시키는 제 2 스위칭 수단을 더 포함하는 메모리 소자의 페이지 버퍼 회로.
  4. 제 1항에 있어서,
    상기 프로그램을 위해 입력되는 데이터를 상기 제 1 노드로 전달하기 위한 제 3 스위칭 수단을 더 포함하는 메모리 소자의 페이지 버퍼 회로.
  5. 제 1항에 있어서,
    상기 제 1 스위치 수단은,
    래치 선택 제어신호에 따라 동작하는 스위칭 소자인 것을 특징으로 하는 메모리 소자의 페이지 버퍼 회로.
  6. 제 5항에 있어서,
    상기 래치 선택 제어신호에 따라 프로그램을 위해 입력되는 데이터가 순차적으로 각각의 래치에 저장되는 것을 특징으로 하는 메모리 소자의 페이지 버퍼 회로.
  7. 복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이;
    상기 복수개의 비트라인 쌍들에 각각 하나씩 대응되게 배치되어, 다수의 래치 회로와, 상기 다수의 래치 회로에 각각과 제 1 노드에 연결되고, 제어신호에 따라 상기 제 1 노드를 통해 센싱 데이터 또는 프로그램을 위한 입력 데이터를 연결된 래치에 저장하기 위한 스위칭 동작을 수행하는 제 1 스위칭 수단을 포함하는 복수개의 페이지 버퍼 회로들;
    상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되어 프로그램할 데이터를 상기 페이지 버퍼 회로에 전송하거나, 상기 페이지 버퍼 회로로부터 전송되는 독출 데이터를 데이터 입출력라인으로 출력하는 Y 디코더 회로들을 포함하는 메모리 소자.
  8. 제 7항에 있어서,
    상기 각각의 페이지 버퍼 회로의 래치 회로는 두 개의 인버터를 포함하는 것을 특징으로 하는 메모리 소자의 메모리 소자.
  9. 제 7항에 있어서,
    상기 각각의 페이지 버퍼 회로들은,
    제 1 노드와 접지전압 사이에 연결되어, 상기 센싱 노드의 전압 레벨에 따라 상기 제 1 노드의 전압 레벨을 변경시키는 제 2 스위칭 수단을 더 포함하는 메모리 소자.
  10. 제 7항에 있어서,
    각각의 페이지 버퍼 회로들은,
    상기 Y 디코더를 통해 입력되는 데이터를 상기 제 1 노드로 전달하기 위한 제 3 스위칭 수단을 더 포함하는 메모리 소자.
  11. 제 7항에 있어서,
    상기 제 1 스위치 수단은,
    래치 선택 제어신호에 따라 동작하는 스위칭 소자인 것을 특징으로 하는 메모리 소자.
  12. 제 7항에 있어서,
    상기 래치 선택 제어신호에 따라 프로그램을 위해 입력되는 데이터가 순차적으로 각각의 래치에 저장되는 것을 특징으로 하는 메모리 소자.
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