KR20090000378A - 멀티 레벨 셀 메모리 소자의 프로그램 방법 - Google Patents

Abstract

본 발명은 멀티 레벨 셀을 포함하는 메모리 소자의 프로그램방법에 관한 것이다. N 페이지로 프로그램되어 N 비트의 데이터를 저장할 수 있는 멀티 레벨 셀과, N+1개의 래치 회로를 포함하는 페이지 버퍼 회로를 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법에 있어서, 상기 N+1 개의 래치 회로들 중 제 1 내지 제 N 의 래치 회로에 프로그램하기 위한 N 비트의 데이터를 각각 래치하는 데이터 로딩 단계; 및 제 k(0<k<=N, 정수) 페이지의 프로그램을 수행할 때, 상기 제 1 내지 제 k 래치 및 제 N+1 래치를 이용하여, 상기 제 1 내지 제 k 의 래치 회로에 래치된 데이터를 제 N+1 래치에 전달하여 프로그램을 수행하는 단계를 포함한다.

MLC, 페이지 버퍼, 래치, 프로그램, 검증

Description

멀티 레벨 셀 메모리 소자의 프로그램 방법{Method of programming for multi level cell memory device}

도 1은 종래의 멀티 레벨 셀의 프로그램 방법을 나타낸 도면이다.

도 2a는 본 발명의 실시 예에 따른 MLC 메모리 소자의 블록도이다.

도 2b는 도 2a의 페이지 버퍼의 회로도이다.

도 3a는 본 발명의 실시 예에 따른 4비트 MLC의 제 1 페이지 프로그램에 따른 셀 문턱전압 분포도이다.

도 3b는 본 발명의 실시 예에 따른 4비트 MLC의 제 2 페이지 프로그램에 따른 셀 문턱전압 분포도이다.

도 3c는 본 발명의 실시 예에 따른 4비트 MLC의 제 3 페이지 프로그램에 따른 셀 문턱전압 분포도이다.

도 3d는 본 발명의 실시 예에 따른 4비트 MLC의 제 4 페이지 프로그램에 따른 셀 문턱전압 분포도이다.

*도면의 주요 부분의 간단한 설명*

200 : 페이지 버퍼 210 ~ 250 : 제 1 내지 제 5 래치부

본 발명은 메모리 소자의 프로그램 방법에 관한 것으로, 특히 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)의 데이터 프로그램 방법에 관한 것이다.

플래시 메모리는 일반적으로 NAND 플래시 메모리와, NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.

잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀의 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi Level Cell; MLC)라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.

MLC는 통상 2개 이상의 드레솔드 전압 분포를 가지며 이에 대응되는 2개 이 상의 저장 데이터를 가진다.

다음은 종래의 MLC의 데이터 프로그램 방법에 대해 설명한다.

도 1은 종래의 멀티레벨 셀의 프로그램 방법을 나타낸 도면이다.

도 1을 참조하면, 2비트의 데이터 저장이 가능한 MLC의 메모리 셀은 4개의 데이터 저장상태 즉, [11], [10], [00], 및 [01]을 가진다. 이들의 분포는 각각 상기 MLC의 드레솔드 전압분포들에 대응된다. 예를 들어, 메모리 셀이 드레솔드 전압 분포들이 각각 -2.7V 이하, 0.3V~0.7V, 1.3V~1.7V, 2.3V~3.7V 라고 가정하면, 상기 [11]은 -2.7V 이하, [10]은 0.3V~0.7V, [00]은 1.3V~1.7V, 그리고 [01]은 2.3V~2.7V에 각각 대응된다. 즉, 상기 MLC의 드레솔드 전압이 상기 4 가지의 드레솔드 전압분포들 중 하나에 해당하면 [11], [10], [00], 및 [01] 중 그에 해당하는 2비트의 데이터 정보가 메모리 셀에 저장된다.

도 1에 나타난 바와 같이, MLC에 데이터를 저장하는 방법은 2비트의 데이터 중 상위 비트인 MSB(Most Significant Bit)와, 하위 비트인 LSB(Least Significant Bit)로 각각 프로그램을 진행한다.

초기의 데이터가 소거 상태인 MLC가 [11]의 데이터 정보를 가진다고 할 때, 하위 LSB를 먼저 '1'에서 '0'으로 프로그램한다. 즉, -2.7V 이하의 드레솔드 전압을 가지는 MLC를 [10] 상태의 0.3V~0.7V의 드레솔드 전압을 가지도록 프로그램한다(S1).

그리고 상위 MSB의 프로그램을 수행하는데, 프로그램하고자 하는 데이터가 [00] 이라면 단계 S2-1과 같이 드레솔드 전압이 높아지도록 프로그램하고, 프로그 램하고자 하는 데이터가 [01] 이라면, 단계 S2-2와 같이 드레솔드 전압이 높아지도록 프로그램한다.

MLC에 데이터를 프로그램할 때 인가되는 전압은 ISPP(Incremental Step Pulse Programming) 방식에 의해 전압을 단계별로 증가시켜 제공된다.

따라서 MLC의 데이터 프로그램은 맨 처음 단계로 LSB 프로그램을 하고, 두 번째 단계로 MSB 프로그램을 하며, 이때 ISPP의 전압 제공에 따라 원하는 데이터의 드레솔드 전압 상태가 된 메모리 셀의 프로그램은 중단 하고, 나머지 메모리 셀에 전압을 계속적으로 공급하여 드레솔드 전압을 높일 수 있도록 동작한다.

상술한 바와 같이, 2비트의 MLC를 프로그램하기 위해서는 LSB를 로딩 하여 프로그램을 수행하고, 이후에 MSB를 로딩 하여 프로그램을 수행하는 과정이 진행된다. 즉 2비트의 데이터를 프로그램하기 위해 1비트씩 데이터를 두 번에 걸쳐 로딩하고 프로그램하는 것을 반복하는 것이다. 이는 2비트 이상의 데이터 비트가 늘어감에 따라 반복적으로 수행되어 프로그램 시간을 길게 만든다.

따라서 본 발명이 이루고자 하는 기술적 과제는 다수의 비트를 저장할 수 있는 멀티 레벨 셀 메모리 소자의 프로그램 동작에서 다수의 비트의 데이터를 동시에 로딩 하여 순차적인 프로그램을 할 수 있도록 하는 멀티 레벨 셀 메모리 소자의 프로그램 방법을 제공하는데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 멀티 레벨 셀 메모리 소자의 프로그램 방법은,

N 페이지로 프로그램되어 N 비트의 데이터를 저장할 수 있는 멀티 레벨 셀과, N+1개의 래치 회로를 포함하는 페이지 버퍼 회로를 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법에 있어서, 상기 N+1 개의 래치 회로들 중 제 1 내지 제 N 의 래치 회로에 프로그램하기 위한 N 비트의 데이터를 각각 래치하는 데이터 로딩 단계; 및 제 k(0<k<=N, 정수) 페이지의 프로그램을 수행할 때, 상기 제 1 내지 제 k 래치 및 제 N+1 래치를 이용하여, 상기 제 1 내지 제 k 의 래치 회로에 래치된 데이터를 제 N+1 래치에 전달하여 프로그램을 수행하는 단계를 포함한다.

상기 데이터 로딩 단계에서, 상기 N+1의 래치는 하이 레벨의 데이터를 래치하여 초기화하는 것을 특징으로 한다.

상기 k가 '1'인 경우의 제 1 및 제 N+1 래치를 이용한 제 1 프로그램 단계는, 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치에 전달하는 단계; 및 상기 제 N+1 래치에 저장된 데이터를 프로그램하고 검증하는 단계를 포함한다.

상기 k 가 '2' 인 경우의 제 1 및 제 2 래치와 제 N+1 래치를 이용한 제 2 페이지의 프로그램 단계는, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치의 데이터를 프로그램하고 검증하는 단계; 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 1 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 및 상기 제 N+1 래치에 저장된 데이터를 프로그램하고 검증하는 단계를 더 포함한다.

상기 k가 3인 경우의 제 1 내지 제 3 래치와 제 N+1 래치를 이용한 제 3 페이지 프로그램 단계는, 상기 3비트의 데이터들 중 하위 비트가 저장된 상기 제 3 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 3비트의 데이터들 중 중간 비트가 저장된 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 3비트의 데이터들 중 상위 비트가 저장된 상기 제 1 래치의 반전 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 3 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 1 래치의 반전 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 3 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 1 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 3 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 1 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 및 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계를 포함한다.

상기 k가 4인 경우의 제 1 내지 제 4 래치와 제 N+1 래치를 이용한 제 3 페이지 프로그램 단계는, 상기 4비트의 데이터중 최하위 데이터부터 순차적으로 제 1 내지 제 4 래치에 래치된 데이터들중 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 반전된 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 반전된 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 반전된 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 반전된 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계; 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 및 상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계를 포함한다.

각각의 프로그램이후에는 설정되는 검증 전압에 따른 프로그램 검증을 수행하는 단계를 더 포함한다.

상기 프로그램 검증에 따라 제 N+1 래치가 하이 레벨로 변경되면 프로그램이 완료된 것으로 판단하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2a는 본 발명의 실시 예에 따른 MLC 메모리 소자의 블록도이다.

도 2a를 참조하면, MLC 메모리 소자(200)는 메모리 셀 어레이(210)와, 페이지 버퍼부(220)와, Y 디코더(230)와, X 디코더(240) 및 제어부(250)를 포함한다.

메모리 셀 어레이(210)는 다수의 비트를 저장할 수 있는 MLC(Multi Level Cell)을 포함하며, MLC는 비트라인(BL)과 워드라인(WL)으로 구성된다. 메모리 셀 어레이(210)의 비트라인 쌍은 각각 페이지 버퍼 회로와 연결된다. 페이지 버퍼 회로는 MLC에 데이터를 프로그램하거나, 독출하기 위한 회로이다.

페이지 버퍼 회로가 다수 포함된 것이 페이지 버퍼부(220)이다. Y 디코더(230)는 동작을 위해 입력되는 어드레스에 따라 페이지 버퍼부(220)에 데이터 입출력 경로를 제공하고, X 디코더(240)는 입력 어드레스에 따라 메모리 셀 어레이(210)의 워드라인을 선택한다.

상기 도 2a는 본 발명을 설명하기 위한 MLC 메모리 소자의 일부만을 도시한 도면이다.

도 2b는 도 2a의 페이지 버퍼의 회로도이다.

도 2b는 페이지 버퍼 중에서 데이터 프로그램 설명을 위한 래치 회로만을 간략화 하여 도시한 도면이다.

도 2b를 참조하면, 본 발명의 실시 예에 따른 4비트 프로그램을 위한 페이지 버퍼(220)는 제 1 내지 제 5 래치부(221 내지 225)를 포함하고, 비트라인 선택을 위한 제 1 NMOS 트랜지스터(N1)와 프리차지 전압 제공을 위한 PMOS 트랜지스터(P)를 포함한다. 그리고 제 1 내지 제 5 래치부(221 내지 225)는 각각 제 1 내지 제 5 래치(L1 내지 L5)를 포함한다.

제 1 내지 제 5 래치부(L1 내지 L5)는 센싱노드(SO)와 노드(D) 사이에 연결된다. 그리고 제 1 내지 제 5 래치부(221 내지 225)가 각각 노드(D)를 통해 프로그램될 데이터를 래치한다.

제 1 NMOS 트랜지스터(N1)는 프로그램을 위해 선택되는 비트라인과 페이지 버퍼(220)의 센싱 노드(SO)의 사이에 연결되고, 비트라인을 선택하는 비트라인 선택부의 일부를 도시한 것으로 비트선택 라인 신호(BSL; Bit Select Line)에 의해 동작한다. PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO) 사이에 연결되며, 센싱노드(SO)의 프리차지를 위한 프리차지 제어신호(PreCharge_N)에 의해 턴 온 또는 오프 된다.

제 1 내지 제 4 래치부(221 내지 224)는 각각 센싱노드(SO)와 노드(D) 사이에 연결된다. 제 1 래치부(221)는 제 2 내지 제 5 NMOS 트랜지스터(N2 내지 N5)와, 제 1 및 제 2 인버터(IN1, IN2)를 포함한다. 제 2 래치부(222)는 제 6 내지 제 9 NMOS 트랜지스터(N6 내지 N9)와, 제 3 및 제 4 인버터(IN3, IN4)를 포함한다. 제 3 래치부(223)는 제 10 내지 제 13 NMOS트랜지스터(N10 내지 N13)와 제 5 및 제 6 인버터(IN5, IN6)를 포함한다.

그리고 제 4 래치부(224)는 제 14 내지 제 17 NMOS 트랜지스터(N14 내지 N17)와 제 7 및 제 8 인버터(IN7, IN8)를 포함하고, 제 5 래치부(225)는 제 18 내지 제 21 NMOS 트랜지스터(N18 내지 N21)와 제 9 및 제 10 인버터(IN9, IN10)를 포함한다.

제 1 래치부(221)의 제 1 및 제 2 인버터(IN1, IN2)는 노드(QAb)와 노드(QA) 사이에 연결되어 제 1 래치(L1)를 구성하고, 제 2 래치부(222)의 제 3 및 제 4 인버터(IN3, IN4)는 노드(QBb)와 노드(QB) 사이에 연결되어 제 2 래치(L2)를 구성한다. 그리고 제 3 래치부(223)의 제 5 및 제 6 인버터(IN5, IN6)는 노드(QCb)와 노드(QC) 사이에 연결되어 제 3 래치(L3)로 구성된다.

그리고 4 래치부(224)의 제 7 및 제 8 인버터(IN7, IN8)는 노드(QDb)와 노드(QD) 사이에 연결되어 제 4 래치(L4)로 구성되고, 제 5 래치부(225)의 제 9 및 제 10 인버터(IN9, IN10)는 노드(QPb)와 노드(QP) 사이에 연결되어 제 5 래치(L5)로 구성된다.

제 1 내지 제 5 래치부(221 내지 225)는 센싱노드(SO)와 노드(D) 사이에 동일한 회로의 구성으로 연결된다. 즉 제 1 래치부(221)의 경우 제 2 NMOS 트랜지스터(N2)는 센싱노드(SO)와 노드(QAb) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에 A 반전신호(AN)가 입력된다.

제 3 NMOS 트랜지스터(N3)는 센싱노드(SO)와 노드(QA) 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 A 신호(A)가 입력된다. 상기 A 신호(A)와 A 반전신호(AN)는 제 1 래치(L1)의 노드(QA)와 노드(QAb)의 데이터를 센싱노드(SO)로 전달하기 위해 입력된다.

또한 제 4 NMOS 트랜지스터(N4)는 노드(QAb)와 노드(D) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 제어 신호(AS; A Set)가 입력된다. 제 5 NMOS 트랜지스터(N5)는 노드(QA)와 노드(D) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제어신호(AR; A Reset)가 연결된다. 제 1 래치부(221)의 구성과 동 일한 구성으로 제 2 내지 제 5 래치부(222 내지 225)가 구성된다.

본 발명의 실시 예에 따른 도 2와 같이 5개의 래치부를 포함하는 페이지 버퍼를 이용하여 4비트의 MLC를 프로그램하는 과정은 다음과 같다.

먼저 4비트의 MLC는 제 1 내지 제 4 페이지에 대한 프로그램을 수행하는데, 최하위 비트인 제 1 페이지의 프로그램은 다음과 같이 수행된다.

도 3a는 본 발명의 실시 예에 따른 4비트 MLC의 제 1 페이지 프로그램에 따른 셀 문턱전압 분포도이다.

도 3a는 4비트 MLC의 제 1 페이지 프로그램을 통해 셀의 문턱전압 분포가 변경되는 도면을 나타낸 것이다. 도 3a에 나타난 바와 같이 4비트의 데이터를 저장할 수 있는 MLC는 제 1 내지 제 16 문턱전압 분포(301 내지 316)로 나타나는데 제 1 페이지 프로그램을 통해 제 1 문턱전압 분포(301)를 갖는 셀들중 일부는 제 9 문턱전압 분포(309)를 갖는 셀들로 프로그램된다.

이를 위해 다음의 표 1과 같이 페이지 버퍼(220)의 상태가 변경된다. 이때 제 1 페이지에 대한 프로그램을 위해서는 제 1 및 제 5 래치부(221, 225)만을 사용한다.

도 2와 도 3a 및 표 1을 참조하면, 제 1 페이지 프로그램은 제 1 문턱전압 분포(301)에서 제 9 문턱전압 분포(309)로 셀 문턱전압을 변경하는 과정이 필요하다. 이를 위해 SLC는 1비트의 데이터가 저장되는 것으로, 제 1 페이지 프로그램을 수행한다. 먼저 프로그램을 위해 센싱 노드(SO)는 하이 레벨로 프리차지를 시켜놓고, 이후에 프로그램할 데이터를 노드(QA)에 로딩 한다. 그리고 제 5 래치(L3)의 노드(QP)를 프로그램할 데이터에 관계없이 하이 레벨이 되도록 한다. 이때 표 1에는 제 1 페이지 프로그램에 대한 설명을 위해 데이터만을 로딩한 것으로 표시하였으나, 4비트 MLC의 프로그램을 위한 4비트의 데이터를 제 1 내지 제 4 래치부(221내지 224)에 모두 로딩 한다.

상기와 같이 프로그램을 위한 세팅을 마친 후에는, 노드(QA)에 불러온 데이터를 반전하여 노드(QP)로 전송한다. 이를 위해 노드(QAb)의 데이터를 노드(QP)로 전달하며 A 반전신호(AN)와 P 신호(P)를 인가하여 제 2 및 제 11 NMOS 트랜지스터(N2, N11)를 턴 온 시킨다. 이때 센싱노드(SO)의 상태도 노드(QP)와 동일하게 변경된다.

그리고 프로그램 전압에 의해 프로그램을 수행하고, 검증을 수행하면 프로그램을 하는 데이터에 관계없이 노드(QP)가 하이 레벨로 변경되어 프로그램이 완료된다.

제 1 페이지 프로그램이 완료되면, 제 2 페이지 프로그램이 연속하여 수행되는데 이때는 제 1 및 제 2 래치부(221, 222)와 제 5 래치부(225)가 사용되고 다음의 표 2와 같은 상태 변경이 된다.

즉, 표 1에 의한 제 1 페이지에 대한 프로그램을 수행한 후, 표 2와 같은 제 2 페이지에 대한 프로그램을 수행하여 다음과 같은 셀 문턱전압 분포도를 나타낸다.

도 3b는 본 발명의 실시 예에 따른 4비트 MLC의 제 2 페이지 프로그램에 따른 셀 문턱전압 분포도이다.

도 3b를 참조하면, 제 2 페이지의 프로그램을 수행하면 제 1 문턱전압 분포(301)를 갖는 셀들 중 일부가 제 5 문턱전압 분포(305)를 갖는 셀로 변경되고, 제 9 문턱전압 분포(309)를 갖는 셀들 중 일부가 제 13 문턱전압 분포(313)를 갖는 셀로 변경된다.

표 2를 참조하면, 제 1 문턱전압 분포(301)를 갖는 셀들을 제 5 문턱전압 분포(305)를 갖는 셀들로 이동하기 위해 제 2 래치(L2)의 노드(QBb)의 데이터를 제 5 래치(L5)의 노드(QP)로 전달하고, 다시 제 1 래치(L1)의 노드(QAb)의 데이터를 노드(QP)로 전달한다. 이러한 과정에 따라 노드(QP)의 값이 설정되면, 이후에 프로그램을 수행하고, 도 3b의 제 4 검증전압(VP4)에 의한 프로그램 검증을 수행한다. 프로그램 검증 결과 프로그램이 제대로 되면 노드(QP)가 다시 하이 레벨로 변경된다.

이후에 도 3b에 나타난 바와 같이 제 9 문턱전압 분포(309)에서 제 13 문턱전압 분포(313)로의 프로그램을 위해 노드(QBb)의 데이터를 노드(QP)로 전달하고, 이후 노드(QA)의 데이터를 다시 노드(QP)로 전달한 후 프로그램을 수행한다. 프로그램 이후에는 검증 전압(VP12)에 의한 프로그램 검증을 한다.

제 2 페이지에 대한 프로그램이 완료되면, 연속하여 제 3 페이지 프로그램이 수행된다.

도 3c는 본 발명의 실시 예에 따른 4비트 MLC의 제 3 페이지 프로그램에 따른 셀 문턱전압 분포도이다.

도 3c를 참조하면, 본 발명의 실시 예에 따른 4비트 MLC의 제 3 페이지 프로그램을 수행하면, 제 1 문턱전압 분포(301)를 갖는 셀들 중 일부가 제 3 문턱전압 분포(303)를 갖는 셀로 프로그램되고, 제 5 문턱전압 분포(305)를 갖는 셀들 중 일부가 제 7 문턱전압 분포(307)를 갖는 셀로 프로그램된다. 또한 제 9 문턱전압 분포(309)를 갖는 셀들 중 일부는 제 11 문턱전압 분포(311)를 갖는 셀로 프로그램되고, 제 13 문턱전압 분포(313)를 갖는 셀들 중 일부는 제 15 문턱전압 분포(315)를 갖는 셀로 프로그램된다.

제 1 및 제 2 페이지에 대한 프로그램이 완료된 후, 제 3 페이지에 대한 프로그램은 다음의 표 3과 같이 이루어진다.

도 2와 표 3 및 도 3c를 참조하면, 먼저 제 1 문턱전압 분포(301)의 셀들 중에서 일부를 제 3 문턱전압 분포(303)를 갖는 셀들로 프로그램하기 위해서는, 제 3 래치(L3)의 노드(QCb)의 데이터를 노드(QP)로 전달하고, 제 2 래치(L2)의 노드(QBb)의 데이터를 노드 (QP)에 전달한 후, 마지막으로 제 1 래치(L1)의 노드(QAb)의 데이터를 노드(QP)로 전달한다. 그리고는 노드(QP)와 센싱노드(SO)를 연결하여 프로그램 및 검증을 수행한다.

그리고 제 5 문턱전압 분포(305)의 셀들 중 일부를 제 7 문턱전압 분포(307)를 갖는 셀들로 프로그램하기 위해서는, 노드(QCb)의 데이터를 노드(QP)로 전달하고, 노드(QB)의 데이터를 노드(QP)로 전달한 후, 노드(QAb)의 데이터를 노드(QP)로 전달함으로써 가능하다.

제 9 문턱전압 분포(309)를 갖는 셀들 중 일부를 제 11 문턱전압 분포(311)를 갖는 셀들로 프로그램하기 위해서는, 노드(QCb)의 데이터를 노드(QP)로 전달하고, 노드 (QBb)의 데이터를 노드(QP)로 전달한 후, 노드(QA)의 데이터를 노드(QP)로 전달하여 프로그램한다.

마지막으로 제 13 문턱전압 분포(313)를 갖는 셀들중 일부를 제 15 문턱전압 분포(315)를 갖는 셀들로 프로그램하기 위해서는 노드(QCb)의 데이터를 노드(QP)로 전달하고, 노드(QB)의 데이터를 노드(QP)로 전달한 후, 노드(QA)의 데이터를 노드(QP)로 전달하여 프로그램을 한다.

또한 이에 연속하여 4비트의 MLC는 다음과 같이 제 4 페이지 프로그램을 연속하여 수행한다.

도 3d는 본 발명의 실시 예에 따른 4비트 MLC의 제 4 페이지 프로그램에 따른 셀 문턱전압 분포도이다.

도 3d를 참조하면, 제 4 페이지의 프로그램에서는 상기 제 3 페이지 프로그램을 통해 생성된 8개의 문턱전압 분포(301, 303, 305, 307, 309, 311, 313, 315)를 갖는 셀들 중 일부가 각각 프로그램되어 다른 문턱전압 분포(302, 304, 306, 308, 310, 312, 314, 316)를 갖는 셀로 프로그램된다.

첫 번째로는 노드(QDb)의 데이터를 노드(QP)로 전달하고, 노드(QCb)의 데이터를 노드(QP)로 전달하며, 노드(QBb)의 데이터를 다시 노드(QP)로 전달한 후, 노드(QAb)의 데이터를 노드(QP)에 전달한다. 이후에는 프로그램 및 검증을 수행한다.

제 1 내지 제 4 페이지를 프로그램하는 동안 각각의 프로그램 과정에는 제 1 내지 제 15 검증전압(PV1 내지 PV15)을 이용한 프로그램 검증을 수행한다.

즉, N 개의 비트를 저장할 수 있는 MLC의 경우도 N+1개의 래치를 포함하는 페이지 버퍼 회로를 이용하여 앞서 언급한 제 1 내지 제 4 페이지의 프로그램에 연속하여 순차적인 페이지 프로그램을 수행함으로써 가능하며, 이때 프로그램 초기에 데이터 로딩은 한번만 수행된다. 그리고 제 1 페이지는 제 1 래치와 제 N+1의 래치를 이용하여 프로그램을 하고, 제 2 페이지는 제 1 및 제 2 래치와 제 N+1의 래치를 이용하여 프로그램을 하며, 제 3 페이지는 제 1 내지 제 3 래치와 제 N+1의 래치를 이용하여 프로그램한다.

즉, N 비트의 데이터를 저장할 수 있는 MLC의 프로그램을 위해서는 제 1 내지 제 N+1의 래치를 포함하는 페이지 버퍼가 필요하고, 한꺼번에 제 1 내지 제 N 래치에 데이터를 로딩한 후, k 페이지 프로그램에서는 제 1 내지 제 k 래치와, N+1 래치만을 이용하여 프로그램을 수행하는 방식이다. 이때 k는 0보다 크고 N과 같거나 작은 정수이다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 멀티 레벨 셀 메모리 소자의 프로그램 방법은 2비트 이상의 멀티 레벨 셀들을 프로그램할 때, 모든 비트의 데이터 를 한번에 로딩한 후 프로그램을 수행하여 프로그램을 위한 데이터 로딩 시간을 줄임으로써 전체 프로그램 시간을 줄일 수 있다.

Claims (8)

1. N 페이지로 프로그램되어 N 비트의 데이터를 저장할 수 있는 멀티 레벨 셀과, N+1개의 래치 회로를 포함하는 페이지 버퍼 회로를 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법에 있어서,

   상기 N+1 개의 래치 회로들 중 제 1 내지 제 N 의 래치 회로에 프로그램하기 위한 N 비트의 데이터를 각각 래치하는 데이터 로딩 단계; 및

   제 k(0<k<=N, 정수) 페이지의 프로그램을 수행할 때, 상기 제 1 내지 제 k 래치 및 제 N+1 래치를 이용하여, 상기 제 1 내지 제 k 의 래치 회로에 래치된 데이터를 제 N+1 래치에 전달하여 프로그램을 수행하는 단계

   를 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법.
2. 제 1항에 있어서,

   상기 데이터 로딩 단계에서, 상기 N+1의 래치는 하이 레벨의 데이터를 래치하여 초기화하는 것을 특징으로 하는 멀티 레벨 셀 메모리 소자의 프로그램 방법.
3. 제 1항에 있어서,

   상기 k가 '1'인 경우의 제 1 및 제 N+1 래치를 이용한 제 1 프로그램 단계는,

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치에 전달하는 단계; 및

   상기 제 N+1 래치에 저장된 데이터를 프로그램하고 검증하는 단계

   를 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법.
4. 제 3항에 있어서,

   상기 k 가 '2' 인 경우의 제 1 및 제 2 래치와 제 N+1 래치를 이용한 제 2 페이지의 프로그램 단계는,

   상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치의 데이터를 프로그램하고 검증하는 단계;

   상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 1 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 및

   상기 제 N+1 래치에 저장된 데이터를 프로그램하고 검증하는 단계

   를 더 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법.
5. 제 4항에 있어서,

   상기 k가 3인 경우의 제 1 내지 제 3 래치와 제 N+1 래치를 이용한 제 3 페이지 프로그램 단계는,

   상기 3비트의 데이터들 중 하위 비트가 저장된 상기 제 3 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 3비트의 데이터들 중 중간 비트가 저장된 상기 제 2 래치의 반전된 데 이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 3비트의 데이터들 중 상위 비트가 저장된 상기 제 1 래치의 반전 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 3 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 1 래치의 반전 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 3 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 1 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 3 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 1 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 및

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계

   를 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법.
6. 제 5항에 있어서,

   상기 k가 4인 경우의 제 1 내지 제 4 래치와 제 N+1 래치를 이용한 제 3 페 이지 프로그램 단계는,

   상기 4비트의 데이터중 최하위 데이터부터 순차적으로 제 1 내지 제 4 래치에 래치된 데이터들중 상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 반전된 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 반전된 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하는 단 계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 반전된 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 반전된 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계;

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계;

   상기 제 1 래치의 반전된 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 2 래치의 데이터를 상기 제 N+1 래치로 전달하고, 상기 제 3 래치의 데이터를 제 N+1 래치로 전달한 후, 제 4 래치의 데이터를 상기 제 N+1 래치로 전달하는 단계; 및

   상기 제 N+1 래치에 저장된 데이터를 프로그램하는 단계

   를 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법.
7. 제 3항 내지 제 6 항 중 어느 한 항에 있어서,

   각각의 프로그램이후에는 설정되는 검증 전압에 따른 프로그램 검증을 수행하는 단계를 더 포함하는 멀티 레벨 셀 메모리 소자의 프로그램 방법.
8. 제 7항에 있어서,

   상기 프로그램 검증에 따라 제 N+1 래치가 하이 레벨로 변경되면 프로그램이 완료된 것으로 판단하는 것을 특징으로 하는 멀티 레벨 셀 메모리 소자의 프로그램 방법.

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