KR100776900B1 - 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법 - Google Patents

플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법 Download PDF

Info

Publication number
KR100776900B1
KR100776900B1 KR1020060106438A KR20060106438A KR100776900B1 KR 100776900 B1 KR100776900 B1 KR 100776900B1 KR 1020060106438 A KR1020060106438 A KR 1020060106438A KR 20060106438 A KR20060106438 A KR 20060106438A KR 100776900 B1 KR100776900 B1 KR 100776900B1
Authority
KR
South Korea
Prior art keywords
select transistor
flash memory
memory device
line
bit line
Prior art date
Application number
KR1020060106438A
Other languages
English (en)
Inventor
윤태언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060106438A priority Critical patent/KR100776900B1/ko
Application granted granted Critical
Publication of KR100776900B1 publication Critical patent/KR100776900B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Abstract

본 발명은 플래시 메모리 소자 및 이를 이용한 프로그램/리드 방법에 관한 것으로, 두 개의 선택 라인 중 드레인 선택 트랜지스터(Drain Select Transistor; DST)를 제거한 메모리 셀 스트링 구조로 이루어지고, 이로 인해 칩 사이즈를 감소시킬 수 있다.
소스 선택 트랜지스터, 드레인 선택 트랜지스터, 칩 사이즈

Description

플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법{Flash memory device and program/read method using the same}
도 1은 종래의 플래시 메모리 소자를 도시한 회로도이다.
도 2는 본 발명에 따른 플래시 메모리 소자를 도시한 회로도이다.
도 3은 본 발명의 프로그램 동작에 대한 타이밍도이다.
도 4는 본 발명의 독출 동작에 대한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10, CS1, CS2 : 셀 스트링 20, PB1, PB2 : 페이지 버퍼
DSL : 드레인 선택 라인 SSL : 소스 선택 라인
CSL : 공통 소스 라인 WL0~WLn : 워드라인
DST : 드레인 선택 프랜지스터 SST : 소스 선택 트랜지스터
본 발명은 플래시 메모리 소자 및 이를 이용한 프로그램(program)/독 출(read) 방법에 관한 것으로, 특히 드레인 선택 트랜지스터(Drain Select Transister; DST)를 제거하여 칩(chip) 사이즈를 줄이고, 제조 원가를 감소시키기 위한 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법에 관한 것이다.
다중 게이트 구조를 가지는 플래시 메모리 소자에서 셀 게이트는 16개, 32개, 64개 등의 단위로 직렬 연결되어 하나의 스트링(string; 10)으로 이루어져 있다. 스트링은 복수의 메모리 셀 들(F0~Fn)을 포함하고, 이 중 선택된 셀의 데이터를 제어하기 위해 셀의 양단에 비트 라인(Bit Line;BL)의 노드(D1)와 연결되는 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SSL)가 연결되어 있다. 소스 선택 트랜지스터(SSL)는 공통 소스 라인(Common Source Line)과 연결된다. 비트라인(BL)을 통하여 스트링은 페이지 버퍼(20)와 연결되어 데이터의 저장, 소거 및 독출 동작을 수행한다. 상기와 같이 다중 게이트 구조를 가지는 일반적인 플래시 메모리 소자에 대해 도 1에서 나타내고 있다.
그러나, 소자가 고집적화되어 감에 따라 칩 사이즈를 줄이기 위한 연구가 활발히 진행되고 있으나, 셀 게이트와 게이트 사이를 줄이는 데는 한계가 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 드레인 선택 트랜지스터(DST)를 제거하여 칩 사이즈를 줄이고, 제조 원가를 감소시키기 위한 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리 소자는, 드레인 선택 트랜지스터를 포함하지 않으며, 소스 선택 트랜지스터 및 다수의 워드라인이 연결된 셀 스트링으로 구성되는 플래시 메모리 소자를 포함한다.
소스 선택 트랜지스터와 연결되는 공통 소스 라인 및 상기 공통 소스 라인과 연결되는 페이지 버퍼를 더욱 포함한다.
본 발명에 따른 플래시 메모리 소자의 프로그램 방법은, 드레인 선택 트랜지스터를 포함하지 않으며 선택 트랜지스터와 다수의 워드라인으로 구성된 메모리 셀 스트링 및 비트라인으로 연결된 페이지 버퍼로 구성된 플래시 메모리 소자에 있어서, 선택된 블록에서 선택된 워드라인에는 프로그램 전압을 인가하고 선택되지 않은 비트라인과 워드라인에는 패스전압을 인가하며, 소스 선택 트랜지스터 및 선택된 비트라인 및 벌크 기판에 전원전압을 인가하는 플래시 메모리 소자의 프로그램 방법을 포함한다.
선택되지 않은 블록에서는 선택된 워드라인 및 선택되지 않은 워드라인은 플로팅 시키고, 소스 선택 트랜지스터, 선택된 비트라인 및 벌크 기판에는 전원전압을 인가하고, 선택되지 않은 비트라인에는 전원전압을 인가하는 플래시 메모리 소자의 프로그램 방법을 포함한다.
본 발명에 따른 플래시 메모리 소자의 독출 방법은, 드레인 선택 트랜지스터를 포함하지 않으며 선택 트랜지스터와 다수의 워드라인으로 구성된 메모리 셀 스트링 및 비트라인으로 연결된 페이지 버퍼로 구성된 플래시 메모리 소자에 있어서, 선택된 블록에서 선택된 워드라인, 선택되지 않은 비트라인 및 벌크기판에는 전원전압을 인가하고, 선택되지 않은 워드라인 및 소스 선택라인에는 독출전압을 인가하는 플래시 메모리 소자의 독출 방법을 포함한다.
선택되지 않은 블록에서는 선택된 워드라인 및 선택되지 않은 워드라인은 플로팅 시키고, 소스 선택 라인, 선택되지 않은 비트라인 및 벌크 기판에는 전원전압을 인가하는 플래시 메모리 소자의 독출 방법을 포함한다.
본 발명에 따른 플래시 메모리 소자의 소거 방법은, 드레인 선택 트랜지스터를 포함하지 않으며 선택 트랜지스터와 다수의 워드라인으로 구성된 메모리 셀 스트링 및 비트라인으로 연결된 페이지 버퍼로 구성된 플래시 메모리 소자에 있어서, 선택된 블록에서 선택된 워드라인 및 선택되지 않은 워드라인에는 전원전압을 인가하고, 소스 선택라인, 선택된 비트라인 및 선택되지 않은 비트라인은 플로팅 시키는 플래시 메모리 소자의 소거 방법을 포함한다.
선택되지 않은 블록에서는 워드라인들, 비트라인들 및 소스 선택 라인은 플로팅 시키는 플래시 메모리 소자의 소거 방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 플래시 메모리 소자를 도시한 회로도이다. 플래시 메모리 소자는 메모리 복수의 셀 스트링(CS1, CS2), 복수의 페이지 버퍼(PB1, PB2)를 포함한다. 본 발명에서는 설명의 편의를 위하여 복수의 비트라인들 중 두 개의 비트라인(BL1, BL2)에 대해서 도시하였다. 이 중에서 비트라인(BL1)에 대한 구성을 구체적으로 설명하면 다음과 같다.
하나의 비트라인(BL1)에는 메모시 셀 스트링(CS1) 및 페이지 버퍼(PB1)가 연결된다. 메모리 셀 스트링(CS1)은 복수의 메모리 셀 들(F0~Fn) 및 소스 선택 트랜지스터(SST)를 포함한다. 본 발명에서는 기존의 드레인 선택 트랜지스터(이하 DST로 칭함)를 제거하여 칩의 사이즈를 줄이도록 하였다. 복수의 메모리 셀 들(F0~Fn)은 비트라인(BL1)의 노드(D4)와 소스 선택 트랜지스터(SST) 간에 직렬 연결된다. 소스 선택 트랜지스터(SST)는 복수의 메모리 셀 들과 공통 소스 라인(CSL)과 연결된다.
페이지 버퍼(PB1)는 프리차지 제어소자(P1), 비트라인 선택소자(N5), 프로그램 제어소자(N4), 출력 제어소자(N8), 리셋 제어소자(N1), 데이터 입력부(120), 래치(140) 및 래치 제어부(160)를 구비한다.
프리차지 제어소자(P1)는 PMOS 트랜지스터로 구현되고, 프리차지 신호(PRECHb)에 응답하여 턴 온(turn on) 또는 턴 오프(turn off) 되며, 센싱노드(SO1)를 전원전압(Vcc)으로 프리차지(pre-charge)한다. 비트라인 선택소자(N5)는 NMOS 트랜지스터로 구현되고 노드(D4) 및 센싱노드(SO1) 간에 연결되어 비트라인 선택 라인(BSL)에 인가되는 전압에 의해 동작한다. 프로그램 제어소자(N4)는 NMOS 트랜지스터로 구현되고, 프로그램 제어 신호(PGM)에 응답하여 페이지 버퍼(PB1)의 프로그램 동작시 턴 온 된다. 출력 제어소자(N8)는 NMOS 트랜지스터로 구현되고, 페이지 버퍼 데이터 출력신호(PBDO)에 응답하여 데이터를 입출력 라인(DIO)으로 출력한다. 리셋 제어소자(N1)는 NMOS 트랜지스터로 구현되고, 리셋신호(RST)에 응답하여 래치(140)를 리셋(reset) 한다. 데이터 입력부(120)는 다수의 NMOS 트랜지스터들(N2, N3)을 구비한다. 각각의 NMOS 트랜지스터들(N2, N3)은 각각의 데이터 입력신호(DI, nDI)에 응답하여 래치(140)에 데이터를 인가한다. 래치(140)는 데이터 입력부(120)로부터 입력받은 데이터를 저장하고, 노드(D1)로 데이터를 전달하는 동작을 수행한다. 래치 제어부(160)는 다수의 NMOS 트랜지스터들(N6, N7)을 구비한다. NMOS 트랜지스터(N6)는 센싱노드(SO1)로부터 데이터를 인가받아 노드(D2)로 인가한다. NMOS 트랜지스터(N7)는 래치신호(LAT)에 응답하여 동작하며 래치(140)에 저장된 데이터의 레벨을 바꾸는 동작을 수행한다.
기존의 드레인 선택 트랜지스터(DST)를 구비한 플래시 메모리 소자의 동작을 간단히 설명하면 다음과 같다. 프로그램 동작시, 선택된 셀과 연결된 비트라인에는 전원전압을 인가하고, 드레인 선택 트랜지스터(DST)는 전원전압(Vcc)을 인가받고 턴 온 되어 선택된 셀의 채널을 전원전압으로 유지시켜 준다. 일 예로 0V로 유지시켜 준다. 선택된 셀을 포함하지 않는 스트링의 비트라인에는 전원전압(Vcc)이 인가되고, 드레인 선택 트랜지스터(DST)는 전원전압(Vcc)을 인가받아 셀프 부스팅 레벨(self boosting level)을 유지하게 된다.
소거 동작시에는 웰에 전압이 인가되고, 드레인 선택 라인은 플로팅 모드(floating mode)를 유지한다. 독출 동작시에는,선택된 블록의 드레인 선택 트랜지스터(DST)에는 5V가 인가되어 턴 온 되고, 선택되지 않은 블록의 드레인 선택 트랜지스터(DST)에는 전원전압이 인가되어 턴 오프된다.
본 발명에서처럼 셀 스트링(CS1)에 드레인 선택 트랜지스터(DST)가 구비되지 않으면, 이는 드레인 선택 트랜지스터(DST)가 항상 턴 온 되어 있는 것과 같게 된다. 이에 대한 프로그램 동작은, 선택된 셀(F0 이라 가정하면)을 포함하는 셀 스트링(CS1)의 비트라인(BL1)으로 전압이 인가되므로 드레인 선택 트랜지스터(DST)가 턴 온 되어 있는 상태와 같다. 반면에, 선택되지 않은 스트링(CS2)에서는 비트라인(BL2)에 직접적으로 셀프 부스팅에 해당하는 전압 레벨을 인가한다. 소거 동작시에는 웰에 전압을 인가하여 플로팅 게이트의 전자를 빼내는 동작이므로 드레인 선택 트랜지스터(DST)의 동작과 무관하다. 독출 동작시에는 선택되지 않은 블록(block)은 소스 선택 트랜지스터의 게이트에 전원전압을 인가하여 턴 오프 함으로써 동작을 수행한다. 본 발명에 따른 동작을 타이밍도를 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 프로그램 동작에 대한 타이밍도이다. 페이지 버퍼에 데이터가 저장된 이후의 타이밍도로써, 프로그램 동작을 수행하는 동안에는 소스 선택 라인(SSL)에 인가되는 전압은 전원전압을 유지하여 소스 선택 트랜지스터를 턴 오프 시킨다. S1에서 선택되지 않은 셀의 비트라인(BL2)으로 전압이 인가된다. 동시에 선택되지 않은 셀의 워드라인에는 패스 전압(Vpass)을 인가하고, 선택된 셀의 워드라인에는 프로그램 전압(Vpgm)을 인가한다. 이때, 선택되지 않은 셀의 스트링에서는 채널 부스팅이 일어나 선택된 셀 스트링과 전압차(△V)를 발생한다. S2에서는 일정 전압을 유지하며 프로그램 동작이 수행된다. S3에서 워드라인에 인가되는 전압을 낮추면 채널 부스팅 동작도 멈추게 되어 채널의 전압이 낮아지게 된다. S4에서 채널의 전압이 로직 로우로 낮아지면 선택되지 않은 셀의 비트라인(BL2) 전압도 낮아진다.
도 4는 본 발명의 독출 동작에 대한 타이밍도이다. T1에서 리셋신호(RST)가 로직 하이(logic high)로 되면, 래치의 노드(Q1, Q2)에 인가되는 전압 레벨은 로직 로우(logic low)로 낮아진다. T2에서 선택된 셀의 워드라인에는 전원전압을 인가하고, 선택되지 않은 셀 들의 워드라인들에는 4.5V의 전압을 인가한다. 또한, 프리차지 신호(PRECHb)가 로직 로우가 되면 프리차지 제어소자가 턴 온 되고, 센싱노드(SO1, SO2)가 프리차지 되기 시작한다. 동시에 비트라인 선택신호(BSL)도 로직 하이가 되면, 비트라인 선택소자가 턴 온 되고 비트라인(BL1, BL2)으로 센싱노드(SO1, SO2)에 차지된 전압이 인가된다. T3에서 비트라인 선택신호(BSL)가 로직 로우로 되면 선택된 셀에 의해 비트라인(BL1)의 전압이 빠져나가 낮아진다. 반면에 선택되지 않은 스트링의 비트라인(BL2)은 전압이 유지된다. 다시 프리차지 신호(PRECHb)를 로직 하이로 바꾸어 준다. T4에서 비트라인 선택신호(BSL)가 로직 하이로 되면 선택된 셀의 센싱노드(SO1)의 전압 레벨은 낮아지게 된다. T5에서 래치신호(LAT)가 로직 하이로 되어도 선택된 셀의 센싱노드(SO1)의 전압 레벨이 로우로 낮아졌으므로 래치의 노드(Q1)에 인가된 데이터는 변하지 않는다. 반면에, 선택되지 않은 셀의 센싱노드(SO2)의 전압 레벨은 하이 상태를 유지하므로 래치 제어부의 NMOS 트랜지스터가 턴 온 되고, 이때 래치신호(LAT)가 로직 하이로 되면 래치의 노드(Q2)에 인가된 데이터는 로직 하이로 바뀌게 된다.
표 1은 드레인 선택 트랜지스터(DST)를 사용하지 않고 소스 선택 트랜지스터(SST)만을 사용하는 플래시 메모리 소자의 프로그램/독출 방법을 설명하기 위한 바이어스 조건을 나타낸 표이다.
단위[V] 선택 블록 선택되지 않은 블록
독출 프로그램 소거 독출 프로그램 소거
Sel W/L 0 ISPP 0 Float Float Float
Pass W/L Vread Vpass 0 Float Float Float
DSL - - - - - -
SSL Vread 0 Float 0 0 Float
Sel B/L 1 0 Float 1 0 Float
UnSel B/L 0 Vpass Float 0 Vcc Float
S/L 0 Vcc Float 0 Vcc Float
Bulk 0 0 18 0 0 18
표 1을 참조하면, 프로그램되는 셀은 일반적으로 해당 비트라인(BL)에 전원전압을 인가하고, 셀 게이트에 전원전압(Vcc)을 인가하여 드레인 선택 트랜지스터(DST)를 턴 온(on)시켜 프로그램하고자 하는 셀의 채널을 전원전압으로 유지시켜 주는데, 본원발명과 같이 드레인 선택 트랜지스터(DST)가 없어도 프로그램하고자 하는 셀의 채널을 전원전압으로 유지시키는 데는 문제가 발생하지 않는다. 그리고 프로그램되지 않는 셀은 셀프 부스팅(Self Boosting) 방법을 이용하기 때문에 프로그램되지 않는 셀과 연결된 비트 라인(BL)에 직접적으로 셀프 부스팅에 해당하는 패스 전압(Vpass)을 인가해 준다. 셀프 부스팅에 해당하는 패스 전압(Vpass)을 프로그램되지 않는 셀과 연결된 비트 라인(BL)에 직접 인가해 줌으로써 프로그램 디스터번스(disturbance)가 발생하는 것을 방지할 수 있다.
독출시에는 선택되지 않은 블록의 소스 선택 라인(SSL)을 턴 오프(off)시킴으로써 드레인 선택 트랜지스터(DST)가 없어도 독출이 가능하다.
따라서, 두 개의 선택 트랜지스터 중 드레인 선택 트랜지스터(DST)를 제거하고, 하나의 소스 선택 트랜지스터(SST)만을 사용함으로써 칩 사이즈를 감소시킬 수 있다. 16개의 셀 게이트로 이루어진 스트링일 경우 기존 칩 사이즈에 비해 7.6%의 칩 사이즈가 감소하고, 32개의 셀 게이트로 이루어진 스트링일 경우 기존 칩 사이즈에 비해 4.3%의 칩 사이즈가 감소한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 2개의 선택 라인 중 드레인 선택 트랜지스터(DST)를 제거하고, 하나의 소스 선택 트랜지스터(SST)만을 사용함으로써 칩 사이즈를 감소시킬 수 있다.
둘째, 칩 사이즈를 감소시킴으로써 제조 원가를 감소시킬 수 있다.
셋째, 프로그램시 셀프 부스팅에 해당하는 패스 전압(Vpass)을 프로그램되지 않는 셀과 연결된 비트 라인(BL)에 직접 인가해 줌으로써 프로그램 디스터번스가 발생하는 것을 방지할 수 있다.

Claims (8)

  1. 드레인 선택 트랜지스터를 포함하지 않으며, 소스 선택 트랜지스터 및 다수의 워드라인이 연결된 셀 스트링으로 구성되는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 소스 선택 트랜지스터와 연결되는 공통 소스 라인 및 상기 공통 소스 라인과 연결되는 페이지 버퍼를 더욱 포함하는 플래시 메모리 소자.
  3. 드레인 선택 트랜지스터를 포함하지 않으며 선택 트랜지스터와 다수의 워드라인으로 구성된 메모리 셀 스트링 및 비트라인으로 연결된 페이지 버퍼로 구성된 플래시 메모리 소자에 있어서,
    선택된 블록에서 선택된 워드라인에는 프로그램 전압을 인가하고 선택되지 않은 비트라인과 워드라인에는 패스전압을 인가하며,
    상기 소스 선택 트랜지스터 및 선택된 비트라인 및 벌크 기판에 전원전압을 인가하는 플래시 메모리 소자의 프로그램 방법.
  4. 제 3 항에 있어서,
    선택되지 않은 블록에서는 선택된 워드라인 및 선택되지 않은 워드라인은 플로팅 시키고,
    소스 선택 트랜지스터, 선택된 비트라인 및 벌크 기판에는 전원전압을 인가하고, 선택되지 않은 비트라인에는 전원전압을 인가하는 플래시 메모리 소자의 프로그램 방법.
  5. 드레인 선택 트랜지스터를 포함하지 않으며 선택 트랜지스터와 다수의 워드라인으로 구성된 메모리 셀 스트링 및 비트라인으로 연결된 페이지 버퍼로 구성된 플래시 메모리 소자에 있어서,
    선택된 블록에서 선택된 워드라인, 선택되지 않은 비트라인 및 벌크기판에는 전원전압을 인가하고,
    선택되지 않은 워드라인 및 소스 선택라인에는 독출전압을 인가하는 플래시 메모리 소자의 독출 방법.
  6. 제 5 항에 있어서,
    선택되지 않은 블록에서는 선택된 워드라인 및 선택되지 않은 워드라인은 플로팅 시키고,
    소스 선택 라인, 선택되지 않은 비트라인 및 벌크 기판에는 전원전압을 인가하는 플래시 메모리 소자의 독출 방법.
  7. 드레인 선택 트랜지스터를 포함하지 않으며 선택 트랜지스터와 다수의 워드라인으로 구성된 메모리 셀 스트링 및 비트라인으로 연결된 페이지 버퍼로 구성된 플래시 메모리 소자에 있어서,
    선택된 블록에서 선택된 워드라인 및 선택되지 않은 워드라인에는 전원전압을 인가하고,
    소스 선택라인, 선택된 비트라인 및 선택되지 않은 비트라인은 플로팅 시키는 플래시 메모리 소자의 소거 방법.
  8. 제 7 항에 있어서,
    선택되지 않은 블록에서는 워드라인들, 비트라인들 및 소스 선택 라인은 플로팅 시키는 플래시 메모리 소자의 소거 방법.
KR1020060106438A 2006-10-31 2006-10-31 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법 KR100776900B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060106438A KR100776900B1 (ko) 2006-10-31 2006-10-31 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060106438A KR100776900B1 (ko) 2006-10-31 2006-10-31 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법

Publications (1)

Publication Number Publication Date
KR100776900B1 true KR100776900B1 (ko) 2007-11-19

Family

ID=39079883

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060106438A KR100776900B1 (ko) 2006-10-31 2006-10-31 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법

Country Status (1)

Country Link
KR (1) KR100776900B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170714B1 (ko) * 1995-12-20 1999-03-30 김광호 낸드형 플래쉬 메모리 소자 및 그 구동방법
KR100193449B1 (ko) 1995-12-11 1999-06-15 윤종용 분리된 소오스 라인을 가지는 비휘발성 기억소자
KR20040008023A (ko) * 2002-07-15 2004-01-28 주식회사 하이닉스반도체 플래쉬 메모리 장치의 블럭 선택 회로
KR20050059287A (ko) * 2002-10-22 2005-06-17 아트멜 코포레이숀 Ｎｍｏｓ 및 ｐｍｏｓ 행 디코딩 방법을 이용한 페이지모드 소거를 갖는 플래시 메모리 아키텍쳐
KR20050108977A (ko) * 2004-05-14 2005-11-17 주식회사 하이닉스반도체 난드 플래쉬 메모리의 테스트 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100193449B1 (ko) 1995-12-11 1999-06-15 윤종용 분리된 소오스 라인을 가지는 비휘발성 기억소자
KR0170714B1 (ko) * 1995-12-20 1999-03-30 김광호 낸드형 플래쉬 메모리 소자 및 그 구동방법
KR20040008023A (ko) * 2002-07-15 2004-01-28 주식회사 하이닉스반도체 플래쉬 메모리 장치의 블럭 선택 회로
KR20050059287A (ko) * 2002-10-22 2005-06-17 아트멜 코포레이숀 Ｎｍｏｓ 및 ｐｍｏｓ 행 디코딩 방법을 이용한 페이지모드 소거를 갖는 플래시 메모리 아키텍쳐
KR20050108977A (ko) * 2004-05-14 2005-11-17 주식회사 하이닉스반도체 난드 플래쉬 메모리의 테스트 소자

Similar Documents

Publication Publication Date Title
KR101119343B1 (ko) 반도체 메모리 장치의 프로그램 방법
US6717861B2 (en) Non-volatile semiconductor memory device capable of preventing program disturb due to noise voltage induced at a string select line and program method thereof
US7161842B2 (en) Flash memory device and method of erasing flash memory cell thereof
US6285587B1 (en) Memory cell string structure of a flash memory device
KR100865821B1 (ko) 불휘발성 메모리 장치의 독출 방법
US7142460B2 (en) Flash memory device with improved pre-program function and method for controlling pre-program operation therein
KR100826653B1 (ko) 낸드 플래시 메모리소자의 소거검증 방법
US20080089130A1 (en) Non-volatile memory devices and methods of programming the same
US8351274B2 (en) Semiconductor memory device and method of precharging the same with a first and second precharge voltage simultaneously applied to a bit line
US9466339B2 (en) Semiconductor memory device and method of operating the same
JP2001006380A (ja) 不揮発性半導体記憶装置の消去方法およびそれを実現するロウデコーダ回路
KR20120005826A (ko) 반도체 메모리 장치 및 이의 동작 방법
US7260017B2 (en) Non-volatile memory device having buffer memory with improve read speed
JP2009272026A (ja) 不揮発性半導体記憶装置
KR101115242B1 (ko) 반도체 메모리 장치의 프로그램 방법
KR101756924B1 (ko) 반도체 메모리 장치
JP5631436B2 (ja) 半導体記憶装置
US7782676B2 (en) Method of operating a nonvolatile memory device
KR101150432B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US20120008419A1 (en) Semiconductor memory device and method of operating the same
JP2008300019A (ja) 不揮発性半導体記憶装置
KR100776900B1 (ko) 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법
KR20120043514A (ko) 메모리 장치 및 그의 동작 방법
KR20070021370A (ko) 플래시 메모리 장치의 프로그램 방법
KR101753767B1 (ko) 반도체 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee