KR19990077906A

KR19990077906A - 비휘발성 반도체 메모리 장치

Info

Publication number: KR19990077906A
Application number: KR1019990008731A
Authority: KR
Inventors: 오쿠사토루; 코바타케히로유키; 아마나이마사카즈; 카토카즈아키; 카네코마사키
Original assignee: 가네코 히사시; 닛폰 덴키 주식회사
Priority date: 1998-03-16
Filing date: 1999-03-16
Publication date: 1999-10-25
Also published as: DE19911101C2; US6111792A; DE19911101A1; CN1229996A; JPH11265592A; JP3227698B2; KR100329881B1

Abstract

플래시 프로그래밍 또는 플래시 소거를 행하기 위해 모드 신호(CP)를 출력하기 위한 모드 신호 출력 수단(23)과, 로우 디코딩 그룹(RD0 내지 RD31)을 선택하기 위해 그룹 선택 신호를 출력하는 그룹 선택 신호 출력 수단(19)과, 그룹 선택 신호에 따라서 워드 라인을 제어하기 위해 로우 디코딩 그룹(RD0 내지 RD31)을 선택하는 제 1 선택 수단(11)과, 제 1 선택 수단(11)에 의해서 선택된 로우 디코딩 그룹(RD0 내지 RD31)에 의해서 제어된 복수의 워드 라인(WL)으로부터 메모리에 대응하는 워드 라인(WL)을 선택하는 제 2 선택 수단(12)을 포함하는 비휘발성 반도체 메모리 장치가 개시된다. 본 발명에 있어서, 플래시 프로그래밍과 플래시 소거에 필요한 시간이 소자를 추가함이 없이 그리고 칩면적을 감소함이 없이 단축할 수가 있다.

Description

비휘발성 반도체 메모리 장치{Non-volatile semiconductor memory device}

본 발명은 플래시 EEPROM 과 같은 비휘발성 반도체 메모리 장치에 관한 것이며, 특히 일그룹의 워드 라인을 선택하는 기능이 있는 비휘발성 반도체 메모리 장치에 관한 것이다.

종래의 플래시 EEPROM 으로서, 복수의 워드 라인과 복수의 워드 라인으로 형성되는 매트릭스에서 각각의 교차점에 위치하는 복수의 비휘발성 메모리 셀을 구비한 메모리 셀 어레이가 있다. 상기 EEPROM은, 로우 방향으로 연장하는 하나의 대응 워드 라인을 통해 각각의 메모리 셀에 접속된 로우 디코더와, 상기 워드 라인들의 양쪽의 수직 방향으로 연장하는 소스 라인들과 비트 라인들을 통해 각각의 메모리 셀에 접속된 프로그램 회로를 포함한다.

상기 EEPROM의 메모리 셀 어레이는 제 1 및 제 2 선택 트랜지스터, 상기 제 1 및 제 2 선택 트랜지스터의 각각의 게이트에 접속된 워드 라인들과 메모리 셀로 형성되는 메모리 셀을 포함할 수 있다. 상기 제 1 선택 트랜지스터는, 한 쪽 끝이 소스 라인에 접속되고 다른 쪽 끝이 상기 셀 트랜지스터의 제어 게이트에 접속된 전류 경로를 포함한다. 상기 제 2 트랜지스터는 한 쪽 끝이 비트 라인에 접속되고 다른 쪽 끝이 상기 셀 트랜지스터의 전류 경로의 한 쪽에 접속된 전류 경로를 포함한다. 상기 로우 디코더는 제공된 어드레스 신호에 따라 상기 워드 라인을 선택하고, 상기 프로그래밍 회로는 지정된 신호에 따라 상기 소스 라인과 상기 비트 라인을 선택한다.

상기 종래의 EEPROM에서 프로그래밍 모드가 선택되면, 선택된 메모리 셀의 선택 트랜지스터의 게이트는, 상기 워드 라인이 상기 선택 트랜지스터를 ON 으로 턴함에 따라 HIGH 로 바이어스 된다. 상기 프로그래밍 회로는 상기 제 1 선택 트랜지스터의 전류 경로의 한 쪽을 상기 소스 라인을 통해 예를 들어 0 V로 바이어스 시키므로, 상기 선택 트랜지스터의 제어 게이트는 0 V로 바이어스 된다. 동시에, 상기 프로그래밍 회로는 상기 제 2 선택 트랜지스터의 전류 경로의 한 쪽을 상기 비트 라인을 통해 예를 들어 HIGH 로 바이어스 시키므로, 상기 셀 트랜지스터의 드레인은 약간 더 낮은 HIGH 로 바이어스 되고, 그래서 플로팅 게이트로부터 전하가 추출되어 프로그래밍이 실행된다.

소거 모드(erasing mode)가 선택되면, 선택된 메모리에서 상기 제 1 및 제 2 선택 트랜지스터의 두 게이트는, 상기 워드 라인들이 상기 트랜지스터들을 ON 으로 턴함에 따라 HIGH 로 바이어스 된다. 동시에, 상기 프로그래밍 회로는 상기 제 1 선택 트랜지스터의 전류 경로의 한 쪽을 상기 소스 라인을 통해 HIGH로 바이어스 시키므로, 상기 셀 트랜지스터의 제어 게이트는 약간 더 낮은 HIGH 로 바이어스 된다. 상기 프로그래밍 회로는 상기 제 2 선택 트랜지스터의 전류 경로의 한 쪽을 상기 비트 라인을 통해 예를 들어 0 V로 바이어스 시키므로, 상기 셀 트랜지스터의 전류 경로의 한 쪽은 상기 제 2 선택 트랜지스터를 통해 0 V로 바이어스 된다. 이에 의해, 상기 제 1 트랜지스터의 플로팅 게이트에 전하가 주입되어 플래시 소거(flash erasing)가 실시된다.

프로그래밍 및 소거는 상기 플로팅 게이트로부터 전하를 추출하거나 플로팅 게이트에 전하를 주입함으로써 행해진다는 사실로 인해, 종래의 EEPROM에서 프로그래밍 및 소거에 걸리는 시간은 판독에 걸리는 시간보다 길며 또한 DRAM(다이내믹 RAM) 및 SRAM(스태틱 RAM)에서의 판독에 걸리는 시간보다도 길다. 보다 상세히 설명하면, DRAM 및 SRAM에서 하나의 워드를 프로그램하고 소거하는데 필요한 시간은 수 나노초이지만, EEPROM에서 필요한 시간은 수 마이크로 초이다. 상기 플래시 소거는 약 1초 이내로 행해질 수 있지만, 상기 플래시 프로그래밍은 특정한 구조 없이는 거의 행해지지 않는다.

EEPROM을 제조하고자 한다면, 메모리 셀들이 모든 비트(예를 들어 1M bits)에서 정확하게 동작하는지 안 하는지에 대한 검사를 행해야 한다. 이 검사는 수 십 초 동안 행해져야 하고, 제조 비용도 상승한다. 그러므로, EEPROM에 있어서, 상기 플래시 프로그래밍과 상기 플래시 소거를 행할 수 있으면서, 특별한 구성 없이도 상기 검사에 필요한 시간을 줄이는 것이 바람직하다.

상기 플래시 프로그래밍과 상기 플래시 소거는 고전압에서 동작할 수 있어야 한다. 이 조건을 만족시키기 위해서는, 높은 내 전압(high withstand voltage)을 갖는 트랜지스터 및 큰 전류 구동 능력을 갖춘 부스터 회로를 필요로 하는데, 상기 부스터 회로나 제어 회로를 구성하는 각각의 트랜지스터의 크기가 커지게 되면 칩 면적들도 커지게 된다. 상기 부스터 회로의 전류 구동 능력을 줄임으로써 상기 칩 면적들을 감소시키면 상기 프로그래밍 및 소거에 걸리는 시간이 길어지게 된다. 이러한 문제는 저장 용량을 증가시키고자 하는 최근의 경향에 따라 더욱 현저하게 나타난다.

일본 특개소06(1994)-96592호에는 임계 전압을 증가시킨 후에 소거를 행하는 비휘발성 반도체 메모리 장치에 대해 기재되어 있다. 이 공보에 기재된 비휘발성 반도체 메모리 장치에 있어서는, 모든 메모리 셀(모든 비트)을 소거할 때 플래시 소거를 행하기 전에 플래시 프로그래밍을 행함으로써, 메모리 상태에 의해 과도하게 소거된 상태(excessively erased state)가 발생하는 단점을 피하고 있다. 이 동작을 실현하기 위해, 상술의 장치는 상기 플래시 프로그래밍을 제어하는 제 1 플래시 프로그래밍 회로와, 상기 플래시 프로그래밍을 행할 때 고 전압과 큰 전류를 발생하는 회로 역할을 하는 제 2 플래시 프로그래밍 회로를 포함하며, 상기 플래시 프로그래밍은 블록마다 행해진다.

상기 공보에서, 고 전압 측에서도 18V의 프로그래밍 전류를 실현함으로써 프로그래밍 전류가 감소하게 되는 프로그래밍에 Fouler-Nordheim (F-N) 터널링 방법을 적용한다. 이 비휘발성 반도체 메모리 장치에서는 워드 라인마다 블록부를 위한 트랜지스터를 필요로 하기 때문에 칩 면적이 증가한다. 블록부 트랜지스터의 게이트에 인가되는 전압으로서는 상기 블록부 트랜지스터의 임계 전압을 프로그래밍 전압에 부가하여 얻는 고 전압이 요구된다. 이 고 전압을 제공하는 제 1 플래시 프로그래밍 회로는, 분할된 블록들의 회로 수와 동일한 회로 수를 필요로 하기 때문에 칩의 영역을 증가시킨다.

일본 특개소 05(1993)-325576호에는 메모리 셀의 소거를 몇 개의 블록마다 행하는 비휘발성 반도체 메모리 장치에 대해 기재되어 있다. 복수 블록의 플래시 소거에 걸리는 소거 시간을 줄이기 위해, 이 비휘발성 반도체 메모리 장치는, 소거된 상태의 정보를 유지하는 기능이 있고 로우 메인 디코더의 출력 스테이지에 배치된 래치 회로와, 상기 래치 회로로부터의 출력을 수신하며 블록 소거부로서의 역할을 하는 로우 서브 디코더를 포함하며, 상기 래치 회로의 정보에 따라 복수의 블록에 대해 플래시 소거가 실시된다. 그렇지만, 이 구조에서는 그러한 모든 상황에 대해 리셋 동작을 실시해야 하며, 블록 어드레스 래치 동작과 소거 동작이 연속으로 행해져야 하므로, 플래시 소거에 의해 메모리 셀 블록들을 소거하는데 걸리는 시간은 더 길어진다.

그러므로, 본 발명의 목적은 플래시 프로그래밍 및 플래시 소거에 걸리는 시간을 줄일 수 있고, 특정한 구성을 증가시키지 않으면서 칩 면적을 줄일 수 있는 비휘발성 반도체 메모리를 제공하는 것이다.

본 발명은 비휘발성 반도체 메모리 장치를 제공하며, 상기 장치는,

매트릭스로 배열된 복수의 비휘발성 메모리 셀과,

상기 메모리 셀들의 대응하는 로우에 각각 배치된 복수의 워드 라인과,

상기 메모리 셀들의 대응하는 칼럼에 각각 배치된 복수의 비트 라인과,

상기 복수의 워드 라인 중 지정된 수의 워드 라인을 각각 제어하기 위해 복수의 로우 디코딩 그룹을 포함하는 로우 디코더와,

상기 비트 라인들 중 한 비트 라인을 선택하는 칼럼 디코더와,

플래시 프로그래밍이나 플래시 소거를 실행하는 모드 신호를 출력하는 모드 신호 출력부와,

상기 모드 신호의 출력 시간에 맞춰, 상기 로우 디코딩 그룹들 중 하나의 로우 디코딩 그룹을 선택하는 그룹 선택 신호를 출력하는 그룹 선택 신호 출력부와,

상기 그룹 선택 신호에 기초해서 상기 로우 디코딩 그룹들 중 하나의 로우 디코딩 그룹을 선택하는 제 1 선택부와,

상기 디코딩 그룹들 중 선택된 디코딩 그룹에 대응하는 상기 워드 라인들의 지정된 수의 워드 라인들 중 하나의 워드 라인을 선택하는 제 2 선택부와,

플래시 소거나 플래시 프로그래밍을 유효하게 하는 플래시 소거부 또는 플래시 프로그래밍부를 포함하며,

상기 메모리 셀들은 상기 지정된 수의 워드 라인들 중 선택된 워드 라인에 대응한다.

본 발명의 비휘발성 반도체 메모리 따라, 상기 플래시 프로그래밍과 상기 플래시 소거에 필요한 시간이 특정한 구조를 부가시키지 않고서도 감소시킬 수 있으며 이에 의해 칩 면적이 감소된다. 상기 플래시 프로그래밍과 상기 플래시 소거 시에 메모리 셀에 대한 전류 구동 능력에 따라 상기 메모리 셀을 선택할 수 있으며, 저 전류 구동 능력을 갖는 전원 공급 회로도 이용할 수 있다.

본 발명의 상기 및 다른 목적, 특징, 및 이점을 첨부된 도면을 참조해서 보다 분명하게 설명한다.

도 1은 제 1 실시예에서 비휘발성 반도체 메모리 장치의 행 디코더의 주요부를 도시하는 블록도.

도 2는 도 1의 행 디코더 그룹들을 상세히 도시하는 블록도.

도 3은 블록 선택 프리디코더의 예를 상세히 도시하는 등가 회로도.

도 4는 블록내 선택 프리디코더의 예를 상세히 도시하는 등가 회로도.

도 5는 디코딩 전압 변경 회로를 도시하는 등가 회로도.

도 6은 프로그래밍 모드, 소거 모드 및 판독 모드의 전압 값들을 도시하는 표.

도 7은 도 2의 로우(행) 메인 디코더를 도시하는 등가 회로도.

도 8은 도 2의 로우 서브 디코더를 도시하는 등가 회로도.

도 9는 블록 선택 시에 각 단자의 상황을 도시하는 표.

도 10은 제 2 실시예를 도시하는 등가 회로도.

도 11은 제 3 실시예를 도시하는 등가 회로도.

* 도면의 주요 부호에 대한 간단한 설명

11 : 블록 선택 프리디코더 12 : 블록내 선택 프리디코더

18 : 어드레스 신호 출력 회로 19 : 그룹 선택 신호 출력 회로

23 : 모드 신호 출력 회로 D0 내지 RD31 : 로우 디코딩 그룹

도 1을 참조하면, 본 발명의 실시예에 따른 비휘발성 반도체 메모리 장치는 메모리 셀이 32개의 메모리 셀 블록으로 분할되고 각각의 블록은 32 워드 라인을 갖는 구성으로 되어 있다. 모드 신호 출력 회로(23), 그룹 선택 신호 출력 회로(19), 어드레스 신호 출력 회로(18), 블록 선택 프리디코더(11), 블록내 선택 프리디코더(12), 및 복수의 로우 디코딩 그룹 RD0 내지 RD31는 로우 디코더를 구성한다.

모드 신호 출력 회로(23)는 메모리 셀들의 플래시 프로그래밍과 플래시 소거를 실행하는 전체 칩 선택 신호(모드 신호) CP를 출력하는 역할을 한다.

그룹 선택 신호 출력 회로(19)는 "k" 개의 선택 신호 라인(15)을 통해 블록 선택 프리디코더(11)에 접속되며, 워드 라인 그룹 선택 신호(그룹 선택 신호)를 상기 전체 칩 선택 신호 CP의 출력 시간에 맞춰 상기 블록 선택 프리디코더(11)로 출력한다. 이 워드 라인 그룹 선택 신호가, 플래시 프로그래밍이나 소거가 실행되는 메모리 셀들의 워드 라인 WL에 대응하는 로우 디코딩 그룹들 중 선택된 수의 디코딩 그룹을 지정하는 신호이다. 본 실시예에 있어서, 상위 어드레스 신호 라인 수 "m"과 하위 어드레스 신호 라인 수 "j"의 합이 "n" 이다.

어드레스 신호 출력 회로(18)는 "m"개의 상위 어드레스 신호 라인(14)을 통해 블록 선택 사전디코더(제 1 선택부)(11)에 접속되며, "j"개의 하위 어드레스 신호 라인(16)을 통해 블록내 선택 프리디코더(in-block selection predecoder)(제 2 선택부)(12)에 접속된다. 어드레스 신호 출력 회로(18)는 각각의 지정된 시간에서 상기 상위 어드레스 신호를 블록 선택 프리디코더(11)로 출력하며 상기 하위 어드레스 신호를 블록내 선택 프리디코더(12)로 출력한다.

블록 선택 프리디코더(11)는 워드 선 그룹 선택 신호에 따라 워드 선 그룹 선택 신호에 대응하는 워드 선(WL)을 제어하고, 32개의 상위 어드레스 디코딩 출력선(13)을 통해 대응하는 로우 디코딩 그룹(RD0-RD32)에 연결되는 로우 디코딩 그룹(RD)을 선택한다. 이 블록 선택 프리디코더(11)에는 모드 신호 출력 회로(23)로부터 출력된 전체 칩 선택 신호(CP)가 입력된다. 전체 칩 선택 신호(CP)는 출력된 비트 값간의 차를 기초로 블록 선택 모드의 허용 또는 불가의 어느 쪽을 선택한다. 전체 칩 선택 신호(CP)가 제 1 비트 값과 같다면, 블록 선택 프리디코더(11)는 상위 어드레스 신호로 표시되는 로우 디코딩 그룹뿐만 아니라 후속하는 로우 디코딩 그룹 및 대응하는 상위 어드레스 디코더 출력선(13)을 활성화시킨다(선택한다). 블록 선택 프리디코더(11)는 또한 워드 선 그룹 선택 신호에 따라 로우 디코딩 그룹(RD)에 출력되는 상위 어드레스 디코더 출력의 하위 비트를 마스킹하는 기능(마스킹부)을 갖는다.

블록내 선택 프리디코더(12)는 메모리 셀에 대응하는 워드 선(WL)을 선택하고, 그 메모리 셀에서의 플래시 프로그래밍 또는 소거는 블록 선택 프리디코더(11)에 의해 선택된 로우 디코딩 그룹(RD)에 의해 제어되는 복수개의 워드 선에서 실행된다. 블록내 선택 프리디코더(12)는, 하위 어드레스 디코더 출력선(17)을 통해 대응하는 로우 디코딩 그룹(RD)에 접속되고, 모드 신호 출력 회로(23)로부터 칩 선택 신호(CP)가 입력된다. 환원하면, 블록내 선택 프리디코더(12)는, 전체 칩 선택 신호(모드 신호)(CP)가 제 2 비트 값과 같다면, 블록 선택 프리디코더(11)에 의해 선택된 로우 디코딩 그룹(RD)에 대응하는 하위 어드레스 디코더의 출력 라인의 특정 개수를 총괄적으로 활성화시킨다. 블록내 선택 프리디코더(12)는 전체 칩 선택 신호(CP)에 따라 하위 어드레스 신호로 표시된 로우 디코딩 그룹(RD)에 출력되는 하위 어드레스 디코더 출력을 마스킹하는(마스킹부) 기능을 또한 갖는다. 이와 같은 마스킹 기능은, 전체 하위 어드레스 디코더 출력을 마스킹하는 제 1 상태로부터 특정 출력을 마스킹하는 제 2 상태로 변화하거나, 제 2 상태에서 제 1 상태로 변화한다.

블록 선택 프리디코더(11)와 블록내 선택 프리디코더(12)로부터 상위 어드레스 디코딩 출력(XS(0))과 하위 어드레스 디코딩 출력(XSPP(0)-XSPP(31))은 각각 로우 디코딩 그룹(RD0)에 입력되고, 이 로우 디코딩 그룹(RD0)은 대응하는 워드 선(WL(0)-WL(31))에 활성화된 신호를 출력한다. 상위 어드레스 디코딩 출력(XS(1))과 하위 어드레스 디코딩 출력(XSPP(0)-XSPP(31))은 로우 디코딩 그룹(RD1)에 입력되고, 이 로우 디코딩 그룹(RD1)은 대응하는 워드 선(WL(32)-WL(63))에 활성화된 신호를 출력한다. 상위 어드레스 디코딩 출력(XS(31))과 하위 어드레스 디코딩 출력(XSPP(0)-XSPP(31))은 로우 디코딩 그룹(RD31)에 입력되고, 이 로우 디코딩 그룹(RD31)은 대응하는 워드 선(WL(2n-32)-WL(2n-1))에 활성화된 신호를 출력한다.

도 2는 도 1의 로우 디코딩 그룹을 상세하게 도시하는 블록도이다. 로우 디코딩 그룹(RD0-RD31)은 동일의 구성을 가지고 있으므로, 로우 디코딩 그룹(RD0)에 대해서만 설명하기로 한다. 로우 디코딩 그룹(RD0)은 로우 메인 디코더(RMD0-RMD31), 및 신호 선(21,22)을 통해 각 로우 메인 디코더(RMD0-RMD31)에 접속된 로우 서브 디코더(20)를 가지고 있다.

로우 서브 디코더(20)는, 블록 선택 프리디코더(11)로부터 상위 어드레스 디코딩 출력(XS(0))이 입력되는 경우에, 신호 선(21)을 통해 서브 디코더 신호의 비반전 값(XB)과, 신호 선(22)을 통해 대응하는 로우 메인 디코더(RMD0-RMD31)에 서브 디코더 신호의 반전값(이하, "/XB"라 함)을 출력한다. 각 로우 메인 디코더(RMD0-RMD31)에는 하위 어드레스 디코딩 출력(XPPS(0-31))에서 대응하는 출력이 입력되므로, 각 로우 메인 디코더(RMD0-RMD31)는 대응하는 워드 선(WL(0)-WL(31))에 활성화된 신호를 입력한다.

도 3은 블록 선택 프리디코더(11)의 일례를 도시하는 등가 회로도이다. 비휘발성 반도체 메모리 장치는 4개의 메모리 블록으로 분할되는 것으로 설명되며, 각 메모리 블록은 4개의 워드 선을 갖는다. 도 3에서, 상위 어드레스 신호 선의 수 "m" 는 2개이고, 상위 어드레스 신호로서(A(3) 및 A(2))가 입력된다. 블록 선택 프리디코더(11)는 인버터(35,36), AND 게이트(37,38), OR 게이트(25-28), 및 AND 게이트(30-33)를 갖는다. AND 게이트(30-33)는 2개의 입력을 갖는 AND 회로이고, 이들 입력에는 입력 신호 선의 교차점의 흰색의 원에 나타나는 신호가 입력된다.

인버터(35)는, OR 게이트(25)의 한 단자에 대한 반전 후, 어드레스 신호 출력 회로(18)로부터 어드레스 신호 입력 단자(24a)에 상위 어드레스 신호(A(2))를 공급한다. 인버터(36)는 OR 게이트(25)의 한 단자에 대한 반전 후, 어드레스 신호 출력 회로(18)로부터 어드레스 신호 입력 단자(24b)에 상위 어드레스 신호(A(3))를 공급한다. 상위 어드레스 신호(A(2),A(3))의 비반전 값은 OR 게이트(26,28)들의 한 측의 단자들에 공급되고 있다.

AND 게이트(37)에서는 모드 신호 출력 회로(23)로부터 전체 칩 선택 신호(CP)와 그룹 선택 신호 출력 회로(19)로부터 워드 선 그룹 선택 신호(B2)가 입력되고, 이들 신호의 논리곱이 OR 게이트(25,26)들의 다른 측 단자들에 공급한다. AND 게이트(38)에서는 전체 칩 선택 신호(CP)와 워드 선 그룹 선택 신호(B4)가 입력되고, 이들 신호의 논리곱이 OR 게이트(27,28)들의 다른 측 단자들에 공급한다. 2개의 블록이 선택되면 워드 선 선택 신호(B2)가 "H" 로 되고, 반면에 4개의 블록이 선택되면 워드 선 선택 신호(B4)가 "H" 로 된다.

AND 게이트(30)에서는 OR 게이트(26,28)로부터 출력된 논리 합이 입력되고, 이것의 논리 적을 상위 어드레스 디코딩 출력(XS(3))으로서 출력한다. AND 게이트(31)에서는 OR 게이트(25,28)로부터 출력된 논리 합이 입력되고 이것의 논리 적을 상위 어드레스 디코딩 출력(XS(2))으로서 출력한다. AND 게이트(32)에서는 OR 게이트(26,27)로부터 출력된 논리 합이 입력되고, 이것의 논리 적을 상위 어드레스 디코딩 출력(XS(1))으로서 출력한다. AND 게이트(33)에서는 OR 게이트(25,27)로부터 출력된 논리 합이 입력되고, 이것의 논리 적을 상위 어드레스 디코딩 출력(XS(0))으로서 출력한다.

표 1의 진리표를 참조하여 블록 선택 동작이 실행되지 않는 경우의 블록 선택 프리디코더(11)의 동작에 대해서 설명한다. 이 진리표는 전체 칩 선택 신호(CP)가 로우(LOW)("L")일 때의 각 출력을 도시한다. 상위 어드레스 신호(A(2),A(3))의 양 신호가 로우로 되면, OR 게이트(25-28)의 각 출력은 하이(H), 로우(L), 하이(H), 및 로우(L)의 순서로 되고, 또한 선택된 출력인 상위 어드레스 디코딩 출력(XS(0))이 하이로 되고, 상위 어드레스 디코딩 출력(XS(1)-XS(3))은 로우로 된다. 상위 어드레스 신호(A(2))가 하이이고, 상위 어드레스 신호(A(3))가 로우로 되면, OR 게이트(25-28)의 각 출력은 로우(L), 하이(H), 하이(H), 및 로우(L)의 순서로 되고, 또한 상위 어드레스 디코딩 출력(XS(1))이 하이로 되고, 상위 어드레스 디코딩 출력(XS(0)-XS(2))은 로우로 된다. 상위 어드레스 신호(A(2))가 로우이고, 상위 어드레스 신호(A(3))가 하이로 되면, OR 게이트(25-28)의 각 출력은 하이(H), 로우(L), 로우(L), 및 하이(H)의 순서로 되고, 또한 상위 어드레스 디코딩 출력(XS(2))이 하이로 된다. 상위 어드레스 신호(A(2),A(3))의 양 신호가 하이로 되면, OR 게이트(25-28)의 각 출력은 로우(H), 하이(L), 로우(H), 및 하이(H)의 순서로 되고, 또한 상위 어드레스 디코딩 출력(XS(3))이 하이로 된다. 이와 같은 양상에서는, 1개의 디코딩 출력(XS(i))이 상위 어드레스 신호(A(3),A(2))에 대응하여 선택된다.

다음에, 2개 블록의 동시 선택 동작에 대해서 설명한다. 표 2의 진리표는 전체 칩 선택 신호(CP)가 하이이고, 워드 선 그룹 선택 신호(B2)가 하이일 때의 각 출력을 도시한다. 상위 어드레스 신호(A(2),A(3))의 양 신호가 로우로 되면, OR 게이트(25-28)의 각 출력은 하이(H), 하이(H), 하이(H), 및 로우(L)로 되고, 또한 선택된 출력이 되는 상위 어드레스 디코딩 출력(XS(0),XS(1))이 하이로 되고, 상위 어드레스 디코딩 출력(XS(2)-XS(3))은 로우로 된다. 상위 어드레스 신호(A(2))가 하이이고, 상위 어드레스 신호(A(3))가 로우로 되면, OR 게이트(25-28)의 각 출력은 하이(H), 하이(H), 하이(H), 및 로우(L)의 순서로 되고, 또한 상위 어드레스 디코딩 출력(XS(0),XS(1))이 하이로 되고, 상위 어드레스 디코딩 출력(XS(2)-XS(2))은 로우로 된다.

상위 어드레스 신호(A(2))가 로우이고, 상위 어드레스 디코딩 신호(A(3))가 하이로 되면, OR 게이트(25-28)의 각 출력은 하이(H), 하이(H), 로우(L), 및 하이(H)의 순서로 되고, 또한 상위 어드레스 디코딩 출력(XS(2),XS(3))이 하이로 되고, 상위 어드레스 디코딩 출력(XS(0),XS(1))은 로우로 된다. 상위 어드레스 신호(A(2),A(3))의 양 신호가 하이로 되면, OR 게이트(25-28)의 각 출력은 하이(H), 하이(H), 로우(H), 및 하이(H)의 순서로 되고, 또한 상위 어드레스 디코딩 출력(XS(2),XS(3))이 하이로 되고, 상위 어드레스 디코딩 출력(XS(0),XS(1))이 로우로 된다. 이와같은 양상에서는, 워드 선 그룹 선택 신호(B2)가 하이로 되게 되면, 2개의 블록이 동시에 선택된다.

전체 칩 선택 신호(CP)가 하이이고, 워드 선 그룹 선택 신호(B2)가 하이로 되면, OR 게이트(25,26)의 출력은 상위 어드레스 신호(A(2))의 값에 무관하게 항상 하이로 된다. 즉, 워드 선 그룹 선택 신호(B2)와 디코딩 회로의 출력을 상위 어드레스 신호(A(3))로 판정하여 상위 어드레스 신호(A(2))를 마스킹한다.

다음에, 전체 4개 블록의 동시 선택 동작에 대해서 설명한다. 표 3의 진리표는 전체 칩 선택 신호(CP)가 하이이고, 워드 선 선택 신호(B2)가 하이이며, 워드 선 그룹 선택 신호(B4)가 하이일 때의 각 출력을 도시한다. 표 3에서, 전체 상위 어드레스 디코딩 출력(XS(0)-XS(3))은 상위 어드레스 신호(A(3),A(2))의 상태에 무관하게 선택된다.

상위 어드레스 신호(A(2),A(3))의 양 신호가 로우로 되면, OR 게이트(25-28)의 각 출력은 하이(HL)로 되고, 또한 선택된 출력이 되는 상위 어드레스 디코딩 출력(XS(0),XS(3))이 하이로 된다. 상위 어드레스 신호(A(2))가 하이이고, 상위 어드레스 신호(A(3))가 로우로 되면, OR 게이트(25-28)의 전체 각 출력은 하이(H)로 되고, 또한 상위 어드레스 디코딩 출력(XS(0),XS(3))이 하이로 된다. 상위 어드레스 신호(A(2))가 로우이고, 상위 어드레스 디코딩 신호(A(3))가 하이로 되면, OR 게이트(25-28)의 전체 각 출력은 하이(H)로 되고, 또한 상위 어드레스 디코딩 출력(XS(0),XS(3))이 하이로 된다. 상위 어드레스 신호(A(2),A(3))의 양 신호가 하이로 되면, OR 게이트(25-28)의 전체 각 출력은 하이(H)로 되고, 또한 상위 어드레스 디코딩 출력(XS(0),XS(3))이 하이로 된다.

전체 칩 선택 신호(CP)가 하이이고, 워드 선 그룹 선택 신호(B4,B2)가 하이로 되면, OR 게이트(25,26)의 출력은 상위 어드레스 신호(A(2),A(3))의 값에 무관하게 항상 하이로 된다. 즉, 워드 선 그룹 선택 신호(B2)와 디코딩 회로의 전체 출력을 하이로 하여 상위 어드레스 신호(A(2),A(3))를 마스킹한다.

도 4는 블록내 선택 프리디코더(12)의 구성을 상세하게 도시하는 등가 회로도이다. 비휘발성 반도체 메모리 장치의 각 메모리 블록은 4개의 워드 선을 갖는 것으로 설명된다. 도 4에서, 하위 어드레스 신호 선의 수 "m"는 2개이고, 하위 어드레스 신호로서 A(1) 및 A(0)가 입력된다. 블록내 선택 프리디코더(12)는 인버드레스 신호(A(1))를 수신하고, 그것을 OR 게이트(25)의 한 단자의 반전 후에, 그 단자에 공급한다. 비반전된 하위 어드레스 신호(A(0),A(1))는 OR 게이트(41,43)들의 한 측의 단자들에 공급되고 있다. 이들 OR 게이트(40,43)들의 다른 측 단자들에는 모드 신호 출력 회로(23)로부터 전체 칩 선택 신호(CP)가 공급된다.

AND 게이트(45)는 OR 게이트(41,43)로부터 출력된 각 논리 합을 수신하고 그것의 논리곱을 디코딩 전압 가변 회로(51)에 출력한다. AND 게이트(46)는 OR 게이트(40,43)로부터 출력된 각 논리 합을 수신하고 그것의 논리곱을 디코딩 전압 가변 회로(52)에 출력한다. AND 게이트(47)는 OR 게이트(41,42)로부터 출력된 각 논리 합을 수신하고 그것의 논리곱을 디코딩 전압 가변 회로(13)에 출력한다. AND 게이트(48)는 OR 게이트(40,42)로부터 출력된 각 논리 합을 수신하고 그것의 논리곱을 디코딩 전압 가변 회로(54)에 출력한다.

전체 칩 선택 신호(CP)가 로우로 되면, 블록내 선택 프리디코더(12)는 통상의 어드레스 디코딩 동작을 실행한다. 즉, 하위 어드레스 신호(A(0),A(1))에 의해 지정된 1개의 하위 어드레스 디코딩 출력(XSPP(i))은 하이로 되고, 다른 3개의 신호 선은 로우로 된다. 전체 칩 선택 신호(CP)가 하이로 되면, 블록내 선택 프리디코더(12)는 통상의 어드레스 디코딩 동작을 실행한다. 즉, 전체 하위 어드레스 디코딩 출력(XSPP(0)-XSPP(3))은 하위 어드레스 신호(A(1),A(2))의 값에 무관하게 하이로 된다. 따라서, 1개 블록 내의 전체 워드 선은 전체 칩 선택 신호를 하이로 표시함으로써 선택될 수 있다.

도 5는 디코딩 전압 변경 회로를 도시하는 등가 회로도이다. 디코딩 전압 변경 회로(51 내지 54)가 동일한 구성을 가지므로, 디코딩 전압 변경 회로(51)만을 설명한다.

디코딩 전압 변경 회로(51)는 단자(64)에 입력된 신호(0V 내지 VDD)를 각 판독/프로그래밍/소거의 동작 모드에 대응하는 전압(-9V 내지 +12V)으로 변환하기 위한 회로이다. 디코딩 전압 변경 회로(51)는 고(高) 내(耐)전압을 갖는 P 채널 MOS 트랜지스터(이하 "PMOS 트랜지스터"라 한다)(P10 내지 P13)와 고 내전압을 갖는 N 채널 MOS 트랜지스터(이하 "NMOS 트랜지스터"라 한다)(N10 내지 N13)를 포함한다. PMOS 트랜지스터(P10) 및 NMOS 트랜지스터(N10)의 드레인은 후단(後段)에서 PMOS 트랜지스터(P12)의 게이트에 출력을 형성하기 위해 서로 접속되어 있다. PMOS 트랜지스터(P10)의 백 게이트는 그 소스에 접속되어 있으며 NMOS 트랜지스터(N10)의 백 게이트는 그 소스에 접속되어 있다. PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)의 드레인은 후단에서 PMOS 트랜지스터(P13)의 게이트에 출력을 형성하기 위해 서로 접속되어 있다. PMOS 트랜지스터(P11)의 백 게이트는 그 소스에 접속되어 있고 NMOS 트랜지스터(N11)의 백 게이트는 그 소스에 접속되어 있다.

PMOS 트랜지스터(P10)의 게이트는 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11) 사이의 공통 접속점에 접속되어 있고, PMOS 트랜지스터(P11)의 게이트는 PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N10) 사이의 접속점에 접속되어 있다. PMOS 트랜지스터(P10, P11)의 소스는 신호선(VPW)에 접속되어 있고, NMOS 트랜지스터(N10, N11)의 소스는 접지에 접속되어 있다. 입력 단자(64)로부터 입력된 AND 게이트(45)(도 4)의 출력은 인버터(58)에서 변환되어 NMOS 트랜지스터(N10)의 게이트에 공급되고, 상기한 출력은 NMOS 트랜지스터(N11)의 게이트에 반전되지 않고 공급된다.

PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)의 드레인은 NMOS 트랜지스터(N13)의 게이트에 대해 출력을 형성하기 위해 서로 접속되어 있다. PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N13)의 드레인은 NMOS 트랜지스터(N12)의 게이트에 대해 출력을 형성하고 하위 어드레스 디코딩 출력(XSPP)에 대해 출력을 형성하기 위해 서로 접속되어 있다. PMOS 트랜지스터(P12)의 소스는 고 내(耐)전압 Pch 웰 전위(VPW)에 접속되어 있고 그의 백 게이트는 그 소스에 접속되어 있다. NMOS 트랜지스터(N12)의소스는 고 내전압 Nch 웰 전위(VNW)에 접속되어 있다. PMOS 트랜지스터(P13)의 소스는 고 내(耐)전압 Pch 웰 전위(VPW)에 접속되어 있고 그의 백 게이트는 그 소스에 접속되어 있다. NMOS 트랜지스터(N13)의 소스는 고 내전압 Nch 웰 전위(VNW)에 접속되어 있고 그의 백 게이트는 그 소스에 접속되어 있다.

도 6은 프로그래밍 모드, 소거 모드, 판독 모드에서의 전압값을 도시하는 표이다. 상기한 디코딩 전압 변경 회로(51)의 동작을 이 표를 참조하여 설명한다.

디코딩 전압 변경 회로(51)에서, 고 내전압 Pch 웰 전위로서 VDD(예를 들어 3V)가 PMOS 트랜지스터(P11 내지 P13)의 각 소스에 공급되고 고 내전압 Nch 웰 전위(VNW)로서 -9V가 프로그래밍 모드에서 NMOS 트랜지스터(N12, N13)의 각 소스에 공급된다. 이러한 조건에서, LOW가 AND 게이트(45)로부터의 비선택 신호로서의 입력일 때, HIGH 신호는 NMOS 트랜지스터(N10)의 게이트에 인가되고, LOW 신호는 NMOS 트랜지스터(N11)의 게이트에 인가된다. PMOS 트랜지스터(P11)가 그 게이트에 인가된 LOW 신호에 의해 온(ON)되고 동시에 NMOS 트랜지스터(N10)가 그 게이트에 인가된 HIGH 신호에 의해 온되기 때문에, VDD는 그후 PMOS 트랜지스터(P12)에 인가되는 전류 경로에 공급된다. 이 때, LOW는 PMOS 트랜지스터(P13)의 게이트에 인가된다. 따라서, PMOS 트랜지스터(P12)는 오프(OFF)되고 PMOS 트랜지스터(P13)는 온(ON)되며, 고 내전압 Nch 웰 전위(VNW)인 -9V는 하위 어드레스 디코딩 출력(XSPP)으로서 출력된다.

한편, HIGH가 AND 게이트(45)로부터의 선택 신호로서 입력될 때, HIGH 신호는 NMOS 트랜지스터(N11)의 게이트에 인가되고 LOW 신호는 NMOS 트랜지스터(N10)의 게이트에 인가된다. PMOS 트랜지스터(P10)가 그 게이트에 인가된 LOW 신호에 의해 온(ON)되고 동시에 NMOS 트랜지스터(N11)는 그 게이트에 인가된 HIGH 신호에 의해 온(ON)되므로, VDD가 후단에서 후에 PMOS 트랜지스터(P12)의 게이트에 인가되는 전류 경로에 공급된다. 이 때, LOW는 PMOS 트랜지스터(P13)의 게이트에 인가된다. 따라서, PMOS 트랜지스터(P13)가 온되고 PMOS 트랜지스터(P12)가 온되므로, 고 내전압 Pch 웰 전위(VPW)인 VDD는 NMOS 트랜지스터(N12)를 턴온하기 위해 게이트에 인가되고 고 내전압 Pch 웰 전위(VPW)인 VDD는 하위 어드레스 디코딩 출력(XSPP)으로서 출력된다.

선택/비선택될 각 전압이 도 6의 표에 도시되어 있다. 소거 모드에서는, 워드 라인(WL)에 대한 활성화 신호는 선택시에 12V가 되고 비선택시에 0V가 된다. 하위 어드레스 디코딩 출력(XSPP)은 선택시에 12V가 되고, 어드레스 신호의 비반전값은 선택시에 12V가 되고 비선택시에 0V가 된다. 어드레스 신호의 반전값은 선택시에 0V가 되고 비선택시에 12V가 되며, 고 내전압 Pch 웰 전위(VPW)는 선택시에 12V가 된다. 고 내전압 Nch 웰 전위(VNW)은 선택시에 0V가 되고 상위 어드레스 디코딩 출력(XS)은 선택시에 VDD가 되고 비선택시에 0V가 된다. 한편, 판독 모드에서는, 워드 라인(WL)에 대한 활성화 신호는 선택시에 VDD가 되고 비선택시에 0V가 된다. 하위 어드레스 디코딩 출력(XSPP)는 선택시에 VDD가 되고 비선택시에 0V가 되며, 어드레스 신호의 비반전값은 선택시에 VDD가 되고 비선택시에 0V가 된다. 어드레스 신호의 반전값은 선택시에 0V가되고 비선택시에 VDD가 되며, 고 내전압 Pch 웰 전위(VPW)는 선택시에 VDD가 된다. 고 내전압 Nch 웰 전위(VNW)는 선택시에 0V가 되고, 상위 어드레스 디코딩 출력(XS)은 선택시에 VDD가 되고 비선택시에 OV가 된다.

도 7은 도 2의 로우(row) 메인 디코더를 도시하는 등가 회로도이다. 로우 메인 디코더(RMD0 내지 RMD31)는 동일한 구조를 가지며, 로우 메인 디코더(RMD0)만을 설명한다.

로우 메인 디코더(RMD0)는 고 내전압 PMOS 트랜지스터(P1)와 고 내전압 NMOS 트랜지스터(N1, N2)를 갖는다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)의 드레인은 워드 라인(WL0)에 대해 입력ㅇ르 형성하기 위해 NMOS 트랜지스터(N1)의 소스에 공통으로 접속되어 있다. PMOS 트랜지스터(P1)의 소스는 하위 어드레스 디코딩 출력(XSPP(0))에 접속되어 있고, NMOS 트랜지스터(N2)의 소스는 접지에 접속되어 있다. 트랜지스터(P1, N2)의 게이트는 서브 디코더 출력의 반전값(/XB)에 공급된다.

고 내전압 Pch 웰 전위(VPW) 및 고 내전압 Nch 웰 전위(VNW)는 PMOS 트랜지스터(P1)의 백 게이트 및 NMOS 트랜지스터(N2)의 백 게이트에 각각 인가된다. NMOS 트랜지스터(N1)는 하위 어드레스 디코딩 출력(XSPP(0))에 접속된 드레인과, 서브 디코더 출력의 비반전값(XB)에 접속된 게이트와 고 내전압 Nch 웰 전위(VNW)에 접속된 백 게이트를 갖는다.

로우 메인 디코더(RMD0)의 동작은 도 6의 표를 참조하여 설명한다. 예를 들면, 프로그래밍 모드에서는, 하위 어드레스 디코딩 출력(XSPP(0))은 PMOS 트랜지스터(P1)의 소스와 NMOS 트랜지스터(N1)의 드레인에 공급되고, VDD는 고 내전압 Pch 웰 전위(VPW)로서 PMOS 트랜지스터(P1)의 백 게이트에 공급된다. NMOS 트랜지스터(N1)의 백 게이트에는 고 내전압 Nch 웰 전위(VNW)로서 -9V가 공급된다. 이 상태에서, 선택 신호(VDD)가 서브 디코더 출력의 반전값(/XB)으로서 PMOS 트랜지스터(P1)의 게이트에 인가되고 선택 신호(-9V)가 NMOS 트랜지스터(N1)의 게이트에 비반전값(XB)으로서 인가될 때, NMOS 트랜지스터(N1)는 턴온되고 PMOS 트랜지스터(P1)는 턴온되며, NMOS 트랜지스터(N2)는 오프된다. 그에 의해, -9V가 워드 라인(WL)에 대한 선택 신호로서 출력된다.

도 8은 도 2의 로우 서브 디코더를 도시하는 등가 회로도이다. 로우 서브 디코더(20)는 고 내전압 PMOS 트랜지스터(P5 내지 P8)와 고 내전압 NMOS 트랜지스터(N5 내지 N8)를 갖는다. PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N5)의 드레인은 후단에서 트랜지스터(P7)의 게이트에 출력을 형성하기 위해 서로 접속되어 있다. PMOS 트랜지스터(P5)의 백 게이트는 그 소스에 접속되어 있고 NMOS 트랜지스터(N5)의 백 게이트는 그 소스에 접속되어 있다. PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6)의 드레인은 트랜지스터(P8)의 게이트에 출력을 형성하기 위해 후단에서 서로 접속되어 있다. PMOS 트랜지스터(P6)의 백 게이트는 그 소스에 접속되어 있고, NMOS 트랜지스터(N6)의 백 게이트는 그 소스에 접속되어 있다.

PMOS 트랜지스터(P5)의 게이트는 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6) 사이의 공통 접속점에 접속되어 있고, PMOS 트랜지스터(P6)의 게이트는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5) 사이의 공통 접속점에 접속되어 있다. PMOS 트랜지스터(P5, P6)의 소스는 신호선(VPW)에 접속되어 있고, NMOS 트랜지스터(N5, N6)의 소스는 접지에 접속되어 있다. 블록 선택 프리디코더(11)로부터의 상위 어드레스 디코딩 출력(XS(0))은 인버터(55)에서 반전되어 NMOS 트랜지스터(N5)의 게이트에 공급되고, 인버터(55)에 의해 반전된 신호는 재변환된 후에 NMOS 트랜지스터(N6)의 게이트에 입력된다.

PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)의 드레인은 반전값(/XB)의 출력을 형성하기 위해 서로 접속되어 있다. PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N8)의 드레인은 비반전값(XB)의 출력을 형성하기 위해 서로 접속되어 있다. PMOS 트랜지스터(P7)의 소스는 고 내전압 Pch 웰 전위(VPW)에 접속되어 있고, 그의 백 게이트는 그 소스에 접속되어 있다. PMOS 트랜지스터(P8)의 소스는 고 내전압 Pch 웰 전위(VPW)에 접속되어 있고, 그의 백 게이트는 그 소스에 접속되어 있다. NMOS 트랜지스터(N8)의 소스는 고 내전압 Nch 웰 전위(VNW)에 접속되어 있고, 그의 백 게이트는 그 소스에 접속되어 있다.

이어서, 도 6DLM 표를 참조하여 로우 서브 디코더(20)의 동작을 설명한다. 로우 서브 디코더(20)에서는, 예를 들면, 프로그래밍 모드에서, VDD는 고 내전압 Pch 웰 전위(VPW)로서 PMOS 트랜지스터(P5 내지 P8)의 각 소스에 공급되고, -9V는 고 내전압 Nch 웰 전위(VNW)로서 NMOS 트랜지스터(N7, N8)의 각 소스에 공급된다. 이 상태에서, 비선택 LOW 신호(0V)가 상위 어드레스 디코딩 출력(XS(31))으로서 입력될 때, HIGH는 NMOS 트랜지스터(N5)의 게이트에 인가되고 LOW 신호는 NMOS 트랜지스터(N6)의 게이트에 인가된다. 그에 의해, PMOS 트랜지스터(P6)가 그의 게이트에 인가된 LOW 신호에 의해 턴온되고 NMOS 트랜지스터(N5)가 그의 게이트에 인가된 HIGH 신호에 의해 동시에 턴온되기 때문에, VDD는 PMOS 트랜지스터(P7)의 게이트에 후에 인가되는 전류 경로에 후단에서 인가된다. 이 때, LOW는 PMOS 트랜지스터(P7)의 게이트에 인가된다. 따라서, PMOS 트랜지스터(P8)는 오프(OFF)되고 PMOS 트랜지스터(P7)는 온(ON)되고, 고 내전압 Pch 웰 전위(VPW)인 VDD는 신호(/XB)로서 출력된다. 이 때, 서브 디코더 출력의 반전값인 XB로서 -9V가 출력된다.

한편, HIGH 선택 신호(VDD)가 상위 어드레스 디코딩 출력(XS(0))으로서 입력될 때, HIGH 신호가 NMOS 트랜지스터(N6)의 게이트에 인가되고 LOW 신호가 NMOS 트랜지스터(N5)의 게이트에 인가된다. PMOS 트랜지스터(P5)가 그 게이트에 인가된 LOW 신호에 의해 턴온되고 동시에 그 게이트에 인가된 HIGH 신호에 의해 NMOS 트랜지스터(N6)가 턴온되므로, VDD는 그후 후단의 PMOS 트랜지스터(P7)의 게이트에 인가되는 전류 경로에 공급된다. 이 때, LOW는 PMOS 트랜지스터(P11)의 게이트에 인가된다. 따라서, PMOS 트랜지스터(P8)가 온되고 PMOS 트랜지스터(P7)가 오프되므로, 고 내전압 Pch 웰 전위(VPW)인 VDD는 NMOS 트랜지스터(N7)를 턴온하기 위해 게이트에 인가되고 고 내전압 Nch 웰 전위(VNW)인 -9V는 서브 디코더 풀력의 비반전값(/XB)에 출력된다. 이 때, VDD는 반전값(XB)으로서 출력된다.

이어서, 상기한 구성을 갖는 불휘발성 반도체 메모리 장치의 동작을 설명한다. 도 9는 전체 칩 선택 신호(CP)가 HIGH일 때 블록 선택시의 각 단자들의 상태를 도시하는 표이다. 이 표에서, 워드 라인 그룹 선택 신호가 B2, B4, B8, B16, B32로서 확인되어 있고, 상위 어드레스 신호는 A(5) 내지 A(9)로서 확인된다. 표에서, L, H, A, N은 OV, VDD, 활성화 및 비활성화를 각각 의미한다.

LOW가 전체 칩 선택 신호(CP)로서 프로그래밍 모드나 소거 모드에서 입력될 때, 블록 선택 프리디코더(11)는 워드 라인 그룹 선택 신호(B2 내지 B32)가 그룹 선택 신호 출력 회로(19)로부터 출력될지라도 동작하지 않는다. 이 상태에서 상위 어드레스 신호가 어드레스 신호 출력 회로(18)로부터 블록 선택 프리디코더(11)에 입력될 때, 상위 어드레스 디코딩 출력(XS(0) 내지 XS(31)) 중 하나가 선택 상태를 갖는다. 또한, 하위 어드레스 신호가 어드레스 신호 출력 회로(18)로부터 블록내(in-block) 선택 프리디코더(12)에 입력될 때, 하위 어드레스 디코딩 출력(XSPP(0) 내지 XSPP(31)) 중 하나가 선택 상태를 갖는다. 이 때, 상위 어드레스 디코딩 출력(XS) 및 하위 어드레스 디코딩 출력(XSPP)에 의해 동시에 선택된 워드 라인만이 선택 상태를 갖는다.

한편, HIGH는 전체 칩 선택 신호(CP)로서 입력되고, 예를 들어, HIGH가 워드 라인 그룹 선택 신호(B2)에만 입력될 때, 어드레스 신호(A(5))는 비활성 상태로 되고 다른 어드레스 신호(A(6) 내지 A(7))는 활성 상태가 된다. 그에 의해, 어드레스 신호(A(5))가 입력되는 OR 게이트는 항상 선택 상태를 항상 가지며, 상기한 OR 게이트에 연속되는 2개의 OR 게이트가 다른 어드레스 신호(A(6) 내지 A(9))에 의해 선택된다.

상기한 경우에, HIGH가 전체 칩 선택 신호(CP)로서 입력되고, 예를 들어, HIGH가 워드 라인 그룹 선택 신호(B2, B4)에 입력될 때, 어드레스 신호(A(5), A(6))는 비활성 상태를 가지고 다른 어드레스 신호(A(7) 내지 A(9))는 활성 상태를 가진다. 그에 의해, 어드레스 신호(A(5), A(6))가 입력되는 OR 게이트는 항상 선택 상태를 가지며, 상기한 OR 게이트에 연속되는 4개의 OR 게이트가 다른 어드레스 신호(A(7) 내지 A(9))에 의해 선택된다.

한편, LOW는 판독 모드에서 전체 칩 선택 신호 CP로서 블록 선택 프리디코더(11)에 입력된다. 이 상태에서 블록 선택 프리디코더(11)에 상위 어드레스 신호가 입력되면, 상위 어드레스 디코딩 출력 XS(0) 내지 XS(31)중 하나는 선택 상태를 취한다. 블록내 선택 프리디코더(12)에 하위 어드레스 신호가 입력되면 하위 어드레스 디코딩 출력 XSPP(0) 내지 XSPP(31)중 하나는 선택 상태를 취한다. 이때, 상위 어드레스 디코딩 출력 XS과 하위 어드레스 디코딩 출력 XSPP 둘다에 의해서 동시에 선택된 워드 라인 WL 만이 선택 상태를 취한다.

실시예 2

도 10은 도 4에 도시한 블록내 선택 프리디코더(12)의 구조를 부분적으로 바꾸어 얻은 제 2 실시예를 도시하는 등가 회로도이다. 블록내 선택 프리디코더(60)는 인버터(49,50)와 OR 게이트(40 내지 43), AND 게이트(45 내지 48)와, 디코딩 전압 변경 회로(51 내지54)로 구성된 블록내 선택 프리디코더(12)와 유사하다.

블록내 선택 프리디코더(60)에서, OR 게이트(40)는 인버터(49)에 의해서 반전된 하위 어드레스 신호 A(0)가 입력되는 입력을 가지며, OR 게이트(41)는 비반전된 하위 어드레스 A(0)가 입력되는 입력을 가진다. OR 게이트(42)는 인버터(50)에 의해서 반전된 하위 어드레스 신호 A(1)가 입력되는 입력을 가지며, OR 게이트(43)는 비반전된 하위 어드레스 A(1)가 입력되는 입력을 가진다. OR 게이트(40,41) 각각은 인버터(62)에 의해서 반전된 체커 모드 신호 CK와 전체 칩 선택 신호 CP 사이에서 AND 게이트(61)에서 얻은 논리곱이 입력되는 단자를 가진다. OR 게이트(42,43) 각각은 전체 칩 선택 신호 CP가 입력되는 다른 단자를 가진다.

이 실시예에서 블록내 선택 프리디코더(60)의 동작에 대해서 표 4의 진리표를 참조하여 설명하기로 한다. 블록내 선택 프리디코더(60)의 이용은 통상의 선택 모드, 체커 선택 모드, 플래시 선택 모드를 실현한다. 플래시 선택 모드에서, 기수 워드 라인은 후술할 선택 신호 ODD의 출력에 의해서 집합적으로 선택되고 우수 워드 라인은 후술할 선택 신호 EVEN의 출력에 의해서 집합적으로 선택된다.

표 4의 진리표는 전체 칩 선택 신호 CP와 체커 모드 신호CK 모두가 LOW이거나 전체 칩 선택 신호 CP는 LOW, 체커 모드 신호CK는 HIGH이면 통상의 선택 모드에서 각각의 출력들의 상태들을 도시한다.

하위 어드레스 신호A(0)와 A(1) 둘다가 LOW 이면, OR 게이트(40 내지 43)의 각 출력은 순서적으로 HIGH, LOW, HIGH, LOW이며, 선택된 출력인 하위 어드레스 디코딩 출력 XSPP(0)은 HIGH가 되고, 나머지는 LOW가 된다. 하위 어드레스 신호A(0)가 HIGH이고, 하위 어드레스 신호 A(1)가 LOW이면, OR 게이트(40 내지 43)의 각 출력은 순서적으로 LOW, HIGH, HIGH, LOW이고, 하위 어드레스 디코딩 출력 XSPP(1)은 HIGH가 되고 나머지는 LOW가 된다. 하위 어드레스 신호A(0)가 LOW이고, 하위 어드레스 신호 A(1)가 HIGH이면, OR 게이트(40 내지 43)의 각 출력은 순서적으로 HIGH, LOW, LOW, HIGH이고, 하위 어드레스 디코딩 출력 XSPP(2)은 HIGH가 되고 나머지는 LOW가 된다. 하위 어드레스 신호A(0)와 A(1) 둘다가 HIGH 이면, OR 게이트(40 내지 43)의 각 출력은 순서적으로 LOW, HIGH, LOW, HIGH이며, 하위 어드레스 디코딩 출력 XSPP(3)은 HIGH가 되고, 나머지는 LOW가 된다.

LOW가 전체 칩 선택 신호 CP로서 입력되고 LOW가 통상 모드에서 체커 모드 신호 CK로서 입력되거나, LOW가 칩 선택 신호 CP로서 입력되고, HIGH가 체커 모드 신호 CK로서 입력되면 하위 어드레스 디코딩 출력 XSPP(0) 내지XSPP(3)들중 하나는 하위 어드레스 신호의 입력 상태에 따라서 선택 상태를 취한다.

표 5의 진리표는 전체 칩 선택 신호 CP와 체커 모드 신호 CK 모두가 LOW이면 체커 선택 모드에서 각각의 출력들의 상태들을 도시한다.

하위 어드레스 신호A(0)와 A(1) 둘다가 LOW 이면, OR 게이트(40 내지 43)의 각 출력은 순서적으로 HIGH, LOW, HIGH, HIGH이며, 기수 워드 라인 WL의 모든 선택 신호 ODD는 선택 출력으로서 출력된다. 하위 어드레스 신호A(0)가 HIGH이고, 하위 어드레스 신호 A(1)가 LOW이면, OR 게이트(40 내지 43)의 각 출력은 순서적으로 LOW, HIGH, HIGH, HIGH이고, 우수 워드라인 WL의 모든 선택 신호 EVEN은 선택된 출력으로서 출력된다. 하위 어드레스 신호A(0)가 LOW이고, 하위 어드레스 신호 A(1)가 HIGH이면, OR 게이트(40 내지 43)의 각 출력은 순서적으로 HIGH, LOW, HIGH, HIGH이고, 선택 신호 ODD는 선택 출력으로서 출력된다. 하위 어드레스 신호A(0)와 A(1)이 모두 HIGH이면, OR 게이트(40 내지 43)의 각 출력은 순서적으로 LOW, HIGH, HIGH, HIGH이고, 선택 신호 EVEN는 선택 출력으로서 출력된다.

HIGH가 전체 칩 선택 신호 CP로서 입력되고 HIGH가 체커 선택 모드에서 체커 모드 신호 CK로서 입력되면, 비활성 상태의 어드레스 신호가 입력되는 모든 OR 게이트는 선택된 상태를 취한다. 예를 들면, 이 상태에서 LOW가 하위 어드레스 신호 A(0)로서 입력되면, 기수 워드 라인 WL이 집합적으로 선택되고, HIGH가 입력되면, 우수 워드 라인 WL이 집합적으로 선택된다. HIGH가 모드 신호 출력 회로(23)에서 블록 선택 프리디코더(11)로 전체 칩 선택 신호 CP로서 입력되면, 복수의 로우(row) 디코딩 그룹에서 기수 또는 우수 워드 라인 WL의 플래시 선택이 가능하다.

표 6의 진리표는 전체 칩 선택 신호 CP가 HIGH이고, 체커 모드 신호 CK가 LOW일 때, 플래시 선택 모드에서의 각 출력들의 상태를 도시한다.

하위 어드레스 신호 A(0) 및 A(1) 둘다가 LOW이면, OR 게이트(40 내지 43)의 각각의 출력은 모두 HIGH이고, 선택된 출력인 하위 어드레스 디코딩 출력 XSPP(0) 내지 XSPP(3)은 HIGH이다. 하위 어드레스 신호 A(1)이 LOW이면, OR 게이트(40 내지 43)의 출력은 모두 HIGH이고, 하위 어드레스 디코딩 출력 XSPP(0) 내지 XSPP(3)은 HIGH이다. 하위 어드레스 신호 A(0)가 LOW, 하위 어드레스 신호 A(1) 가 HIGH이면, OR 게이트(40 내지 43)의 각각의 출력은 모두 HIGH이고, 하위 어드레스 디코딩 출력 XSPP(0) 내지 XSPP(3)은 HIGH이다. 하위 어드레스 신호 A(0)와 A(1)이 모두 HIGH이면, OR 게이트(40 내지 43)의 출력은 모두 HIGH이고, 하위 어드레스 디코딩 출력 XSPP(0) 내지 XSPP(3)은 HIGH이다. 이런식으로 하위 어드레스 디코딩 출력은 어드레스와 무관하게 모두 HIGH이다.

실시예 3

도 11은 도 4에 도시한 블록내 선택 프리디코더(12)의 구조를 부분적으로 바꾸어 얻은 제 3 실시예를 도시하는 등가 회로도이다. 워드 라인 플래시 선택 기능을 가진 블록내 선택 프리디코더(63)는 인버터(49,50)와 OR 게이트(40 내지 43), AND 게이트(45 내지 48)와, 디코딩 전압 변경 회로(51 내지 54)로 구성된 블록내 선택 프리디코더(12)와 유사하다.

블록내 선택 프리디코더(63)에서, OR 게이트(40 내지 43)는 AND 게이트(45 내지 48)와 디코딩 전압 변경 회로(51 내지 54) 사이에 연결된다. 이러한 구성에서, AND 게이트(45)는 하위 어드레스 신호 A(0)와 A(1) 사이의 논리곱을 OR 게이트(40)의 한 단장에 공급하고, AND 게이트(46)는 인버터(49)에 의한 반전 후 하위 어드레스 신호 A(0)와 하위 어드레스 신호 A(1) 사이의 논리곱을 OR 게이트(41)의 한 단자에 공급한다. AND 게이트(47)는 인버터(50)에 의한 반전 후 하위 어드레스 신호 A(0)와 하위 어드레스 신호 A(1) 사이의 논리곱을 OR 게이트(42)의 한 단자에 공급하고, AND 게이트(48)는 인버터(49)에 의한 반전 후 하위 어드레스 신호 A(0)와 인터버(50)에 의한 반전 후 하위 어드레스 신호 A(1) 사이의 논리곱을 OR 게이트(43)의 한 단자에 공급한다. 전체 칩 선택 신호 CP는 OR 게이트(40 내지 43)의 다른 단자에 공급된다.

이 실시예에서 블록내 선택 프리디코더(63)의 동작에 대해서 전체 칩 선택 신호 CP가 LOW 일 때, 각 출력의 상태를 도시하는 표 7의 진리표를 참조하여 설명하기로 한다.

하위 어드레스 신호A(0)와 A(1) 둘다가 LOW 이면, 인버터(49, 50)의 각 출력은 HIGH이고, AND 게이트(48)는 HIGH를 출력하며, 디코딩 전압 변경 회로(54)는 선택된 출력인 하위 어드레스 디코딩 출력 XSPP(0)을 HIGH로 만든다. 이 때, 다른 하위 어드레스 디코딩 출력 XSPP는 LOW가 된다. 하위 어드레스 신호 A(0)는 HIGH이고, 하위 어드레스 신호 A(1)는 LOW이면, 인버터(49)의 출력은 LOW가 되고, 인버터(50)의 출력은 HIGH가 되며, AND 게이트(47)는 HIGH를 출력하며, 디코딩 전압 변경 회로(53)는 디코딩 출력 XSPP(1)을 HIGH로 만든다. 이 때, 다른 하위 어드레스 디코딩 출력 XSPP는 LOW가 된다.

하위 어드레스 신호A(0)는 LOW, 하위 어드레스 신호 A(1) 은 HIGH 이면, 인버터(49)의 출력은 HIGH이고, 인버터(50)의 출력은 LOW가 되고, AND 게이트(46)는 HIGH를 출력하며, 디코딩 전압 변경 회로(52)는 하위 어드레스 디코딩 출력 XSPP(2)을 HIGH로 만든다. 이 때, 다른 하위 어드레스 디코딩 출력 XSPP는 LOW가 된다. 하위 어드레스 신호A(0)와 A(1) 둘다가 HIGH 이면, 인버터(49, 50)의 각 출력은 LOW이고, AND 게이트(45)는 HIGH를 출력하며, 디코딩 전압 변경 회로(51)는 하위 어드레스 디코딩 출력 XSPP(3)을 HIGH로 만든다. 이 때, 다른 하위 어드레스 디코딩 출력 XSPP는 LOW가 된다.

전체 칩 선택 신호 CP는 HIGH이고, 모든 하위 어드레스 디코딩 출력 XSPP(0) 내지 XSPP(3)는 하위 어드레스 신호 A(0)와 A(1)의 상태와 무관하게 HIGH가 되고, 모든 워드 라인이 집합적으로 선택될 수 있다. 언급한 바와 같이, 본 실시예의 블록내 선택 프리디코더(63)에 의하면, 하위 어드레스 디코딩 출력들 XSPP 중 하나는 전체 칩 선택 신호 CP로서 LOW가 입력되면 하위 어드레스 신호의 입력 상태에 따라서 선택 상태를 취한다. 비록 하위 어드레스 디코딩 출력들 XSPP 중 하나가 전체 칩 선택 신호 CP로서 HIGH가 입력되면 하위 어드레스 신호의 입력 상태에 따라서 AND 게이트의 출력전 선택 상태를 취할지라도, 각 OR 게이트의 모든 출력들은 강제적으로 HIGH로 만들고, 모든 하위 어드레스 디코딩 출력들 XSPP은 전체 칩 선택 신호 CP가 AND 게이트의 출력 다음에 존재하는 OR 게이트에 입력되기 때문에 선택 상태를 취한다.

상기 실시예들의 비휘발성 반도체 메모리 장치에서, 블록 선택 프리디코더(11)는 어드레스 디코더에서 존재하며, 회로는 전원 공급 전압에서 동작하는 논리 소자들에 의해서 형성될 수 있고, 저 소스-드레인 지탱 전압을 가진 트랜지스터를 채용함으로써 칩면적이 감소될 수 있다. 미리 플래시 프로그래밍 및 소거를 행하는 블록의 보존이 불필요하고, 처리될 블록의 선택을 단지 어드레스를 바꿔서 실행할 수 있다. 따라서, 복수 블록의 플래시 프로그래밍과 플래시 소거에 필요한 시간이 외부 입력 소자등과 같이 추가 소자없이 감소 가능하다. 플래시 프로그래밍과 플래시 소거될 블록 수의 설정은 단지 모드 설정 시에만 행해지고, 시간 단축을 위해 불필요한 프로그램 순서가 삭제된다.

언급한 바와 같이, 메모리 셀에 인가된 전압은 통상의 것과 유사하므로, 통상의 메모리 셀이 수정없이 이용 가능하다.

상기 실시예들은 단지 예증이며, 본 발명은 이에만 한정되는 것은 아니며, 당업자라면 본 발명의 범위를 일탈하지 않는 각종의 수정 및 변경이 가능함을 인지할 것이다.

Claims

비휘발성 반도체 메모리 장치에 있어서,

매트릭스로 정렬된 복수의 비휘발성 메모리 셀과,

상기 메모리 셀의 대응 로우(row)에 대해 배치된 복수의 워드 라인(WL)과,

상기 메모리 셀의 대응 칼럼에 대해서 배치된 복수의 비트 라인(BL)과,

상기 복수의 워드 라인(WL)의 특정 수를 제어하기 위한 복수의 로우 디코딩 그룹(RD0 내지 RD31)을 포함하는 로우 디코더와

상기 리트 라인(BL)들중 하나를 선택하기 위한 칼럼 디코더와,

플래시 프로그래밍과 플래시 소거를 수행하기 위해 모드 신호(CP)를 출력하는 모드 신호 출력부(23)와,

상기 모드 신호(CP)의 출력과 타이밍을 맞추어서 상기 로우 디코딩 그룹(RD0 내지 RD31)들중 하나를 선택하는 그룹 선택 신호를 출력하기 위한 그룹 선택 신호 출력부(19)와,

상기 그룹 선택 신호에 의거하여 상기 로우 디코딩 그룹(RD0 내지 RD31)들중 하나을 선택하기 위한 제 1 선택부(11)와,

상기 디코딩 그룹들중 선택된 하나에 대응하는 상기 특정수의 상기 워드 라인(WL)들중 하나를 선택하기 위한 제 2 선택부(12)와,

상기 특정 수의 상기 워드 라인(WL)들중 선택된 하나에 대응하는 상기 메모리 셀을 플래시 소거나 플래시 프로그래밍 행하기 위한 플래시 소거 또는 프로그래밍부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 1 항에 있어서, 상위 어드레스 신호와 하위 어드레스 신호를 특정 타이밍으로 상기 제 1 및 상기 제 2 선택 수단(11,12)에 출력하기 위한 어드레스 출력 수단(18)을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 2 항에 있어서, 상기 제 1 선택 수단(11)은 상기 그룹 선택 신호에 따라서 상기 상위 어드레스 신호가 지정하는 상기 로우 디코딩 그룹으로 출력된 상위 어드레스 디코딩 출력의 하위 비트를 마스크하기 위한 마스크 수단을 가진 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 3 항에 있어서, 상기 제 1 선택 수단(11)은 상기 모드 신호(CP)와 상기 그룹 선택 신호(B2,B4) 사이의 논리곱을 출력하는 복수의 제 1의 AND 게이트(37,38)와, 상기 상위 어드레스 신호의 반전 또는 비반전 출력에 연결된 한 입력과 상기 제 1의 AND 게이트(37,38)의 상기 출력에 연결된 다른 입력을 가진 복수의 OR 게이트(25 내지 28)와, 복수의 상기 OR 게이트(25 내지 28)의 상기 출력들중 선택된 대응 출력의 논리곱을 상위 어드레스 디코딩 출력으로서 출력하는 복수의 제 2의 AND 게이트(30 내지 33)를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 2 항에 있어서, 상기 제 2 선택 수단(12)은 상기 모드 신호(CP)에 따라서 하위 어드레스 신호가 지정하는 상기 로우 디코딩 그룹에 출력되는 하위 어드레스 디코딩 출력을 마스크하기 위한 마스크 수단을 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 5 항에 있어서, 상기 마스크 수단은 모드 하위 어드레스 디코딩 출력을 마스크하는 제 1 상태에서 특정 출력을 마스크하는 제 2 상태로 바꾸고, 역순으로 바꾸는 수단을 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 5 항에 있어서, 상기 제 2 선택 수단(12)은 상기 하위 어드레스 신호의 반전 또는 비반전 출력에 연결된 한 입력과 상기 모드 신호(CP)가 입력되는 다른 입력을 가진 복수의 OR 게이트(40 내지 43)와, 복수의 상기 OR 게이트(40 내지 43)의 상기 출력들중 선택된 대응 출력의 논리곱을 출력하는 복수의 AND 게이트(40 내지 43)와, 상기 AND 게이트(45 내지 48)의 출력에 따라서 디코딩 전압을 변경하면서 상기 하위 어드레스 디코딩 출력을 출력하는 디코딩 전압 변경 회로(51 내지 54)를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 5 항에 있어서, 상기 제 2 선택 수단(60)은, 입력 체커 모드 신호(CK)의 반전된 신호와 모드 신호(CP) 사이의 논리곱을 출력하는 제 1의 AND 게이트(61)와, 상기 하위 어드레스 신호의 반전 또는 비반전 출력에 연결된 한 입력과 상기 모드 신호(CP)가 입력되는 다른 입력을 가진 복수의 OR 게이트(40 내지 43)와, 복수의 상기 OR 게이트(40 내지 43)의 상기 출력들중 선택된 대응 출력의 논리곱을 출력하는 복수의 AND 게이트(45 내지 48)와, 상기 AND 게이트(45 내지 48)의 출력에 따라서 디코딩 전압을 변경하면서 상기 하위 어드레스 디코딩 출력을 출력하는 디코딩 전압 변경 회로(51 내지 54)를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제 5 항에 있어서, 상기 제 2 선택 수단(63)은, 하위 어드레스 신호의 반전 출력과 비반전 출력에서 선택된 대응 출력들 사이의 논리곱을 출력하는 복수의 AND 게이트(45 내지 48)와, 복수의 AND 게이트(45 내지 48)의 출력에 연결된 한 입력과 상기 모드 신호(CP)가 입력되는 다른 입력을 가진 복수의 OR 게이트(40 내지 43)와, 상기 OR 게이트(40 내지 43)의 출력에 따라서 디코딩 전압을 변경하면서 상기 하위 어드레스 디코딩 출력을 출력하는 디코딩 전압 변경 회로(51 내지 54)를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.