KR910004788B1 - 반도체 프로그램어블 메모리장치 - Google Patents

반도체 프로그램어블 메모리장치 Download PDF

Info

Publication number
KR910004788B1
KR910004788B1 KR1019860008992A KR860008992A KR910004788B1 KR 910004788 B1 KR910004788 B1 KR 910004788B1 KR 1019860008992 A KR1019860008992 A KR 1019860008992A KR 860008992 A KR860008992 A KR 860008992A KR 910004788 B1 KR910004788 B1 KR 910004788B1
Authority
KR
South Korea
Prior art keywords
dec
memory
memory device
high voltage
circuit
Prior art date
Application number
KR1019860008992A
Other languages
English (en)
Other versions
KR870005473A (ko
Inventor
히로미 가와시마
히데끼 아라까와
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰 가부시끼가이샤
Publication of KR870005473A publication Critical patent/KR870005473A/ko
Application granted granted Critical
Publication of KR910004788B1 publication Critical patent/KR910004788B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

반도체 프로그램어블 메모리장치
제 1 도는 본 발명에서 사용되는 플로우팅(floating) 게이트형 메모리 트랜지스터의 도식적 단면도.
제 2 도는 본 발명의 관련 부분을 설명하는 프로그램어블 메모리 장치의 회로도.
제 3 도는 본 발명에 따른 메모리 메트릭스에 체커 보드 패턴(checker board pattern)을 써넣기 위한 과정을 설명하는 선도이고, 여기에서, 제 3a 도는 모든 비트가 지워지고 모든 메모리 셀에 "1"이 써넣어진 단계(A)의 결과 설명도.
제 3b 도는 모든 비트선에 교대로 "0"과 "1"이 써넣어진 단계(B)의 결과 설명도.
제 3c 도는 워드선이 하나 걸러 하나씩 선택되고 지워진 단계(C)의 결과 설명도.
제 3d 도는 워드선과 비트선이 하나 걸러 하나씩 선택되고 지워지며 따라서 체커 보드 패턴이 완성된 단계(D)의 결과 설명도.
제 4 도는 모든 워드선을 선택하거나 그들중 하나 걸러 하나를 동시에 선택하기 위하여 본 발명에 다른 제 6 도에 도시한 선택회로의 회로도.
제 5 도는 본 발명에 응용할 수 있는 전압검출회로의 일례를 나타내는 회로도.
제 6 도는 제 4 도의 고전압 검출회로의 예를 나타내는 회로도.
본 발명은 반도체 프로그램어블 메모리장치에 관한 것이고, 특히 전기적으로 소거 가능한 프로그램어블 리드 온리 메모리(EEPROM 또는 E2PROM)장치에 관한 것이다. 본 발명은 E2PROM의 선능을 체크하는 시간을 단축시키는 회로구성과 관련이 있다.
반도체 메모리장치의 시험은 그 메모리 매트릭스에 체커 보드 패턴과 같은 예정된 패턴을 써넣고 그것을 읽어냄으로서 행하여진다. 체커 보드 패턴은 각각의 메모리 셀에 교대로 써넣어진 "1"과 K"0"으로 구성되고 전체적으로 메모리 매트릭스는 체커 보드처럼 패턴화된다.
비록 E2PROM의 독출과정은 매우 빠르게 행하여지지만 E2PROM의 메모리 셀에 써넣는 과정은 오래 시간이 걸린다. 예를들면 한 바이트(byte)를 지우거나 써넣는데에 약 10ms가 걸리고 따라서 64K 비트 E2PROM에 체커패턴을 써넣는데에는 1분 이상이 소요된다. 따라서 메모리의 규모가 커짐에 따라 체커 패턴을 써넣는 시간과 체크하는 시간은 매우 길어진다.
본 발명의 장점을 명료하게 하기 위하여 종래의 E2PROM의 구조 및 처리과정을 간단히 소개한다.
제 1 도는 E2PROM의 메모리 셀에 사용된 메모리 트랜지스터의 도식적 단면도이다. S와 D는 각각 n채널 플로우팅 게이트 메모리 셀의 소오스와 드레인을 표시하며 CG는 콘트롤 게이트, FG는 플로우팅 게이트이다. E2PROM에서 플로우팅 게이트 FG에 전자가 축적되면 메모리 트랜지스터는 컷오프되고 이러한 과정은 "이레이스(erase)"동작이라 부르며 데이터 "1"이 메모리 셀에 써넣어진다. 전자가 플로우팅 게이트 FG로부터 방출되면 메모리 트랜지스터 ON상태가 되며 이러한 과정을 "라이트(write)"동작이라 하고 데이터 "0"이 메모리 셀에 써넣어진다.
제 1 도의 메모리 셀의 구조에 있어서 플로우팅 게이트 FG와 드레인 D사이의 절연층은 매우 얇게 제조된다. 따라서 플로우팅 게이트 FG와 드레인 D사이에 고전압이 인가되면 터널효과에 의하여 전자가 절연층을 통과할 수 있다. 메모리 셀에서 "이레이스"동작을 행하기 위해서는 콘트롤 게이트 OG에 고전압 Vpp(예를들면 21V)가 인가되고 드레인 D의 전압 OV로 유지된다. 이때 플로우팅 게이트 FG의 전압은 두 게이트 사이의 커플링(coupling)용량 때문에 증가되므로 터널효과에 의하여 전자가 드레인 D로부터 플로우팅 게이트 FG로 주입되고 데이터 "1"이 써넣어진다. 반대로 "라이트"동작을 위해서는 콘트롤 게이트 CG의 전압을 0으로 유지하고 드레인 D에는 고전압 Vpp를 인가한다. 따라서 플로우팅 게이트상의 전자는 터널효과에 의하여 드레인 D로 방출되며 데이터 "0"이 메모리 셀에 써넣어진다.
제 2 도는 본 발명의 관련부분을 나타내는 종래의 E2PROM의 회로선도이다. 종래 E2PROM장치의 메모리 셀에 데이터를 써넣는 기본적인 과정을 제2도를 참조하여 간단히 설명한다. 그 일례로서 바이트가 8비이트로 구성된 메모리 메트릭스에 관하여 설명한다. 도면에서 워드선 WL1, WL2…가 X방향에 배열되고 비트선 BL은 Y방향에 배열된다. 워드선과 비트선의 각 교점에는 메모리 셀 2가 구성된다. 각각의 메모리 셀 2는 플로우팅 게이트가 있는 메모리 트랜지스터와 MOS FET(금속산화 반도체형 전계효과 트랜지스터)로 구성된다. 워드선상의 여덟 개의 메모리 셀을 제어하기 위하여 게이트 제어트랜지스터 4가 메모리 어레이 1에 각각 제공한다. 이것은 각 메모리 트랜지스터의 콘트롤 게이트의 전압을 제어한다. 이들 게이트 제어트랜지스터의 4의 게이트들은 또한 각각의 워드선에 연결된다.
일반적으로 제 2 도에서 알 수 있는 바와 같이 메모리 어레이 1은 몇 개의 칼럼(column)으로 배열되고, 데이터 입력선 Di1, Di2…… Di8은 각 칼럼에 병렬로 연결되며 비트선 BL을 구성한다. 각각의 비트선 BL에는 Y게이트 트랜지스터 3이 제공된다. 칼럼에서 Y게이트 트랜지스터의 각 게이트는 서로 연결되고 각각 게이트 Y1, Y2……를 구성한다. 이후의 설명에서, 이들 게이트에 의하여 제어가 되는 칼럼의 이들 게이트들을 제어하기 위한 제어신호는 또한 각각 제어신호 Y1, Y2…… 또는 칼럼 Y1, Y2……로 참조한다. 5는 라이트(write) 이레이스(erase) 및 리드(read)동작을 위하여 각각 0, 21, 2V의 기준전압을 제공하는 셀 리퍼런스(cell referance)회로의 빌트 인(built in)이다. 이들 기준전압은 메모리 트랜지스터의 콘트롤 게이트를 제어하기 위하여 Y게이트 트랜지스터 3을 거쳐 게이트 제어트랜지스터 4에 공급된다.
이러한 회로구성에 있어서 특정 바이트가 거기에 위치하는 칼럼 및 워드선과 교점에 의하여 지정되고 특정 바이트에 따라서 트랜지스터 3과 4에서 제어신호를 공급함으로써 바이트가 선택되고 이들을 도전상태로 만든다. 메모리 메트릭스에 써넣고 지우는 기본과정을 제 2 도에 따라 설명한다.
예를 들면, 특정 바이트(Y1, WL1)를 "이레이스"하기 위하여 셀 리퍼런스회로 5의 출력전압은 고전압 Vpp로 상승하고 비트선의 전압은 OV로 유지된다. 이렇게 함으로서 고전압 Vpp가 특정 바이트(Y1, WL1)에 있는 메모리 트랜지스터의 콘트롤 게이트에 인가되고, 이들의 드레인전압은 OV로 된다. 따라서 이들 메모리 트랜지스터는 제 1 도에 대하여 상기 언급한 "이레이스"동작을 시작하고 바이트(Y1, WL1)의 메모리 셀 각각에는 "1"이 기록된다.
예를들면, 특정 바이트(Y1, WL1)를 "라이트"하기 위해서는 Y게이트 Y1과 워드선 WL1이 선택되고, 셀 리퍼턴스회로 5의 출력전압 OV로 감소하며, 비트선의 전압은 Vpp로 증가한다. 다음에 특정 바이트의 메모리 트랜지스터는 앞에서 언급한 바와같이 "라이트"동작을 시작하고 바이트(Y1, WL1)의 각각의 메모리 셀에는 "0"이 기록된다.
상기 언급한 바와같이 프로그램어블 ROM(리드 온리 메모리)을 시험하기 위해서 체커 보드같은 패턴을 메모리 매트릭스에 써넣을 필요가 있다. IC(집적회로)에 집적된 각각의 ROM장치에는 각각의 데이터 입력선에 따라 접촉핀이 구성되지만 워드선의 수가 너무 많아서 각각의 입력단자를 제공할 수가 없다. 따라서 워드선에 대해 단지 접촉핀 위에만 제공된다. 그리고 워드선의 선택은 워드핀에 코드(code)를 인가함으로서 행하여지고 다음에 IC에 제공된 디코우더가 각 워드선에 할당된 코드(어드레스)에 따라서 워드선을 선택한다. 그러므로 모든 바이트에 체커 보드 패턴의 데이터를 차례로 써넣을 필요가 있다. 예를들면 8비트/바이트의 64K 비트 메모리장치에는 써넣어진 메모리 어레이가 8192개 있다. 그러므로 만일 바이트당 써넣는 시간이 10ms가 소요된다면 장치에 체커 보드 패턴을 써넣은 데에는 약 82초가 필요하다. 이 시간과 장치를 시험하는데 필요한 시간은 장치의 메모리 사이즈가 증가함에 따라 증가한다. 따라서 이것은 메모리장치 제조업자에게는 중요한 문제가 된다.
시험시간을 줄이기 위하여 몇가지 시도가 제안되어 왔다. 그 일례가 M. Higuchi등에 의하여 1981년 11월 28일 출원된 일본 특허 56-50357에 나타나 있다. 그들은 장치에 다수의 디코우더를 구성하였고 시험시간을 종래예에 비하여 아주 적게 감소시켰다.
본 발명의 일반적인 목적은 프로그램어블 메모리장치의 시험시간을 단축시키는 것이다.
본 발명의 또하나의 목적은 프로그램어블 메모리장치의 메모리 매트릭스에 체커 보드 패턴을 써넣기 위한 시간을 단축시키는 것이다.
본 발명의 더 나아간 목적은 프로그램어블 메모리장치, 특히 체커 보드 패턴이 매우 짧은 시간내에 써넣어질 수 있는 EEPROM을 제공하는 것이다.
본 발명의 또다른 목적은 종래의 EEPROM의 핀을 증가시키거나 특수한 시험장치를 사용함이 없이 시험시간 감소의 잇점을 얻기 위한 것이다.
지금까지의 목적들은 PROM 장치에 모든 워드선을 선택하는 수단, 워드선중 하나 걸러 하나를 선택하는 수단 및 동시에 모든 비트선을 선택하는 수단을 제공함으로서 달성될 수가 있다.
PROM장치에 이들 수단을 제공하므로서 메모리 규모에 상관없이 단지 네단계로 체커 보드 패턴을 써넣을 수가 있다. 이들 단계의 각각은 E2PROM에서 워드를 써넣거나 지우는 것과 동일하다. 따라서 체커 보드 패턴의 써넣는 과정은 메모리 매트릭스에서 단지 4개의 바이트만을 써넣는 것과 같은 수십 ms로 감소된다.
체커 보드 패턴을 써넣는 과정을 제3도에 따라 설명한다. 이 과정은 다음 단계에 따라 순차적으로 실행된다.
단계(A) : 모든 워드선 WL1, WL2……를 선택하고 모든 비트선 BL1, BL2를 선택한다. 다음에 메모리 매트릭스에서 모든 비트를 소거하고 모든 메모리 셀에 데이터 1을 써넣는다. 그리하여 제 3a 도에서 보인 것처럼 메모리 매트릭스의 패턴이 이루어진다.
단계(B) : 모든 워드선을 선택하고 모든 비트선을 교대로 "0" "1" "0" "1"……을 써넣는다. 이때 메모리 매트릭스의 패턴이 제 3b 도에서 보인 것처럼 된다.
단계(C) : 워드선을 하나 걸러 하나(예를 들면 홀수번호의 선)를 선택하고 비트선에다 단계(B)의 반대데이타, 즉 "0" "1" "0" "1"……을 써넣는다. 결과적으로 메모리 매트릭스의 패턴은 제 3d 도에서 보인 것처럼 체커 보드 패턴이 된다.
상기 설명에서 알 수 있는 바와 같이 상기 단계의 각각은 메모리장치에 한 단어 또는 1바이트를 써넣는 것과 동일하다. 따라서 PROM 장치에서 메모리 매트릭스에 체커 보드 패턴을 써넣는 과정은 시간(process time)과 그 체크에서 소요되는 시간은 크게 단축되어진다. 상기 언급한 과정은 워드선의 수와 무관하다는 것을 알 수 있다. 따라서 이러한 과정은 메모리 사이즈에 관계없이 어떠한 프로그램어블 메모리 매트릭스에도 적용할 수 있다.
본 발명의 더 나아간 목적과 장점은 첨부도면과 함께 다음의 설명으로부터 더 명확해진다.
전 도면을 통하여 동일한 참조숫자는 동일하거나 유사한 부분을 지시한다.
상기 언급한 바와같이 본 발명은 모든 워드선을 선택하는 수단, 워드선중 하나 걸러 하나를 선택하는 수단과 모든 비트선을 동시에 선택하는 수단을 PROM장치에 제공하고자 한다. 상기 기능을 갖는 여러 가지의 선택회로는 이 기술에서 공지로 되어 있다. 그러므로 그러한 회로의 제기된 실시예에 대하여 설명하겠다.
제 6 도는 본 발명에 다른 프로그램어블 메모리장치의 블록 선도이다. 이것은 제 4 도를 참조하여 상세하게 논할 본 발명에 따른 선택회로를 포함한다.
제 4 도는 본 발명에 응용할 수 있는 선택회로의 일례이다. 이 회로는 외부신호의 제어에 의하여 워드선중 하나 걸러 하나를 선택하는 것과 모든 워드선을 선택하는 두가지의 기능을 갖는다. 그러므로 이러한 회로는 상기 언급한 어떠한 수단을 위해서도 사용할 수 있다.
제 4 도에서 T1과 T2는 제어신호가 공급되는 단자이다. ROM 장치의 정상동작에 있어서 이들 단자는 다른 신호를 위한 입력 또는 출력단자용으로 사용될 수 있고 따라서 이 회로는 입력단자를 추가없이 EEPROM에 부가될 수 있다. HB1과 HB2는 선택회로의 두가지 동작과 정상적인 ROM 동작을 위하여 사용되어지는 단자 T1과 T2를 인에이블시키는 고전압 검출회로이다. HB1의 출력은 스위치 S1에 공급되고 HB2의 출력은 인버터에 의하여 반전되어 NAND게이트의 입력단자중 하나에 공급된다. NAND게이트의 다른 하나의 입력단자는 HB1의 출력단자에 결합되어 있다. NAND게이트의 출력은 인버터를 거쳐 스위치 S2에 공급된다.
S1과 S2는 CMOS(상보 MOS)로 구성된 스위치이고 여기에서 Q1, Q3는 p채널 FET, Q2, Q4는 n채널 FET이다. 이들 스위치 S1과 S2는 각각 홀수번호의 디코우더회로 DEC1, DEC3……와 짝수번호의 디코우더 DEC2, DEC4……이 전원스위치를 구성한다. DR1, DR2……는 CMOS 인버터로 구성된 구동회로이고 각각의 디코우더에 결합된다. TG는 각각의 디코우더와 워드선 사이에 구성된 트랜지스터 게이트이다. 이것들은 게이트에 리드(read)동작을 위해서 고전압이 인가되고 라이트동작을 위해서 저전압이 인가되는 공핍형 n채널 FET로 구성된다. 도면에서 R W는 이러한 제어신호를 표시한다. 디코우더는 a 및
Figure kpo00001
신호에 의하여 제어된다. 이들 소자의 동작은 기술분야에서 공지의 것이고 따라서 더 자세한 설명은 편의상 생략한다.
제 4 도에서 알 수 있는 바와 같이 워드선은 각각의 트랜지스터 게이트 TG에 연결된다. 각각의 워드선에는 전압 Vpp를 증가시키는 차아지점프 CP가 제공된다. 이것들은 통상의 E2PROM에서 사용되는 것과 유사하다. 고전압 Vpp(예를들면 21V)가 전원 6으로부터 공급된다. 전압 Vpp는 또한 제 2 도에서 보인 셀 리퍼런스회로 5에 공급된다. 도면에서 공핍 트랜지스터는 FET의 부호부근에 작은 점으로 표시하였고 작은 역삼각형은 전 도면을 통하여 접지를 의미한다.
각종 고전압 검출회로 중에 간단하고 효과적인 것이 제 5 도에서 예시되어 있다. 회로는 직렬 연결된 FET Q5, Q6와 Q7으로 구성된다. 이들중에서 Q5와 Q6는 p채널이고 Q7은 n채널 FET이다. Q5의 게이트 드레인에 연결되고 따라서 Q5는 항상 도전상태이며 작은 저항과 같이 동작한다. Q6와 Q7의 게이트는 상호연결되고 전원전압 Vcc(예를들면 5V)가 인가된다. 정치의 정상동작에서 입력단자 T에 인가된 전압은 0-5V의 레벨이다. 이러한 전압레벨에서 게이트에 Vcc가 인가되므로 Q6는 OFF상태이고 Q7은 ON상태이다. 따라서 인버터 7의 출력단자에는 신호가 나타나지 않고 인버터의 출력은 H레벨로 유지된다. 만일 입력단자 T의 전압이 Vcc 이상 증가하면 Q6는 도전상태로 되고 Q7은 그대로 ON상태이다. 따라서 인버터 7의 출력은 L레벨이다.
정상적인 메모리동작에서 제 4 도에서의 단자 T1과 T2는 통상 0-5V의 전압레벨을 갖는 신호가 인가되므로 고전압 검출회로 HB1과 HB2는 동작하지 아니한다. 따라서 스위치 S1과 S2로의 입력신호는 로우레벨 "L"이고 이들의 출력은 하이레벨 "H"로 된다. 그러므로 모든 디코우더에는 정상적인 전원전압이 인가되고 이들은 정상적으로 동작하며 반면에 단자 T1과 T2로의 입력신호는 어드레스버퍼와 같은 내부회로에 보내여지고 장치는 정상적인 ROM회로로써 동작한다.
모든 워드선을 선택하기 위하여 단자 T1의 전압은 Vcc 이상인 고전압으로 증가되고 단자 T2의 전압은 정상전압(0-5V)로 유지된다. 다음에 스위치 S1과 S2의 입력은 H레벨로 되고 출력은 L이 된다. 따라서 모든 디코우더의 전압원은 L이 되고 이들의 출력도 또한 L이 된다. 따라서 드라이버(driver)의 모든 입력이 L로 되고 그들의 출력은 H로 된다. 그러므로 모든 워드선이 선택된다.
하나 걸러 하나의 워드선을 선택하기 위하여는 단자 T1과 T2에 인가되는 전압은 Vcc 이상의 고전압으로 증가된다. 다음에 스위치 S1의 입력이 "H"로 되고 스위치 S2의 입력은 "L"로 된다. 따라서 S1에 연결된 모든 디코우더가 선택되고 홀수번호의 모든 워드선(이 예에서)이 선택되며 S2에 연결된 모든 디코우더는 선택되지 아니한다. 이때, S2의 출력이 "H"레벨이므로 S2에 연결된 모든 디코우더와 짝수번호의 워드선은 디코우더에 인가된 신호에 따라 동작하는 인에이블상태이다.
이상의 설명은 워드선에 관한 것이었다. 그러나 제 4 도에서의 워드선은 비트선으로 대체될 수 있다. 따라서 제 4 도의 회로는 모든 비트선을 선택하는데에, 또는 하나 걸러 하나의 비트선을 동시에 선택하는데에 응용할 수 있다. 이때 제 2 도에서 알 수 있는 바와 같이 비트선 BL은 메모리 어레이의 칼럼 모두에 병렬로 연결되어 있고, 그러므로 Y게이트 Y1, Y2……의 모두가 선택된 후에 데이터 입력선 Di1, Di2……에서 선택이 행하여져야 함을 주의해야 한다. 그러나 데이터 입력선이 각각의 입력단자에 구성되므로 외부시험회로에 의하여 선택이 행하여질 수 있다. 그러므로 제4도의 회로는 Y게이트 모두를 동시에 선택하는데 응용할 수 있다.
더욱이 비트선 전용으로 제 4 도에서와 같은 또하나의 선택회로를 구성할 필요가 없다. Y게이트의 선택은 워드선을 위해 설계된 단자 하나의 회로만을 가지고 행하여질 수 있음을 기술에 숙련된 사람은 알 수 있을 것이다. 왜냐하면 모든 Y게이트는 제 3 도에 대하여 설명한 과정의 각 단계에서 선택되어지기 때문이다. 따라서 만일 Y1, Y2……의 선이 워드선과 비슷한 방법으로 스위치 S1에 연결된다면 이들은 워드선이 선택될 때 매번 선택된다.
다음에 제 3 도에 대하여 설명한 것처럼 체커 보드 패턴을 써넣는 과정을 설명한다. 이 과정은 다음의 네단계에 따라 시행한다.
단계(A) : 단자 T1에 Vcc 이상의 고전압을 인가하고 모든 데이터 입력선에 데이터 "1"을 인가한다. 이때 모든 비트가 소거되고 데이터 "1"이 모든 메모리 셀에 축적된다. 데이터 매트릭스의 패턴은 제 3a 도에서 보인 바와 같이 된다.
단계(B) : 단자 T1에 Vpp를 인가하고 데이터 입력선에 교대로 데이터 "0" "1" "0" "1"……을 인가한다. 이때 메모리 매트릭스의 패턴은 제 3b 도와 같이 된다.
단계(C) : 단자 T1과 T2에 Vpp를 인가하고 모든 데이터 입력선에 데이터 "1"을 인가한다. 이때 메모리 매트릭스 패턴은 제 3c 도에서와 같이 된다.
단계(D) : 단자 T1과 T2에 Vpp를 인가하고 모든 데이터 입력선에 교대로 단계(B)의 반대데이타 "1" "0" "1" "0"을 인가한다. 따라서 제 3d 도와 같은 체커 보드 패턴이 메모리 매트릭스에 써넣어진다.
상기 설명에서는 메모리 셀이 메모리 트랜지스터와 FET로 구성된 8비트 메모리 어레이에 관하여 설명하였다. 그러나 본 발명은 그러한 장치에만 제한되는 것이 아니고 다른 형태의 메모리 매트릭스에도 응용할 수 있음이 명확하다. 상기 설명한 바와 같이 다수의 회로선을 동시에 선택하는 것과 다수의 회로선중 하나 걸러 하나의 회로선을 동시에 선택하는 여러 종류의 회로가 이 분야에서 알려져 있다. 그러므로 제 4 도에 관하여 언급한 선택회로는 그 회로중의 일례이다. 따라서 회로의 각종 변화가 가능하며 제기된 실시예에는 제한하는 것이 아니다. 그러므로 본 발명의 취지는 모든 워드선 및 비트선을 동시에 선택하고 워드선중 하나 걸러 하나를 동시에 선택하는 회로를 EPROM에 제공하는 것이고 이는 메모리장치의 비트 사이즈에 상관없이 단지 네단계만으로 메모리 매트릭스에 체커 보드 패턴을 써넣을 수 있게 한다.

Claims (5)

  1. 반도체 프로그램어블 메모리장치에 있어서, 메모리 셀(21), 워드선(WL1, WL2, WL3, WL4)와 비트선(BL1, BL2, BL3, BL4)을 포함하는 메모리 매트릭스, 테스트 모드시 모든 비트선을 동시에 선택하기 위하여 상기 메모리 매트릭스의 상기 비트선에 연결된 첫 번째 수단(3), 상기 워드선(WL1, WL2, WL3, WL4)에 연결된 다수의 디코더회로(DEC1, DEC2, DEC3, DEC4) ; 첫 번째 제어신호에 응하여 동시에 하나 걸러 하나의 디코더회로(DEC1, DEC3)를 선택된 상태로 하는 첫 번째 스위치수단(S1) ; 두 번째 제어신호에 응하여 동시에 선택된 상태로 나머지 디코더회로(DEC2, DEC4)를 포싱(forcing)하기 위한 두 번째 스위치수단(S2) 여기서 써넣기 동작은 테스트 모드시 상기 선택된 워드선과 상기 선택된 비트선에 동시에 연결된 상기 메모리 셀에서 실행되고, 모든 워드선(WL1, WL2, WL3, WL4)을 동시에 선택하고 테스트 모드시 하나 걸러 하나의 워드선(WL1, WL3)을 동시에 선택하기 위하여 상기 메모리 매트릭스의 상기 워드선에 연결된 두 번째 수단(S1, S2, DEC1, DEC2, DEC3, DEC4)으로 이루어진 반도체 프로그램어블 메모리장치.
  2. 청구범위 제 1 항에 있어서, 상기 두 번째 수단이 첫 번째 입력단자(T1)와 상기 첫 번째 스위치수단(S1)사이에 연결되고, 소정의 전압보다 더 높은 고전압이 첫 번째 입력단자(T1)에 인가될 때 첫 번째 제어신호를 발생하는 첫 번째 고전압 검출회로(HB1), 두 번째 입력단자(T2)와 K상기 두 번째 스위치수단(S2) 사이에 연결되고, 고전압이 두 번째 입력단자(T2)에 인가될 때 두 번째 제어신호를 발생하는 두 번째 고전압 검출회로(HB2)로 더 이루어진 반도체 프로그램어블 메모리장치.
  3. 청구범위 제 2 항에 있어서, 상기 두 번째 수단이 첫 번째 고전압 검출회로(HB1)의 출력과 두 번째 고전압 검출회로(HB2)의 반전된 출력을 수신하고, 두 번째 스위치수단(S2)으로 두 번째 제어신호를 출력하는 NAND 게이트로 더 이루어진 반도체 프로그램어블 메모리장치.
  4. 청구범위 제 1 항에 있어서, 상기 메모리장치가 PROM인 반도체 프로그램어블 메모리장치.
  5. 청구범위 제 1 항에 있어서, 상기 메모리장치가 E2PROM인 반도체 프로그램어블 메모리장치.
KR1019860008992A 1985-11-20 1986-10-27 반도체 프로그램어블 메모리장치 KR910004788B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP260493 1985-11-20
JP60-260493 1985-11-20
JP60260493A JPS62120700A (ja) 1985-11-20 1985-11-20 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR870005473A KR870005473A (ko) 1987-06-09
KR910004788B1 true KR910004788B1 (ko) 1991-07-13

Family

ID=17348728

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860008992A KR910004788B1 (ko) 1985-11-20 1986-10-27 반도체 프로그램어블 메모리장치

Country Status (5)

Country Link
US (1) US4744058A (ko)
EP (1) EP0223188B1 (ko)
JP (1) JPS62120700A (ko)
KR (1) KR910004788B1 (ko)
DE (1) DE3686933T2 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450148A (en) * 1987-08-20 1989-02-27 Nec Corp Memory resetting circuit
JP2582587B2 (ja) * 1987-09-18 1997-02-19 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
JPH03137900A (ja) * 1989-07-27 1991-06-12 Nec Corp 不揮発性半導体メモリ
JPH0778994B2 (ja) * 1989-10-11 1995-08-23 三菱電機株式会社 半導体記憶装置
JP2601931B2 (ja) * 1990-04-06 1997-04-23 株式会社東芝 半導体不揮発性メモリ装置
KR940004407B1 (ko) * 1990-09-29 1994-05-25 현대전자산업 주식회사 프로그래머블 로직소자의 비트선 시험회로
JP2647546B2 (ja) * 1990-10-11 1997-08-27 シャープ株式会社 半導体記憶装置のテスト方法
DE59105797D1 (de) * 1991-03-28 1995-07-27 Siemens Ag Verfahren zum Testen eines Datenspeichers und zugehörigen Schutzspeichers und Anordnung zur Durchführung des Verfahrens.
JP2978329B2 (ja) * 1992-04-21 1999-11-15 三菱電機株式会社 半導体メモリ装置及びそのビット線の短絡救済方法
JP3199862B2 (ja) * 1992-08-12 2001-08-20 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
US5574693A (en) * 1993-08-10 1996-11-12 Texas Instruments Incorporated Semiconductor memory device
FR2718559B1 (fr) * 1994-04-08 1996-06-07 Sgs Thomson Microelectronics Mémoire non volatile modifiable électriquement incorporant des fonctions de test.
DE69619939T2 (de) * 1995-11-29 2002-11-21 Texas Instruments Inc Verfahren und Vorrichtung zur Prüfung von Halbleiterspeichervorrichtungen
JPH10275500A (ja) * 1997-04-01 1998-10-13 Nec Corp 半導体メモリのテスト方法及びテスト回路
JP4570194B2 (ja) * 2000-02-22 2010-10-27 Ｏｋｉセミコンダクタ株式会社 半導体メモリ
JP5609411B2 (ja) * 2010-08-11 2014-10-22 富士通セミコンダクター株式会社 半導体メモリ、半導体装置及び半導体メモリの制御方法
EP3021326B1 (en) * 2014-11-17 2020-01-01 EM Microelectronic-Marin SA Apparatus and method to accelerate the testing of a memory array by applying a selective inhibition of address input lines.
JP2016139447A (ja) 2015-01-29 2016-08-04 エスアイアイ・セミコンダクタ株式会社 半導体記憶装置およびデータ書き込み方法
DE102016123689B4 (de) 2016-12-07 2022-02-24 Infineon Technologies Ag Speicherschaltung und Verfahren zum Betreiben einer Speicherschaltung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5625295A (en) * 1979-08-06 1981-03-11 Nec Corp Semiconductor device
EP0100011B1 (en) * 1982-07-26 1990-10-24 Kabushiki Kaisha Toshiba Semiconductor memory device having data transmission and detection means
EP0103654B1 (de) * 1982-09-22 1987-05-20 Deutsche ITT Industries GmbH Elektrisch programmierbare Speichermatrix

Also Published As

Publication number Publication date
JPH0466080B2 (ko) 1992-10-22
KR870005473A (ko) 1987-06-09
EP0223188B1 (en) 1992-10-07
EP0223188A2 (en) 1987-05-27
DE3686933D1 (de) 1992-11-12
DE3686933T2 (de) 1993-04-29
EP0223188A3 (en) 1988-11-09
JPS62120700A (ja) 1987-06-01
US4744058A (en) 1988-05-10

Similar Documents

Publication Publication Date Title
KR910004788B1 (ko) 반도체 프로그램어블 메모리장치
US5313432A (en) Segmented, multiple-decoder memory array and method for programming a memory array
KR100381955B1 (ko) 기입 드라이버를 이용한 셀 전류 측정 스킴을 갖는 플래시메모리 장치
EP0293339B1 (en) Nonvolatile memory device with a high number of cycle programming endurance
US5841721A (en) Multi-block erase and verification circuit in a nonvolatile semiconductor memory device and a method thereof
US5097152A (en) Buffer circuit used in a semiconductor device operating by different supply potentials and method of operating the same
US6252801B1 (en) Nonvolatile semiconductor memory device
US5140554A (en) Integrated circuit fuse-link tester and test method
US6735727B1 (en) Flash memory device with a novel redundancy selection circuit and method of using the same
US4543647A (en) Electrically programmable non-volatile semiconductor memory device
US6044020A (en) Nonvolatile semiconductor memory device with a row decoder circuit
US6023423A (en) Nonvolatile semiconductor memory device
US4870618A (en) Semiconductor memory equipped with test circuit for testing data holding characteristic during data programming period
US5959890A (en) Non-volatile semiconductor memory device
JP2964982B2 (ja) 不揮発性半導体記憶装置
US6198659B1 (en) Defective address data storage circuit for nonvolatile semiconductor memory device having redundant function and method of writing defective address data
KR100329881B1 (ko) 비휘발성 반도체 메모리 장치
US6191976B1 (en) Flash memory margin mode enhancements
EP1160794B1 (en) Circuit structure for programming data in reference cells of a multibit non-volatile memory device
JPS628877B2 (ko)
US5638325A (en) Circuitry for resetting an electrically erasable memory device
KR19980018548A (ko) 비휘발성 메모리
US5978261A (en) Non-volatile electronic memory and method for the management thereof
KR0148567B1 (ko) 불휘발성 반도체 기억장치
KR950000342B1 (ko) 여분 셀 어레이를 갖는 소거 가능 프로그래머블 리드온리 메모리, 및 이 메모리의 스트레스 시험방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030708

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee