JP4570194B2 - 半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ、特に試験用の回路を組み込んだ半導体メモリに関するものである。
【０００２】
【従来の技術】
従来、半導体メモリの機能や性能をチェックする場合、外部の試験装置からアドレス信号と試験データを与えて逐次記憶領域にデータを書き込み、全アドレスに試験データを書き込んだ後、逐次読み出して正しく読み書きができたか否かを判定している。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の半導体メモリでは、次のような課題があった。
即ち、大きなアドレス空間を有する大容量の半導体メモリでは、全アドレスを順次指定して試験データを書き込むのに長時間が必要となり、試験時間の短縮が困難となっていた。
本発明は、試験時間を短縮するための回路を組み込むことにより前記従来技術が持っていた課題を解決し、短時間で試験を行うことができる半導体メモリを提供するものである。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明の半導体メモリは、アドレス信号を解読してワード線選択用の選択信号を出力するアドレスデコーダと、平行に配置され、試験モードまたは通常動作モードを指定するモード信号によって該通常動作モードが指定されたとき、前記アドレスデコーダに接続されて前記選択信号が印加され、該モード信号によって該試験モードが指定されたとき、前記複数のワード線から切り離される複数のワード線と、前記ワード線に交差して配置された複数のビット線と、前記ワード線と前記ビット線の各交差箇所に設けられて該ワード線に印加される前記選択信号で選択されたときに該ビット線に接続されて記憶データの書き込み及び読み出しを行う複数のメモリセル（以下、「ＭＣ」という）とを備えている。
【０００５】
更に、第１の発明の半導体メモリは、前記各ワード線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ワード線間を電気的に接続し、前記パターン信号に従って該ワード線の内の奇数または偶数番目のワード線に前記選択信号を同時に印加する複数の第１のスイッチ手段と、前記各ビット線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ビット線間を電気的に接続し、前記パターン信号に従って該ビット線の内の奇数番目と偶数番目のビット線にそれぞれ相補的なデータ信号を印加する複数の第２のスイッチ手段とを備えている。
【０００６】
第２の発明の半導体メモリでは、第１の発明における各第１のスイッチ手段を、前記ワード線の論理レベルを反転して出力する第１のインバータと、前記試験モードが指定されたときに前記第１のインバータの出力信号を隣接する前記ワード線に印加する第１のトランスファーゲート（以下、「ＴＧ」という）とを有する構成にしている。また、各第２のスイッチ手段を、前記ビット線の論理レベルを反転して出力する第２のインバータと、前記試験モードが指定されたときに前記第２のインバータの出力信号を隣接する前記ビット線に印加する第２のＴＧとを有する構成にしている。
【０００７】
第１及び第２の発明によれば、以上のように半導体メモリを構成したので、次のような作用が行われる。
モード信号によって試験モードが指定されると、例えば第１のスイッチ手段のＴＧによってすべてのワード線がインバータを介して順次接続される。これにより、パターン信号を“Ｌ”または“Ｈ”に切り替えることにより、偶数番目または奇数番目のワード線に同時に選択信号が印加される。一方、第２のスイッチ手段においても、ＴＧによってビット線がインバータを介して順次接続される。これにより、パターン信号に従って、奇数番目と偶数番目のビット線にそれぞれ相補的なデータ信号“Ｌ”及び“Ｈ”が印加される。従って、２回の書き込み動作によって、すべてのメモリセルにチェッカーフラグ・パターンを書き込むことができる。
【０００８】
第３の発明の半導体メモリは、第１の発明と同様のアドレスデコーダ、複数のワード線、複数のビット線、及び複数のＭＣと、前記各ワード線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ワード線間を電気的に接続し、前記複数のワード線のすべてに前記選択信号を同時に印加する複数の第１のスイッチ手段と、前記各ビット線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ビット線間を電気的に接続し、パターン信号に従って前記複数のビット線のすべてに同一のデータ信号を同時に印加する複数の第２のスイッチ手段とを備えている。
【０００９】
第４の発明の半導体メモリでは、第３の発明における各第１のスイッチ手段を、前記試験モードが指定されたときにそれぞれ隣接する前記ワード線同士を接続して該試験モードの信号を各ワード線に印加する第１のＴＧで構成している。また、各第２のスイッチ手段を、前記試験モードが指定されたときにそれぞれ隣接する前記ビット線同士を接続して前記パターン信号を各ビット線に印加する第２のＴＧで構成している。
【００１０】
第３及び第４の発明によれば、次のような作用が行われる。
モード信号によって試験モードが指定されると、例えば第１のスイッチ手段のＴＧによってすべてのワード線が接続されて選択信号が印加される。一方、第２のスイッチ手段においても、ＴＧによってすべてのビット線が接続される。これにより、パターン信号に従って、すべてのメモリセルにデータ信号“Ｌ”または“Ｈ”が印加される。従って、１回の書き込み動作によって、すべてのメモリセルに同一データを書き込むことができる。
【００１１】
第５の発明の半導体メモリは、第１〜第４の発明において、ワード線に交差するように複数のビット線の両側及び中央部に配置された第１、第２及び第３のダミービット線と、前記ワード線と前記第１、第２及び第３のダミービット線の各交差箇所に設けられて該ワード線に印加される前記選択信号で選択されたときに該ビット線に接続される複数のダミーＭＣとを有する第１、第２及び第３のダミーセルアレイ（以下、「ＤＣＡ」という）を備えている。
【００１２】
第５の発明によれば、次のような作用が行われる。
電源を投入し、第１〜第３のＤＣＡに流れる漏れ電流を測定することにより、このＤＣＡに隣接するメモリセルアレイ（以下、「ＭＣＡ」という）の漏れ電流を推定することができる。漏れ電流は、ＭＣを構成するトランジスタのゲート長及びゲート幅に関係するので、この漏れ電流のばらつきにより、各位置のＭＣのばらつきを調べることができる。
【００１３】
第６の発明の半導体メモリは、第１〜第４の発明において、試験モードが指定されたときに隣接するワード線の間に接続され、クロック信号に従って該ワード線の状態をシフトして隣接する該ワード線に逐次出力するシフト手段を備えている。
【００１４】
第６の発明によれば、次のような作用が行われる。
試験モードが指定されると、シフト手段を介して隣接するワード線同士が接続され、クロック信号に従ってワード線の状態がシフトして隣接するワード線に伝えられる。従って、クロック信号に従って順次出力されるワード線の状態に基づいて、アドレスデコーダやワード線の状態をチェックすることができる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す半導体メモリの概略の構成図である。
この半導体メモリは、アドレス信号ＡＤＲを解読するアドレスデコーダ１を有しており、このアドレスデコーダ１の出力側に、平行に配置された複数のワード線ＷＬｉ（但し、ｉ＝０〜ｍ）が接続されている。アドレスデコーダ１は、イネーブル端子ＥＮに与えられるモード信号ＭＯＤが、通常動作モードを示すレベル“Ｌ”のときに、アドレス信号ＡＤＲで指定された１本のワード線（例えば、ＷＬ０）にレベル“Ｈ”、その他のワード線に“Ｌ”を、それぞれ出力するものである。イネーブル端子ＥＮに、試験モードを指定する“Ｈ”が与えられたときには、アドレスデコーダ１の出力側は、すべてのワード線ＷＬｉから切り離されるようになっている。
【００１６】
ワード線ＷＬｉに直交して、相補的なビット線ＢＬｊ，／ＢＬｊ（但、ｊ＝０〜ｎ、また、「／」は反転を表す）で構成される複数のビット線対が配置されている。ワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬｊの各交差箇所には、ＭＣ２ｉ，ｊが設けられている。ＭＣ２ｉ，ｊは、フリップフロップ（以下、「ＦＦ」という）とスイッチ用のトランジスタで構成され、電源が投入されている間は記憶されたデータが消失することのないスタティック・メモリである。ＭＣ２ｉ，ｊは、ワード線ＷＬｉに“Ｈ”の選択信号が与えられたときに、スイッチ用のトランジスタが導通し、ＦＦがビット線対ＢＬｊ，／ＢＬｊに接続されて１ビットのデータの書き込み、または読み出しができるようになっている。
【００１７】
各ビット線対ＢＬｊ，／ＢＬｊは、それぞれセンスアンプ（以下、「ＳＡ」という）３ｊに接続されている。ＳＡ３ｊは、読み出し時には、ビット線対ＢＬｊ，／ＢＬｊの電位差に基づいて選択されたＭＣ２ｉ，ｊの記憶内容を読み出してデータ線に出力し、書き込み時には、データ線に与えられたデータに従ってビット線対ＢＬｊ，／ＢＬｊに書き込み用の相補的な電圧を出力するものである。但し、この図では、読み／書きを制御する読み書き制御信号は省略している。
【００１８】
更に、この半導体メモリは、各ワード線ＷＬｉに試験用の選択信号を与えるための複数の第１のスイッチ手段（例えば、スイッチ回路、以下、「ＳＷ」という）１０ｉを備えている。ＳＷ１００の入力側には、外部からパターン信号ＰＴＮが与えられるようになっており、このＳＷ１００の出力側がワード線ＷＬ０に接続されている。また、ワード線ＷＬ０には、ＳＷ１０１の入力が接続され、このＳＷ１０１の出力側に、ワード線ＷＬ１に接続されている。更に、隣接するワード線ＳＷｉ，ＳＷｉ＋１間が、ＳＷ１０ｉ＋１を介して接続されるようになっている。
【００１９】
各ＳＷ１０ｉは同一構成であり、例えばＳＷ１００は、入力側のＴＧ１１０、インバータ１２０、及び出力側のＴＧ１３０が直列に接続された構成となっている。ＴＧ１１０，１３０は、モード信号ＭＯＤによって導通制御され、このモード信号ＭＯＤが試験モードを示す“Ｈ”のときにオンとなり、通常動作モードを示す“Ｌ”のときにオフとなるように設定されている。
【００２０】
同様に、この半導体メモリは、各ビット線／ＢＬｊに試験用の書き込みデータを与えるための複数の第２のスイッチ手段（例えば、ＳＷ）２０ｊを備えている。ＳＷ２００の入力側には、外部からパターン信号ＰＴＮが与えられるようになっており、このＳＷ２００の出力側がビット線／ＢＬ０に接続されている。また、ビット線／ＢＬ０には、ＳＷ２０１の入力側が接続され、このＳＷ２０１の出力側に、ビット線／ＢＬ１が接続されている。更に、隣接するビット線／ＢＬｊ，／ＢＬｊ＋１間が、ＳＷ２０ｊ＋１を介して接続されるようになっている。
【００２１】
各ＳＷ２０ｉは同一構成であり、例えばＳＷ２００は、入力側のＴＧ２１０、インバータ２２０、及び出力側のＴＧ２３０が直列に接続された構成となっている。ＴＧ２１０，２３０は、モード信号ＭＯＤによって、ＴＧ１１０，１３０と同様に導通制御されるように設定されている。
【００２２】
次に、動作を説明する。
まず、モード信号ＭＯＤを“Ｈ”に設定して試験モードとし、パターン信号ＰＴＮを“Ｌ”に設定する。モード信号ＭＯＤが“Ｈ”に設定されたことにより、アドレスデコーダ１が各ワード線ＷＬｉから切り離されると共に、各ＳＷ１０ｉ，２０ｊ内のＴＧがオンとなる。これにより、ワード線ＷＬ０を含む偶数番目のワード線ＷＬに、“Ｈ”の選択信号が印加される。また、ビット線／ＢＬ０を含む偶数番目のビット線／ＢＬに“Ｈ”のデータ信号が、奇数番目のビット線／ＢＬに“Ｌ”のデータ信号が、それぞれ印加される。この状態で、図示しない読み書き制御信号によって書き込みを指定すると、すべての偶数番地のＭＣ２ｉ，０，２ｉ，１，２ｉ，２，…に、それぞれ“０”，“１”，“０”，…のデータが一斉に書き込まれる。
【００２３】
次に、モード信号ＭＯＤを“Ｈ”にしたまま、パターン信号ＰＴＮを“Ｈ”に設定する。これにより、奇数番目のワード線ＷＬに、“Ｈ”の選択信号が印加される。また、ビット線／ＢＬ０を含む偶数番目のビット線／ＢＬに“Ｌ”のデータ信号が、奇数番目のビット線／ＢＬに“Ｈ”のデータ信号が、それぞれ印加される。この状態で、読み書き制御信号によって書き込みを指定すると、すべての奇数番地のＭＣ２ｉ，０，２ｉ，１，２ｉ，２，…に、それぞれ“１”，“０”，“１”，…のデータが一斉に書き込まれる。
【００２４】
以上の２回の書き込み動作により、すべてのＭＣ２ｉ，ｊに、チェッカーフラグ・パターンのデータ、即ち、“０”と“１”が市松模様となったデータが書き込まれる。
その後、モード信号ＭＯＤを“Ｌ”にする。これにより、各ＳＷ１０ｉ，２０ｊ内のＴＧがオフとなり、隣接するワード線ＷＬｉ及びビット線／ＢＬｊ同士が切り離される。また、アドレスデコーダ１が各ワード線ＷＬｉに接続され、通常動作モードとなる。ＭＣ２ｉ，ｊに書き込まれたチェッカーフラグ・パターンのチェックは、通常動作モードで、アドレス信号ＡＤＲによって順次ワード線ＷＬｉを選択し、ＭＣ２ｉ，ｊの記憶データを読み出すことによって行われる。
【００２５】
以上のように、この第１の実施形態の半導体メモリは、パターン信号ＰＴＮによって偶数または奇数番目のワード線ＷＬを一括して選択するためのＳＷ１０と、隣接するビット線／ＢＬに交互に“Ｌ”，“Ｈ”となるデータ信号を与えるためのＳＷ２０を有している。これにより、２回の書き込み動作ですべてのＭＣ２ｉ，ｊにチェッカーフラグ・パターンを書き込むことが可能になり、テスト時間を短縮することができるという利点がある。
【００２６】
（第２の実施形態）
図２は、本発明の第２の実施形態を示す半導体メモリの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この半導体メモリは、図１の半導体メモリにおけるＳＷ１０ｉに代えてＴＧ１５ｉを設けると共に、ＳＷ２０ｊに代えてＴＧ２４ｊを設けている。更に、各ビット線ＢＬｊに試験用の書き込みデータ信号を与えるための複数のＴＧ２６ｊを備えている。
【００２７】
ＴＧ１５ｉは、モード信号ＭＯＤによって試験モードが設定されたときに、すべてのワード線ＷＬｉに“Ｈ”の選択信号を与えるためのものである。また、ＴＧ２４ｊは、外部から“Ｈ”のパターン信号ＰＮＴ０が与えられたときに、すべてのビット線／ＢＬｊに“Ｈ”のデータ信号を与えるためのものである。更に、ＴＧ２６ｊは、外部から“Ｈ”のパターン信号ＰＮＴ１が与えられたときに、すべてのビット線ＢＬｊに“Ｈ”のデータ信号を与えるためのものである。その他の構成は、図１と同様である。
【００２８】
このような半導体メモリでは、試験モードを設定するとアドレスデコーダ１が切り離され、すべてのワード線ＷＬｉに“Ｈ”の選択信号が与えられる。次に、パターン信号ＰＮＴ０を“Ｈ”、パターン信号ＰＴＮ１を“Ｌ”に設定し、読み書き制御信号によって書き込みを指定すると、すべての番地のＭＣ２ｉ，ｊに、“０”のデータが一斉に書き込まれる。また、パターン信号ＰＮＴ０を“Ｌ”、パターン信号ＰＴＮ１を“Ｈ”に設定して書き込みを指定すると、すべての番地のＭＣ２ｉ，ｊに、“１”のデータが一斉に書き込まれる。
ＭＣ２ｉ，ｊに書き込まれたデータのチェックは、パターン信号ＰＮＴ０，ＰＴＮ１を共に“Ｌ”に設定し、通常動作モードで、アドレス信号ＡＤＲによって順次ワード線ＷＬｉを選択し、ＭＣ２ｉ，ｊの記憶データを読み出すことによって行われる。
【００２９】
以上のように、この第２の実施形態の半導体メモリは、モード信号ＭＯＤによってすべてのワード線ＷＬを一括して選択するためのＴＧ１５と、すべてのビット線／ＢＬまたはすべてのビット線ＢＬに、“Ｈ”となるデータ信号を与えるためのＴＧ２４，２６を有している。これにより、１回の書き込み動作ですべてのＭＣ２ｉ，ｊに“０”または“１”のデータを書き込むことが可能になり、テスト時間を短縮することができるという利点がある。
【００３０】
（第３の実施形態）
図３は、本発明の第３の実施形態を示す半導体メモリの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。この図３では、同一のビット線対ＢＬｊ，／ＢＬｊに共通に接続されたＭＣ２０，ｊ〜２ｍ，ｊを、ＭＣＡ３０ｊとして表示している。
この半導体メモリは、ＭＣＡ３００，３０ｎにそれぞれ隣接してＤＣＡ４０１，４０３を設けると共に、ＭＣＡ３００〜３０ｎの丁度中間に、ＤＣＡ４０２を設けている。
【００３１】
ＤＣＡ４０１〜４０３は、各ＭＣＡ３０ｊと同様に、ワード線ＷＬｉに直交して配置されたダミービット線対と、これらの各交差箇所に設けられた複数のダミーＭＣとを有している。但し、ダミービット線対にはＳＡが接続されておらず、また、各ダミーＭＣに対する電源は、ＭＣＡ３０ｊとは別に、それぞれ試験端子４１１〜４１３から供給するように構成されている。その他の構成は、図１と同様である。
【００３２】
このような半導体メモリでは、試験モードにおいて、試験端子４０１〜４０３に電源を接続してその電流の値を測定することにより、待機時の漏れ電流をチェックすることができる。漏れ電流の大きさは、ダミーＭＣを構成するトランジスタのゲート長及びゲート幅に依存する。従って、ＤＣＡ４０１〜４０３の漏れ電流を比較することにより、ＭＣＡの中心部及び両端のトランジスタのゲート長及びゲート幅のばらつきを測定すことができる。また、試験モード時及び通常動作モードの動作は、第１の実施形態と同様である。
【００３３】
以上のように、この第３の実施形態の半導体メモリは、図１の半導体メモリにＤＣＡ４０１〜４０３を設けたことにより、第１の実施形態の利点に加え、各ＭＣのばらつきが検出できるので不良解析が容易になるという利点がある。
【００３４】
（第４の実施形態）
図４（ａ），（ｂ）は、本発明の第４の実施形態を示す半導体メモリの概略の構成図であり、同図（ａ）は全体構成を示す図、及び同図（ｂ）は同図（ａ）中のＦＦ５０ｉの回路を示す図である。図４（ａ）において、図１中の要素と共通の要素には共通の符号が付されている。
この半導体メモリは、隣接する２つのワード線ＷＬｉ−１，ＷＬｉの間に、シフト手段（例えば、ＦＦ）５０ｉを設けると共に、ワード線ＷＬｍの状態を外部から監視するための試験端子６０が設けられている。その他の構成は、図１と同様である。
【００３５】
ＦＦ５０ｉは、図４（ｂ）に示すように、ＴＧ５１〜５４、及びインバータ５５〜５９で構成される典型的なＤ型のＦＦであり、クロック信号ＣＫの“Ｈ”，“Ｌ”に同期して、ワード線ＷＬｉ−１の状態をラッチしてシフトし、ワード線ＷＬｉに出力するものである。
【００３６】
このような半導体メモリでは、次のような手順により、アドレスデコーダ１及びワード線ＷＬｉの良否を判定することができる。
まず、モード信号ＭＯＤによって通常動作モードを設定し、アドレスデコーダ１にアドレス信号ＡＤＲを与えて、特定のワード線（例えば、ＷＬ０）を選択する。そして、クロック信号ＣＫによって各ワード線ＷＬｉの状態を、各ＦＦ５０ｉにラッチする。
【００３７】
次に、モード信号ＭＯＤによって試験モードを設定し、アドレスデコーダ１を各ワード線ＷＬｉから切り離す。そして、試験端子６０に接続した測定器によってワード線ＷＬｍの状態を監視しながら、クロック信号ＣＫによって各ＦＦ５０ｉにラッチされた状態を１ビットずつシフトさせる。所定の数だけクロック信号ＣＫを与えた時点で、試験端子６０に“Ｈ”の選択信号が出力されれば、アドレスデコーダ１及びワード線ＷＬｉは正常であると判定される。
なお、その他の試験モード時及び通常動作モードの動作は、第１の実施形態と同様である。
【００３８】
以上のように、この第４の実施形態の半導体メモリは、図１の半導体メモリにワード線ＷＬｉの状態を順次シフトして出力するためのＦＦ５０ｉを設けている。このため、第１の実施形態の利点に加え、アドレスデコーダ１及びワード線ＷＬｉの不良解析が容易になるという利点がある。
【００３９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ） 図１中の各ＳＷ１０ｉにおけるＴＧ１１ｉ、及びＳＷ２０ｊにおけるＴＧ２１ｊを削除し、入力側をそれぞれインバータ１２ｉ，２２ｊに直接接続するようにしても良い。これにより、ワード線ＷＬｉの負荷が若干増加するが、回路素子を削減することができる。
（ｂ） 図１中の各ＴＧ１１ｉ，ＴＧ２１ｊを構成するトタンジスタを閾値電圧の高いトランジスタで構成すると、漏れ電流の少ないＳＷが得られる。この場合、スイッチング速度は低下するが、試験時には高速動作を必要としないので、何等問題はない。
【００４０】
（ｃ） アドレスデコーダ１は、ワード線ＷＬｉとの接続を制御するためのイネーブル端子ＥＮを備えているが、アドレスデコーダ１と各ワード線ＷＬｉとの間に、モード信号ＭＯＤでオン／オフ制御されるＴＧを設けても良い。
（ｄ） 図４中のＦＦ５０ｉの回路構成は、同図（ｂ）の回路に限定されず、いわゆる並列入力直列出力型のシフトレジスタであれば良い。
【００４１】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、試験モード時にパターン信号に従って奇数または偶数番目のワード線を選択する第１のスイッチ手段と、パターン信号に従って、奇数番目と偶数番目のビット線にそれぞれ相補的なデータ信号を印加する第２のスイッチ手段を有している。これにより、２回の書き込み動作で、すべてのＭＣにチェッカーフラグ・パターンを書き込むことができ、試験時間の短縮が可能になる。
第２の発明によれば、第１及び第２のスイッチ手段を、インバータとＴＧを組み合わせて構成し、ワード線の間、及びビット線の間に配置している。これにより、通常動作モード時には確実に切り離すことが可能になる。また、ＭＣＡとの配置上の整合性が良く、回路構成を簡素化することができる。
【００４２】
第３の発明によれば、試験モード時にすべてのワード線を同時に選択する第１のスイッチ手段と、すべてのビット線にパターン信号に応じた同一のデータ信号を印加する第２のスイッチ手段を有している。これにより、１回の書き込み動作ですべてのＭＣに同一データを書き込むことができ、試験時間の短縮が可能になる。
第４の発明によれば、第１及び第２のスイッチ手段を、ＴＧで構成しているので、通常動作モード時には確実に切り離すことが可能になり、簡単な回路構成で確実な動作特性が得られる。
【００４３】
第５の発明によれば、第１〜第４の発明に、ＤＣＡを追加して設けているので、第１〜第４の発明の効果に加えて、ＭＣを構成するトランジスタのばらつきを簡単に調べることができる。
第６の発明によれば、第１〜第４の発明に、クロック信号に従ってワード線の状態を順次シフトして出力するシフト手段を追加して設けているので、第１〜第４の発明の効果に加えて、アドレスデコーダやワード線の状態を簡単にチェックすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体メモリの概略の構成図である。
【図２】本発明の第２の実施形態を示す半導体メモリの概略の構成図である。
【図３】本発明の第３の実施形態を示す半導体メモリの概略の構成図である。
【図４】本発明の第４の実施形態を示す半導体メモリの概略の構成図である。
【符号の説明】
１ アドレスデコーダ
２ｉ，ｊ ＭＣ（メモリセル）
３ｊ ＳＡ（センスアンプ）
１０ｉ，２０ｊ ＳＷ（スイッチ回路）
１１，１３，１５，２１、２４，２５ ＴＧ（トランスファーゲート）
１２，２３ インバータ
３０ｊ ＭＣＡ（メモリセルアレイ）
４０１〜４０３ ＤＣＡ（ダミーセルアレイ）
５０ｉ ＦＦ（フリップフロップ）
【発明の属する技術分野】
本発明は、半導体メモリ、特に試験用の回路を組み込んだ半導体メモリに関するものである。
【０００２】
【従来の技術】
従来、半導体メモリの機能や性能をチェックする場合、外部の試験装置からアドレス信号と試験データを与えて逐次記憶領域にデータを書き込み、全アドレスに試験データを書き込んだ後、逐次読み出して正しく読み書きができたか否かを判定している。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の半導体メモリでは、次のような課題があった。
即ち、大きなアドレス空間を有する大容量の半導体メモリでは、全アドレスを順次指定して試験データを書き込むのに長時間が必要となり、試験時間の短縮が困難となっていた。
本発明は、試験時間を短縮するための回路を組み込むことにより前記従来技術が持っていた課題を解決し、短時間で試験を行うことができる半導体メモリを提供するものである。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明の半導体メモリは、アドレス信号を解読してワード線選択用の選択信号を出力するアドレスデコーダと、平行に配置され、試験モードまたは通常動作モードを指定するモード信号によって該通常動作モードが指定されたとき、前記アドレスデコーダに接続されて前記選択信号が印加され、該モード信号によって該試験モードが指定されたとき、前記複数のワード線から切り離される複数のワード線と、前記ワード線に交差して配置された複数のビット線と、前記ワード線と前記ビット線の各交差箇所に設けられて該ワード線に印加される前記選択信号で選択されたときに該ビット線に接続されて記憶データの書き込み及び読み出しを行う複数のメモリセル（以下、「ＭＣ」という）とを備えている。
【０００５】
更に、第１の発明の半導体メモリは、前記各ワード線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ワード線間を電気的に接続し、前記パターン信号に従って該ワード線の内の奇数または偶数番目のワード線に前記選択信号を同時に印加する複数の第１のスイッチ手段と、前記各ビット線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ビット線間を電気的に接続し、前記パターン信号に従って該ビット線の内の奇数番目と偶数番目のビット線にそれぞれ相補的なデータ信号を印加する複数の第２のスイッチ手段とを備えている。
【０００６】
第２の発明の半導体メモリでは、第１の発明における各第１のスイッチ手段を、前記ワード線の論理レベルを反転して出力する第１のインバータと、前記試験モードが指定されたときに前記第１のインバータの出力信号を隣接する前記ワード線に印加する第１のトランスファーゲート（以下、「ＴＧ」という）とを有する構成にしている。また、各第２のスイッチ手段を、前記ビット線の論理レベルを反転して出力する第２のインバータと、前記試験モードが指定されたときに前記第２のインバータの出力信号を隣接する前記ビット線に印加する第２のＴＧとを有する構成にしている。
【０００７】
第１及び第２の発明によれば、以上のように半導体メモリを構成したので、次のような作用が行われる。
モード信号によって試験モードが指定されると、例えば第１のスイッチ手段のＴＧによってすべてのワード線がインバータを介して順次接続される。これにより、パターン信号を“Ｌ”または“Ｈ”に切り替えることにより、偶数番目または奇数番目のワード線に同時に選択信号が印加される。一方、第２のスイッチ手段においても、ＴＧによってビット線がインバータを介して順次接続される。これにより、パターン信号に従って、奇数番目と偶数番目のビット線にそれぞれ相補的なデータ信号“Ｌ”及び“Ｈ”が印加される。従って、２回の書き込み動作によって、すべてのメモリセルにチェッカーフラグ・パターンを書き込むことができる。
【０００８】
第３の発明の半導体メモリは、第１の発明と同様のアドレスデコーダ、複数のワード線、複数のビット線、及び複数のＭＣと、前記各ワード線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ワード線間を電気的に接続し、前記複数のワード線のすべてに前記選択信号を同時に印加する複数の第１のスイッチ手段と、前記各ビット線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ビット線間を電気的に接続し、パターン信号に従って前記複数のビット線のすべてに同一のデータ信号を同時に印加する複数の第２のスイッチ手段とを備えている。
【０００９】
第４の発明の半導体メモリでは、第３の発明における各第１のスイッチ手段を、前記試験モードが指定されたときにそれぞれ隣接する前記ワード線同士を接続して該試験モードの信号を各ワード線に印加する第１のＴＧで構成している。また、各第２のスイッチ手段を、前記試験モードが指定されたときにそれぞれ隣接する前記ビット線同士を接続して前記パターン信号を各ビット線に印加する第２のＴＧで構成している。
【００１０】
第３及び第４の発明によれば、次のような作用が行われる。
モード信号によって試験モードが指定されると、例えば第１のスイッチ手段のＴＧによってすべてのワード線が接続されて選択信号が印加される。一方、第２のスイッチ手段においても、ＴＧによってすべてのビット線が接続される。これにより、パターン信号に従って、すべてのメモリセルにデータ信号“Ｌ”または“Ｈ”が印加される。従って、１回の書き込み動作によって、すべてのメモリセルに同一データを書き込むことができる。
【００１１】
第５の発明の半導体メモリは、第１〜第４の発明において、ワード線に交差するように複数のビット線の両側及び中央部に配置された第１、第２及び第３のダミービット線と、前記ワード線と前記第１、第２及び第３のダミービット線の各交差箇所に設けられて該ワード線に印加される前記選択信号で選択されたときに該ビット線に接続される複数のダミーＭＣとを有する第１、第２及び第３のダミーセルアレイ（以下、「ＤＣＡ」という）を備えている。
【００１２】
第５の発明によれば、次のような作用が行われる。
電源を投入し、第１〜第３のＤＣＡに流れる漏れ電流を測定することにより、このＤＣＡに隣接するメモリセルアレイ（以下、「ＭＣＡ」という）の漏れ電流を推定することができる。漏れ電流は、ＭＣを構成するトランジスタのゲート長及びゲート幅に関係するので、この漏れ電流のばらつきにより、各位置のＭＣのばらつきを調べることができる。
【００１３】
第６の発明の半導体メモリは、第１〜第４の発明において、試験モードが指定されたときに隣接するワード線の間に接続され、クロック信号に従って該ワード線の状態をシフトして隣接する該ワード線に逐次出力するシフト手段を備えている。
【００１４】
第６の発明によれば、次のような作用が行われる。
試験モードが指定されると、シフト手段を介して隣接するワード線同士が接続され、クロック信号に従ってワード線の状態がシフトして隣接するワード線に伝えられる。従って、クロック信号に従って順次出力されるワード線の状態に基づいて、アドレスデコーダやワード線の状態をチェックすることができる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す半導体メモリの概略の構成図である。
この半導体メモリは、アドレス信号ＡＤＲを解読するアドレスデコーダ１を有しており、このアドレスデコーダ１の出力側に、平行に配置された複数のワード線ＷＬｉ（但し、ｉ＝０〜ｍ）が接続されている。アドレスデコーダ１は、イネーブル端子ＥＮに与えられるモード信号ＭＯＤが、通常動作モードを示すレベル“Ｌ”のときに、アドレス信号ＡＤＲで指定された１本のワード線（例えば、ＷＬ０）にレベル“Ｈ”、その他のワード線に“Ｌ”を、それぞれ出力するものである。イネーブル端子ＥＮに、試験モードを指定する“Ｈ”が与えられたときには、アドレスデコーダ１の出力側は、すべてのワード線ＷＬｉから切り離されるようになっている。
【００１６】
ワード線ＷＬｉに直交して、相補的なビット線ＢＬｊ，／ＢＬｊ（但、ｊ＝０〜ｎ、また、「／」は反転を表す）で構成される複数のビット線対が配置されている。ワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬｊの各交差箇所には、ＭＣ２ｉ，ｊが設けられている。ＭＣ２ｉ，ｊは、フリップフロップ（以下、「ＦＦ」という）とスイッチ用のトランジスタで構成され、電源が投入されている間は記憶されたデータが消失することのないスタティック・メモリである。ＭＣ２ｉ，ｊは、ワード線ＷＬｉに“Ｈ”の選択信号が与えられたときに、スイッチ用のトランジスタが導通し、ＦＦがビット線対ＢＬｊ，／ＢＬｊに接続されて１ビットのデータの書き込み、または読み出しができるようになっている。
【００１７】
各ビット線対ＢＬｊ，／ＢＬｊは、それぞれセンスアンプ（以下、「ＳＡ」という）３ｊに接続されている。ＳＡ３ｊは、読み出し時には、ビット線対ＢＬｊ，／ＢＬｊの電位差に基づいて選択されたＭＣ２ｉ，ｊの記憶内容を読み出してデータ線に出力し、書き込み時には、データ線に与えられたデータに従ってビット線対ＢＬｊ，／ＢＬｊに書き込み用の相補的な電圧を出力するものである。但し、この図では、読み／書きを制御する読み書き制御信号は省略している。
【００１８】
更に、この半導体メモリは、各ワード線ＷＬｉに試験用の選択信号を与えるための複数の第１のスイッチ手段（例えば、スイッチ回路、以下、「ＳＷ」という）１０ｉを備えている。ＳＷ１００の入力側には、外部からパターン信号ＰＴＮが与えられるようになっており、このＳＷ１００の出力側がワード線ＷＬ０に接続されている。また、ワード線ＷＬ０には、ＳＷ１０１の入力が接続され、このＳＷ１０１の出力側に、ワード線ＷＬ１に接続されている。更に、隣接するワード線ＳＷｉ，ＳＷｉ＋１間が、ＳＷ１０ｉ＋１を介して接続されるようになっている。
【００１９】
各ＳＷ１０ｉは同一構成であり、例えばＳＷ１００は、入力側のＴＧ１１０、インバータ１２０、及び出力側のＴＧ１３０が直列に接続された構成となっている。ＴＧ１１０，１３０は、モード信号ＭＯＤによって導通制御され、このモード信号ＭＯＤが試験モードを示す“Ｈ”のときにオンとなり、通常動作モードを示す“Ｌ”のときにオフとなるように設定されている。
【００２０】
同様に、この半導体メモリは、各ビット線／ＢＬｊに試験用の書き込みデータを与えるための複数の第２のスイッチ手段（例えば、ＳＷ）２０ｊを備えている。ＳＷ２００の入力側には、外部からパターン信号ＰＴＮが与えられるようになっており、このＳＷ２００の出力側がビット線／ＢＬ０に接続されている。また、ビット線／ＢＬ０には、ＳＷ２０１の入力側が接続され、このＳＷ２０１の出力側に、ビット線／ＢＬ１が接続されている。更に、隣接するビット線／ＢＬｊ，／ＢＬｊ＋１間が、ＳＷ２０ｊ＋１を介して接続されるようになっている。
【００２１】
各ＳＷ２０ｉは同一構成であり、例えばＳＷ２００は、入力側のＴＧ２１０、インバータ２２０、及び出力側のＴＧ２３０が直列に接続された構成となっている。ＴＧ２１０，２３０は、モード信号ＭＯＤによって、ＴＧ１１０，１３０と同様に導通制御されるように設定されている。
【００２２】
次に、動作を説明する。
まず、モード信号ＭＯＤを“Ｈ”に設定して試験モードとし、パターン信号ＰＴＮを“Ｌ”に設定する。モード信号ＭＯＤが“Ｈ”に設定されたことにより、アドレスデコーダ１が各ワード線ＷＬｉから切り離されると共に、各ＳＷ１０ｉ，２０ｊ内のＴＧがオンとなる。これにより、ワード線ＷＬ０を含む偶数番目のワード線ＷＬに、“Ｈ”の選択信号が印加される。また、ビット線／ＢＬ０を含む偶数番目のビット線／ＢＬに“Ｈ”のデータ信号が、奇数番目のビット線／ＢＬに“Ｌ”のデータ信号が、それぞれ印加される。この状態で、図示しない読み書き制御信号によって書き込みを指定すると、すべての偶数番地のＭＣ２ｉ，０，２ｉ，１，２ｉ，２，…に、それぞれ“０”，“１”，“０”，…のデータが一斉に書き込まれる。
【００２３】
次に、モード信号ＭＯＤを“Ｈ”にしたまま、パターン信号ＰＴＮを“Ｈ”に設定する。これにより、奇数番目のワード線ＷＬに、“Ｈ”の選択信号が印加される。また、ビット線／ＢＬ０を含む偶数番目のビット線／ＢＬに“Ｌ”のデータ信号が、奇数番目のビット線／ＢＬに“Ｈ”のデータ信号が、それぞれ印加される。この状態で、読み書き制御信号によって書き込みを指定すると、すべての奇数番地のＭＣ２ｉ，０，２ｉ，１，２ｉ，２，…に、それぞれ“１”，“０”，“１”，…のデータが一斉に書き込まれる。
【００２４】
以上の２回の書き込み動作により、すべてのＭＣ２ｉ，ｊに、チェッカーフラグ・パターンのデータ、即ち、“０”と“１”が市松模様となったデータが書き込まれる。
その後、モード信号ＭＯＤを“Ｌ”にする。これにより、各ＳＷ１０ｉ，２０ｊ内のＴＧがオフとなり、隣接するワード線ＷＬｉ及びビット線／ＢＬｊ同士が切り離される。また、アドレスデコーダ１が各ワード線ＷＬｉに接続され、通常動作モードとなる。ＭＣ２ｉ，ｊに書き込まれたチェッカーフラグ・パターンのチェックは、通常動作モードで、アドレス信号ＡＤＲによって順次ワード線ＷＬｉを選択し、ＭＣ２ｉ，ｊの記憶データを読み出すことによって行われる。
【００２５】
以上のように、この第１の実施形態の半導体メモリは、パターン信号ＰＴＮによって偶数または奇数番目のワード線ＷＬを一括して選択するためのＳＷ１０と、隣接するビット線／ＢＬに交互に“Ｌ”，“Ｈ”となるデータ信号を与えるためのＳＷ２０を有している。これにより、２回の書き込み動作ですべてのＭＣ２ｉ，ｊにチェッカーフラグ・パターンを書き込むことが可能になり、テスト時間を短縮することができるという利点がある。
【００２６】
（第２の実施形態）
図２は、本発明の第２の実施形態を示す半導体メモリの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この半導体メモリは、図１の半導体メモリにおけるＳＷ１０ｉに代えてＴＧ１５ｉを設けると共に、ＳＷ２０ｊに代えてＴＧ２４ｊを設けている。更に、各ビット線ＢＬｊに試験用の書き込みデータ信号を与えるための複数のＴＧ２６ｊを備えている。
【００２７】
ＴＧ１５ｉは、モード信号ＭＯＤによって試験モードが設定されたときに、すべてのワード線ＷＬｉに“Ｈ”の選択信号を与えるためのものである。また、ＴＧ２４ｊは、外部から“Ｈ”のパターン信号ＰＮＴ０が与えられたときに、すべてのビット線／ＢＬｊに“Ｈ”のデータ信号を与えるためのものである。更に、ＴＧ２６ｊは、外部から“Ｈ”のパターン信号ＰＮＴ１が与えられたときに、すべてのビット線ＢＬｊに“Ｈ”のデータ信号を与えるためのものである。その他の構成は、図１と同様である。
【００２８】
このような半導体メモリでは、試験モードを設定するとアドレスデコーダ１が切り離され、すべてのワード線ＷＬｉに“Ｈ”の選択信号が与えられる。次に、パターン信号ＰＮＴ０を“Ｈ”、パターン信号ＰＴＮ１を“Ｌ”に設定し、読み書き制御信号によって書き込みを指定すると、すべての番地のＭＣ２ｉ，ｊに、“０”のデータが一斉に書き込まれる。また、パターン信号ＰＮＴ０を“Ｌ”、パターン信号ＰＴＮ１を“Ｈ”に設定して書き込みを指定すると、すべての番地のＭＣ２ｉ，ｊに、“１”のデータが一斉に書き込まれる。
ＭＣ２ｉ，ｊに書き込まれたデータのチェックは、パターン信号ＰＮＴ０，ＰＴＮ１を共に“Ｌ”に設定し、通常動作モードで、アドレス信号ＡＤＲによって順次ワード線ＷＬｉを選択し、ＭＣ２ｉ，ｊの記憶データを読み出すことによって行われる。
【００２９】
以上のように、この第２の実施形態の半導体メモリは、モード信号ＭＯＤによってすべてのワード線ＷＬを一括して選択するためのＴＧ１５と、すべてのビット線／ＢＬまたはすべてのビット線ＢＬに、“Ｈ”となるデータ信号を与えるためのＴＧ２４，２６を有している。これにより、１回の書き込み動作ですべてのＭＣ２ｉ，ｊに“０”または“１”のデータを書き込むことが可能になり、テスト時間を短縮することができるという利点がある。
【００３０】
（第３の実施形態）
図３は、本発明の第３の実施形態を示す半導体メモリの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。この図３では、同一のビット線対ＢＬｊ，／ＢＬｊに共通に接続されたＭＣ２０，ｊ〜２ｍ，ｊを、ＭＣＡ３０ｊとして表示している。
この半導体メモリは、ＭＣＡ３００，３０ｎにそれぞれ隣接してＤＣＡ４０１，４０３を設けると共に、ＭＣＡ３００〜３０ｎの丁度中間に、ＤＣＡ４０２を設けている。
【００３１】
ＤＣＡ４０１〜４０３は、各ＭＣＡ３０ｊと同様に、ワード線ＷＬｉに直交して配置されたダミービット線対と、これらの各交差箇所に設けられた複数のダミーＭＣとを有している。但し、ダミービット線対にはＳＡが接続されておらず、また、各ダミーＭＣに対する電源は、ＭＣＡ３０ｊとは別に、それぞれ試験端子４１１〜４１３から供給するように構成されている。その他の構成は、図１と同様である。
【００３２】
このような半導体メモリでは、試験モードにおいて、試験端子４０１〜４０３に電源を接続してその電流の値を測定することにより、待機時の漏れ電流をチェックすることができる。漏れ電流の大きさは、ダミーＭＣを構成するトランジスタのゲート長及びゲート幅に依存する。従って、ＤＣＡ４０１〜４０３の漏れ電流を比較することにより、ＭＣＡの中心部及び両端のトランジスタのゲート長及びゲート幅のばらつきを測定すことができる。また、試験モード時及び通常動作モードの動作は、第１の実施形態と同様である。
【００３３】
以上のように、この第３の実施形態の半導体メモリは、図１の半導体メモリにＤＣＡ４０１〜４０３を設けたことにより、第１の実施形態の利点に加え、各ＭＣのばらつきが検出できるので不良解析が容易になるという利点がある。
【００３４】
（第４の実施形態）
図４（ａ），（ｂ）は、本発明の第４の実施形態を示す半導体メモリの概略の構成図であり、同図（ａ）は全体構成を示す図、及び同図（ｂ）は同図（ａ）中のＦＦ５０ｉの回路を示す図である。図４（ａ）において、図１中の要素と共通の要素には共通の符号が付されている。
この半導体メモリは、隣接する２つのワード線ＷＬｉ−１，ＷＬｉの間に、シフト手段（例えば、ＦＦ）５０ｉを設けると共に、ワード線ＷＬｍの状態を外部から監視するための試験端子６０が設けられている。その他の構成は、図１と同様である。
【００３５】
ＦＦ５０ｉは、図４（ｂ）に示すように、ＴＧ５１〜５４、及びインバータ５５〜５９で構成される典型的なＤ型のＦＦであり、クロック信号ＣＫの“Ｈ”，“Ｌ”に同期して、ワード線ＷＬｉ−１の状態をラッチしてシフトし、ワード線ＷＬｉに出力するものである。
【００３６】
このような半導体メモリでは、次のような手順により、アドレスデコーダ１及びワード線ＷＬｉの良否を判定することができる。
まず、モード信号ＭＯＤによって通常動作モードを設定し、アドレスデコーダ１にアドレス信号ＡＤＲを与えて、特定のワード線（例えば、ＷＬ０）を選択する。そして、クロック信号ＣＫによって各ワード線ＷＬｉの状態を、各ＦＦ５０ｉにラッチする。
【００３７】
次に、モード信号ＭＯＤによって試験モードを設定し、アドレスデコーダ１を各ワード線ＷＬｉから切り離す。そして、試験端子６０に接続した測定器によってワード線ＷＬｍの状態を監視しながら、クロック信号ＣＫによって各ＦＦ５０ｉにラッチされた状態を１ビットずつシフトさせる。所定の数だけクロック信号ＣＫを与えた時点で、試験端子６０に“Ｈ”の選択信号が出力されれば、アドレスデコーダ１及びワード線ＷＬｉは正常であると判定される。
なお、その他の試験モード時及び通常動作モードの動作は、第１の実施形態と同様である。
【００３８】
以上のように、この第４の実施形態の半導体メモリは、図１の半導体メモリにワード線ＷＬｉの状態を順次シフトして出力するためのＦＦ５０ｉを設けている。このため、第１の実施形態の利点に加え、アドレスデコーダ１及びワード線ＷＬｉの不良解析が容易になるという利点がある。
【００３９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ） 図１中の各ＳＷ１０ｉにおけるＴＧ１１ｉ、及びＳＷ２０ｊにおけるＴＧ２１ｊを削除し、入力側をそれぞれインバータ１２ｉ，２２ｊに直接接続するようにしても良い。これにより、ワード線ＷＬｉの負荷が若干増加するが、回路素子を削減することができる。
（ｂ） 図１中の各ＴＧ１１ｉ，ＴＧ２１ｊを構成するトタンジスタを閾値電圧の高いトランジスタで構成すると、漏れ電流の少ないＳＷが得られる。この場合、スイッチング速度は低下するが、試験時には高速動作を必要としないので、何等問題はない。
【００４０】
（ｃ） アドレスデコーダ１は、ワード線ＷＬｉとの接続を制御するためのイネーブル端子ＥＮを備えているが、アドレスデコーダ１と各ワード線ＷＬｉとの間に、モード信号ＭＯＤでオン／オフ制御されるＴＧを設けても良い。
（ｄ） 図４中のＦＦ５０ｉの回路構成は、同図（ｂ）の回路に限定されず、いわゆる並列入力直列出力型のシフトレジスタであれば良い。
【００４１】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、試験モード時にパターン信号に従って奇数または偶数番目のワード線を選択する第１のスイッチ手段と、パターン信号に従って、奇数番目と偶数番目のビット線にそれぞれ相補的なデータ信号を印加する第２のスイッチ手段を有している。これにより、２回の書き込み動作で、すべてのＭＣにチェッカーフラグ・パターンを書き込むことができ、試験時間の短縮が可能になる。
第２の発明によれば、第１及び第２のスイッチ手段を、インバータとＴＧを組み合わせて構成し、ワード線の間、及びビット線の間に配置している。これにより、通常動作モード時には確実に切り離すことが可能になる。また、ＭＣＡとの配置上の整合性が良く、回路構成を簡素化することができる。
【００４２】
第３の発明によれば、試験モード時にすべてのワード線を同時に選択する第１のスイッチ手段と、すべてのビット線にパターン信号に応じた同一のデータ信号を印加する第２のスイッチ手段を有している。これにより、１回の書き込み動作ですべてのＭＣに同一データを書き込むことができ、試験時間の短縮が可能になる。
第４の発明によれば、第１及び第２のスイッチ手段を、ＴＧで構成しているので、通常動作モード時には確実に切り離すことが可能になり、簡単な回路構成で確実な動作特性が得られる。
【００４３】
第５の発明によれば、第１〜第４の発明に、ＤＣＡを追加して設けているので、第１〜第４の発明の効果に加えて、ＭＣを構成するトランジスタのばらつきを簡単に調べることができる。
第６の発明によれば、第１〜第４の発明に、クロック信号に従ってワード線の状態を順次シフトして出力するシフト手段を追加して設けているので、第１〜第４の発明の効果に加えて、アドレスデコーダやワード線の状態を簡単にチェックすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体メモリの概略の構成図である。
【図２】本発明の第２の実施形態を示す半導体メモリの概略の構成図である。
【図３】本発明の第３の実施形態を示す半導体メモリの概略の構成図である。
【図４】本発明の第４の実施形態を示す半導体メモリの概略の構成図である。
【符号の説明】
１ アドレスデコーダ
２ｉ，ｊ ＭＣ（メモリセル）
３ｊ ＳＡ（センスアンプ）
１０ｉ，２０ｊ ＳＷ（スイッチ回路）
１１，１３，１５，２１、２４，２５ ＴＧ（トランスファーゲート）
１２，２３ インバータ
３０ｊ ＭＣＡ（メモリセルアレイ）
４０１〜４０３ ＤＣＡ（ダミーセルアレイ）
５０ｉ ＦＦ（フリップフロップ）
Claims (6)
- アドレス信号を解読してワード線選択用の選択信号を出力するアドレスデコーダと、
平行に配置され、試験モードまたは通常動作モードを指定するモード信号によって該通常動作モードが指定されたとき、前記アドレスデコーダに接続されて前記選択信号が印加され、該モード信号によって該試験モードが指定されたとき、前記複数のワード線から切り離される複数のワード線と、
前記ワード線に交差して配置された複数のビット線と、
前記ワード線と前記ビット線の各交差箇所に設けられて該ワード線に印加される前記選択信号で選択されたときに該ビット線に接続されて記憶データの書き込み及び読み出しを行う複数のメモリセルと、
前記各ワード線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ワード線間を電気的に接続し、前記パターン信号に従って該ワード線の内の奇数または偶数番目のワード線に前記選択信号を同時に印加する複数の第１のスイッチ手段と、
前記各ビット線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ビット線間を電気的に接続し、前記パターン信号に従って該ビット線の内の奇数番目と偶数番目のビット線にそれぞれ相補的なデータ信号を印加する複数の第２のスイッチ手段と、
を備えたことを特徴とする半導体メモリ。 - 前記各第１のスイッチ手段は、前記ワード線の論理レベルを反転して出力する第１のインバータと、前記試験モードが指定されたときに前記第１のインバータの出力信号を隣接する前記ワード線に印加する第１のトランスファーゲートとを有し、
前記各第２のスイッチ手段は、前記ビット線の論理レベルを反転して出力する第２のインバータと、前記試験モードが指定されたときに前記第２のインバータの出力信号を隣接する前記ビット線に印加する第２のトランスファーゲートとを有することを特徴とする請求項１記載の半導体メモリ。 - アドレス信号を解読してワード線選択用の選択信号を出力するアドレスデコーダと、
平行に配置され、試験モードまたは通常動作モードを指定するモード信号によって該通常動作モードが指定されたとき、前記アドレスデコーダに接続されて前記選択信号が印加され、該モード信号によって該試験モードが指定されたとき、前記複数のワード線から切り離される複数のワード線と、
前記ワード線に交差して配置された複数のビット線と、
前記ワード線と前記ビット線の各交差箇所に設けられて該ワード線に印加される前記選択信号で選択されたときに該ビット線に接続されて記憶データの書き込み及び読み出しを行う複数のメモリセルと、
前記各ワード線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ワード線間を電気的に接続し、前記複数のワード線のすべてに前記選択信号を同時に印加する複数の第１のスイッチ手段と、
前記各ビット線間にそれぞれ接続され、前記試験モードが指定されたときに導通して前記各ビット線間を電気的に接続し、パターン信号に従って前記複数のビット線のすべてに同一のデータ信号を同時に印加する複数の第２のスイッチ手段と、
を備えたことを特徴とする半導体メモリ。 - 前記各第１のスイッチ手段は、前記試験モードが指定されたときにそれぞれ隣接する前記ワード線同士を接続して該試験モードの信号を該各ワード線に印加する第１のトランスファーゲートを有し、
前記各第２のスイッチ手段は、前記試験モードが指定されたときにそれぞれ隣接する前記ビット線同士を接続して前記パターン信号を該各ビット線に印加する第２のトランスファーゲートを有することを特徴とする請求項３記載の半導体メモリ。 - 前記ワード線に交差するように前記複数のビット線の両側及び中央部に配置された第１、第２及び第３のダミービット線と、前記ワード線と前記第１、第２及び第３のダミービット線の各交差箇所に設けられて該ワード線に印加される前記選択信号で選択されたときに該ビット線に接続される複数のダミーメモリセルとを有する第１、第２及び第３のダミーセルアレイを備えたことを特徴とする請求項１〜４のいずれか１項に記載の半導体メモリ。
- 前記試験モードが指定されたときに隣接する前記ワード線の間に接続され、クロック信号に従って該ワード線の状態をシフトして隣接する該ワード線に逐次出力するシフト手段を備えたことを特徴とする請求項１〜４のいずれか１項に記載の半導体メモリ。
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