JPH097399A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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- JPH097399A JPH097399A JP7149209A JP14920995A JPH097399A JP H097399 A JPH097399 A JP H097399A JP 7149209 A JP7149209 A JP 7149209A JP 14920995 A JP14920995 A JP 14920995A JP H097399 A JPH097399 A JP H097399A
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Abstract
(57)【要約】
【目的】試験開始前のＲＡＭセルに対する初期データ書
き込み時間を短縮することによって、ＲＡＭ回路を内蔵
する半導体装置の生産コストの低減を図る。 【構成】番地選択回路部にチェッカーテストモード信号
とマーチングテストモード信号と番地指定信号ＡＤ０，
ＡＤ０Ｂとを用いて所定のワード線を選択するためのＡ
ＮＤ−ＮＯＲ１１，１２からなる番地選択手段を付加し
たので、チェッカーテストモード時には、初期データと
して複数の奇数番地に同時に同一データを、偶数番地に
は奇数番地のデータの相補データをそれぞれ選択して書
き込めるようにし、これらのデータを最低２サイクルで
記憶セルに書き込む。マーチングテストモード時には、
対象となる全ＲＡＭセルを同時に選択して１サイクルで
同一データを書き込むので、従来必要としたＲＡＭ回路
の番地数と同数の書き込みサイクル数に比べて初期デー
タ書きこみ時間を大幅に短縮することが出来る。
き込み時間を短縮することによって、ＲＡＭ回路を内蔵
する半導体装置の生産コストの低減を図る。 【構成】番地選択回路部にチェッカーテストモード信号
とマーチングテストモード信号と番地指定信号ＡＤ０，
ＡＤ０Ｂとを用いて所定のワード線を選択するためのＡ
ＮＤ−ＮＯＲ１１，１２からなる番地選択手段を付加し
たので、チェッカーテストモード時には、初期データと
して複数の奇数番地に同時に同一データを、偶数番地に
は奇数番地のデータの相補データをそれぞれ選択して書
き込めるようにし、これらのデータを最低２サイクルで
記憶セルに書き込む。マーチングテストモード時には、
対象となる全ＲＡＭセルを同時に選択して１サイクルで
同一データを書き込むので、従来必要としたＲＡＭ回路
の番地数と同数の書き込みサイクル数に比べて初期デー
タ書きこみ時間を大幅に短縮することが出来る。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭ回路を内蔵する半
導体記憶回路装置に係わり、特にＲＡＭ回路の試験開始
前に、ＲＡＭ回路へのデータの書き込みを複数のＲＡＭ
セルに対して同時に行なうことによって書き込み時間を
短縮する番地選択制御手段を備えることにより、マーチ
ング試験およびチェッカー試験によるＲＡＭ回路の試験
に要する時間を短縮する半導体記憶回路装置に関する。
導体記憶回路装置に係わり、特にＲＡＭ回路の試験開始
前に、ＲＡＭ回路へのデータの書き込みを複数のＲＡＭ
セルに対して同時に行なうことによって書き込み時間を
短縮する番地選択制御手段を備えることにより、マーチ
ング試験およびチェッカー試験によるＲＡＭ回路の試験
に要する時間を短縮する半導体記憶回路装置に関する。
【０００２】
【従来の技術】近年、半導体素子の微細化技術の進歩が
著しく、それに伴って記憶容量の大きなランダムアクセ
スメモリ（ＲＡＭ）回路を内蔵する半導体記憶装置も増
加してきている。これは半導体記憶回路装置の試験時間
の長大化を招き、その生産性を悪化させる要因となって
いる。
著しく、それに伴って記憶容量の大きなランダムアクセ
スメモリ（ＲＡＭ）回路を内蔵する半導体記憶装置も増
加してきている。これは半導体記憶回路装置の試験時間
の長大化を招き、その生産性を悪化させる要因となって
いる。
【０００３】一般に、ＲＡＭ回路の試験前には、ＲＡＭ
回路のＲＡＭセルにあらかじめ初期データを書き込む必
要があるが、その書き込み方法としてマーチングテスト
あるいはチェッカーテストが知られている。
回路のＲＡＭセルにあらかじめ初期データを書き込む必
要があるが、その書き込み方法としてマーチングテスト
あるいはチェッカーテストが知られている。
【０００４】すなわち、マーチングテストは全記憶セル
に“０”を書き込んだ後、下位番地から上位番地へ順次
に“０”読み出しと“１”書き込みとを１セルずつ実行
し、次に上位番地から下位番地まで１セルずつ“１”読
みだしと“０”書き込みとを行なう。さらに“１”
“０”を反転したデータについても同様のシーケンスを
繰り返すようになっている。このテストにより番地系の
固定不良がほぼ完全に検出出来るものである。
に“０”を書き込んだ後、下位番地から上位番地へ順次
に“０”読み出しと“１”書き込みとを１セルずつ実行
し、次に上位番地から下位番地まで１セルずつ“１”読
みだしと“０”書き込みとを行なう。さらに“１”
“０”を反転したデータについても同様のシーケンスを
繰り返すようになっている。このテストにより番地系の
固定不良がほぼ完全に検出出来るものである。
【０００５】一方、チェッカーテストは全記憶セルに市
松模様のチェッカーデータを書き込み、読み出す。隣接
する記憶セルとの短絡不良、記憶セル間のデータ干渉、
および最下位アドレスビットの多重選択不良が検出出来
るものである。
松模様のチェッカーデータを書き込み、読み出す。隣接
する記憶セルとの短絡不良、記憶セル間のデータ干渉、
および最下位アドレスビットの多重選択不良が検出出来
るものである。
【０００６】この種の従来の半導体試験装置の番地選択
部の一例の回路図を示した図３を参照すると、アドレス
カット信号が共通接続されたＮＡＮＤ回路１５〜１８を
有し、ＮＡＮＤ回路１５の他方の２入力端には番地指定
信号ＡＤ０およびＡＤ１がそれぞれインバータ１７およ
び１８で反転された番地指定信号ＡＤ０ＢおよびＡＤ１
Ｂが供給される。
部の一例の回路図を示した図３を参照すると、アドレス
カット信号が共通接続されたＮＡＮＤ回路１５〜１８を
有し、ＮＡＮＤ回路１５の他方の２入力端には番地指定
信号ＡＤ０およびＡＤ１がそれぞれインバータ１７およ
び１８で反転された番地指定信号ＡＤ０ＢおよびＡＤ１
Ｂが供給される。
【０００７】その出力信号はインバータ１９で反転され
てワード０として出力され、ＮＡＮＤ回路１４の他方の
入力端には番地指定信号ＡＤ０およびＡＤ１Ｂが供給さ
れ、その出力信号はインバータ２０で反転されてワード
１として出力される。
てワード０として出力され、ＮＡＮＤ回路１４の他方の
入力端には番地指定信号ＡＤ０およびＡＤ１Ｂが供給さ
れ、その出力信号はインバータ２０で反転されてワード
１として出力される。
【０００８】ＮＡＮＤ回路１５の他方の入力端には番地
指定信号ＡＤ０ＢおよびＡＤ１が供給されその出力信号
はインバータ２１で反転されてワード２として出力さ
れ、ＮＡＮＤ回路１６の他方の入力端には番地指定信号
ＡＤ０およびＡＤ１が供給され、その出力信号はインバ
ータ２２で反転されてワード３として出力されるように
構成されている。
指定信号ＡＤ０ＢおよびＡＤ１が供給されその出力信号
はインバータ２１で反転されてワード２として出力さ
れ、ＮＡＮＤ回路１６の他方の入力端には番地指定信号
ＡＤ０およびＡＤ１が供給され、その出力信号はインバ
ータ２２で反転されてワード３として出力されるように
構成されている。
【０００９】この番地選択部では、外部から供給された
番地指定信号に対して１本のワード線のみが活性化する
ようになっており、アドレスカット信号が論理レベルの
“１”レベルのとき、番地指定信号ＡＤ０およびＡＤ１
の２ビットの信号の組み合せからなる２進数に対応した
ワード番地に１０進変換される。
番地指定信号に対して１本のワード線のみが活性化する
ようになっており、アドレスカット信号が論理レベルの
“１”レベルのとき、番地指定信号ＡＤ０およびＡＤ１
の２ビットの信号の組み合せからなる２進数に対応した
ワード番地に１０進変換される。
【００１０】すなわち下位ビットの番地指定信号ＡＤ０
を“０”、その上位ビットのＡＤ１を“０”とする（０
０）ならワード０、ＡＤ０が“１”の（０１）ならワー
ド１、（１０）ならワード２、（１１）ならワード３を
指定するが、ＲＡＭ回路の試験前のデータ書き込みのよ
うに複数のＲＡＭセルに対して同一のデータを書き込む
ような場合の効率については特に考慮された回路ではな
い。
を“０”、その上位ビットのＡＤ１を“０”とする（０
０）ならワード０、ＡＤ０が“１”の（０１）ならワー
ド１、（１０）ならワード２、（１１）ならワード３を
指定するが、ＲＡＭ回路の試験前のデータ書き込みのよ
うに複数のＲＡＭセルに対して同一のデータを書き込む
ような場合の効率については特に考慮された回路ではな
い。
【００１１】一方、前述したマーチングテスト法を改善
した一例が特開平５−３４２１１３号公報に記載されて
いる。同公報記載の方法は、そのテストパターンの一例
を示した図４を参照すると、ＲＡＭ回路の試験時に供給
される試験パターンを工夫し、データがＳ＝２ｎのワー
ド長のＲＡＭ回路に対して、上位ビットおよび下位ビッ
ト、隣接するビットあるいは２ビットおきに隣接するビ
ットのＲＡＭセル間の独立を試験出来るように考慮した
ｎ＋１個のＳビットの試験パターンを用いることによっ
て、ＲＡＭ回路の試験時間の短縮を図ったものである。
した一例が特開平５−３４２１１３号公報に記載されて
いる。同公報記載の方法は、そのテストパターンの一例
を示した図４を参照すると、ＲＡＭ回路の試験時に供給
される試験パターンを工夫し、データがＳ＝２ｎのワー
ド長のＲＡＭ回路に対して、上位ビットおよび下位ビッ
ト、隣接するビットあるいは２ビットおきに隣接するビ
ットのＲＡＭセル間の独立を試験出来るように考慮した
ｎ＋１個のＳビットの試験パターンを用いることによっ
て、ＲＡＭ回路の試験時間の短縮を図ったものである。
【００１２】この図ではデータ長８ビットで右端がＬＳ
Ｂ側、左端がＭＳＢ側をそれぞれ表わしたテストパター
ン１〜４を示す。すなわち、テストパターン１〜４はそ
れぞれ（００００１１１１），（００１１００１１），
（０１０１０１０１），（１１１１００００）として示
してあり、ｎ＝３、Ｓ＝２n ＝２3 ＝８でｎ＋１＝３＋
１＝４個の試験パターンからなる。
Ｂ側、左端がＭＳＢ側をそれぞれ表わしたテストパター
ン１〜４を示す。すなわち、テストパターン１〜４はそ
れぞれ（００００１１１１），（００１１００１１），
（０１０１０１０１），（１１１１００００）として示
してあり、ｎ＝３、Ｓ＝２n ＝２3 ＝８でｎ＋１＝３＋
１＝４個の試験パターンからなる。
【００１３】この方法においても、ＲＡＭ回路の試験時
間の短縮は可能であるが試験開始前の初期データの書き
込み時間については短縮の対象とはしていない。
間の短縮は可能であるが試験開始前の初期データの書き
込み時間については短縮の対象とはしていない。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
回路装置は、ＲＡＭ回路の番地選択回路が外部から供給
された番地指定信号に対して１本のワード線のみが活性
化される構成になっていた。そのため、ＲＡＭ回路の試
験前にその記憶セルに初期データの書き込みを行うとき
に、複数の記憶セルに対して同一データを書き込むよう
な場合には、１番地ずつのデータ書き込みになるので書
きこみ効率が悪くなり、書き込み完了までにはＲＡＭ回
路の番地数と同数の書き込みサイクルを要するという欠
点があった。
回路装置は、ＲＡＭ回路の番地選択回路が外部から供給
された番地指定信号に対して１本のワード線のみが活性
化される構成になっていた。そのため、ＲＡＭ回路の試
験前にその記憶セルに初期データの書き込みを行うとき
に、複数の記憶セルに対して同一データを書き込むよう
な場合には、１番地ずつのデータ書き込みになるので書
きこみ効率が悪くなり、書き込み完了までにはＲＡＭ回
路の番地数と同数の書き込みサイクルを要するという欠
点があった。
【００１５】一方、他の従来例として説明した特開平５
−３４２１１３号公報の場合は、供給される試験パター
ンを工夫することによりＲＡＭ回路へのデータ書き込み
回数を減らすことにより、試験時間そのものを短縮する
ことを目的としたものであり、ＲＡＭ回路の試験開始前
に行なわれる初期データの書き込み時間については短縮
化が考慮されていない。
−３４２１１３号公報の場合は、供給される試験パター
ンを工夫することによりＲＡＭ回路へのデータ書き込み
回数を減らすことにより、試験時間そのものを短縮する
ことを目的としたものであり、ＲＡＭ回路の試験開始前
に行なわれる初期データの書き込み時間については短縮
化が考慮されていない。
【００１６】本発明の目的は、上述の欠点に鑑みなされ
たものであり、ＲＡＭ回路を内蔵する半導体記憶装置に
おいて試験開始前のＲＡＭセルに対する初期データ書き
込み時間を短縮することによって、ＲＡＭ回路を内蔵す
る半導体装置の生産コストの低減を図ることにある。
たものであり、ＲＡＭ回路を内蔵する半導体記憶装置に
おいて試験開始前のＲＡＭセルに対する初期データ書き
込み時間を短縮することによって、ＲＡＭ回路を内蔵す
る半導体装置の生産コストの低減を図ることにある。
【００１７】
【課題を解決するための手段】本発明の半導体記憶回路
の特徴は、随時書き込み読み出しが可能な記憶回路を内
蔵する半導体記憶回路装置において、前記記憶回路の電
気的特性試験を行なうときに用いるマーチング試験また
はチェッカー試験の開始前に、あらかじめ前記記憶回路
の記憶セルに複数個でかつ隣り合うデータが相補の関係
をもつデータを同時に書き込ませるためのワード線の活
性化を制御することによって初期データの書き込み時間
を短縮する第１の番地選択制御手段と、あらかじめ前記
記憶回路の記憶セルの全数に同一データを一斉書き込ま
せるためのワード線の活性化を制御することによって初
期データの書き込み時間を短縮する第２の番地選択制御
手段と、外部から供給される前記マーチング試験の開始
信号に応答して前記第１の番地選択制御手段を活性化す
る第１の試験モード選択手段と、前記チェッカー試験の
開始信号に応答して前記第２の番地選択制御手段を活性
化する第２の試験モード選択手段とを有する番地選択部
を備えたことにある。
の特徴は、随時書き込み読み出しが可能な記憶回路を内
蔵する半導体記憶回路装置において、前記記憶回路の電
気的特性試験を行なうときに用いるマーチング試験また
はチェッカー試験の開始前に、あらかじめ前記記憶回路
の記憶セルに複数個でかつ隣り合うデータが相補の関係
をもつデータを同時に書き込ませるためのワード線の活
性化を制御することによって初期データの書き込み時間
を短縮する第１の番地選択制御手段と、あらかじめ前記
記憶回路の記憶セルの全数に同一データを一斉書き込ま
せるためのワード線の活性化を制御することによって初
期データの書き込み時間を短縮する第２の番地選択制御
手段と、外部から供給される前記マーチング試験の開始
信号に応答して前記第１の番地選択制御手段を活性化す
る第１の試験モード選択手段と、前記チェッカー試験の
開始信号に応答して前記第２の番地選択制御手段を活性
化する第２の試験モード選択手段とを有する番地選択部
を備えたことにある。
【００１８】また、通常動作状態においては所定の番地
指定信号の組み合わせで所望のワード線を指定し、前記
チェッカー試験時には前記組み合せの信号に優先しかつ
前記第１の試験モード選択手段による活性化信号に応答
して前記記憶セルのうち所定の記憶セルに単一データを
同一タイミングで書き込むために偶数番地のワード線の
みを１書き込みサイクルの間活性化し、前記第２の試験
モード選択手段による活性化信号に応答して前記記憶セ
ルのうち残りの記憶セルに前記単一データの相補データ
を同一タイミングで書き込むために奇数番地のワード線
のみを次の１書き込みサイクルの間活性化する前記第１
の番地選択制御手段を有することができる。
指定信号の組み合わせで所望のワード線を指定し、前記
チェッカー試験時には前記組み合せの信号に優先しかつ
前記第１の試験モード選択手段による活性化信号に応答
して前記記憶セルのうち所定の記憶セルに単一データを
同一タイミングで書き込むために偶数番地のワード線の
みを１書き込みサイクルの間活性化し、前記第２の試験
モード選択手段による活性化信号に応答して前記記憶セ
ルのうち残りの記憶セルに前記単一データの相補データ
を同一タイミングで書き込むために奇数番地のワード線
のみを次の１書き込みサイクルの間活性化する前記第１
の番地選択制御手段を有することができる。
【００１９】さらに、通常動作状態においては所定の番
地指定信号の組み合わせで所望のワード線を指定し、前
記マーチング試験時には前記組み合わせの信号に優先し
かつ前記第１および前記第２の試験モード選択手段によ
る活性化信号に応答して前記記憶セルの全てに所定の単
一データを１サイクルの間で一斉に書き込むために対応
する全ワード線を同一タイミングで活性化する前記第２
の番地選択制御手段を有することもできる。
地指定信号の組み合わせで所望のワード線を指定し、前
記マーチング試験時には前記組み合わせの信号に優先し
かつ前記第１および前記第２の試験モード選択手段によ
る活性化信号に応答して前記記憶セルの全てに所定の単
一データを１サイクルの間で一斉に書き込むために対応
する全ワード線を同一タイミングで活性化する前記第２
の番地選択制御手段を有することもできる。
【００２０】さらにまた、前記第１の試験モード選択手
段は、前記番地指定信号の最下位ビットの非活性化信号
と前記チェッカー試験のモード信号の活性化信号と前記
マーチング試験のモード信号の非活性化信号とを基に第
１の組み合わせ回路で生成されかつチェッカー試験であ
って前記番地指定信号が非活性化状態にある１読み込み
サイクル期間内に活性化信号を出力し、前記第２の試験
モード選択手段は、前記番地指定信号の最下位ビットの
活性化信号と前記チェッカー試験のモード信号の活性化
信号と前記マーチング試験のモード信号の非活性化信号
とを基に第２の組み合わせ回路で生成されかつ前記チェ
ッカー試験であって前記番地指定信号が活性化状態にあ
る１読み込みサイクル期間内に活性化信号を出力し、前
記マーチング試験時であって前記マーチングテストモー
ド信号が活性化状態にある期間中は前記第１および前記
第２の試験モード選択手段が共に活性化信号を出力する
こともできる。
段は、前記番地指定信号の最下位ビットの非活性化信号
と前記チェッカー試験のモード信号の活性化信号と前記
マーチング試験のモード信号の非活性化信号とを基に第
１の組み合わせ回路で生成されかつチェッカー試験であ
って前記番地指定信号が非活性化状態にある１読み込み
サイクル期間内に活性化信号を出力し、前記第２の試験
モード選択手段は、前記番地指定信号の最下位ビットの
活性化信号と前記チェッカー試験のモード信号の活性化
信号と前記マーチング試験のモード信号の非活性化信号
とを基に第２の組み合わせ回路で生成されかつ前記チェ
ッカー試験であって前記番地指定信号が活性化状態にあ
る１読み込みサイクル期間内に活性化信号を出力し、前
記マーチング試験時であって前記マーチングテストモー
ド信号が活性化状態にある期間中は前記第１および前記
第２の試験モード選択手段が共に活性化信号を出力する
こともできる。
【００２１】また、前記番地選択部は、番地指定を有効
または無効にするアドレスカット信号に応答して所定の
番地指定信号およびその反転信号とを用いて所定のワー
ド指定信号にデコードする番地選択回路と、前記チェッ
カー試験モード信号および前記番地指定信号の非アクテ
ィブ信号がＡＮＤ側入力端に供給されかつＮＯＲ側入力
端にはマーチング試験モード信号が供給される第１のＡ
ＮＤ−ＮＯＲ回路からなる前記第１のモード選択手段
と、チェッカー試験モード信号および番地指定信号のア
クティブ信号がＡＮＤ側入力端に供給されかつＮＯＲ側
入力端にはマーチング試験モード信号が供給される第２
のＡＮＤ−ＮＯＲ回路からなる前記第２のモード選択手
段と、複数のＡＮＤ回路からなりそのうちの偶数番目の
ＡＮＤ回路の入力端には前記第１のＡＮＤ−ＮＯＲ回路
の出力信号および前記番地選択回路の対応するワード指
定信号出力がそれぞ供給され最下位番地および偶数番地
のワード線をアクティブにする第１の番地選択手段と、
奇数番目のＡＮＤ回路の入力端には前記第２のＡＮＤ−
ＮＯＲ回路の出力信号および前記番地選択回路の対応す
るワード指定信号出力がそれぞ供給され奇数番地のワー
ド線をアクティブにする第２の番地選択手段とからな
る。
または無効にするアドレスカット信号に応答して所定の
番地指定信号およびその反転信号とを用いて所定のワー
ド指定信号にデコードする番地選択回路と、前記チェッ
カー試験モード信号および前記番地指定信号の非アクテ
ィブ信号がＡＮＤ側入力端に供給されかつＮＯＲ側入力
端にはマーチング試験モード信号が供給される第１のＡ
ＮＤ−ＮＯＲ回路からなる前記第１のモード選択手段
と、チェッカー試験モード信号および番地指定信号のア
クティブ信号がＡＮＤ側入力端に供給されかつＮＯＲ側
入力端にはマーチング試験モード信号が供給される第２
のＡＮＤ−ＮＯＲ回路からなる前記第２のモード選択手
段と、複数のＡＮＤ回路からなりそのうちの偶数番目の
ＡＮＤ回路の入力端には前記第１のＡＮＤ−ＮＯＲ回路
の出力信号および前記番地選択回路の対応するワード指
定信号出力がそれぞ供給され最下位番地および偶数番地
のワード線をアクティブにする第１の番地選択手段と、
奇数番目のＡＮＤ回路の入力端には前記第２のＡＮＤ−
ＮＯＲ回路の出力信号および前記番地選択回路の対応す
るワード指定信号出力がそれぞ供給され奇数番地のワー
ド線をアクティブにする第２の番地選択手段とからな
る。
【００２２】
【実施例】まず、本発明の一実施例について図面を参照
しながら説明する。図１（ａ）は本発明の半導体記憶回
路における番地選択回路部の回路図であり、４ワード線
の例を示してある。図１（ａ）を参照すると、３入力Ｎ
ＡＮＤ回路１〜４の一方の入力端にはそれぞれ番地指定
を有効または無効にするアドレスカット信号が共通接続
され、ＮＡＮＤ回路１の他方の２入力端には番地指定信
号ＡＤ０およびＡＤ１をインバータ５および６で反転し
た信号ＡＤ０ＢおよびＡＤ１Ｂがそれぞれ接続される。
しながら説明する。図１（ａ）は本発明の半導体記憶回
路における番地選択回路部の回路図であり、４ワード線
の例を示してある。図１（ａ）を参照すると、３入力Ｎ
ＡＮＤ回路１〜４の一方の入力端にはそれぞれ番地指定
を有効または無効にするアドレスカット信号が共通接続
され、ＮＡＮＤ回路１の他方の２入力端には番地指定信
号ＡＤ０およびＡＤ１をインバータ５および６で反転し
た信号ＡＤ０ＢおよびＡＤ１Ｂがそれぞれ接続される。
【００２３】その出力端はＮＡＮＤ回路７の入力端に接
続されるとともに、その出力端がワード０出力となる。
ＮＡＮＤ回路２の他方の２入力端には番地指定信号ＡＤ
０およびＡＤ１Ｂが接続される。
続されるとともに、その出力端がワード０出力となる。
ＮＡＮＤ回路２の他方の２入力端には番地指定信号ＡＤ
０およびＡＤ１Ｂが接続される。
【００２４】その出力端はＮＡＮＤ回路７の入力端に接
続されるとともに、その出力端がワード１出力となる。
ＮＡＮＤ回路３の他方の２入力端には番地指定信号ＡＤ
０ＢおよびＡＤ１が接続される。
続されるとともに、その出力端がワード１出力となる。
ＮＡＮＤ回路３の他方の２入力端には番地指定信号ＡＤ
０ＢおよびＡＤ１が接続される。
【００２５】その出力端はＮＡＮＤ回路９の入力端に接
続されるとともに、その出力端がワード２出力となる。
続されるとともに、その出力端がワード２出力となる。
【００２６】ＮＡＮＤ回路４の他方の２入力端には番地
指定信号ＡＤ０およびＡＤ１が接続され、その出力端は
ＮＡＮＤ回路１０の入力端に接続されるとともに、その
出力端がワード２出力となる。
指定信号ＡＤ０およびＡＤ１が接続され、その出力端は
ＮＡＮＤ回路１０の入力端に接続されるとともに、その
出力端がワード２出力となる。
【００２７】ＮＡＮＤ回路８および１０の他方の入力端
には、試験方式識別回路のＡＮＤ−ＯＲ回路１１の出力
が接続される。このＮＡＮＤ回路７および９の他方の入
力端にはＡＮＤ−ＯＲ回路１２の出力が接続される。
には、試験方式識別回路のＡＮＤ−ＯＲ回路１１の出力
が接続される。このＮＡＮＤ回路７および９の他方の入
力端にはＡＮＤ−ＯＲ回路１２の出力が接続される。
【００２８】ＡＮＤ−ＯＲ回路１１および１２のＡＮＤ
側の一方入力端にはチェッカー試験モード信号がそれぞ
れ供給され、ＡＮＤ側の他方の入力端のうちＡＮＤ−Ｏ
Ｒ１１側には番地指定信号ＡＤ０が供給され、かつＡＮ
Ｄ−ＯＲ１２側には番地指定信号ＡＤ０Ｂが供給され、
さらにＮＯＲ側入力端にはマーチング試験モード信号が
供給されて構成されている。
側の一方入力端にはチェッカー試験モード信号がそれぞ
れ供給され、ＡＮＤ側の他方の入力端のうちＡＮＤ−Ｏ
Ｒ１１側には番地指定信号ＡＤ０が供給され、かつＡＮ
Ｄ−ＯＲ１２側には番地指定信号ＡＤ０Ｂが供給され、
さらにＮＯＲ側入力端にはマーチング試験モード信号が
供給されて構成されている。
【００２９】次に動作を説明する。図１（ａ）および動
作説明用タイミングチャートを示した図１（ｂ）を併せ
て参照すると、通常動作時においては、試験方式の識別
信号であるチェッカーテストモード信号およびマーチン
グテストモード信号は、それぞれ“０”レベルになって
いるので、番地指定信号ＡＤ０の状態に関係なくＡＮＤ
−ＯＲ１１および１２の出力は“１”レベルとなり、こ
れらの信号が供給されるＮＡＮＤ回路７〜１０のワード
出力はＮＡＮＤ回路１〜４の出力に依存する。
作説明用タイミングチャートを示した図１（ｂ）を併せ
て参照すると、通常動作時においては、試験方式の識別
信号であるチェッカーテストモード信号およびマーチン
グテストモード信号は、それぞれ“０”レベルになって
いるので、番地指定信号ＡＤ０の状態に関係なくＡＮＤ
−ＯＲ１１および１２の出力は“１”レベルとなり、こ
れらの信号が供給されるＮＡＮＤ回路７〜１０のワード
出力はＮＡＮＤ回路１〜４の出力に依存する。
【００３０】すなわち、番地指定信号ＡＤ０およびＡＤ
１の状態が（００）のときは、ＮＡＮＤ回路１出力が
“０”となるのでＮＡＮＤ回路７のワード０出力が
“１”となる。
１の状態が（００）のときは、ＮＡＮＤ回路１出力が
“０”となるのでＮＡＮＤ回路７のワード０出力が
“１”となる。
【００３１】同様に、番地指定信号ＡＤ０およびＡＤ１
が（０１）のときはＮＡＮＤ回路２出力が“０”となる
のでＮＡＮＤ回路８のワード１出力が“１”、（１０）
のときはＮＡＮＤ回路３出力が“０”となるのでＮＡＮ
Ｄ回路９のワード２出力が“１”、１１のときはＮＡＮ
Ｄ回路４出力が“０”となるのでＮＡＮＤ回路１０のワ
ード３出力が“１”になって、所望のワード線に接続さ
れた記憶セルの選択が行われる。
が（０１）のときはＮＡＮＤ回路２出力が“０”となる
のでＮＡＮＤ回路８のワード１出力が“１”、（１０）
のときはＮＡＮＤ回路３出力が“０”となるのでＮＡＮ
Ｄ回路９のワード２出力が“１”、１１のときはＮＡＮ
Ｄ回路４出力が“０”となるのでＮＡＮＤ回路１０のワ
ード３出力が“１”になって、所望のワード線に接続さ
れた記憶セルの選択が行われる。
【００３２】次に、チェッカーテストモード時には、チ
ェッカーテストモード信号が“１”レベルになり、番地
指定信号ＡＤ０が０ならばその反転信号ＡＤ０Ｂが供給
されるＡＮＤ−ＯＲ１２の出力が“０”レベルとなっ
て、その信号が供給されるＮＡＮＤ回路７および９のワ
ード０および２出力は一義的に“１”レベルとなる。
ェッカーテストモード信号が“１”レベルになり、番地
指定信号ＡＤ０が０ならばその反転信号ＡＤ０Ｂが供給
されるＡＮＤ−ＯＲ１２の出力が“０”レベルとなっ
て、その信号が供給されるＮＡＮＤ回路７および９のワ
ード０および２出力は一義的に“１”レベルとなる。
【００３３】このワード０および２で選択された記憶セ
ルに書込データ線を介して例えば“０”を書き込む。こ
のときＡＮＤ−ＯＲ１１は番地指定信号ＡＤ０およびマ
ーチングテストモード信号が共に“０”であるから、そ
の出力は“１”レベルとなり、ＮＡＮＤ回路２および４
も番地指定信号ＡＤ０の“０”レベルによって、それぞ
れの出力は一義的に“１”レベルとなる。
ルに書込データ線を介して例えば“０”を書き込む。こ
のときＡＮＤ−ＯＲ１１は番地指定信号ＡＤ０およびマ
ーチングテストモード信号が共に“０”であるから、そ
の出力は“１”レベルとなり、ＮＡＮＤ回路２および４
も番地指定信号ＡＤ０の“０”レベルによって、それぞ
れの出力は一義的に“１”レベルとなる。
【００３４】したがって、これらの信号が供給されるＮ
ＡＮＤ回路８および１０のワード１および３出力は
“０”レベルになり非活性状態にある。
ＡＮＤ回路８および１０のワード１および３出力は
“０”レベルになり非活性状態にある。
【００３５】続いて、チェッカーテストモード信号が
“１”レベルを維持し、番地指定信号ＡＤ０を次番地の
“１”レベルにすると、ＡＮＤ−ＯＲ１１の出力は一義
的に０”レベルになり、この“０”レベルによってＮＡ
ＮＤ回路８および１０のワード１および３はそれぞれ一
義的に“１”レベルになる。
“１”レベルを維持し、番地指定信号ＡＤ０を次番地の
“１”レベルにすると、ＡＮＤ−ＯＲ１１の出力は一義
的に０”レベルになり、この“０”レベルによってＮＡ
ＮＤ回路８および１０のワード１および３はそれぞれ一
義的に“１”レベルになる。
【００３６】マーチングテストモード信号が依然として
“０”レベルであるから、このワード１および３で選択
された記憶セルに書込データ線を介して例えば前回の
“０”と相補な全ビット“１”を書き込む。
“０”レベルであるから、このワード１および３で選択
された記憶セルに書込データ線を介して例えば前回の
“０”と相補な全ビット“１”を書き込む。
【００３７】このときＡＮＤ−ＯＲ１２は番地指定信号
ＡＤ０の反転信号ＡＤ０Ｂおよびマーチングテストモー
ド信号が共に“０”であるからその出力は“１”レベル
となり、ＮＡＮＤ回路１および３も番地指定信号ＡＤ０
の反転信号ＡＤ０Ｂ“０”レベルによってそれぞれの出
力は一義的に“１”レベルとなるから、これらの信号が
供給されるＮＡＮＤ回路７および９のワード０および２
出力は“０”レベルになり非活性状態にある。
ＡＤ０の反転信号ＡＤ０Ｂおよびマーチングテストモー
ド信号が共に“０”であるからその出力は“１”レベル
となり、ＮＡＮＤ回路１および３も番地指定信号ＡＤ０
の反転信号ＡＤ０Ｂ“０”レベルによってそれぞれの出
力は一義的に“１”レベルとなるから、これらの信号が
供給されるＮＡＮＤ回路７および９のワード０および２
出力は“０”レベルになり非活性状態にある。
【００３８】すなわち、上述した書き込み動作により、
チェッカーテストモード時には、番地指定信号の最下位
ビットＡＤ０の状態により活性化されるワード線が選択
され、互に隣接するＲＡＭセルに相補的なデータが書き
込まれるように番地選択部を制御する。したがって、Ｒ
ＡＭセルの配列が規則的なＲＡＭ回路においては、互に
隣接するＲＡＭセル間で保持するデータが相補的となる
初期データの書き込みを合計２サイクルで行なうことが
出来る。
チェッカーテストモード時には、番地指定信号の最下位
ビットＡＤ０の状態により活性化されるワード線が選択
され、互に隣接するＲＡＭセルに相補的なデータが書き
込まれるように番地選択部を制御する。したがって、Ｒ
ＡＭセルの配列が規則的なＲＡＭ回路においては、互に
隣接するＲＡＭセル間で保持するデータが相補的となる
初期データの書き込みを合計２サイクルで行なうことが
出来る。
【００３９】上述した例では偶数番地のワードの記憶セ
ルには“０”が、奇数番地のワードの記憶セルには
“１”がそれぞれ書き込まれることになる。
ルには“０”が、奇数番地のワードの記憶セルには
“１”がそれぞれ書き込まれることになる。
【００４０】次に、マーチングテストモード時には、マ
ーチングテストモード信号が“１”レベルに、チェッカ
ーテストモード信号が“０”レベルになる。このマーチ
ングテストモード信号の“１”レベルはＡＮＤ−ＯＲ回
路１１および１２のＯＲ側に直接供給されているので、
これら両回路の出力は番地指定信号ＡＤ０によらず一義
的に“０”レベルとなってその信号が供給されるＮＡＮ
Ｄ回路７〜１０のワード０〜３出力は全て一義的に
“１”レベルとなって活性化される。
ーチングテストモード信号が“１”レベルに、チェッカ
ーテストモード信号が“０”レベルになる。このマーチ
ングテストモード信号の“１”レベルはＡＮＤ−ＯＲ回
路１１および１２のＯＲ側に直接供給されているので、
これら両回路の出力は番地指定信号ＡＤ０によらず一義
的に“０”レベルとなってその信号が供給されるＮＡＮ
Ｄ回路７〜１０のワード０〜３出力は全て一義的に
“１”レベルとなって活性化される。
【００４１】この状態でワード０〜３で選択された全て
の記憶セルに書込データ線を介して例えば“０”を一斉
に書き込む。あるいは“１”を一斉に書きこむことによ
り、１つの書き込みサイクルで全記憶セルに対して同一
のデータを書き込むことが出来る。
の記憶セルに書込データ線を介して例えば“０”を一斉
に書き込む。あるいは“１”を一斉に書きこむことによ
り、１つの書き込みサイクルで全記憶セルに対して同一
のデータを書き込むことが出来る。
【００４２】すなわち、上述した書き込み動作により、
マーチングテストモード時には、番地指定信号の最下位
ビットＡＤ０の状態によらず、マーチングテストモード
信号のみにより全てのワード線が選択され、全てのＲＡ
Ｍセルに同一データが一斉に書き込まれるように番地選
択部を制御するので、ＲＡＭセルの配列が規則的なＲＡ
Ｍ回路においては、初期データの書き込みを１サイクル
で行なうことが出来る。
マーチングテストモード時には、番地指定信号の最下位
ビットＡＤ０の状態によらず、マーチングテストモード
信号のみにより全てのワード線が選択され、全てのＲＡ
Ｍセルに同一データが一斉に書き込まれるように番地選
択部を制御するので、ＲＡＭセルの配列が規則的なＲＡ
Ｍ回路においては、初期データの書き込みを１サイクル
で行なうことが出来る。
【００４３】上述した例では偶数番地のワードの記憶セ
ルには“０”が、奇数番地のワードの記憶セルには
“１”がそれぞれ書き込まれることになる。
ルには“０”が、奇数番地のワードの記憶セルには
“１”がそれぞれ書き込まれることになる。
【００４４】
【発明の効果】以上説明したように、本発明の半導体記
憶回路装置は、番地選択回路部にチェッカーテストモー
ド信号とマーチングテストモード信号と番地指定信号と
を用いて所定のワード線を選択するための番地選択手段
を付加したので、チェッカーテストモード時には、初期
データとして複数の奇数番地に同時に同一データを、偶
数番地には奇数番地のデータの相補データをそれぞれ選
択して書き込めるように番地選択回路部を制御すること
により、これらのデータを最低２サイクルで記憶セルに
書き込むことが出来、従来必要としたＲＡＭ回路の番地
数と同数の書き込みサイクル数に比べて初期データ書き
込み時間を大幅に短縮することが出来る。
憶回路装置は、番地選択回路部にチェッカーテストモー
ド信号とマーチングテストモード信号と番地指定信号と
を用いて所定のワード線を選択するための番地選択手段
を付加したので、チェッカーテストモード時には、初期
データとして複数の奇数番地に同時に同一データを、偶
数番地には奇数番地のデータの相補データをそれぞれ選
択して書き込めるように番地選択回路部を制御すること
により、これらのデータを最低２サイクルで記憶セルに
書き込むことが出来、従来必要としたＲＡＭ回路の番地
数と同数の書き込みサイクル数に比べて初期データ書き
込み時間を大幅に短縮することが出来る。
【００４５】またマーチングテストモード時には、対象
となる全ＲＡＭセルを同時に選択して１サイクルで同一
データを書き込むことが出来、この場合も従来必要とし
たＲＡＭ回路の番地数と同数の書き込みサイクル数に比
べて初期データ書きこみ時間を大幅に短縮することが出
来る。
となる全ＲＡＭセルを同時に選択して１サイクルで同一
データを書き込むことが出来、この場合も従来必要とし
たＲＡＭ回路の番地数と同数の書き込みサイクル数に比
べて初期データ書きこみ時間を大幅に短縮することが出
来る。
【００４６】したがって、ＲＡＭ回路を内蔵する半導体
装置の生産コストの低減に寄与する効果がある。
装置の生産コストの低減に寄与する効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶回路装置における番地選択
回路部の一実施例を示す回路図である。
回路部の一実施例を示す回路図である。
【図２】番地選択回路部の動作説明用タイミングチャー
トである。
トである。
【図３】従来の番地選択回路部の一例を示す回路図であ
る。
る。
【図４】従来の半導体記憶回路のマーチングテスト法に
おけるテスト時間を短縮するテストパターンの一例を示
す図である。
おけるテスト時間を短縮するテストパターンの一例を示
す図である。
１〜４，７〜１０，１３〜１６ ＮＡＮＤ回路 ５，６，１７〜２２ インバータ １１，１２ ＡＮＤ−ＮＯＲ回路 ＡＤ０，ＡＤ１ 番地指定信号 ＡＤ０Ｂ，ＡＤ１Ｂ 番地指定信号の反転信号
Claims (5)
- 【請求項１】 随時書き込み読み出しが可能な記憶回路
を内蔵する半導体記憶回路装置において、前記記憶回路
の電気的特性試験を行なうときに用いるマーチング試験
またはチェッカー試験の開始前に、あらかじめ前記記憶
回路の記憶セルに複数個でかつ隣り合うデータが相補の
関係をもつデータを同時に書き込ませるためのワード線
の活性化を制御することによって初期データの書き込み
時間を短縮する第１の番地選択制御手段と、あらかじめ
前記記憶回路の記憶セルの全数に同一データを一斉書き
込ませるためのワード線の活性化を制御することによっ
て初期データの書き込み時間を短縮する第２の番地選択
制御手段と、外部から供給される前記マーチング試験の
開始信号に応答して前記第１の番地選択制御手段を活性
化する第１の試験モード選択手段と、前記チェッカー試
験の開始信号に応答して前記第２の番地選択制御手段を
活性化する第２の試験モード選択手段とを有する番地選
択部を備えた半導体記憶回路装置。 - 【請求項２】 通常動作状態においては所定の番地指定
信号の組み合わせで所望のワード線を指定し、前記チェ
ッカー試験時には前記組み合せの信号に優先しかつ前記
第１の試験モード選択手段による活性化信号に応答して
前記記憶セルのうち所定の記憶セルに単一データを同一
タイミングで書き込むために偶数番地のワード線のみを
１書き込みサイクルの間活性化し、前記第２の試験モー
ド選択手段による活性化信号に応答して前記記憶セルの
うち残りの記憶セルに前記単一データの相補データを同
一タイミングで書き込むために奇数番地のワード線のみ
を次の１書き込みサイクルの間活性化する前記第１の番
地選択制御手段を有する請求項１記載の半導体記憶回路
装置。 - 【請求項３】 通常動作状態においては所定の番地指定
信号の組み合わせで所望のワード線を指定し、前記マー
チング試験時には前記組み合わせの信号に優先しかつ前
記第１および前記第２の試験モード選択手段による活性
化信号に応答して前記記憶セルの全てに所定の単一デー
タを１サイクルの間で一斉に書き込むために対応する全
ワード線を同一タイミングで活性化する前記第２の番地
選択制御手段を有する請求項１記載の半導体記憶回路装
置。 - 【請求項４】 前記第１の試験モード選択手段は、前記
番地指定信号の最下位ビットの非活性化信号と前記チェ
ッカー試験のモード信号の活性化信号と前記マーチング
試験のモード信号の非活性化信号とを基に第１の組み合
わせ回路で生成されかつチェッカー試験であって前記番
地指定信号が非活性化状態にある１読み込みサイクル期
間内に活性化信号を出力し、前記第２の試験モード選択
手段は、前記番地指定信号の最下位ビットの活性化信号
と前記チェッカー試験のモード信号の活性化信号と前記
マーチング試験のモード信号の非活性化信号とを基に第
２の組み合わせ回路で生成されかつ前記チェッカー試験
であって前記番地指定信号が活性化状態にある１読み込
みサイクル期間内に活性化信号を出力し、前記マーチン
グ試験時であって前記マーチングテストモード信号が活
性化状態にある期間中は前記第１および前記第２の試験
モード選択手段が共に活性化信号を出力する請求項１記
載の半導体記憶回路装置。 - 【請求項５】 前記番地選択部は、番地指定を有効また
は無効にするアドレスカット信号に応答して所定の番地
指定信号およびその反転信号とを用いて所定のワード指
定信号にデコードする番地選択回路と、前記チェッカー
試験モード信号および前記番地指定信号の非アクティブ
信号がＡＮＤ側入力端に供給されかつＮＯＲ側入力端に
はマーチング試験モード信号が供給される第１のＡＮＤ
−ＮＯＲ回路からなる前記第１のモード選択手段と、チ
ェッカー試験モード信号および番地指定信号のアクティ
ブ信号がＡＮＤ側入力端に供給されかつＮＯＲ側入力端
にはマーチング試験モード信号が供給される第２のＡＮ
Ｄ−ＮＯＲ回路からなる前記第２のモード選択手段と、
複数のＡＮＤ回路からなりそのうちの偶数番目のＡＮＤ
回路の入力端には前記第１のＡＮＤ−ＮＯＲ回路の出力
信号および前記番地選択回路の対応するワード指定信号
出力がそれぞ供給され最下位番地および偶数番地のワー
ド線をアクティブにする第１の番地選択手段と、奇数番
目のＡＮＤ回路の入力端には前記第２のＡＮＤ−ＮＯＲ
回路の出力信号および前記番地選択回路の対応するワー
ド指定信号出力がそれぞ供給され奇数番地のワード線を
アクティブにする第２の番地選択手段とからなる請求項
１記載の半導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149209A JPH097399A (ja) | 1995-06-15 | 1995-06-15 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149209A JPH097399A (ja) | 1995-06-15 | 1995-06-15 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097399A true JPH097399A (ja) | 1997-01-10 |
Family
ID=15470228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149209A Pending JPH097399A (ja) | 1995-06-15 | 1995-06-15 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097399A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158028A (en) * | 1997-08-06 | 2000-12-05 | Nec Corporation | Semiconductor integrated circuit |
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
| JP2008146827A (ja) * | 1995-11-29 | 2008-06-26 | Texas Instr Inc <Ti> | 集積回路半導体ランダムアクセス・メモリ装置 |
| JP2009176375A (ja) * | 2008-01-25 | 2009-08-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN112053739A (zh) * | 2020-09-04 | 2020-12-08 | 上海国微思尔芯技术股份有限公司 | 一种存储器检测方法和装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0359898A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | ランダム・アクセス・メモリ |
| JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
-
1995
- 1995-06-15 JP JP7149209A patent/JPH097399A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0359898A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | ランダム・アクセス・メモリ |
| JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146827A (ja) * | 1995-11-29 | 2008-06-26 | Texas Instr Inc <Ti> | 集積回路半導体ランダムアクセス・メモリ装置 |
| US6158028A (en) * | 1997-08-06 | 2000-12-05 | Nec Corporation | Semiconductor integrated circuit |
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
| JP4570194B2 (ja) * | 2000-02-22 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体メモリ |
| JP2009176375A (ja) * | 2008-01-25 | 2009-08-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN112053739A (zh) * | 2020-09-04 | 2020-12-08 | 上海国微思尔芯技术股份有限公司 | 一种存储器检测方法和装置 |
| CN112053739B (zh) * | 2020-09-04 | 2023-04-11 | 上海思尔芯技术股份有限公司 | 一种存储器检测方法和装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970715 |