JP4836435B2 - 半導体メモリ装置およびこの装置のテストパターンデータ発生方法 - Google Patents

Description

本発明は、半導体メモリ装置に係り、特に並列ビットテストの際にテストパターンデータを設定するために使用されるモード設定レジスタコードを少なくすることのできる半導体メモリ装置およびこの装置のテストパターンデータ発生方法に関する。

従来の半導体メモリ装置は、並列ビットテストの際にテストパターンを書込むためにそれぞれのテストパターンに対して互いに異なるモード設定レジスタコード（以下、ＭＲＳコードと称する）を設定して入力しなければならない。

そこで、並列ビットテストの際に、従来の半導体メモリ装置が外部のテスタから印加されるＭＲＳコードに応答して内部的に４ビットのテストパターンデータを発生し、内部的に合計１６個の４ビットのテストパターンデータを発生することができれば、外部のテスタは並列ビットテストの際に１６個のテストパターンデータを発生するために互いに異なった１６個のＭＲＳコードを備えなければならない。
従って、従来の半導体メモリ装置は、並列ビットテストのために使われるＭＲＳコードの数が多すぎ、他の用途に使用するためのＭＲＳコードの数が不足するという問題点があった。

本発明の目的は、並列ビットテストの際に、テストパターンデータを設定するために使用されるＭＲＳコードの数を減らすことができる半導体メモリ装置を提供することにある。
本発明の他の目的は、前記目的を達成するための半導体メモリ装置のテストパターンデータ発生方法を提供することにある。

前記目的を達成するための本発明の半導体メモリ装置の第１形態は、モード設定命令に応答して外部から印加されるモード設定レジスタコードにより並列ビットテスト信号およびコードの状態を設定するモード設定レジスタ、ライト命令に応答して外部から印加される少なくとも１ビットのデータを入力して出力するデータ入力回路、および該データ入力回路から出力される少なくとも１ビットのデータに応答して前記並列ビットテスト信号および所定ビットのコードを入力してテストパターンデータを発生するテストパターンデータ発生回路を備えることを特徴とする。

前記テストパターンデータ発生回路は、前記少なくとも１ビットのデータに応答して前記並列ビットテスト信号および前記所定ビットのコードをそのまま出力することによって前記テストパターンデータを発生する転送回路、および前記少なくとも１ビットのデータに応答して前記並列ビットテスト信号および前記所定ビットのコードを反転して出力することによって前記テストパターンデータを発生する反転および転送回路を備えることを特徴とする。

前記目的を達成するための本発明の半導体メモリ装置の第２形態は、モード設定命令に応答して外部から印加されるモード設定レジスタコードにより並列ビットテスト信号を設定するモード設定レジスタ、ライト命令に応答して外部から印加される少なくとも１ビットのデータを入力して出力するデータ入力回路、ライト命令に応答して外部から印加されるアドレスを入力して出力するアドレス入力回路、およびライト命令および前記並列ビットテスト信号に応答して前記ライト命令と共に入力されるアドレスの所定ビットのアドレスおよび前記少なくとも１ビットのデータを組合せてテストパターンデータを発生するテストパターンデータ発生回路を備えることを特徴とする。

前記所定ビットのアドレスは、並列ビットテストの際にアドレスとして使用されないビットのアドレスであることを特徴とし、前記アドレスはコラムアドレスであることを特徴とする。
前記半導体メモリ装置は、前記ライト命令および並列ビットテスト信号に応答して前記所定ビットのアドレスを前記テストパターンデータ発生回路として出力するためのスイッチをさらに備えることを特徴とする。

前記目的を達成するための本発明の半導体メモリ装置の第３形態は、モード設定命令に応答して外部から印加されるモード設定レジスタコードにより並列ビットテスト信号を設定するモード設定レジスタ、ライト命令に応答して外部から印加されるデータを入力して出力するデータ入力回路、アクティブ命令に応答して外部から印加されるロウアドレスを入力して出力し、前記ライト命令に応答して外部から印加されるコラムアドレスを入力して出力するアドレス入力回路、前記ライト命令および前記並列ビットテスト信号に応答して前記アドレス入力回路から出力される所定ビットのコラムアドレスを選択して出力するスイッチ、前記ライト命令および前記並列ビットテスト信号に応答して前記スイッチを介して出力される所定ビットのアドレスおよび前記データ入力回路から出力されるデータのうち、少なくとも１ビットのデータを組合せてテストパターンデータを発生するテストパターンデータ発生回路、前記テストパターンデータまたは前記データ入力回路から出力されるデータを選択して出力するデータ選択回路、および前記アドレス入力回路から出力されるアドレスに応答して選択されたメモリセルに前記データ選択回路から出力されるデータを保存するメモリセルアレイを備えることを特徴とする。

前記所定ビットのアドレスは、並列ビットテストの際にアドレスとして使用されないビットのアドレスであることを特徴とする。

前記他の目的を達成するための本発明の半導体メモリ装置のテストパターンデータ発生方法の第１形態は、モード設定命令に応答してモード設定レジスタコードにより並列ビットテスト信号を発生する段階、前記モード設定命令に応答して前記モード設定レジスタコードにより所定ビットのコードの状態を設定する段階、ライト命令に応答して外部から印加される少なくとも１ビットのデータを入力する段階、および前記少なくとも１ビットのデータに応答して前記並列ビットテスト信号および前記所定ビットのコードを入力してテストパターンデータを発生する段階を備えることを特徴とする。

前記テストパターンデータを発生する段階は、前記少なくとも１ビットのデータに応答して前記並列ビットテスト信号および前記所定ビットのコードをそのまま出力したり、前記少なくとも１ビットのデータに応答して前記並列ビットテスト信号および前記所定ビットのコードを反転して出力することを特徴とする。

前記他の目的を達成するための本発明の半導体メモリ装置のテストパターンデータ発生方法の第２形態は、モード設定命令に応答して外部から印加されるモード設定レジスタコードにより並列ビットテスト信号を設定する段階、ライト命令に応答して外部から印加される少なくとも１ビットのデータおよびアドレスを入力する段階、およびライト命令および前記並列ビットテスト信号に応答して前記アドレスのうち、所定ビットのアドレスおよび前記少なくとも１ビットのデータを組合せてテストパターンデータを発生する段階を備えることを特徴とする。

前記所定ビットのアドレスは、並列ビットテストの際にアドレスとして使用されないビットのアドレスであることを特徴とし、前記アドレスはコラムアドレスであることを特徴とする。

本発明の半導体メモリ装置およびこの装置のテストパターンデータ発生方法は、外部からの少ない数のＭＲＳコードを利用して多数のテストパターンデータを発生することが可能である。
また、本発明は、テストパターンデータを発生するためのＭＲＳコードを別途の設定をすることなく、多様な形態のテストパターンデータを発生することができる。
従って、本発明の半導体メモリ装置およびこの装置のテストパターンデータ発生方法によれば、既存の並列ビットテストのために使用されていたＭＲＳコードを他の用途で使用することができる。

以下、添付した図面を参照しながら本発明の半導体メモリ装置およびこの装置のテストパターンデータ発生方法を説明する。

図１は、本発明に係る半導体メモリ装置の並列ビットテストをするためのテストパターンデータ発生方法を説明する一実施形態の構成を示すブロック図である。命令語デコーダ１０、モード設定レジスタ１２、テストパターンデータ発生回路１４、スイッチ１６，２０、データ入力バッファ１８、アドレス入力バッファ２２、アドレスデコーダ２４、データマルチプレクサ２６、データ入力ドライバ２８、およびメモリセルアレイ１００で構成されている。

図１で、ＩＮ１〜ｎはアドレス入力端子により印加されるＭＲＳコードまたはアドレスを、ＣＯＭは命令語入力端子により印加される命令語を、Ｄｉｎ１〜ｍはデータ入力端子により印加されるデータをそれぞれ示す。
以下に、図１に示したブロックのそれぞれの機能を説明する。

命令語デコーダ１０は、外部から印加される命令語ＣＯＭに応答してモード設定命令ＭＲＳ、アクティブ命令ＡＣＴ、およびライト命令ＷＲを発生する。モード設定レジスタ１２は、モード設定命令ＭＲＳに応答して外部のテスタ（図示せず）から印加されるＭＲＳコードを保存し、並列ビットテスト信号ＰＢＴＸ１およびコードＣＯＤＥを出力する。テストパターンデータ発生回路１４は、ライト命令ＷＲおよびバッファされたデータＤに応答してモード設定レジスタ１２から出力される並列ビットテスト信号ＰＢＴＸ１およびコードＣＯＤＥに対応するテストパターンデータＴＰＤを発生する。データＤは、データ入力バッファ１８から出力されるバッファされたデータＢＤｉｎ１〜ｍのうちの１ビットに該当するデータである。スイッチ１６は、並列ビットテスト時には並列ビットテスト信号ＰＢＴＸ１に応答してテストパターンデータＴＰＤを転送し、正常ライト動作時にはテストパターンデータＴＰＤを遮断する。

データ入力バッファ１８は、ライト命令ＷＲに応答して外部から入力されるデータＤｉｎ１〜ｍをバッファしてバッファされたデータＢＤｉｎ１〜ｍを発生する。スイッチ２０は、並列ビットテスト時に並列ビットテスト信号ＰＢＴＸ１に応答してバッファされたデータＢＤｉｎ１〜ｍを遮断し、正常ライト動作時にはバッファされたデータＢＤｉｎ１〜ｍを転送する。データマルチプレクサ２６は、並列ビットテスト時にはスイッチ１６から転送されるデータを出力し、正常ライト動作時にはスイッチ２０から転送されるデータを出力する。データ入力ドライバ２８は、データマルチプレクサ２６から転送されるデータをメモリセルアレイ１００に保存する。アドレス入力バッファ２２は、アクティブ命令ＡＣＴに応答して入力されるロウアドレスをバッファし、ライト命令ＷＲに応答して入力されるコラムアドレスをバッファしてバッファされたアドレスＢＡＤＤ１〜ｎを発生する。アドレスデコーダ２４は、バッファされたアドレスＢＡＤＤ１〜ｎをデコーディングしてデコーディングされたアドレスに該当するメモリセルアレイ１００のメモリセルを選択する。メモリセルアレイ１００は、アドレスデコーダ２４によってデコーディングされたアドレスに該当するメモリセルにデータ入力ドライバ２８から出力されるデータを保存する。

図２は、図１に示すテストパターンデータ発生回路の実施形態の構成を示すブロック図であり、転送回路４０、反転および転送回路４２、およびインバータＩ１で構成されている。
図２で、信号Ｐ１ＢＷ，Ｐ２ＢＷ，Ｐ４ＢＷは、図１のコードＣＯＤＥに該当する。

次に図２に示す構成の動作を説明する。
転送回路４０は、ライト命令ＷＲおよび「１」のデータＤに応答して並列ビットテスト信号ＰＢＴＸ１および信号Ｐ１ＢＷ，Ｐ２ＢＷ，Ｐ４ＢＷをテストパターンデータＴＰＤで転送する。反転および転送回路４２は、ライト命令ＷＲおよび「０」のデータＤに応答して並列ビットテスト信号ＰＢＴＸ１および信号Ｐ１ＢＷ，Ｐ２ＢＷ，Ｐ４ＢＷを反転してテストパターンデータＴＰＤで転送する。

表１は、本発明に係る半導体メモリ装置のテストパターンデータ発生回路１４のテストパターンデータ発生方法を説明するものである。

表1に示すように、本発明の半導体メモリ装置のテストパターンデータ発生回路１４は、並列ビットテスト信号ＰＢＴＸ１が「１」に設定された状態で、信号Ｐ１ＢＷ，Ｐ２ＢＷ，Ｐ４ＢＷの状態を「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」の８個の状態に設定することができる。そして、ライト命令ＷＲと共に「１」のデータが入力されると「１０００」、「１００１」、「１０１０」、「１０１１」、「１１００」、「１１０１」、「１１１０」、「１１１１」の８個テストパターンデータＴＰＤを発生し、「０」のデータが入力されると「０１１１」、「０１１０」、「０１０１」、「０１００」、「００１１」、「００１０」、「０００１」、「００００」の８個のテストパターンデータＴＰＤを発生する。

従って、本発明の半導体メモリ装置は、８個のＭＲＳコードに対応して合計１６個のテストパターンデータＴＰＤを発生することができる。すなわち、従来では１６個のＭＲＳコードに対応して合計１６個のテストデータＴＰＤを発生したが、本発明では８個のＭＲＳコードに対応して合計１６個のテストパターンデータＴＰＤを発生することができる。

図３は、図１に示す本発明の半導体メモリ装置の並列ビットテスト動作を説明するための実施形態の動作タイミング図を示す。半導体メモリ装置がクロック信号ＣＬＫに同期して動作し、モード設定レジスタ１２から４ビットのコードＣＯＤＥが発生する場合を仮定し、外部から印加される命令語ＣＯＭおよび入力信号ＩＮ１〜ｎのタイミングマージンを考慮せずに示したものである。

第１段階Ｔ１で、外部からモード設定命令ＭＲＳを発生するための命令語ＣＯＭと共に、並列ビットテスト信号ＰＢＴＸ１を設定するためのＭＲＳコードＭＳＣ１が入力されると、命令語デコーダ１０はモード設定命令ＭＲＳを発生し、モード設定レジスタ１２はモード設定命令ＭＲＳに応答してＭＲＳコードＭＳＣ１を入力して並列ビットテスト信号ＰＢＴＸ１を発生する。そうすると、スイッチ１６はオンになり、スイッチ２０はオープンになる。

第２段階Ｔ２で、外部からモード設定命令ＭＲＳを発生するための命令語ＣＯＭと共に、テストパターンデータＴＰＤを設定するためのＭＲＳコードＭＳＣ２が入力されると、命令語デコーダ１０はモード設定命令ＭＲＳを発生し、モード設定レジスタ１２は外部から印加されるＭＲＳコードＭＳＣ２を保存し、コードＣＯＤＥを出力する。

第３段階Ｔ３で、外部からアクティブ命令ＡＣＴを発生するための命令語ＣＯＭと共に、ロウアドレスＲＡ１〜ｎが印加されるとアドレス入力バッファ２２がロウアドレスＲＡ１〜ｎをバッファし、バッファされたロウアドレスＢＡＤＤ１〜ｎを発生する。アドレスデコーダ２４はバッファされたロウアドレスＢＡＤＤ１〜ｎに該当するメモリセルアレイ１００のロウ方向のメモリセルを選択する。

第４段階Ｔ４で、外部からライト命令ＷＲを発生するための命令語ＣＯＭと共に、コラムアドレスＣＡ３〜ｎおよびデータＤｉｎ１が印加されるとアドレス入力バッファ２２がコラムアドレスＣＡ３〜ｎをバッファし、バッファされたコラムアドレスＢＡＤＤ３〜ｎを発生し、データ入力バッファ１８はデータＤｉｎ１をバッファしてデータＤを発生する。アドレスデコーダ２４は、バッファされたコラムアドレスＢＡＤＤ３〜ｎに該当するメモリセルアレイ１００で所定数のコラム方向のメモリセルを選択する。このとき、並列テスト動作のために下位の２ビットのコラムアドレスが印加されなくなることで、４個のコラム方向のメモリセルが同時に選択される。テストパターンデータ発生回路１４は、ライト命令ＷＲおよびデータＤに応答して、表１に示すようにモード設定レジスタ１２から出力される並列ビットデータ信号ＰＢＴＸ１およびコードＣＯＤＥに対応するテストパターンデータＴＰＤを発生する。スイッチ１６は、並列ビットテスト信号ＰＢＴＸ１に応答してテストパターンデータＴＰＤをデータマルチプレクサ２６に出力する。データマルチプレクサ２６は、スイッチ１６を介して入力されるテストパターンデータＴＰＤを出力し、データ入力ドライバ２８はデータマルチプレクサ２６から出力されるテストパターンデータをメモリセルアレイ１００に入力する。これにより、メモリセルアレイ１００の選択されたロウおよびコラム方向のメモリセルにデータ入力ドライバ２８から出力されるデータが保存される。

以後、プリチャージ命令ＰＲＥが印加され、半導体メモリ装置がプリチャージ動作を実行する。そして、アクティブ命令ＡＣＴと共にロウアドレスＲＡ１〜ｎを印加し、ライト命令ＷＲと共にコラムアドレスＣＡ３〜ｎを印加する動作を、アドレスを変更しながら繰り返し実行して一つのテストパターンデータに対する並列ビットテスト動作を完了させる。

そして、テストパターンデータを変更するためには、第５の段階Ｔ５で、第２の段階Ｔ２と同様な動作を実行して他のテストパターンデータに該当するＭＲＳコードを入力しなければならない。そして、第６の段階Ｔ６で、第３の段階Ｔ３と同様な動作を実行し、第７の段階Ｔ７で、第４の段階Ｔ４と同様な動作を実行することによって、他のテストパターンデータに対する並列ビットテスト動作が可能である。

すなわち、図１に示す本発明に係る半導体メモリ装置の並列ビットテスト時のテストパターンデータ発生方法は、テスト中にテストパターンデータを変更するためにはモード設定命令およびＭＲＳコードを印加する動作を必ず実行しなければならない。
従って、図１に示す方法は少ない数のＭＲＳコードを使用して多様なテストパターンデータを発生することはできるが、テスト時間が長くかかるという弱点がある。

図４は、本発明に係る半導体メモリ装置の並列ビットテストのためのテストパターンデータ発生方法を説明するための他の実施形態の構成を示すブロック図であり、図１に示すブロック図にスイッチ５０を追加して構成されている。

次に、図４に示すブロックのそれぞれの機能を説明する。
図４で、図１に示すブロックと同一の参照番号を有するほとんどのブロックは、図１に示すブロックと同様な機能を実行するため、これらのブロックに対する説明は省略する。しかしながら、モード設定レジスタ１２およびテストパターンデータ発生回路１４は、図１に示すブロックと同一の参照番号を有するが、機能上に多少差がある。それで、ここではこれらのブロックの機能に関してだけ説明することにする。

モード設定レジスタ１２は、モード設定命令ＭＲＳに応答して並列ビットテスト信号ＰＢＴＸ１を発生するためのＭＲＳコードを保存する。テストパターンデータ発生回路１４は、ライト命令ＷＲおよびデータＤに応答して並列ビットテスト信号ＰＢＴＸ１およびコードＣＯＤＥに対応するテストパターンデータＴＰＤを発生する。スイッチ５０は、ライト命令ＷＲおよび並列ビットテスト信号ＰＢＴＸ１に応答してバッファされたアドレスＢＡＤＤ１，２をアドレスデコーダ２４に出力したり、テストパターンデータ発生回路１４に出力する。

図４に示す本発明の半導体メモリ装置は、並列ビットテスト時のライト命令印加時に使用されない所定ビットのコラムアドレスにＭＲＳコードを入力する。

表２は、図４に示す半導体メモリ装置のテストパターンデータ発生回路１４のテストパターンデータ発生方法を説明するためのものである。

表２に示すように、本発明の半導体メモリ装置のテストパターンデータ発生回路１４は、並列ビットテスト信号ＰＢＴＸ１が「１」に設定された状態で、スイッチ５０を介して出力される２ビットアドレスＢＡＤＤ１，ＢＡＤＤ２とデータＤとを組合せて互いに異なった８個のテストパターンデータを発生する。すなわち、並列ビットテスト信号ＰＢＴＸ１が「１」に設定された状態で、アドレスＢＡＤＤ１，ＢＡＤＤ２およびデータＤが「００１」、「０００」、「０１１」、「０１０」、「１０１」、「１００」、「１１１」、「１１０」であれば、「００００」、「１１１１」、「０１０１」、「１０１０」、「００１１」、「１１００」、「０１１０」、「１００１」のテストパターンデータＴＰＤを発生する。

従って、本発明の半導体メモリ装置は、テストパターンデータを設定するためのＭＲＳコードなしで合計８個のテストパターンデータＴＰＤを発生することができる。すなわち、図１に示す本発明の半導体メモリ装置は、８個のＭＲＳコードに対応して合計１６個のテストパターンデータＴＰＤを発生したが、図４の装置はテスト時に使用されないコラムアドレスを用いて合計８個のテストパターンデータＴＰＤを発生することが可能である。

図５は、図４に示す本発明の半導体メモリ装置の並列ビットテスト動作を説明するための実施形態の動作タイミング図を示すものである。図３に示すタイミング図と同様に、半導体メモリ装置がクロック信号ＣＬＫに同期し動作する。なお、外部から印加される命令語ＣＯＭおよび入力信号ＩＮ１〜ｎのタイミングマージンを考慮せずに示したものである。

第１の段階Ｔ１１の動作は、図３に示した第１の段階Ｔ１の動作と同様であるため省略する。
第２の段階Ｔ１２の動作は、図３に示した第３の段階Ｔ３の動作と同様であるため省略する。

第３の段階Ｔ１３で、外部からライト命令ＷＲを発生するための命令語ＣＯＭと共に、コラムアドレスＣＡ１〜ｎおよびデータＤｉｎ１が印加されると、アドレス入力バッファ２２がコラムアドレスＣＡ１〜ｎをバッファし、バッファされたコラムアドレスＢＡＤＤ１〜ｎを発生し、データ入力バッファ１８はデータＤｉｎ１をバッファしてデータＤを発生する。このとき、コラムアドレスＣＡ１〜ｎ中の２ビットのコラムアドレスＣＡ１，２は、テストパターンデータＴＰＤを発生するために使用される。スイッチ５０は、ライト命令ＷＲおよび並列ビットテスト信号ＰＢＴＸ１に応答してバッファされたコラムアドレスＢＡＤＤ１，２をテストパターンデータ発生回路１４に出力する。アドレスデコーダ２４は、バッファされたコラムアドレスＢＡＤＤ３〜ｎに該当するメモリセルアレイ１００の４個のコラム方向のメモリセルを選択する。テストパターンデータ発生回路１４は、ライト命令ＷＲおよび並列ビットテスト信号ＰＢＴＸ１に応答してスイッチ５０を介して出力される、バッファされたコラムアドレスＢＡＤＤ１，２およびデータＤに該当するテストパターンデータＴＰＤを出力する。

即ち、表２に示すようにコラムアドレスＢＡＤＤ１，２およびデータＤに該当するテストパターンデータＴＰＤを発生する。スイッチ１６は、並列ビットテスト信号ＰＢＴＸ１に応答してテストパターンデータＴＰＤをデータマルチプレクサ２６に出力する。データマルチプレクサ２６は、スイッチ１６を介して入力されるテストパターンデータＴＰＤを出力し、データ入力ドライバ２８はデータマルチプレクサ２６から出力されるテストパターンデータをメモリセルアレイ１００に入力する。これにより、メモリセルアレイ１００の選択されたロウおよびコラム方向のメモリセルにデータ入力ドライバ２８から出力されるデータが保存される。

その後、プリチャージ命令ＰＲＥが印加され、半導体メモリ装置がプリチャージ動作を実行する。そして、アクティブ命令ＡＣＴと共にロウアドレスＲＡ１〜ｎを印加し、ライト命令ＷＲと共にコラムアドレスＣＡ３〜ｎを印加する動作を、アドレスを変更しながら繰り返し実行して一つのテストパターンデータに対する並列ビットテスト動作を完了する。このとき、ライト命令ＷＲと共に印加されるコラムアドレスＣＡ１，２は固定される。

そして、テストパターンデータを変更するためには、第４の段階Ｔ１４で、第２の段階Ｔ１２と同様な動作を実行し、第５の段階Ｔ１５で、コラムアドレスＣＡ１，２を変更して印加し、第３の段階Ｔ１３と同様な動作を実行することによって他のテストパターンデータに対する並列ビットテスト動作が可能である。

すなわち、図４に示す本発明に係る半導体メモリ装置の並列ビットテスト時のテストパターンデータ発生方法は、テストパターンデータを変更するためにモード設定命令およびＭＲＳコードを印加する動作を実施する必要がなく、ただライト命令と共に印加される使用されないコラムアドレスのデータを単純に変更すればよい。

従って、図４の方法はテストパターンデータのためのＭＲＳコードを設定する必要がなくなる。また、モード設定命令と共にテストパターンデータに該当するＭＲＳコードを入力する動作が省略されることによってテスト時間が短縮される。

上述した実施形態では、並列ビットテストのために２ビットのコラムアドレスが使用されない場合を例に挙げて説明したが、３ビット以上のコラムアドレスが使用されない場合にも本発明の発明を適用することが可能である。また、１ビットのデータが印加される場合を例に挙げて説明したが、２ビット以上のデータが印加される場合にも本発明を適用することができる。

また、上述した実施形態では、ロウおよびコラムアドレスがアクティブ命令とライト命令とに応答して順次に入力される半導体メモリ装置を用いて本発明の方法を説明したが、ロウおよびコラムアドレスがライト命令に応答して同時に入力される半導体メモリ装置の場合にも本発明の方法を適用することができる。

上述では本発明の好ましい実施形態を参照して説明したが、当該技術分野の熟練された当業者は、添付の特許請求の範囲に記載された本発明の思想および領域から逸脱されない範囲内で本発明を多様に修正および変更ができることを理解できるであろう。

本発明に係る半導体メモリ装置の並列ビットテストをするためのテストパターン発生方法を説明する一実施形態の構成を示すブロック図である。 図１に示すテストパターンデータ発生回路の実施形態の構成を示すブロック図である。 図１に示す本発明の半導体メモリ装置の並列ビットテスト動作を説明するための実施形態の動作タイミング図である。 本発明に係る半導体メモリ装置の並列ビットテストをするためのテストパターンデータ発生方法を説明する他の実施形態の構成を示すブロック図である。 図４に示す本発明の半導体メモリ装置の並列ビットテスト動作を説明するための実施形態の動作タイミング図である。

符号の説明

１０：命令語デコーダ
１２：モード設定レジスタ
１４：テストパターンデータ発生回路
１６：スイッチ
１８：データ入力バッファ
２０：スイッチ
２２：アドレス入力バッファ
２４：アドレスデコーダ
２６：データマルチプレクサ
２８：データ入力ドライブ
４０：転送回路
４２：反転および転送回路
５０：スイッチ
１００：メモリセルアレイ

Claims (11)

1. モード設定命令に応答して外部から印加されるモード設定レジスタコードにより並列ビットテスト信号を設定するモード設定レジスタと、
   ライト命令に応答して外部から印加される、少なくとも１ビットのデータを入力して出力するデータ入力回路と、
   ライト命令に応答して外部から印加されるアドレスを入力して出力するアドレス入力回路と、
   前記ライト命令および前記並列ビットテスト信号に応答して前記ライト命令と共に入力される、前記アドレスのうち一部の所定ビットアドレスおよび前記少なくとも１ビットのデータを組合せてテストパターンデータを発生するテストパターンデータ発生回路と、を備え、
   前記テストパターンデータは、並列ビットテスト動作中、前記アドレスのうち前記所定ビットアドレス以外のアドレスによって選択されたメモリセル内に格納されることを特徴とする半導体メモリ装置。
2. 前記テストパターンデータ発生回路は、
   前記少なくとも１ビットのデータに応答して前記並列ビットテスト信号および前記所定ビットアドレスをそのまま出力することによって前記テストパターンデータを発生する転送回路と、
   前記少なくとも１ビットのデータに応答して前記並列ビットテスト信号および前記所定ビットアドレスを反転して出力することによって前記テストパターンデータを発生する反転および転送回路と、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記所定ビットアドレスは、
   並列ビットテスト時に、アドレスとしては使用されないビットのアドレスであることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記アドレスは、
   コラムアドレスであることを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記半導体メモリ装置は、
   前記ライト命令および並列ビットテスト信号に応答して前記所定ビットアドレスを前記テストパターンデータ発生回路に出力するためのスイッチをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
6. モード設定命令に応答して外部から印加されるモード設定レジスタコードにより並列ビットテスト信号を設定するモード設定レジスタと、
   ライト命令に応答して外部から印加されるデータを入力して出力するデータ入力回路と、
   アクティブ命令に応答して外部から印加されるロウアドレスを入力して出力し、前記ライト命令に応答して外部から印加されるコラムアドレスを入力して出力するアドレス入力回路と、
   前記アドレス入力回路に結合され、前記ライト命令および前記並列ビットテスト信号に応答して前記アドレス入力回路から前記コラムアドレスのうち一部の所定ビットアドレスを選択して出力するスイッチと、
   前記スイッチと前記データ入力回路とに結合され、前記ライト命令および前記並列ビットテスト信号に応答して、前記所定ビットアドレスと前記データ入力回路から出力されるデータのうち少なくとも１ビットのデータとを組合せてテストパターンデータを発生するテストパターンデータ発生回路と、
   前記テストパターンデータ、または前記データ入力回路から出力されるデータのいずれかを選択して出力するデータ選択回路と、
   前記アドレス入力回路から出力されるアドレスのうち前記所定ビットアドレス以外のアドレスに応答して選択されたメモリセルに前記データ選択回路から出力されるデータを保存するメモリセルアレイと、
   を備えることを特徴とする半導体メモリ装置。
7. 前記所定ビットアドレスは、
   並列ビットテスト時に、アドレスとして使用されないビットのアドレスであることを特徴とする請求項６に記載の半導体メモリ装置。
8. モード設定命令に応答して外部から印加されるモード設定レジスタコードにより並列ビットテスト信号を設定する段階と、
   ライト命令に応答して外部から印加される、少なくとも１ビットのデータおよびアドレスを入力する段階と、
   ライト命令および前記並列ビットテスト信号に応答して、前記アドレスのうち一部の所定ビットアドレスおよび前記少なくとも１ビットのデータを組合せてテストパターンデータを発生する段階と、を備え、
   前記テストパターンデータは、並列ビットテスト動作中、前記アドレスのうち前記所定ビットアドレス以外のアドレスによって選択されたメモリセル内に格納されることを特徴とする半導体メモリ装置のテストパターンデータ発生方法。
9. 前記テストパターンデータを発生する段階は、
   前記少なくとも１ビットのデータに応答して、前記並列ビットテスト信号および前記所定ビットアドレスをそのまま出力したり、
   前記少なくとも１ビットのデータに応答して、前記並列ビットテスト信号および前記所定ビットアドレスを反転して出力することを特徴とする請求項８に記載の半導体メモリ装置のテストパターンデータ発生方法。
10. 前記所定ビットアドレスは、
    並列ビットテスト時に、アドレスとして使用されないビットのアドレスであることを特徴とする請求項８に記載の半導体メモリ装置のテストパターンデータ発生方法。
11. 前記アドレスは、
    コラムアドレスであることを特徴とする請求項８に記載の半導体メモリ装置のテストパターンデータ発生方法。

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