KR101097447B1 - 데이터 전송 장치 - Google Patents

데이터 전송 장치 Download PDF

Info

Publication number
KR101097447B1
KR101097447B1 KR1020100051292A KR20100051292A KR101097447B1 KR 101097447 B1 KR101097447 B1 KR 101097447B1 KR 1020100051292 A KR1020100051292 A KR 1020100051292A KR 20100051292 A KR20100051292 A KR 20100051292A KR 101097447 B1 KR101097447 B1 KR 101097447B1
Authority
KR
South Korea
Prior art keywords
data
signal
test
input
write data
Prior art date
Application number
KR1020100051292A
Other languages
English (en)
Other versions
KR20110131713A (ko
Inventor
구영준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100051292A priority Critical patent/KR101097447B1/ko
Priority to US12/947,298 priority patent/US8456931B2/en
Publication of KR20110131713A publication Critical patent/KR20110131713A/ko
Application granted granted Critical
Publication of KR101097447B1 publication Critical patent/KR101097447B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명의 데이터 전송 장치는 테스트 인에이블 신호 및 데이터 스트로브 신호에 응답하여 입력 데이터 및 테스트 데이터 중 하나를 상기 라이트 데이터로서 출력하는 라이트 데이터 생성부 및 인가 신호에 응답하여 상기 라이트 데이터를 입출력 라인에 인가하는 로딩부를 포함한다.

Description

데이터 전송 장치{Data Transmission Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 데이터 전송 장치를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 동기식 반도체 메모리 장치의 데이터 입력 동작은 외부 클럭 신호에 기초하여 발생되는 내부 클럭 신호에 동기화되어 이루어진다. 동기식 반도체 메모리 장치는 프리페치 스킴(pre-fetch scheme)을 사용하여 구성되어, 한 번의 입력 명령 시 복수 비트의 데이터를 입력할 수 있다. 프리페치 스킴은 한 번의 입력 명령 시 각각의 데이터 패드에 순차적으로 입력되는 복수 비트의 직렬 데이터들을 데이터 전송 장치에 일시적으로 저장하였다가 저장된 복수 비트의 데이터들을 복수 개의 입출력 라인에 한 번에 인가하는 데이터 입력 방법이다. 동기식 반도체 메모리 장치의 종류에 따라 2 비트, 4 비트 및 8 비트 프리페치 스킴이 사용된다. 예를 들어 8 비트 프리페치 스킴을 사용한다면, 한 번의 입력 명령에 데이터 패드를 통해 8 비트의 데이터가 직렬로 입력된다. 이러한 8 비트의 직렬 데이터는 데이터 전송 장치에 마지막 비트가 입력될 때까지 저장되어있다가, 인가 신호가 활성화되면 8 개의 병렬 입출력 라인에 동시에 인가된다. 상기 인가 신호는 한 번의 입력 명령마다 한 번씩 활성화 되는 신호이다. 이처럼 복수 비트 프리페치 타입의 반도체 메모리 장치는 직렬로 입력되는 데이터들을 병렬의 입출력 라인에 인가할 수 있도록 래치하고 인가 신호(GIO_en, 도 1 참조)에 응답하여 동시에 입출력 라인으로 인가하는 데이터 전송 장치를 포함한다.
도 1은 종래 기술에 따른 데이터 전송 장치의 회로도이다. 종래 기술에 따른 데이터 전송 장치는 입력 데이터(Din)를 라이트 데이터로서 생성하고 래치하는 라이트 데이터 생성부 및 라이트 데이터를 입출력 라인에 인가하는 로딩부를 포함하는데, 도 1에서는 2 비트 프리페치 스킴의 경우로 예시하여, 라이트 데이터 생성부(11, 12) 및 로딩부(21, 22)를 각각 두 개씩 포함하여 구성되었다.
도 1에 도시된 데이터 전송 장치는 입출력 관계가 직렬로 구성된 제 1 및 제 2 라이트 데이터생성부(11, 12) 및 제 1 및 제 2 로딩부(21, 22)를 포함한다. 제 1 및 제 2 로딩부(21, 22)는 제 1 및 제 2 라이트 데이터 생성부(11, 12)와 제 1 및 제 2 입출력 라인(GIO1, GIO2) 사이에 각각 연결된다. 제 1 라이트 데이터 생성부(11)는 입력 데이터(Din)를 외부에서 입력되는 데이터 스트로브 신호(DQS)에 따라 래치하고, 제 1 라이트 데이터(Wdata1)로서 출력한다. 제 1 및 제 2 라이트 데이터 생성부(11, 12)는 입출력 관계가 직렬로 구성되어 있기 때문에, 제 1 라이트 데이터(Wdata1)는 제 2 라이트 데이터 생성부(10)의 입력 데이터가 된다. 도 1은 2 비트 프리페치 스킴을 예를 들어 도시된 것으로 입력 데이터(Din)는 총 2 비트가 순차적으로 입력되는 신호이다. 데이터 스트로브 신호(DQS)의 첫 번째 활성화 시, 입력 데이터(Din)의 첫 번째 비트가 제 1 라이트 데이터 생성부(11)에서 래치되고 제 1 라이트 데이터(Wdata1)로서 생성된다. 이후 데이터 스트로브 신호(DQS)의 두 번째 활성화 시, 제 1 라이트 데이터(Wdata1)는 제 2 라이트 데이터 생성부(12)에 의해 래치되고 제 2 라이트 데이터(Wdata2)로서 생성된다. 또한 입력 데이터(Din)의 두 번째 비트가 제 1 라이트 데이터 생성부(11)에서 래치되고 제 1 라이트 데이터(Wdata1)로서 새로 생성된다. 이에 따라 두 비트의 입력 데이터(Din)는 두 번의 데이터 스트로브 신호(DQS) 활성화에 따라 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)로서 래치된다. 이처럼 데이터 스트로브 신호(DQS)의 신호의 활성화 타이밍에 따라 직렬 입력되는 입력 데이터(Din)는 제 1 및 제 2 라이트 데이터 생성부(11, 12)에 의해 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2), 즉 병렬 데이터로서 래치된다. 제 1 및 제 2 라이트 데이터 생성부(11, 12)에 의해 래치되고 있는 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)는 인가 신호(GIO_en)가 활성화되면 제 1 및 제 2 로딩부(21, 22)에 의해 제 1 및 제 2 입출력 라인(GIO1, GIO2)로 인가되게 된다. 이러한 동작 원리에 따라 2 비트 프리페치 스킴을 갖는 데이터 전송 장치는, 순차적으로 입력되는 2 비트의 입력 데이터(Din)를 제 1 및 제 2 입출력 라인(GIO1, GIO2)에 인가하기 위해 데이터 스트로브 신호(DQS)의 두 주기가 필요하다. 일반적으로 데이터 스트로브 신호(DQS)는 외부 클럭과 주기가 같으므로, 2 비트 프리페치 스킴을 갖는 데이터 전송 장치는, 순차적으로 입력되는 2 비트의 입력 데이터(Din)를 제 1 및 제 2 입출력 라인(GIO1, GIO2)에 인가하기 위해 외부 클럭 기준 두 주기의 시간이 필요하다. 따라서 도 1에 도시된 데이터 전송 장치를 포함하는 반도체 메모리 장치는 입력 명령에서 다음 입력 명령까지의 시간을 외부 클럭 기준 두 주기 이상으로 유지하여야 한다. 이러한 입력 명령에서 다음 입력 명령까지의 시간은 프리페치 스킴에 따라 달라진다. 예를 들어, 8 비트 프리페치 스킴을 갖는 데이터 전송 장치는 입력 명령에서 다음 입력 명령까지의 시간을 외부 클럭 기준 8 주기 이상으로 유지하여야 한다. DDR(Double Data Rate) 스킴을 같이 사용하는 반도체 메모리 장치라면 필요한 입력 명령에서 다음 입력 명령까지의 시간을 절반으로 줄일 수 있다. 예를 들어, 8 비트 프리페치 스킴 및 DDR 스킴을 같이 사용하는 반도체 메모리 장치는 입력 명령에서 다음 입력 명령까지의 시간을 외부 클럭 기준 4 주기 이상으로 유지하여야 한다.
도 2는 도 1에 도시된 제 1 라이트 데이터 생성부(11) 및 제 1 로딩부(21)의 회로도이다. 제 2 라이트 데이터 생성부(12) 및 제 2 로딩부(22)는 제 1 라이트 데이터 생성부(11) 및 제 1 로딩부와 동일하게 구성될 수 있다. 그러므로 제 2 라이트 데이터 생성부(12) 및 제 2 로딩부(22)의 설명은 생략한다. 제 1 라이트 데이터 생성부(11)는 입력 데이터(Din)를 외부에서 입력되는 데이터 스트로브 신호(DQS)에 따라 래치하고, 제 1 라이트 데이터(Wdata1)로서 출력한다. 제 1 로딩부(21)는 인가 신호(GIO_en)에 따라 제 1 라이트 데이터(Wdata1)를 제 1 입출력 라인(GIO1)에 인가한다. 이러한 라이트 데이터 생성부 및 로딩부 쌍은 직/병렬로 연결되어 도 1의 예시처럼 복수 비트 프리페치 스킴으로 사용될 수 있다. 예를 들어 8 비트 프리페치 스킴에서, 라이트 데이터 생성부 및 로딩부 쌍은 각각 8개 존재한다. 도 2의 제 1 라이트 데이터 생성부(11)는 입력 데이터(Din)를 데이터 스트로브 신호(DQS)의 폴링 엣지(falling edge)에 제 1 래치(L1)로 인가하고, 라이징 엣지(rising edge)에 제 1 래치(L1)의 데이터를 제 2 래치(L2)로 인가하는 동작을 수행한다. 즉 하이 및 로우 레벨로 스윙하는 데이터 스트로브 신호(DQS)의 한 주기마다 두 래치(L1, L2)의 데이터가 이동하게 되는 것이다. 제 2 래치(L2)로 인가되어 저장되는 데이터, 즉 제 1 라이트 데이터(Wdata1)는 직렬로 연결된 다음 단의 제 2 라이트 데이터 생성부(도 1의 12)의 입력 데이터(Wdata1)가 된다. 제 1 로딩부(21)는 인가 신호(GIO_en)가 활성화되면 제 2 래치(L2)에 래치되어 있는 제 1 라이트 데이터(Wdata1)를 제 1 입출력 라인(GIO1)에 인가한다. 8 비트 프리페치 스킴에서, 데이터 스트로브 신호(DQS) 8 비트의 데이터가 각각의 라이트 데이터 생성부에 래치되려면, 데이터 스트로브 신호(DQS)가 8번 하이 및 로우 레벨로 스윙하여야 한다. 또한 데이터 스트로브 신호(DQS)는 외부 클럭 신호와 동기화된 신호이므로, 8 비트 프리페치 스킴을 사용하는 반도체 메모리 장치는 각각의 입력 커맨드가 8 클럭 안에(DDR 스킴을 함께 사용하는 경우 4 클럭 안에) 입력될 수 없다라는 규정이 존재한다. 도 3은 이러한 규정을 보여주는 신호 파형도이다.
도 3에는 8 비트 프리페치 스킴 및 DDR 스킴을 함께 사용하는 반도체 메모리 장치에서, 클럭 신호(CLOCK)의 4 주기 마다 입력되는 입력 명령(WT0, WT1)에 응답하여 복수 개의 데이터 패드(DQ<0>~DQ<3>)에 데이터(D0~D7)가 입력 데이터(Din)로서 직렬로 인가되는 파형이 그려졌다. 또한 8 비트의 데이터가 모두 직렬로 인가된 후 인가 신호(GIO_en, 도 1 참조)에 따라 동시에 입출력 라인에 병렬로 인가되는 파형(a)이 그려져 있다.
반도체 메모리 장치는 셀에 데이터를 입출력하는 방식으로 동작한다. 반도체 메모리 장치의 생산 시, 셀이 정상적으로 동작을 할 수 있는지 테스트 하기 위해 셀에 스트레스를 가하거나 또는 가하지 않고 데이터를 입출력하여 셀의 정상 동작여부를 확인한다. 이러한 테스트를 기록 스트레스 테스트(Programmable Stress Test)라고 한다. 기록 스트레스 테스트는 테스트 장비에 반도체 메모리 장치를 로딩하고, 셀에 데이터를 입출력함을 통해 테스트를 진행하는데, 반도체 메모리 장치 집적화 및 고속화에 따라 기록 스트레스 테스트의 테스트 시간이 늘어나고 있는 추세이다. 기록 스트레스 테스트는 셀에 데이터를 입출력하여 이상여부를 판단하는 테스트 인데, 반도체 메모리 장치 집적화에 따라 하나의 반도체 메모리 장치가 포함하는 셀의 개수가 늘어나게 되므로 기록 스트레스 테스트 시간도 또한 늘어나게 된다. 또한 반도체 장치의 고속화에 따라 반도체 장치는 더욱 빠른 클럭 신호에 응답하여 동작할 수 있다. 하지만 기록 스트레스 테스트 장비에서 입력하는 클럭 신호는 반도체 메모리 장치가 동작 가능한 고속 클럭 신호보다 느린 클럭 신호이다. 이처럼 기록 스트레스 테스트 장비가 반도체 메모리 장치가 동작 가능한 고속 클럭 신호보다 느린 클럭 신호를 반도체 메모리 장치로 입력하는 이유는 크게 두 가지가 있다. 첫 번째는 셀에 대한 입출력에 실패가 발생하였을 때, 이러한 실패의 이유가 고속 동작의 마진 부족에서 발생한 것인지, 셀의 비정상 동작에서 발생한 것인지 판단할 수 없는 상황을 배제하기 위한 설정, 즉 기록 스트레스 테스트의 신뢰성을 위한 설정을 하기 위함이다. 두 번째는 점차 고속화되어 가는 반도체 메모리 장치를 구형 기록 스트레스 테스트 장비를 통해 테스트 하기 때문에, 반도체 장치가 동작 가능한 고속 클럭 신호가 기록 스트레스 테스트에서의 입력 할 수 있는 클럭 신호보다 점차 빨라지기 때문이다.
현재 DDR3 반도체 메모리 장치의 경우 동작 가능한 클럭 신호의 주기는 1~2ns 정도이다. 하지만 기록 스트레스 테스트에서 반도체 메모리 장치로 입력되는 클럭 신호의 주기는 16ns 정도이다. 이처럼 기록 스트레스 테스트에서 사용되는 클럭 신호의 주기가 반도체 메모리 장치가 동작 가능한 고속 클럭 신호보다 길고, 위에서 언급한 8 비트 프리페치 스킴 및 DDR 스킴에 따라 입력 커맨드는 클럭의 4 주기 안으로는 입력될 수 없기 때문에, 기록 스트레스 테스트 시간은 비효율 적으로 길어지게 된다. 이러한 단점은 반도체 메모리 장치가 고속화, 집적화 됨에 따라 더욱 심해지게 된다. 테스트 시간이 늘어나는 점은 반도체 메모리 장치 생산 시간을 늘리게 되어 반도체 메모리 장치의 생산 비용 및 생산량에 단점으로 적용된다.
본 발명은 상술한 문제점을 해결하기 위해 도출된 것으로, 셀에 대한 입출력 테스트에서 입력시간을 보다 줄일 수 있는 데이터 전송 장치를 제공하는데 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 데이터 전송 장치는 테스트 인에이블 신호 및 데이터 스트로브 신호에 응답하여 입력 데이터 및 테스트 데이터 중 하나를 상기 라이트 데이터로서 출력하는 라이트 데이터 생성부 및 인가 신호에 응답하여 상기 라이트 데이터를 입출력 라인에 인가하는 로딩부를 포함한다.
또한 본 발명의 일 실시예에 따른 데이터 전송 장치는 노멀 모드로 동작 시, 클럭 신호의 한 주기마다 입력되는 복수 개의 입력 데이터를 순차적으로 래치하고 상기 클럭 신호의 소정 주기 마다 활성화 되는 인가 신호에 따라 입력 데이터를 복수 개의 입출력 라인에 인가하고, 테스트 모드로 동작 시, 상기 클럭 신호의 한 주기마다 활성화되는 상기 인가 신호에 따라 테스트 데이터를 상기 복수 개의 입출력 라인에 인가한다.
또한 본 발명의 일 실시예에 따른 데이터 전송 장치는 테스트 인에이블 신호 및 데이터 스트로브 신호에 응답하여 입력 데이터 및 제 1 테스트 데이터 중 하나를 제 1 라이트 데이터로서 생성하는 제 1 라이트 데이터 생성부, 인가 신호에 응답하여 상기 제 1 라이트 데이터를 제 1 입출력 라인에 인가하는 제 1 로딩부, 상기 테스트 인에이블 신호 및 상기 데이터 스트로브 신호에 응답하여 상기 제 1 라이트 데이터 및 제 2 테스트 데이터 중 하나를 제 2 라이트 데이터로서 제 2 라이트 데이터 생성부 및 상기 인가 신호에 응답하여 상기 제 2 라이트 데이터를 제 2 입출력 라인에 인가하는 제 2 로딩부를 포함한다.
본 발명은 셀에 대한 입출력 테스트에서, 8비트 프리페치 스킴 및 DDR 스킴을 같이 사용하는 반도체 메모리 장치의 경우, 테스트 데이터 입력 시간을 4 클럭에서 1 클럭으로 줄일 수 있어, 전체 테스트 시간을 감소시키는 효과를 창출한다.
도 1은 종래 기술의 데이터 전송 장치의 개략적인 블록도,
도 2는 도 1에 도시된 라이트 데이터 생성부 및 로딩부의 회로도,
도 3은 종래 기술의 데이터 전송 장치를 포함하는 반도체 메모리 장치의 데이터 입력 시의 파형도,
도 4는 본 발명의 일 실시예에 따른 데이터 전송 장치의 개략적인 블록도,
도 5는 도 4에 도시된 데이터 전송 장치의 일 실시예에 따른 더 상세한 블록도,
도 6은 도 5에 도시된 노멀 데이터 출력부의 일 실시예에 따른 회로도,
도 7은 도 5에 도시된 테스트 데이터 출력부의 일 실시예에 따른 회로도,
도 8a는 테스트 데이터 생성부의 일 실시예에 따른 회로도,
도 8b는 테스트 데이터 생성부의 다른 실시예에 따른 회로도,
도 9는 본 발명의 일 실시예에 따른 데이터 전송 장치를 포함하는 반도체 메모리 장치의 입력 시의 파형도,
도 10은 본 발명의 다른 실시예에 따른 데이터 전송 장치의 개략적인 블록도이다.
본 발명의 일 실시예에 따른 데이터 전송 장치는 기록 스트레스 테스트 시 입력되어야 할 데이터를 데이터 패드를 통해서 입력받는 것이 아닌, 테스트 모드 신호를 사용하여 소정의 데이터를 받도록 지정함으로써 기록 스트레스 테스트의 입력 시간을 줄일 수 있다. 기록 스트레스 테스트는 셀이 정상적으로 입출력이 가능한 지를 확인하는 테스트이므로 꼭 데이터 패드로부터 데이터를 입력받지 않아도 셀의 정상적인 입출력 동작에 대한 테스트가 가능하다. 그러므로 본 발명의 일 실시예에 따른 데이터 전송 장치는 노멀 데이터를 래치하는 구성부 및 소정의 테스트 데이터를 출력하는 구성부를 포함하여 기록 스트레스 테스트의 입력 시 데이터 패드로부터의 데이터 입력을 기다리지 않고 소정의 테스트 데이터를 입출력 라인으로 바로 인가할 수 있다.
도 4는 본 발명의 일 실시예에 따른 데이터 전송 장치의 개략적인 블록도이다.
상기 데이터 전송 장치는 직렬 구성으로 복수 개 연결된 라이트 데이터 생성부 및 상기 복수 개의 라이트 데이터 생성부 및 복수 개의 입출력 라인 사이에 각각 연결된 복수 개의 로딩부를 포함한다. 도 4에서는 설명의 용이성을 위해 상기 라이트 데이터 생성부 및 상기 로딩부를 각각 2 개씩 포함하는 데이터 전송 장치를 도시하였다.
상기 데이터 전송 장치는 제 1 및 제 2 라이트 데이터 생성부(110, 120) 및 제 1 및 제 2 로딩부(21, 22)를 포함한다. 상기 데이터 전송 장치는 노멀 모드 및 테스트 모드로 구분되는 동작 모드에 따라 달리 동작하는데 이러한 동작 모드의 구분은 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)에 입력되는 테스트 인에이블 신호(TM_en)에 따라 달라지도록 구성하였다.
상기 데이터 전송 장치는 상기 노멀 모드로 동작할 경우 도 1에 도시된 종래 기술에 따른 데이터 전송 장치와 동일하게, 상기 제 1 라이트 데이터 생성부(110)로 직렬 입력되는 두 비트의 상기 입력 데이터(Din)를 상기 데이터 스트로브 신호(DQS)의 활성화 타이밍에 따라 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)에서 순차적으로 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)로서 래치하는 동작을 수행하고, 상기 인가 신호(GIO_en)가 입력되면 상기 제 1 및 제 2 입출력 라인(GIO1, GIO2)에 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)를 인가하는 동작을 수행한다. 여기서 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)가 상기 두 비트의 입력 데이터(Din)를 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)로서 래치하는 데에 필요한 시간은 상기 데이터 스트로브 신호(DQS)의 두 주기이다. 이 시간은 종래 기술에 따른 데이터 전송 장치의 시간과 동일하다. 상기 두 비트의 입력 데이터(Din)의 첫 번째 비트가 상기 제 1 라이트 데이터(Wdata1)로서 저장되는데 상기 데이터 스트로브 신호(DQS)의 한 주기가 필요하고, 상기 제 1 라이트 데이터(Wdata1)로 저장되어 있는 상기 두 비트의 입력 데이터(Din) 중 첫 번째 비트가 상기 제 2 라이트 데이터(Wdata2)로서 저장되고 상기 입력 데이터(Din)의 두 번째 비트가 상기 제 1 라이트 데이터(Wdata1)로서 새로 저장되는데 상기 데이터 스트로브 신호(DQS)의 또 다른 한 주기가 필요하기 때문이다. 상기 제 1 및 제 2 로딩부(21, 22)는 종래 기술에 따른 데이터 전송 장치와 동일하게, 상기 인가 신호(GIO_en)가 활성화되면 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)를 상기 제 1 및 제 2 입출력 라인(GIO1, GIO2)에 인가한다. 여기서 상기 인가 신호(GIO_en)는 상기 입력 데이터(Din)가 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)로서 래치 된 이후에 활성화 될 수 있으므로, 상기 인가 신호(GIO_en)는 외부 클럭 신호 기준 소정 주기 이상마다 활성화될 수 있다. 도 4의 실시예에서는 2 비트 프리페치 스킴으로 예를 들었으므로 외부 클럭 신호 기준 최소 2 주기 이상마다 활성화될 수 있다.
상기 데이터 전송 장치는 상기 테스트 모드로 동작할 경우 다음과 같이 동작한다. 상기 테스트 모드에서, 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)는 상기 노멀 모드에서 상기 입력 데이터(Din) 및 제 1 라이트 데이터(Wdata1)를 상기 데이터 스트로브 신호(DQS)에 따라 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)로서 출력한 것과 달리, 상기 데이터 스트로브 신호(DQS)의 활성화 타이밍에 상관없이, 제 1 및 제 2 테스트 데이터(Tin1, Tin2)를 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)로서 각각 바로 출력한다. 이후 상기 제 1 및 제 2 로딩부(21, 22)는 종래 기술에 따른 데이터 전송 장치와 동일하게, 상기 인가 신호(GIO_en)가 활성화되면 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)를 상기 제 1 및 제 2 입출력 라인(GIO1, GIO2)에 인가한다. 상기 테스트 모드에서 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)가 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)를 래치하는데 필요한 시간은 한 주기 이하이다. 노멀 모드에서 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)가 상기 데이터 스트로브 신호(DQS)의 활성화 타이밍에 따라 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)를 생성하기 때문에 상기 데이터 스트로브 신호(DQS)의 두 주기가 필요하였던 것과 달리, 테스트 모드에서 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)는 상기 데이터 스트로브 신호(DQS)의 활성화 타이밍에 상관없이 상기 제 1 및 제 2 테스트 데이터(Tin1, Tin2)를 바로 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)로서 출력하면 되기 때문이다. 따라서 상기 테스트 모드에서 상기 인가 신호(GIO_en)는 외부 클럭 신호 기준 한 주기마다 활성화될 수 있다.
상기 제 1 라이트 데이터 생성부(110)는 상기 입력 데이터(Din), 상기 제 1 테스트 데이터(Tin1), 상기 데이터 스트로브 신호(DQS) 및 상기 테스트 인에이블 신호(TM_en)를 입력받고 상기 제 1 라이트 데이터(Wdata1)를 생성하도록 구성될 수 있다. 상기 제 1 라이트 데이터 생성부(110)는 상기 테스트 인에이블 신호(TM_en)에 따라 동작 모드를 달리하고, 상기 노멀 모드에서는 도 1에 도시된 종래 기술에 따른 라이트 데이터 생성부(11)처럼 상기 입력 데이터(Din)를 상기 데이터 스트로브 신호(DQS)의 활성화 타이밍에 따라 상기 제 1 라이트 데이터(Wdata1)로서 출력하고, 상기 테스트 모드에서는 상기 제 1 테스트 데이터(Tin1)를 상기 제 1 라이트 데이터(Wdata1)로서 출력한다.
상기 제 2 라이트 데이터 생성부(120)는 상기 제 1 라이트 데이터 생성부(110)와 동일한 구성으로 구현될 수 있다. 상기 제 1 라이트 데이터(Wdata1), 상기 제 2 테스트 데이터(Tin2), 상기 데이터 스트로브 신호(DQS) 및 상기 테스트 인에이블 신호(TM_en)를 입력받고 상기 제 2 라이트 데이터(Wdata2)를 생성하도록 구성될 수 있다. 동작 내용은 상기 제 1 라이트 데이터 생성부(110)의 동작과 동일하므로 상세한 설명은 생략한다.
상기 제 1 및 제 2 로딩부(21, 22)는 도 1 에 도시된 상기 제 1 및 제 2 로딩부(21, 22)와 동일한 구성이며, 동일하게 동작한다. 그러므로 상세한 설명은 생략한다.
도 4에서 도시된 상기 데이터 전송 장치는 2 비트 프리페치 스킴으로 예시되었고, 상기 노멀 모드로 동작 시, 상기 입력 데이터(Din)를 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)로서 래치하는데 상기 데이터 스트로브 신호(DQS)의 2 주기가 필요하다. 상기 데이터 스트로브 신호(DQS)는 외부 클럭과 동일한 주기를 가지는 신호이므로 상기 노멀 모드로 동작 시, 상기 데이터 전송 장치는 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)를 래치하는데 상기 외부 클럭 기준으로 2 주기가 필요하다. 만일 상기 데이터 전송 장치를 8 비트 프리페치 스킴으로 구성한다면 상기 외부 클럭 기준으로 8 주기가 필요하다. 하지만 상기 데이터 전송 장치가 상기 테스트 모드로 동작 시, 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)가 상기 제 1 및 제 2 라이트 데이터(Wdata1, Wdata2)를 래치하는데 필요한 시간은 상기 외부 클럭 기준으로 1 주기 이하이다. 이 시간은 상기 데이터 전송 장치가 몇 비트 프리페치 스킴으로 구성되었는지에 따라 달라지지 않는다. 상기 각 라이트 데이터 생성부(110, 120)는 각각의 테스트 데이터(Tin1, Tin2)를 각각의 라이트 데이터(Wdata1, Wdata2)로서 출력하기 때문이다.
이러한 점은 반도체 메모리 장치의 테스트 시간 감소에 장점으로 적용된다. 위에서 언급한 것처럼, 8 비트 프리페치 스킴을 사용하는 반도체 메모리 장치에서는, 입력 커맨드를 최소 8 클럭 마다 한 번씩 입력할 수 있다. 하지만 본 발명의 일 실시예에 따른 데이터 전송 장치를 포함하는 반도체 메모리 장치는 소정의 상기 테스트 데이터(Tin1, Tin2)를 바로 입출력 라인에 인가할 수 있으므로 입력 커맨드를 1 클럭 마다 한 번씩 입력할 수 있다. 예를 들어 입력되는 한 클럭의 주기가 16ns라고 가정했을 때, 종래 기술 및 본 발명의 일 실시예에 따른 입력시간은 각각 128ns 및 16ns(DDR 스킴 적용 기준 64ns 및 16ns)가 되겠다. 이러한 입력 시간의 감소는 전체 테스트 시간을 감소시키게 되고, 반도체 메모리 장치 생산량 증가에 장점으로 적용된다.
도 5는 도 4에 도시된 상기 데이터 전송 장치의 일 실시예에 따른 더 상세한 블록도이다. 도 5에는 상기 제 1 라이트 데이터 생성부(110) 및 상기 제 1 로딩부(21) 쌍이 도시되어 있다. 상기 제 2 라이트 데이터 생성부(120) 및 상기 제 2 로딩부(22)는 상기 제 1 라이트 데이터 생성부(110) 및 상기 제 2 로딩부(22)와 동일한 구성으로 구현될 수 있다.
상기 데이터 전송 장치는 도 4에 도시된 상기 데이터 전송 장치처럼, 상기 제 1 라이트 데이터 생성부(110) 및 상기 제 1 로딩부(21)를 포함한다.
상기 제 1 라이트 데이터 생성부(110)는 노멀 데이터 출력부(111) 및 테스트 데이터 출력부(112)를 포함하여 구성될 수 있다.
상기 노멀 데이터 출력부(111)는 상기 테스트 인에이블 신호(TM_en)가 비활성화 되면 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 입력 데이터(Din)를 상기 제 1 라이트 데이터(Wdata1)로서 출력한다.
상기 테스트 데이터 출력부(112)는 상기 테스트 인에이블 신호(TM_en)가 활성화되면 상기 제 1 테스트 데이터(Tin1)를 상기 제 1 라이트 데이터(Wdata1)로서 출력한다.
상기 테스트 인에이블 신호(TM_en)는 테스트 모드 신호를 사용하여 구현될 수 있다. 상기 테스트 인에이블 신호(TM_en)는 상기 데이터 전송 장치가 상기 테스트 모드로서 동작할 지, 상기 노멀 모드로서 동작할 지 결정하는 신호이다. 상기 테스트 모드는 기록 스트레스 테스트와 같이, 셀에 데이터를 입출력하여 셀의 정상 유무를 판단하는 테스트를 수행하는 모드이다. 상기 테스트 모드는 메모리 장치의 저장 장소에 데이터 패드를 통해 데이터를 입출력 하지 않고 소정의 데이터를 입출력 하여도 테스트가 가능한 모든 테스트에 적용 가능하다.
도 6은 도 5에 도시된 상기 노멀 데이터 출력부(111)의 일 실시예에 따른 회로도이다.
상기 노멀 데이터 출력부(111)는 데이터 타이밍 신호 생성부(111-1) 및 데이터 전달부(111-2)를 포함하여 구성될 수 있다.
상기 데이터 타이밍 신호 생성부(111-1)는 상기 테스트 인에이블 신호(TM_en) 및 상기 데이터 스트로브 신호(DQS)를 입력받아 상기 데이터 타이밍 신호(DQS1)를 생성한다. 상기 데이터 타이밍 신호 생성부(111-1)는 상기 테스트 인에이블 신호(TM_en)에 따라 서로 다른 특성을 가진 상기 데이터 타이밍 신호(DQS1)를 생성한다. 상기 테스트 인에이블 신호(TM_en)가 활성화 되어 상기 데이터 전송 장치가 상기 테스트 모드로서 동작하게 되면, 상기 제 1 라이트 데이터(Wdata1)는 상기 제 1 테스트 데이터(Tin1)를 기초로 하여 생성되어야 한다. 그러므로 테스트 모드에서 상기 데이터 타이밍 신호 생성부(111-1)는 상기 데이터 전달부(111-2)가 비활성화되도록 상기 데이터 타이밍 신호(DQS1)를 생성한다. 반대로, 상기 테스트 인에이블 신호(TM_en)가 비활성화되어 상기 데이터 전송 장치가 상기 노멀 모드로서 동작하게 되면, 상기 제 1 라이트 데이터(Wdata1)는 상기 입력 데이터(Din)를 기초로 하여 생성되어야 한다. 그러므로 상기 노멀 모드에서 상기 데이터 타이밍 신호 생성부(111-1)는 상기 데이터 전달부(111-2)가 상기 데이터 스트로브 신호(DQS)의 활성화 타이밍에 따라 상기 입력 데이터(Din)를 상기 제 1 라이트 데이터(Wdata1)로서 출력할 수 있도록 상기 데이터 타이밍 신호(DQS1)를 생성한다.
상기 데이터 전달부(111-2)는 도 1에 도시된 종래 기술에 따른 상기 제 1 라이트 데이터 생성부(11)와 유사한 구성을 하고 있다. 하지만 상기 제 1 라이트 데이터 생성부(11)와 달리 상기 테스트 인에이블 신호(TM_en) 및 상기 데이터 스트로브 신호(DQS)의 조합으로 생성된 상기 데이터 타이밍 신호(DQS1)에 따라 상기 입력 데이터(Din)를 상기 제 1 라이트 데이터(Wdata1)로서 출력함으로써, 동작 모드에 따라 상기 입력 데이터(Din)를 상기 제 1 라이트 데이터(Wdata1)로서 출력하거나 출력하지 않는다는 차이점을 보인다. 도 2 및 도 6에서 상기 데이터 스트로브 신호(DQS) 및 데이터 스트로브 바 신호(DQSB) 신호, 또한 상기 데이터 타이밍 신호(DQS1) 및 데이터 타이밍 바 신호(DQSB1)는 서로 반대 위상을 가지는 신호이고 상기 입력 데이터(Din)를 상기 제 1 라이트 데이터(Wdata1)로서 출력하는 타이밍을 결정하는 동일한 성격의 신호이다. 그러므로 설명의 용이성을 위해 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 상기 데이터 스트로브 신호(DQS)로 언급하였고 상기 데이터 타이밍 신호(DQS1) 및 상기 데이터 타이밍 바 신호(DQSB1)를 상기 데이터 타이밍 신호(DQS1)로 언급하였다.
상기 데이터 타이밍 신호 생성부(111-1)는 제 1 및 제 4 인버터(IV1~IV4) 및 제 1 및 제 2 낸드 게이트(ND1, ND2)를 포함하여 구성될 수 있다. 상기 제 1 인버터(IV1)는 상기 테스트 인에이블 신호(TM_en)를 입력받아 반전하여 출력한다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)로부터 출력된 신호 및 상기 데이터 스트로브 신호(DQS)를 입력받아 낸드 연산하여 출력한다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)로부터 출력된 신호를 반전하여 상기 데이터 타이밍 신호(DQS1)로서 출력한다. 상기 제 3 인버터(IV3)는 상기 테스트 인에이블 신호(TM_en)를 입력받아 반전한다. 상기 제 4 인버터(IV4)는 상기 데이터 스트로브 바 신호(DQSB)를 입력받아 반전한다. 상기 제 2 낸드 게이트(ND2)는 상기 제 3 및 제 4 인버터로부터 출력되는 신호를 낸드 연산하여 상기 데이터 타이밍 바 신호(DQSB1)로서 출력한다. 상기 데이터 타이밍 신호 생성부(111-1)는 다음과 같이 동작한다. 상기 테스트 인에이블 신호(TM_en)가 활성화되면 상기 데이터 타이밍 신호(DQS1)는 로우 레벨로 고정된다. 또한 상기 데이터 타이밍 바 신호(DQS1)는 하이 레벨로 고정된다. 이에 따라 상기 데이터 전달부(111-2)의 상기 제 2 패스 게이트(PG2)는 비활성화되고, 상기 데이터 전달부(111-2)는 상기 제 1 라이트 데이터(Wdata1)를 생성하지 않는다. 반대로 상기 테스트 인에이블 신호(TM_en)가 비활성화되면 상기 데이터 타이밍 신호(DQS1)는 상기 데이터 스트로브 신호(DQS)와 같은 신호이다. 또한 상기 데이터 타이밍 바 신호(DQSB1)는 상기 데이터 스트로브 바 신호(DQSB)와 같다. 따라서 상기 테스트 인에이블 신호(TM_en)가 비활성화되면 상기 데이터 전달부(111-2)는 도 1 에 도시된 종래 기술의 상기 라이트 데이터 생성부(11)와 동일하게 동작한다.
상기 데이터 전달부(111-2)는 제 1 및 제 2 패스 게이트(PG1, PG2) 및 제 3 및 제 4 래치(L3, L4)를 포함하여 구성될 수 있다. 상기 제 1 패스 게이트(PG1)는 상기 입력 데이터(Din)를 입력받고 상기 데이터 타이밍 신호(DQS1)에 따라 활성화된다. 상기 제 3 래치(L3)는 상기 제 1 패스 게이트(PG1)에서 출력된 데이터를 래치한다. 상기 제 2 패스 게이트(PG2)는 상기 데이터 타이밍 신호(DQS1)에 따라 활성화되고 상기 제 3 래치(L3)에서 출력된 데이터를 입력받는다. 상기 제 4 래치(L4)는 상기 제 2 패스 게이트(PG2)로부터 출력된 데이터를 상기 제 1 라이트 데이터(Wdata1)로서 래치한다. 상기 제 1 및 상기 제 2 패스 게이트는 서로 활성화 타이밍이 다르다. 상기 데이터 타이밍 신호(DQS1)가 하이 및 로우 레벨로 스윙할 때, 각각 폴링 엣지 및 라이징 엣지에서 활성화된다.
도 7은 도 5에 도시된 상기 테스트 데이터 출력부(112)의 일 실시예에 따른 회로도이다.
상기 테스트 데이터 출력부(112)는 상기 테스트 인에이블 신호(TM_en)에 응답하여 상기 제 1 테스트 데이터(Tin1)를 상기 제 1 라이트 데이터(Wdata1)로서 출력한다. 상기 테스트 데이터 출력부(112)는 제 5 인버터 (IV5) 및 제 3 패스 게이트(PG3)를 포함하여 구성될 수 있다. 상기 제 5 인버터(IV5)는 상기 테스트 인에이블 신호(TM_en)를 반전하여 출력한다. 상기 제 3 패스 게이트(PG3)는 상기 테스트 인에이블 신호(TM_en)에 따라 활성화되어 상기 제 1 테스트 데이터(Tin1)를 상기 제 1 라이트 데이터(Wdata1)로서 출력한다. 상기 테스트 데이터 출력부(112)는 상기 테스트 인에이블 신호(TM_en)가 활성화되면 상기 테스트 모드로서 동작하여 상기 제 1 테스트 데이터(Tin1)를 상기 제 1 라이트 데이터(Wdata1)로서 출력하고, 반대로 상기 테스트 인에이블 신호(TM_en)가 비활성화되면 상기 노멀 모드로서 동작하여 상기 제 1 라이트 데이터(Wdata1)를 생성하지 않는다. 도 6 및 도 7에서 도시된 상기 노멀 데이터 출력부(111) 및 상기 테스트 데이터 출력부(112)는 상기 테스트 인에이블 신호(TM_en)의 활성화 여부에 따라 서로 다른 시점에 상기 제 1 라이트 데이터(Wdata1)를 생성하므로, 상기 노멀 데이터 출력부(111) 및 상기 테스트 데이터 출력부(112)가 동시에 상기 제 1 라이트 데이터(Wdata1)를 생성하는 경우는 존재하지 않는다.
상기 제 1 테스트 데이터(Tin1)를 비롯한 각 라이트 데이터 생성부(미도시)에 입력되는 테스트 데이터(미도시)는 테스트 모드 신호를 사용하여 구현될 수 있다. 또는 당업자의 설계에 따라 상기 테스트 데이터는 복수 개의 테스트 모드 신호의 조합(예를 들어 익스클루시브 오어 같은, XOR)을 이용하여 구성될 수 있다. 상기 테스트 데이터를 복수 개의 테스트 모드 신호의 조합으로 구성하는 것은, 도 8a에 도시된 것처럼 제 1 테스트 모드 신호(T1) 및 제 2 테스트 모드 신호(T2)를 입력받아 익스클루시브 오어(XOR) 연산을 하여 상기 테스트 데이터(Tin1 또는 Tin2)를 생성하는 테스트 데이터 생성부(210)를 추가로 구성하여 도 4에 도시된 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)의 앞 단에 직렬로 연결함으로써 실시될 수 있다.
또한 상기 테스트 데이터는 상기 입력 데이터(Din) 및 테스트 모드 신호의 조합(예를 들어 익스클루시브 오어 같은, XOR)을 이용하여 구성될 수 있다. 상기 테스트 데이터를 상기 입력 데이터(Din) 및 테스트 모드 신호의 조합으로 구성하게 되면 다음과 같은 장점이 존재한다. 위에서 설명한 것처럼 본 발명의 일 실시예에 따른 데이터 전송 장치는 소정의 테스트 데이터를 상기 입출력 라인(GIO)에 바로 인가할 수 있기 때문에 클럭 신호의 한 주기에 셀에 대한 입력을 완료하여 전체 테스트의 입력 시간을 줄일 수 있다. 상기 테스트 데이터(Tin)를 테스트 모드 신호만을 이용하여 구성한 상기 데이터 전송 장치는 셀에 입력되는 데이터를 교환하기 위해서, 상기 테스트 모드 신호를 달리 설정함이 필요하다. 상기 테스트 모드 신호를 달리 설정하기 위해서는 테스트 장비의 설정 시간이 추가로 필요하게 되므로 상기 테스트 데이터를 테스트 신호 및 상기 입력 데이터(Din)의 적어도 일부분 이상의 조합으로 구성하게 되면, 상기 입력 데이터(Din)의 변경을 통해 테스트 장비의 추가적인 설정시간 없이 상기 테스트 데이터를 변경할 수 있게 된다. 이러한 경우 테스트 시간을 줄일 수 있는 장점이 있다. 상기 테스트 데이터를 상기 입력 데이터(Din)의 적어도 일부분 이상의 조합으로 구성하는 것은 도 8b에 도시된 것처럼, 상기 입력 데이터(Din)의 첫 비트(D0) 및 테스트 모드 신호(T0)를 익스클루시브 오어 연산(XOR)을 하여 상기 테스트 데이터(Tin1 또는 Tin2)를 생성하는 테스트 데이터 생성부(220)를 추가로 구성하여 도 4에 도시된 상기 제 1 및 제 2 라이트 데이터 생성부(110, 120)의 앞 단에 직렬로 연결함으로써 실시될 수 있다.
도 9은 본 발명의 일 실시예에 따른 데이터 전송 장치를 포함하는 반도체 메모리 장치가 입력 명령을 클럭의 한 주기마다 한 번씩 할 수 있음으로 보여주는 파형도이다.
위에서 설명한 것처럼, 본 발명의 일 실시예에 따른 상기 데이터 전송 장치는 도 3의 파형도처럼 데이터 패드를 통해 입력되는 8 비트의 상기 입력 데이터(Din)를 네 클럭 동안 모두 입력될 때까지 기다릴 필요 없이 소정의 상기 테스트 데이터(Tin)를 한 클럭 동안 입출력 라인으로 인가할 수 있기 때문에 도 9에서 도시된 바와 같이 매 클럭 마다 입력 명령(WT0~WT4)이 가능하다. 이러한 점은 종래 기술대비 테스트 시간의 감소로 이어진다. 도 9에 도시된 DQ<0>의 파형도는 위에서 설명한 상기 테스트 데이터(Tin)를 테스트 모드 신호 및 상기 입력 데이터(Din)의 조합으로 구성한 경우에 대한 파형으로서, 상기 테스트 데이터(Tin1)를 데이터 패드 DQ<0> 으로 입력되는 상기 입력 데이터(Din)의 첫 비트(D0) 및 테스트 모드 신호의 조합으로 생성하고, 상기 입력 데이터(Din)의 첫 비트(D0)를 조절하면, 상기 테스트 데이터(Tin)의 보다 빠른 조절이 가능하다.
도 10은 본 발명의 다른 실시예에 따른 데이터 전송 장치의 개략적인 블록도이다. 상기 데이터 전송 장치는 8 비트 프리페치 스킴 및 DDR 스킴을 모두 사용하는 반도체 메모리 장치에 적합하게 구성된 실시예이다. 도 10에서 도시된 상기 데이터 전송 장치는 순차적으로 입력되는 8 비트의 상기 입력 데이터(Din)의 홀수 번째 비트를 제 1, 제 3, 제 5 및 제 7 입출력 라인(GIO1, GIO3, GIO5, GIO7)에 인가하도록 구성된 홀수 데이터 전송부(1100) 및 상기 입력 데이터(Din)의 짝수 번째 비트를 제 2, 제 4, 제 6 및 제 8 입출력 라인(GIO2, GIO4, GIO6, GIO8)에 인가하도록 구성된 짝수 데이터 전송부(1200)를 포함한다. 상기 홀수 데이터 전송부(1100)는 도 4에 도시된 상기 데이터 전송 장치를 더 확장하여 구성한 실시예이며 도 4에 도시된 상기 데이터 전송 장치와 동일한 원리로 동작된다. 그러므로 자세한 설명은 생략한다. 상기 짝수 데이터 전송부(1200)는 상기 홀수 데이터 전송부(1100)가 상기 데이터 스트로브 신호(DQS)의 활성화 타이밍에 따라 제 1 내지 제 4 라이트 데이터(Wdata1~Wdata4)를 생성한 것과 달리, 상기 데이터 스트로브 신호(DQS)의 비활성화 타이밍, 즉 상기 데이터 스트로브 바 신호(DQSB)에 따라 제 5 내지 제 8 라이트 데이터(Wdata5~Wdata8)를 생성하도록 구성되었다. 이러한 상기 데이터 스트로브 신호(DQS)의 비활성화 타이밍, 즉 상기 데이터 스트로브 바 신호(DQSB)에 따른 동작은 DDR 스킴을 사용하기 위해 설정된 것이다. 도 10에 도시된 상기 데이터 전송장치는 상기 노멀 모드에서 상기 8 비트의 입력 데이터(Din)를 상기 제 1 내지 제 8 입출력 라인에 인가하는데 외부 클럭 기준 4 주기가 필요하다. 또한 상기 데이터 전송 장치는 상기 테스트 모드에서 제 1 내지 제 8 테스트 데이터(Tin1~Tin8)를 상기 제 1 내지 제 8 입출력 라인에 인가하는데 외부 클럭 기준 1 주기가 필요하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
11/110: 제 1 라이트 데이터 생성부 12/120: 제 2 라이트 데이터 생성부
21: 제 1 로딩부 22: 제 2 로딩부
111: 노멀 데이터 출력부 111-1: 데이터 타이밍 신호 생성부
111-2: 데이터 전달부 112: 테스트 데이터 전달부
210/220: 테스트 데이터 생성부 1100: 홀수 데이터 전송부
1200: 짝수 데이터 전송부

Claims (17)

  1. 테스트 인에이블 신호 및 데이터 스트로브 신호의 활성화 타이밍에 따라 입력 데이터 및 테스트 데이터 중 하나를 라이트 데이터로서 출력하는 라이트 데이터 생성부; 및
    인가 신호에 응답하여 상기 라이트 데이터를 입출력 라인에 인가하는 로딩부를 포함하는 데이터 전송 장치.
  2. 제 1 항에 있어서,
    상기 테스트 인에이블 신호가 활성화되면 상기 인가 신호는 클럭 신호의 한 주기마다 한 번씩 활성화될 수 있는 것을 특징으로 하는 데이터 전송 장치.
  3. 제 1 항에 있어서,
    상기 라이트 데이터 생성부는 상기 테스트 인에이블 신호에 응답하여 상기 입력 데이터를 상기 데이터 스트로브 신호의 활성화 타이밍에 따라 상기 라이트 데이터로서 출력하는 노멀 데이터 출력부; 및
    상기 테스트 인에이블 신호에 응답하여 상기 테스트 데이터를 상기 라이트 데이터로서 출력하는 테스트 데이터 출력부를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  4. 제 3 항에 있어서,
    상기 노멀 데이터 출력부는 상기 데이터 스트로브 신호 및 상기 테스트 인에이블 신호에 응답하여 데이터 타이밍 신호를 생성하는 데이터 타이밍 신호 생성부; 및
    상기 데이터 타이밍 신호 및 상기 입력 데이터에 응답하여 상기 라이트 데이터를 생성하는 데이터 전달부를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  5. 제 1 항에 있어서,
    상기 테스트 데이터는 테스트 모드 신호의 조합 또는 상기 테스트 모드 신호와 상기 입력 데이터의 적어도 일부분 이상의 조합으로 결정되는 것을 특징으로 하는 데이터 전송 장치.
  6. 제 5 항에 있어서,
    상기 테스트 모드 신호 또는 상기 입력 데이터의 적어도 일부분 이상과 상기 테스트 모드 신호를 조합하여 상기 테스트 데이터를 생성하는 테스트 데이터 생성부를 추가로 포함하는 것을 특징으로 하는 데이터 전송 장치.
  7. 노멀 모드로 동작 시,
    클럭 신호의 한 주기마다 입력되는 복수 개의 입력 데이터를 순차적으로 래치하고 상기 클럭 신호의 소정 주기 마다 활성화 되는 인가 신호에 따라 입력 데이터를 복수 개의 입출력 라인에 인가하고,
    테스트 모드로 동작 시,
    상기 클럭 신호의 한 주기마다 활성화되는 상기 인가 신호에 따라 테스트 데이터를 상기 복수 개의 입출력 라인에 인가하는 데이터 전송 장치.
  8. 제 7 항에 있어서,
    상기 소정 주기는 한 주기보다 큰 것을 특징으로 하는 데이터 전송 장치.
  9. 제 7 항에 있어서,
    상기 테스트 데이터는 테스트 모드 신호의 조합 또는 상기 테스트 모드 신호와 상기 입력 데이터의 적어도 일부분 이상의 조합으로 결정되는 것을 특징으로 하는 데이터 전송 장치.
  10. 제 9 항에 있어서,
    상기 테스트 모드 신호 또는 상기 입력 데이터의 적어도 일부분 이상과 상기 테스트 모드 신호를 조합하여 상기 테스트 데이터를 생성하는 테스트 데이터 생성부를 추가로 포함하는 것을 특징으로 하는 데이터 전송 장치.
  11. 테스트 인에이블 신호 및 데이터 스트로브 신호의 활성화 타이밍에 따라 입력 데이터 및 제 1 테스트 데이터 중 하나를 제 1 라이트 데이터로서 생성하는 제 1 라이트 데이터 생성부;
    인가 신호에 응답하여 상기 제 1 라이트 데이터를 제 1 입출력 라인에 인가하는 제 1 로딩부;
    상기 테스트 인에이블 신호 및 상기 데이터 스트로브 신호의 활성화 타이밍에 따라 상기 제 1 라이트 데이터 및 제 2 테스트 데이터 중 하나를 제 2 라이트 데이터로서 생성하는 제 2 라이트 데이터 생성부; 및
    상기 인가 신호에 응답하여 상기 제 2 라이트 데이터를 제 2 입출력 라인에 인가하는 제 2 로딩부를 포함하는 데이터 전송 장치.
  12. 제 11 항에 있어서,
    상기 테스트 인에이블 신호가 활성화되면 상기 인가 신호는 클럭 신호의 한 주기마다 한 번씩 활성화될 수 있는 것을 특징으로 하는 데이터 전송 장치.
  13. 제 11 항에 있어서,
    상기 제 1 라이트 데이터 생성부는 상기 테스트 인에이블 신호에 응답하여 상기 입력 데이터를 상기 데이터 스트로브 신호의 활성화 타이밍에 따라 상기 제 1 라이트 데이터로서 출력하는 제 1 노멀 데이터 출력부; 및
    상기 테스트 인에이블 신호에 응답하여 상기 제 1 테스트 데이터를 상기 제 1 라이트 데이터로서 생성하는 제 1 테스트 데이터 출력부를 포함하고,
    상기 제 2 라이트 데이터 생성부는 상기 테스트 인에이블 신호에 응답하여 상기 제 1 라이트 데이터를 상기 데이터 스트로브 신호의 활성화 타이밍에 따라 상기 제 2 라이트 데이터로서 출력하는 제 2 노멀 데이터 출력부; 및
    상기 테스트 인에이블 신호에 응답하여 상기 제 2 테스트 데이터를 상기 제 2 라이트 데이터로서 생성하는 제 2 테스트 데이터 출력부를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  14. 제 13 항에 있어서,
    상기 테스트 인에이블 신호가 비활성화되면, 상기 제 2 노멀 데이터 출력부는 상기 제 1 라이트 데이터를 상기 데이터 스트로브 신호의 활성화 타이밍에 따라 상기 제 2 라이트 데이터로서 출력하고 상기 제 1 노멀 데이터 출력부는 상기 입력 데이터를 상기 데이터 스트로브 신호의 활성화 타이밍에 따라 상기 제 1 라이트 데이터로서 출력하는 것을 특징으로 하는 데이터 전송 장치.
  15. 제 14 항에 있어서,
    상기 제 1 노멀 데이터 출력부 및 상기 제 2 노멀 데이터 출력부는 상기 데이터 스트로브 신호 및 상기 테스트 인에이블 신호에 응답하여 데이터 타이밍 신호를 생성하는 데이터 타이밍 신호 생성부를 공유하고,
    상기 제 2 노멀 데이터 출력부는 상기 데이터 타이밍 신호 및 상기 제 1 라이트 데이터에 응답하여 상기 제 2 라이트 데이터를 생성하는 제 2 데이터 전달부를 포함하고
    상기 제 1 노멀 데이터 출력부는 상기 데이터 타이밍 신호 및 상기 입력 데이터에 응답하여 상기 제 1 라이트 데이터를 생성하는 제 1 데이터 전달부를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  16. 제 11 항에 있어서,
    상기 제 1 및 제 2 테스트 데이터는 테스트 모드 신호의 조합 또는 상기 테스트 모드 신호와 상기 입력 데이터의 적어도 일부분 이상의 조합으로 결정되는 것을 특징으로 하는 데이터 전송 장치.
  17. 제 16 항에 있어서,
    상기 테스트 모드 신호 또는 상기 입력 데이터의 적어도 일부분 이상과 상기 테스트 모드 신호를 조합하여 상기 제 1 및 제 2 테스트 데이터를 생성하는 테스트 데이터 생성부를 추가로 포함하는 것을 특징으로 하는 데이터 전송 장치.
KR1020100051292A 2010-05-31 2010-05-31 데이터 전송 장치 KR101097447B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100051292A KR101097447B1 (ko) 2010-05-31 2010-05-31 데이터 전송 장치
US12/947,298 US8456931B2 (en) 2010-05-31 2010-11-16 Data transmission device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100051292A KR101097447B1 (ko) 2010-05-31 2010-05-31 데이터 전송 장치

Publications (2)

Publication Number Publication Date
KR20110131713A KR20110131713A (ko) 2011-12-07
KR101097447B1 true KR101097447B1 (ko) 2011-12-23

Family

ID=45022040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100051292A KR101097447B1 (ko) 2010-05-31 2010-05-31 데이터 전송 장치

Country Status (2)

Country Link
US (1) US8456931B2 (ko)
KR (1) KR101097447B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101036924B1 (ko) * 2009-12-28 2011-05-25 주식회사 하이닉스반도체 반도체 집적회로
KR20120121225A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 칩을 멀티테스트하기 위한 장치 및 방법
KR101919415B1 (ko) * 2012-08-08 2018-11-16 에스케이하이닉스 주식회사 반도체 장치
KR20150043800A (ko) * 2013-10-15 2015-04-23 에스케이하이닉스 주식회사 전자 장치 및 그의 구동방법
KR20160058503A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558492B1 (ko) * 2003-11-14 2006-03-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003085999A (ja) 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体記憶装置
DE10146149B4 (de) 2001-09-19 2004-04-29 Infineon Technologies Ag Schaltungsanordnung zum Empfang eines Datensignals
US7574634B2 (en) * 2004-06-21 2009-08-11 Micron Technology, Inc. Real time testing using on die termination (ODT) circuit
US7333908B2 (en) * 2005-09-01 2008-02-19 Micron Technology, Inc. Techniques for generating test patterns in high speed memory devices
KR100721581B1 (ko) * 2005-09-29 2007-05-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
KR100723889B1 (ko) * 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
JP2009103567A (ja) 2007-10-23 2009-05-14 Sharp Corp 高速シリアルデータ受信装置とテスト方法並びに半導体集積回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558492B1 (ko) * 2003-11-14 2006-03-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법

Also Published As

Publication number Publication date
US20110292745A1 (en) 2011-12-01
US8456931B2 (en) 2013-06-04
KR20110131713A (ko) 2011-12-07

Similar Documents

Publication Publication Date Title
KR100929835B1 (ko) 안정적인 초기 동작을 수행하는 반도체 메모리 장치
KR100951567B1 (ko) 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치
US8369159B2 (en) Input/output circuit and method of semiconductor apparatus and system with the same
KR101286666B1 (ko) 반도체 메모리 장치, 테스트 회로 및 테스트 방법
US7839709B2 (en) Semiconductor memory device having I/O unit
US7634698B2 (en) Semiconductor integrated circuit with full-speed data transition scheme for DDR SDRAM at internally doubled clock testing application
KR101097447B1 (ko) 데이터 전송 장치
KR20120078571A (ko) 반도체 메모리 장치, 테스트 회로 및 테스트 방법
US7619433B2 (en) Test circuit for a semiconductor integrated circuit
KR101180405B1 (ko) 반도체 메모리 장치 및 이의 테스트 방법
US9299399B2 (en) Semiconductor devices including pipe latch units and system including the same
KR100772716B1 (ko) 반도체 메모리 장치 및 그 구동방법
KR20150040536A (ko) 반도체 메모리 장치 및 그를 포함하는 반도체 시스템
KR20120078570A (ko) 반도체 메모리 장치, 테스트 회로 및 테스트 방법
US20180259575A1 (en) Test mode control circuit
KR100929832B1 (ko) 고속의 데이터 입출력을 위한 반도체 메모리 장치
KR102077073B1 (ko) 반도체 장치
KR20120053602A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR100576505B1 (ko) Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법
US7835197B2 (en) Integrated semiconductor memory with generation of data
KR20090094604A (ko) 반도체 메모리장치
KR20090126774A (ko) 반도체 메모리 소자
KR20070089900A (ko) 버스트 읽기 레이턴시 기능을 갖는 낸드 플래시 메모리장치
KR20070083356A (ko) 반도체 메모리의 데이터 출력장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 8