JP2009103567A - 高速シリアルデータ受信装置とテスト方法並びに半導体集積回路 - Google Patents
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Abstract
【課題】高速シリアルデータ受信装置の入力AC特性をテストする際に、ユーザが要求する仕様に準拠したACSpecを設定し、Pass,Fail判定ができる高速シリアルデータ受信装置とテスト方法並びに半導体集積回路を提供する。
【解決手段】シリアルデータおよびクロック信号を入力し、ストローブ信号に同期してシリアルデータをパラレルデータに変換する高速シリアルデータ受信装置100であって、クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段を備えるPLL107と、クロック信号によりシリアルデータをサンプリングしパラレルデータに変換する変換器106と、シリアル入力信号のACSpec値を選択する回路109と、Spec分解能を決定する分解能選択回路110とを設け、通常シリアルデータとクロックの位相関係を制御することなく、AC特性を検査することが可能となる。
【選択図】図1
【解決手段】シリアルデータおよびクロック信号を入力し、ストローブ信号に同期してシリアルデータをパラレルデータに変換する高速シリアルデータ受信装置100であって、クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段を備えるPLL107と、クロック信号によりシリアルデータをサンプリングしパラレルデータに変換する変換器106と、シリアル入力信号のACSpec値を選択する回路109と、Spec分解能を決定する分解能選択回路110とを設け、通常シリアルデータとクロックの位相関係を制御することなく、AC特性を検査することが可能となる。
【選択図】図1
Description
本発明は、高速シリアルデータデータ受信装置とテスト方法並びに半導体集積回路に関し、特にLVDS(Low Voltage Differential Signaling:低電圧差動信号)受信装置、LVDS受信方法、LVDSデータ伝送システム、および半導体装置のテスト方法に関するものである。
従来、液晶表示装置やプラズマディスプレイパネルをはじめとするフラットパネルディスプレイ、液晶プロジェクタ、マルチディスプレイシステムなどに、情報処理装置からデジタル画像情報を伝送するシステムとして、例えば、図10に示すようなデータ伝送システムが公知である。
上記表示装置などへのデジタル画像情報の伝送手段として、1対または複数対の線を用いたLVDS伝送技術が知られている。図10のデータ伝送システムでは、LVDSケーブルを用いて、一方の情報処理装置(送信器(LVDSTx)500)側から他方の情報処理装置(受信装置(LVDSRx)600)側へ向けて、データ転送が行われている。
この場合、送信器500は、入力したクロック信号をPLL(Phase LockedLoop)回路502にて逓倍する。そして、逓倍したクロック信号に基づいて、入力した映像情報などのパラレル伝送データ(以下、パラレルデータとする)を、パラレル/シリアル変換部(Parallel/LVDS)501にてシリアル伝送データ(以下、シリアルデータとする)に変換する。
そして、送信器500は、入力したクロックのままのクロック信号、および、変換したシリアルデータを、チャンネル毎(図10に示す例ではチャンネルCLK,A〜D)に、ドライバ、ケーブル、レシーバの順に介して受信器600に伝送する。
受信器600は、受信したクロック信号をPLL回路602にて逓倍する。そして、逓倍したクロック信号に基づいて、シリアルデータをシリアル/パラレル変換部(LVDS/Parallel)601にてパラレルデータに変換する。
ここで、シリアルデータをパラレルデータに変換するためには、シリアルデータの各データ列の切れ目(先頭位置)を判別する必要がある。そこで、この判別のための情報を与えるのが受信したクロック信号である。つまりは、クロックの一周期が単位データ列の長さに対応しているので、クロックの立ち上がり(または立ち下がり)のタイミングと、シリアルデータの各データ列の先頭位置とは一定の時間間隔が保たれている。
このため、受信したクロックの立ち上がり(または立ち下がり)により、シリアルデータの各データ列の先頭位置を知ることができる。これにより、ビットずれを起こすことなくパラレルデータへと変換することができる。
上記表示装置などへのデジタル画像情報の伝送手段として、1対または複数対の線を用いたLVDS伝送技術が知られている。図10のデータ伝送システムでは、LVDSケーブルを用いて、一方の情報処理装置(送信器(LVDSTx)500)側から他方の情報処理装置(受信装置(LVDSRx)600)側へ向けて、データ転送が行われている。
この場合、送信器500は、入力したクロック信号をPLL(Phase LockedLoop)回路502にて逓倍する。そして、逓倍したクロック信号に基づいて、入力した映像情報などのパラレル伝送データ(以下、パラレルデータとする)を、パラレル/シリアル変換部(Parallel/LVDS)501にてシリアル伝送データ(以下、シリアルデータとする)に変換する。
そして、送信器500は、入力したクロックのままのクロック信号、および、変換したシリアルデータを、チャンネル毎(図10に示す例ではチャンネルCLK,A〜D)に、ドライバ、ケーブル、レシーバの順に介して受信器600に伝送する。
受信器600は、受信したクロック信号をPLL回路602にて逓倍する。そして、逓倍したクロック信号に基づいて、シリアルデータをシリアル/パラレル変換部(LVDS/Parallel)601にてパラレルデータに変換する。
ここで、シリアルデータをパラレルデータに変換するためには、シリアルデータの各データ列の切れ目(先頭位置)を判別する必要がある。そこで、この判別のための情報を与えるのが受信したクロック信号である。つまりは、クロックの一周期が単位データ列の長さに対応しているので、クロックの立ち上がり(または立ち下がり)のタイミングと、シリアルデータの各データ列の先頭位置とは一定の時間間隔が保たれている。
このため、受信したクロックの立ち上がり(または立ち下がり)により、シリアルデータの各データ列の先頭位置を知ることができる。これにより、ビットずれを起こすことなくパラレルデータへと変換することができる。
しかしながら、このLVDSクロックとLVDSデータ信号は、伝送系の影響によるSKEWが発生する。したがって、これら信号を受信する高速シリアルデータ受信装置は、SKEW耐性が大きい、すなわちSKEWマージンが大きいことが望まれる。しかしながら、このSKEWマージンはpsオーダーであり、本SKEWマージンをSPEC通りにテストし、出荷することが重要となる。
LVDS受信装置は、この入力クロックとシリアルデータ間のSKEW値がどれだけまで存在しても正常に受信できるかのSKEWマージン値を規定する必要がある。また、このSKEWマージンの大小によってLVDS受信装置の性能が左右される。
このSKEWマージンを検査するには、LSIテスタからLVDSクロックとLVDSデータを発生させ、このLVDSクロックもしくはLVDSデータのいずれかの位相を変化させていき、どの程度までのSKEWに耐えられるかを試験する必要がある。しかもこのSKEWマージンは100ps以下の分解能が求められており、昨今代表的なLVDS受信装置のSKEWマージンのSPECは約400ps以上の規定となっていることからも100ps以下の分解能が必須である。
しかしながら、近年LVDS動作速度の向上に伴い、LVDS受信装置をテストするためには、高速なLSIテスタが必要となっている。本高速動作に対応したLSIテスタの導入は高価であり、デバイス開発におけるコストアップの一因となっている。また、高速、100ps以下の高分解能のLSIテスタを導入したとしても製造ラインにおいて安定したテストを実施できる保証はない。
LVDS受信装置は、この入力クロックとシリアルデータ間のSKEW値がどれだけまで存在しても正常に受信できるかのSKEWマージン値を規定する必要がある。また、このSKEWマージンの大小によってLVDS受信装置の性能が左右される。
このSKEWマージンを検査するには、LSIテスタからLVDSクロックとLVDSデータを発生させ、このLVDSクロックもしくはLVDSデータのいずれかの位相を変化させていき、どの程度までのSKEWに耐えられるかを試験する必要がある。しかもこのSKEWマージンは100ps以下の分解能が求められており、昨今代表的なLVDS受信装置のSKEWマージンのSPECは約400ps以上の規定となっていることからも100ps以下の分解能が必須である。
しかしながら、近年LVDS動作速度の向上に伴い、LVDS受信装置をテストするためには、高速なLSIテスタが必要となっている。本高速動作に対応したLSIテスタの導入は高価であり、デバイス開発におけるコストアップの一因となっている。また、高速、100ps以下の高分解能のLSIテスタを導入したとしても製造ラインにおいて安定したテストを実施できる保証はない。
これらの問題点を改善するために、PLLを構成するVCOのタップ出力を利用し、入力信号を高分解に制御して高速シリアルデータ受信装置のセットアップ・ホールドを測ることなく、高速シリアルデータ受信装置のAC特性をテストすることが可能となる。
また、LSIテスタなどの外部装置によって行われていたテストを、半導体集積回路内部の専用回路によって行うBIST(built-in self test)手法が一般的になっている。参考文献として特許文献1がある。
また、LSIテスタなどの外部装置によって行われていたテストを、半導体集積回路内部の専用回路によって行うBIST(built-in self test)手法が一般的になっている。参考文献として特許文献1がある。
また、別の関連する技術として特許文献2にシリアルデータを転送する高速インターフェース回路において高速動作が可能なLSIテスタによらなくても高精度のACテストを行うことができる半導体集積回路が開示されているが、この半導体集積回路は高速シリアルデータ送信装置(パラレル/シリアル変換回路)が正常に動作しているかどうかをテストする、すなわちパラレル/シリアル変換機能をテストしているだけであって、且つ送信手段の動作試験を行う手段の提供であり、送信装置(パラレル/シリアル変換)から送信されたシリアルデータを受信する高速シリアルデータ受信(シリアル/パラレル変換)装置の入力基準信号CK対DATA間のスキューマージン(Setup-Time, Hold-Time)SPECを考慮して高精度にテストすることは出来ない。また、差動出力回路の以前の箇所で試験を行っていることから、本来ACを規定すべき高速シリアルデータ(LVDS)に対して試験しているとはいえない。つまり、差動信号出力回路部は試験されていないことになる。
特開2002−6003号公報
特開2007−155611号公報
本発明は、高価な高速高分解能のLSIテスタを導入することなく、高速シリアルデータ受信装置の最重要特性であるSKEWマージンを簡易的な回路で、ユーザ仕様に応じて分解能、Specを設定しPass、Fail判定ができることを最大の特長とする。
また、BISTのような専用回路は、本来の動作とは無関係の冗長的な回路であることが多く、また、規模も膨大となる回路も多く製造コストを考慮すると効率的ではないが、本発明は、出来るだけ本来の動作に基づいた回路を使用し、簡易的な回路で高速シリアルデータ受信装置の入力ACマージンをテストできる高速シリアルデータ受信装置とテスト方法並びに半導体集積回路を提供するものである。
また、BISTのような専用回路は、本来の動作とは無関係の冗長的な回路であることが多く、また、規模も膨大となる回路も多く製造コストを考慮すると効率的ではないが、本発明は、出来るだけ本来の動作に基づいた回路を使用し、簡易的な回路で高速シリアルデータ受信装置の入力ACマージンをテストできる高速シリアルデータ受信装置とテスト方法並びに半導体集積回路を提供するものである。
本発明は、シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段を備えるPLLと、上記クロック信号により上記シリアルデータをサンプリングしパラレルデータに変換するシリアル/パラレル変換器と、シリアル入力信号のACSpec値を選択する選択回路と、該Spec分解能を決定する分解能選択回路とを設けており、通常シリアルデータとクロックの位相関係を制御することなく、AC特性を検査することが可能となる高速シリアルデータ受信装置である。
また、本発明は、位相が異なる複数クロック信号発生手段は、PLLに代表される位相同期ループ回路からなる高速シリアルデータ受信装置である。
そして、本発明は、ACテストの分解能選択回路は、上記位相が異なる複数のクロック信号を作成する信号発生手段を持つPLLを構成するVCOを制御することで、分解能を選択できる高速シリアルデータ受信装置である。
更に、本発明は、上記AC特性は複数クロックの信号発生器を構成するPLLのVCOのDelay素子の段数Nにより可変にでき、その分解能はクロック周期TのT/2Nとなる高速シリアルデータ受信装置である。
また、本発明は、Spec選択回路は、上記PLLで作成された位相が異なる複数のクロック信号から所望する位相の信号を選択する高速シリアルデータ受信装置である。
そして、本発明は、上記高速シリアルデータ受信装置を半導体上に実現した半導体集積回路である。
更に、本発明は、シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置におけるテスト方法であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成することと、上記クロック信号により上記シリアルデータをサンプリングしパラレルデータに変換することと、シリアル入力信号のACSpec値を選択することと、Spec分解能を決定することとを含み、通常シリアルデータとクロックの位相関係を制御することなく、AC特性を検査することが可能となる高速シリアルデータ受信装置のテスト方法である。
本発明によれば、高速シリアルデータ受信装置の入力AC特性をテストする際に、高価なLSIテスタにて入力されるクロック、データの位相タイミングを制御してテストすることなく、ユーザが要求する仕様に準拠したACSpecを設定し、Pass,Fail判定ができるようになる。
本発明を実施するための最良の形態を説明する。
本発明の第1の観点に係るものは、シリアルデータ及びクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置にあって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を生成する信号発生手段とが該記クロック信号によりシリアルデータをサンプリングしパラレルデータに変換器を備え、複数のクロック信号から所望の信号を選択し使用することで、外部から入力されるクロックとデータの位相関係を制御することなく、高速シリアルデータ受信装置の入力AC特性を検査することができるテスト方法に関することにある。
本発明の第1の観点に係るものは、シリアルデータ及びクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置にあって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を生成する信号発生手段とが該記クロック信号によりシリアルデータをサンプリングしパラレルデータに変換器を備え、複数のクロック信号から所望の信号を選択し使用することで、外部から入力されるクロックとデータの位相関係を制御することなく、高速シリアルデータ受信装置の入力AC特性を検査することができるテスト方法に関することにある。
上記入力クロック信号をデータ信号を制御することなく、AC特性を検査できるテスト方法は、該記位相が異なる複数のクロック信号を生成する信号発生手段でAC特性分解能を設定制御できるようにすることで、様々なユーザ仕様に対応可能となる。
分解能の選択方法は、該記位相が異なる複数のクロック信号を生成する信号発生手段をPLLに代表される位相同期ループ回路とすることで、これを構成するVCOのDelay素子の段数を可変にしておき、段数を制御することで様々な分解能を選択することが可能となり、様々なユーザ仕様に対応可能とすることで、課題を解決することができる。
図1に本発明に係る実施の形態であるLVDS受信装置の構成図を示す。図1に示す回路は、差動レシーバ回路101〜105、位相同期ループ回路(以降PLLと呼ぶ)107、シリアル/パラレル変換回路106、分解能選択部110、ACSpec選択回路109を有する。
差動レシーバ回路101〜104は、差動信号として伝送されるデータ信号LA〜LDを受信し、差動信号をCMOS信号に変換するものである。差動レシーバ回路105は、差動信号をして伝送されるクロック信号LCKを受信し、差動信号をCMOS信号のクロックに変換するものである。
PLL回路107は、差動レシーバ回路105から出力されるクロック信号に同期したクロックを生成する。本クロックは、シリアル/パラレル変換回路106へ供給され、シリアル/パラレル変換用のクロックとして使用される。
差動レシーバ回路101〜104は、差動信号として伝送されるデータ信号LA〜LDを受信し、差動信号をCMOS信号に変換するものである。差動レシーバ回路105は、差動信号をして伝送されるクロック信号LCKを受信し、差動信号をCMOS信号のクロックに変換するものである。
PLL回路107は、差動レシーバ回路105から出力されるクロック信号に同期したクロックを生成する。本クロックは、シリアル/パラレル変換回路106へ供給され、シリアル/パラレル変換用のクロックとして使用される。
図2は、PLL回路の構成の一例を示す図である。PLL回路は、位相比較器221、チャージポンプ222、LPF223、VCO224および分周器225により構成される。
位相比較器221は、基準信号CKと分周器からの帰還信号FPとの間の位相差を検出する。そして検出結果に応じてVCO224の発振周波数を上昇する制御信号UP、または下降させる制御信号DNをチャージポンプ222に出力する。
詳細には、基準信号CKに対して帰還信号FPが遅延している時には、位相比較器221は、VCO周波数を上昇させる制御信号UPを位相差に相当する期間出力する。反対に基準信号CKに対して帰還信号FPが進んでいる時は、位相比較器221は、VCO224の発振周波数を下降させる制御信号DNを位相差に相当する期間出力する。よって位相比較器221は、入力される2つの信号CK、FPの位相差をパルス幅に変換した信号を、チャージポンプ222に出力する。
チャージポンプ222は、位相比較器221からの制御信号UPおよびDNをアナログ信号に変換する。そして、その出力信号CPOをLPF223に通して、制御電圧VcとしてVCO224に供給する。
LPF223は抵抗およびコンデンサにより構成される。LPF223は、チャージポンプ222からの出力信号に含まれるスイッチングノイズなどを低減する目的、フィードバックループを安定化する目的により用いられる。
VCO224は、発振周波数に応じて、PLL回路に出力する複数の位相に異なったクロックを作成する。なお、VCO224の詳細な構成については、後述する。
VCO224の出力信号は、図1に示すPLL回路107の出力信号CLKOUTとして出力されるとともに、分周器225に送付され帰還信号FPとして位相比較器221に入力される。
その際、VCO224の出力信号は、分周器225にて1/Nの周波数へ変換される。これにより、帰還信号FPと出力信号との周波数の関係は、VCO224の出力信号をFcとすると以下の式(1)にて表現される。分周器225については、分周比の設定変更は可能である。
FP=fo / N・・・ (1)
また、PLL回路107は、CK=FPとなるように制御信号Vcを制御する。このため、出力信号foは、以下の式(2)のように表現される。すなわち、基準信号CKに対してN倍の周波数信号foがPLL回路から出力されることになる。
fo=N×CK・・・ (2)
位相比較器221は、基準信号CKと分周器からの帰還信号FPとの間の位相差を検出する。そして検出結果に応じてVCO224の発振周波数を上昇する制御信号UP、または下降させる制御信号DNをチャージポンプ222に出力する。
詳細には、基準信号CKに対して帰還信号FPが遅延している時には、位相比較器221は、VCO周波数を上昇させる制御信号UPを位相差に相当する期間出力する。反対に基準信号CKに対して帰還信号FPが進んでいる時は、位相比較器221は、VCO224の発振周波数を下降させる制御信号DNを位相差に相当する期間出力する。よって位相比較器221は、入力される2つの信号CK、FPの位相差をパルス幅に変換した信号を、チャージポンプ222に出力する。
チャージポンプ222は、位相比較器221からの制御信号UPおよびDNをアナログ信号に変換する。そして、その出力信号CPOをLPF223に通して、制御電圧VcとしてVCO224に供給する。
LPF223は抵抗およびコンデンサにより構成される。LPF223は、チャージポンプ222からの出力信号に含まれるスイッチングノイズなどを低減する目的、フィードバックループを安定化する目的により用いられる。
VCO224は、発振周波数に応じて、PLL回路に出力する複数の位相に異なったクロックを作成する。なお、VCO224の詳細な構成については、後述する。
VCO224の出力信号は、図1に示すPLL回路107の出力信号CLKOUTとして出力されるとともに、分周器225に送付され帰還信号FPとして位相比較器221に入力される。
その際、VCO224の出力信号は、分周器225にて1/Nの周波数へ変換される。これにより、帰還信号FPと出力信号との周波数の関係は、VCO224の出力信号をFcとすると以下の式(1)にて表現される。分周器225については、分周比の設定変更は可能である。
FP=fo / N・・・ (1)
また、PLL回路107は、CK=FPとなるように制御信号Vcを制御する。このため、出力信号foは、以下の式(2)のように表現される。すなわち、基準信号CKに対してN倍の周波数信号foがPLL回路から出力されることになる。
fo=N×CK・・・ (2)
続いて前述したVCO224の詳細な構成について説明する。図3はVCOの概略構成を示した回路図である。VCO224は、図3に示すように、入力される制御電圧Vcに応じて、発振周波数が変化するM段のリング発振器(M:奇数)を備えた構成である。
本発明では、M段のリング発振器を構成するM個のインバータ素子の各タップから出力される信号Phi1〜Phi(M)をPLL回路107の出力として利用している。また出力信号phi1がVCO224の出力信号foとなる。
上記構成より、PLL回路107の出力となる出力信号phi1〜phi(M)は基準信号CKの分周比(N)倍の周波数となる。そして基準信号CKの周期をTとすると、それぞれの位相は、T/(N・M)ずつ遅延した出力信号となる。すなわち、出力信号phi1〜phi(M)は、PLL回路107から出力される位相の異なる複数のサンプリングクロックとなる。
本発明では、M段のリング発振器を構成するM個のインバータ素子の各タップから出力される信号Phi1〜Phi(M)をPLL回路107の出力として利用している。また出力信号phi1がVCO224の出力信号foとなる。
上記構成より、PLL回路107の出力となる出力信号phi1〜phi(M)は基準信号CKの分周比(N)倍の周波数となる。そして基準信号CKの周期をTとすると、それぞれの位相は、T/(N・M)ずつ遅延した出力信号となる。すなわち、出力信号phi1〜phi(M)は、PLL回路107から出力される位相の異なる複数のサンプリングクロックとなる。
Spec選択部109は、MUXで構成するPLL回路107の出力信号phi1〜phi(M)が入力され、分解能設定信号であるS_sig信号に応じて所望するPLL回路107の出力信号Phi1〜phi(M)を選択し、シリアル/パラレル変換器106へ送信する。
分解能選択部110は、図3に示すように、PLL回路107を構成するVCO224の段数を設定するもので、分解能設定信号R_Sigにより制御される。
分解能選択部110は、VCO224を構成するDelay素子の段数をN2とすると、次式で分解能を定義することができる。クロック周期をTとすると、
分解能=T/2N2
したがって、分解能選択部110をR_Sig信号で制御を行うことで、分解能を自由に設定することが出来る。
分解能選択部110は、VCO224を構成するDelay素子の段数をN2とすると、次式で分解能を定義することができる。クロック周期をTとすると、
分解能=T/2N2
したがって、分解能選択部110をR_Sig信号で制御を行うことで、分解能を自由に設定することが出来る。
これまで、本発明における実施の形態の図1を構成する各部について説明を行ってきたが、これらを組み合わせた本発明の実施例についてさらに詳しく説明を行う。
本実施例について、LVDSシリアルデータbitを7bit構成とした例を図4に示す。
本実施例の構成は、LVDS(データ)受信部300、LVDS(クロック)受信部301、シリアル/パラレル変換回路302、Spec選択回路303、Strobe作成回路304、PLL回路305を有する。
本実施例の構成は、LVDS(データ)受信部300、LVDS(クロック)受信部301、シリアル/パラレル変換回路302、Spec選択回路303、Strobe作成回路304、PLL回路305を有する。
LVDS入力データは1対として、動作について以下に説明する。
LVDSデータLA+/−、LVDSクロックLCK+/−が図5に示すマッピングで入力される。LVDS受信部300、301では、LVDSデータ(差動信号)をCMOSデータ(単一信号)に変換する。CMOS信号に変換されたおのおののData、CK信号はそれぞれシリアル/パラレル変換回路302、PLL回路305へ供給される。
LVDSデータLA+/−、LVDSクロックLCK+/−が図5に示すマッピングで入力される。LVDS受信部300、301では、LVDSデータ(差動信号)をCMOSデータ(単一信号)に変換する。CMOS信号に変換されたおのおののData、CK信号はそれぞれシリアル/パラレル変換回路302、PLL回路305へ供給される。
PLL回路305は、位相比較器、チャージポンプ、LPF、VCO及び分解能選択回路からなり、VCOの各タップの出力がStrobe作成回路304へ接続される。Strobe作成回路304ではPLL回路305から出力される信号から、位相が異なる複数のStrobe信号phi1〜phi28を作成し、Spec選択回路303へ供給する。Spec選択回路303では、入力されるphi1〜phi28の信号からシリアル/パラレル変換回路用のサンプリング信号を選択しシリアル/パラレル変換回路302へ供給する。このサンプリング信号で入力されるシリアルデータDataをパラレルデータに変換し、変換された出力データを判定部306で判定する。
図4で示す実施形態図は、PLL回路を構成するVCOのオシレータ素子の段数を14段とし、分解能選択回路305の入力には、VCOを構成するオシレータ素子の14段目のタップ出力と7段目のタップ出力が入力され、R_sig信号で制御する構成をとる。分解能選択回路は、R_sigにより入力される信号305aまたは信号305bを選択し、信号として、位相比較器のフィードバック信号とオシレータ素子の初段と接続される。R_sigは構成例として、R_sig=[1]で信号305aを選択、R_sig=[0]で信号305bを選択するようなMUXで実現できる。今、R_sig=[1]で信号305aを選択する構成で本実施例のPLL動作を説明する。
LVDS受信部301から基準信号CKが入力され、PLLが基準信号CKの立ち上がりエッジに対してLock動作するとして、PLLがLockした状態でのVCOリングオシレータ素子のタップ出力タイミングは図5のようになる。
Tap1の出力と基準信号CK(周期T)が立ち上がりエッジでLockする。Tap2はTap1に対してT/28遅れて位相反転した出力となる。同様にTap3はTap2に対してT/28遅れてTap2に対して位相が反転した出力となる。Tap1に対しては、2T/28遅れて同位相になる。以下同様に図5に示すようなタイミングとなる。
このようなタイミングでTap1〜Tap14出力はStrobe作成回路に出力され、Strobe作成回路でエッジを揃えた形に整形される。Strobe作成回路は、Dフリップフロップで構成することができ、phi1〜phi28の信号として出力する。Tap1、3、5、7、9、11、13は立ち上がりエッジ同期で、Tap2、4、6、8、10、12、14は立下りエッジ同期で整形される。Strobe作成回路で出力は図6に示すようにphi1〜phi28のようになる。
LVDS受信部301から基準信号CKが入力され、PLLが基準信号CKの立ち上がりエッジに対してLock動作するとして、PLLがLockした状態でのVCOリングオシレータ素子のタップ出力タイミングは図5のようになる。
Tap1の出力と基準信号CK(周期T)が立ち上がりエッジでLockする。Tap2はTap1に対してT/28遅れて位相反転した出力となる。同様にTap3はTap2に対してT/28遅れてTap2に対して位相が反転した出力となる。Tap1に対しては、2T/28遅れて同位相になる。以下同様に図5に示すようなタイミングとなる。
このようなタイミングでTap1〜Tap14出力はStrobe作成回路に出力され、Strobe作成回路でエッジを揃えた形に整形される。Strobe作成回路は、Dフリップフロップで構成することができ、phi1〜phi28の信号として出力する。Tap1、3、5、7、9、11、13は立ち上がりエッジ同期で、Tap2、4、6、8、10、12、14は立下りエッジ同期で整形される。Strobe作成回路で出力は図6に示すようにphi1〜phi28のようになる。
Strobe作成回路出力は、Spec選択回路303へ出力され、Spec選択回路はS_sig信号で制御される。Spec選択回路303は、Strobe作成回路304で生成された信号phi1〜phi28から所望するStrobeを選択しシリアル/パラレル変換器302へ供給する。Spec選択回路303では、R_sig信号によりシリアル/パラレル変換用のStrobe信号を選択し、シリアル/パラレル変換器用ストローブとする。
このストローブ信号でシリアル/パラレル変換された出力は、判定部306にて期待値比較が行われる。
このストローブ信号でシリアル/パラレル変換された出力は、判定部306にて期待値比較が行われる。
通常動作する場合は、LVDS data(シリアルデータ)のD1〜D7について、Spec選択回路303は、D1ストローブ信号として、phi3、D2ストローブ信号として、phi7、D3ストローブ信号として、phi11、D4ストローブ信号として、phi15、D5ストローブ信号として、phi19、D6ストローブ信号として、phi23、D7ストローブ信号として、phi27を選択しシリアル/パラレル変換動作を行う。
つづいてACテスト方法について説明する。通常動作時は、上記したDataD1:D7をphi3、phi7、phi11、phi15、phi19、phi23、phi27を選択し、シリアル/パラレル変換を行うが、Spec選択回路303にて、phi2、phi6、phi10、phi14、phi18、phi22、phi26を選択し、シリアル/パラレル変換器302へ出力する。このSpec選択回路303で選択された信号を使用することで、通常動作時のストローブ信号phi3、phi7、phi11、phi15、phi19、phi23、phi27に対して、T/28時間だけ位相がマイナス側にシフトしたストローブ信号でシリアル/パラレル変換を行うことになるので、外部入力でLVDSDataをT/28時間だけ位相シフトしてテスタより入力しているのと同様なタイミング状態で動作させることになるので、高速シリアルデータ受信装置のSKEWマージンのSetup−Time側をテストしていることになる。
このSpec選択回路303で選択されたストローブ信号phi2、phi6、phi10、phi14、phi18、phi22、phi26にてシリアル/パラレル変換を行った出力結果を判定部306で期待値比較し、一致していれば、T/28のsetup−TimeACマージンが確保されていることを意味する。
このSpec選択回路303で選択されたストローブ信号phi2、phi6、phi10、phi14、phi18、phi22、phi26にてシリアル/パラレル変換を行った出力結果を判定部306で期待値比較し、一致していれば、T/28のsetup−TimeACマージンが確保されていることを意味する。
また、このSpec選択回路303でphi4、phi8、phi12、phi16、phi20、phi24、phi28を選択しシリアル/パラレル変換器302へ出力する。このSpec選択回路303で選択された信号を使用することで、通常動作時のストローブ信号phi3、phi7、phi11、phi15、phi19、phi23、phi27に対して、T/28時間だけ位相がDelayした側にシフトしたストローブ信号でシリアル/パラレル変換を行うことになるので、外部入力でLVDSDataをclockに対してT/28時間だけ進んだ位相タイミングで高速シリアル/パラレルデータ受信装置に入力したのと同様なタイミング状態で動作させることになるので、高速シリアルデータ受信装置のSKEWマージンのHold−Time側をテストしていることにあたる。
このSpec選択回路303で選択されたストローブ信号phi4、phi8、phi12、phi16、phi20、phi24、phi28にてシリアル/パラレル変換を行った出力結果を判定部306で期待値比較しOKであれば、T/28のHold−TimeACマージンが確保されていることを意味する。
このSpec選択回路303で選択されたストローブ信号phi4、phi8、phi12、phi16、phi20、phi24、phi28にてシリアル/パラレル変換を行った出力結果を判定部306で期待値比較しOKであれば、T/28のHold−TimeACマージンが確保されていることを意味する。
このように、Spec選択回路303で複数の位相の異なるストローブ信号より選択し、シリアル/パラレル変換器302に出力し、ここでシリアルパラレル変換を行うことで、本来高速シリアルデータ受信装置のACマージンのテストを外部よりLSIテスタからLVDS入力信号の位相をシフトさせ測定を行うことと同様なことが、シリアルデータ受信装置内部で実現することができる。
また、外部より位相をシフトさせパターンを入力させることなく、入力するクロックとデータのタイミングのみ合わせたパターンのみ入力することで、高速シリアルデータ受信装置のACマージン(Setup、Hold−Time)マージンをS_sig、R_sigでSpec選択回路と分解能選択回路を制御することで測定することが可能となる。
本説明では、測定分解能は、図4のように分解能選択回路で、VCOを構成するオシレータ素子の段数を、305a信号を選択し、14段構成としているため、T/28分解能となる。
このようにACマージンテストの分解能については、VCOを構成するオシレータ素子の段数を増減させ、分解能選択回路で段数を制御しフィードバック信号を選択することでクロック周期をTとし、オシレータ素子の段数をNとすると、測定分解能はT/2×Nで設定することが可能である。
このようにACマージンテストの分解能については、VCOを構成するオシレータ素子の段数を増減させ、分解能選択回路で段数を制御しフィードバック信号を選択することでクロック周期をTとし、オシレータ素子の段数をNとすると、測定分解能はT/2×Nで設定することが可能である。
ここに説明してきた実施例では、VCOを構成するオシレータ素子の段数を14段で説明を行ってきたが、これを28段とすることでさらに分解能がクロック周期をTとするとT/56分解能とすることができる。
この実施例を図7に示し動作について詳細に説明を行う。図7で示す実施形態図は、PLLを構成するVCOのオシレータ(Delay)素子の段数を28段とし、分解能選択回路の入力には、VCOを構成するオシレータ素子の28段目のタップ出力と14段目のタップ出力が入力され、R_sig信号で制御する構成をとる。分解能選択回路は、R_sigにより入力される信号505aまたは、信号505bを選択し、信号506cとして、位相比較器のフィードバック信号とオシレータ(Delay)素子の初段と接続される。R_sigは構成例として、R_sig=[1]で信号505aを選択、R_sig=[0]で信号505bを選択するようなMUXで実現できる。今、R_sig=[1]で信号505aを選択する構成で本実施例のPLL動作を説明する。
基準信号CKが入力されPLLが基準信号CKの立ち上がりエッジに対してLock動作するとして、PLLがLockした状態でのVCOリングオシレータ素子のタップ出力タイミングは図6のようになる。
Tap1の出力と基準信号CK(周期T)が立ち上がりエッジでLockする。Tap2はTap1に対してT/56遅れて位相反転した出力となる。同様にTap3はTap2に対してT/56遅れてTap2に対して位相が反転した出力となる。Tap1に対しては、2T/56遅れて同位相になる。以下同様に図8に示すようなタイミングとなる。
このようなタイミングでTap1〜Tap28出力はStrobe作成回路504に出力され、Strobe作成回路504でエッジを揃えた形に整形される。Strobe作成回路504は、Dフリップフロップで構成することができ、信号Phi1〜56として出力する。Tap1、3、5、7、9、11、13は立ち上がりエッジ同期で、Tap2、4、6、8、10、12、14は立下りエッジ同期で整形される。Strobe作成回路504の出力は図9に示すようにphi1〜phi56のようになる。
基準信号CKが入力されPLLが基準信号CKの立ち上がりエッジに対してLock動作するとして、PLLがLockした状態でのVCOリングオシレータ素子のタップ出力タイミングは図6のようになる。
Tap1の出力と基準信号CK(周期T)が立ち上がりエッジでLockする。Tap2はTap1に対してT/56遅れて位相反転した出力となる。同様にTap3はTap2に対してT/56遅れてTap2に対して位相が反転した出力となる。Tap1に対しては、2T/56遅れて同位相になる。以下同様に図8に示すようなタイミングとなる。
このようなタイミングでTap1〜Tap28出力はStrobe作成回路504に出力され、Strobe作成回路504でエッジを揃えた形に整形される。Strobe作成回路504は、Dフリップフロップで構成することができ、信号Phi1〜56として出力する。Tap1、3、5、7、9、11、13は立ち上がりエッジ同期で、Tap2、4、6、8、10、12、14は立下りエッジ同期で整形される。Strobe作成回路504の出力は図9に示すようにphi1〜phi56のようになる。
Strobe作成回路出力は、Spec選択回路503へ出力され、Spec選択回路503はS_sig信号で制御される。Spec選択回路503は、Strobe作成回路504で生成された信号Phi1〜56から所望するStrobeを選択しシリアル/パラレル変換器502へ供給する。Spec選択回路503では、R_sig信号によりシリアル/パラレル変換用のStrobe信号を選択しシリアル/パラレル変換器用ストローブとする。
このストローブ信号でシリアル/パラレル変換された出力は、判定部506にて期待値比較が行われる。
このストローブ信号でシリアル/パラレル変換された出力は、判定部506にて期待値比較が行われる。
通常動作する場合は、LVDS data(シリアルデータ)のD1〜D7について、Spec選択回路503は、D1ストローブ信号として、Phi5、D2ストローブ信号として、Phi13、D3ストローブ信号として、phi21、D4ストローブ信号として、phi29、D5ストローブ信号として、phi37、D6ストローブ信号として、phi45、D7ストローブ信号として、phi53を選択しシリアル/パラレル変換動作を行う。
つづいてACテスト方法について説明する。通常動作時は、上記したDataD1:D7をphi5、phi13、phi21、phi29、phi37、phi45、phi53を選択し、シリアル/パラレル変換を行うが、Spec選択回路503にて、分解能を選択する。
本実施例では、T/56分解能でのテストを実施するとして、phi4、phi12、phi20、phi28、phi36、phi44、phi52を選択し、シリアル/パラレル変換器502へ出力する。このSpec選択回路503で選択した信号を使用することで、通常動作時のストローブ信号phi5、phi13、phi21、phi29、phi37、phi44、phi52に対して、T/56時間だけ位相がマイナス側にシフトしたストローブ信号でシリアル/パラレル変換を行うことになるので、外部入力でLVDSDataをT/56時間だけ位相シフトしてテスタより入力しているのと同様なタイミング状態で動作させることになるので、高速シリアルデータ受信装置のSKEWマージンのSetup−Time側をテストしていることになる。
このSpec選択回路503で選択したストローブ信号phi4、phi12、phi20、phi28、phi36、phi44、phi52にてシリアル/パラレル変換を行った出力結果を判定部506で期待値比較し一致していれば、T/56のsetup−TimeACマージンが確保されていることを意味する。
このSpec選択回路503で選択したストローブ信号phi4、phi12、phi20、phi28、phi36、phi44、phi52にてシリアル/パラレル変換を行った出力結果を判定部506で期待値比較し一致していれば、T/56のsetup−TimeACマージンが確保されていることを意味する。
また、このSpec選択回路503でphi6、phi14、phi22、phi30、phi38、phi46、phi54を選択しシリアル/パラレル変換器502へ出力する。このSpec選択回路503で選択した信号を使用することで、通常動作時のストローブ信号phi5、phi13、phi21、phi29、phi37、phi45、phi53に対して、T/56時間だけ位相がDelayした側にシフトしたストローブ信号でシリアル/パラレル変換を行うことになるので、外部入力でLVDSDataをclockに対してT/56時間だけ進んだ位相タイミングで高速シリアル/パラレルデータ受信装置に入力したのと同様なタイミング状態で動作させることになるので、高速シリアルデータ受信装置のSKEWマージンのHold−Time側をテストしていることにあたる。
このSpec選択回路503で選択したストローブ信号phi6、phi14、phi22、phi30、phi38、phi46、phi54にてシリアル/パラレル変換を行った出力結果を判定部506で期待値比較しOKであれば、T/56のHold−TimeACマージンが確保されていることを意味する。
このSpec選択回路503で選択したストローブ信号phi6、phi14、phi22、phi30、phi38、phi46、phi54にてシリアル/パラレル変換を行った出力結果を判定部506で期待値比較しOKであれば、T/56のHold−TimeACマージンが確保されていることを意味する。
このように、Spec選択回路で複数の位相の異なるストローブ信号より、選択しシリアル/パラレル変換器に出力し、ここでシリアルパラレル変換を行うことで、本来高速シリアルデータ受信装置のACマージンのテストを外部よりLSIテスタからLVDS入力信号の位相をシフトさせ測定を行うことと同様なことが、シリアルデータ受信装置内部で実現することができる。
また、外部より位相をシフトさせパターンを入力させることなく、入力するクロックとデータのタイミングのみ合わせたパターンのみ入力することで、高速シリアルデータ受信装置のACマージン(Setup、Hold−Time)マージンをS_sig、R_sigでSpec選択回路と分解能選択回路を制御することで測定することが可能となる。
本説明では、測定分解能は、図7のように分解能選択回路で、VCOを構成するオシレータ(Delay)素子の出力305a信号を選択し、28段構成としているため、T/56分解能となる。図5の分解能選択回路で、505b信号を選択し、14段構成とした場合は、図4で説明した構成となり、T/28分解能でACマージンをテストすることができる。
このようにACマージンテストの分解能については、VCOを構成するオシレータ(Delay)素子の段数を増減させ、分解能選択回路で段数を制御しフィードバック信号を選択することでクロック周期をTとし、オシレータ素子の段数をNとすると、測定分解能はT/2×Nで設定することが可能である。
このように高速シリアルデータ受信装置において、PLLを備え、VCOを構成するオシレータ素子の段数を選択しフィードバック信号としてリングオシレータの初段の入力と位相比較器に供給する分解能選択回路を備え、PLLのオシレータ素子のタップ出力の複数の位相が異なるストローブ信号より所望のACスペックに合致するテスト可能となるストローブ信号を選択しシリアル/パラレル変換回路へ供給するスペック選択回路を備えることで、高速シリアルデータ受信装置の入力AC特性をテストする際に、高価なLSIテスタにて入力されるクロック、データの位相タイミングを詳細に制御してテストすることなく、ユーザが要求する仕様に準拠したACSpecを設定し、Pass,Fail判定ができるようになる。
また、これまで説明してきた実施の形態は、図3、図5のようにLVDSデータ入力を1ポートに限定しているが、これを図1のようにデータポートを複数とした場合でも本発明をそれぞれのポートに適用することで高速シリアルデータ受信装置をテスト可能となることは明らかである。
1 高速シリアルデータ受信装置
101〜105 差動レシーバ回路
106 シリアル/パラレル変換部
107 PLL
108 データ判定部
109 Spec選択部
110 分解能選択部
101〜105 差動レシーバ回路
106 シリアル/パラレル変換部
107 PLL
108 データ判定部
109 Spec選択部
110 分解能選択部
Claims (7)
- シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置であって、
上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段を備えるPLLと、上記クロック信号により上記シリアルデータをサンプリングしパラレルデータに変換するシリアル/パラレル変換器と、シリアル入力信号のACSpec値を選択する選択回路と、該Spec分解能を決定する分解能選択回路とを設けており、通常シリアルデータとクロックの位相関係を制御することなく、AC特性を検査することが可能となる高速シリアルデータ受信装置。 - 位相が異なる複数クロック信号発生手段は、PLLに代表される位相同期ループ回路からなる請求項1記載の高速シリアルデータ受信装置。
- ACテストの分解能選択回路は、上記位相が異なる複数のクロック信号を作成する信号発生手段を持つPLLを構成するVCOを制御することで、分解能を選択できる請求項1又は2に記載の高速シリアルデータ受信装置。
- 上記AC特性は複数クロックの信号発生器を構成するPLLのVCOのDelay素子の段数Nにより可変にでき、その分解能はクロック周期TのT/2Nとなる請求項1〜3のいずれか1項に記載の高速シリアルデータ受信装置。
- Spec選択回路は、上記PLLで作成された位相が異なる複数のクロック信号から所望する位相の信号を選択する請求項1〜4のいずれか1項に記載の高速シリアルデータ受信装置。
- 請求項1〜4のいずれか1項に記載の高速シリアルデータ受信装置を半導体上に実現した半導体集積回路。
- シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置におけるテスト方法であって、
上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成することと、上記クロック信号により上記シリアルデータをサンプリングしパラレルデータに変換することと、シリアル入力信号のACSpec値を選択することと、Spec分解能を決定することとを含み、通常シリアルデータとクロックの位相関係を制御することなく、AC特性を検査することが可能となる高速シリアルデータ受信装置のテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007275274A JP2009103567A (ja) | 2007-10-23 | 2007-10-23 | 高速シリアルデータ受信装置とテスト方法並びに半導体集積回路 |
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JP2007275274A JP2009103567A (ja) | 2007-10-23 | 2007-10-23 | 高速シリアルデータ受信装置とテスト方法並びに半導体集積回路 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011203024A (ja) * | 2010-03-25 | 2011-10-13 | Nec Corp | タイミング調整回路及びタイミング調整方法 |
US8456931B2 (en) | 2010-05-31 | 2013-06-04 | SK Hynix Inc. | Data transmission device |
-
2007
- 2007-10-23 JP JP2007275274A patent/JP2009103567A/ja active Pending
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US8456931B2 (en) | 2010-05-31 | 2013-06-04 | SK Hynix Inc. | Data transmission device |
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