JP2008055750A - タイミング検出回路 - Google Patents

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Abstract

【課題】同期信号のタイミング検出精度を高めるとともに、検出結果に基づいて変調のタイミングを調整することを可能にする。
【解決手段】基準クロックVCLKのk倍(kは2以上の整数)の周波数を持ち、かつ、それぞれ異なる位相を有するn相(nは2以上の整数)の多相クロックφi,φi’の中から、同期信号の有効エッジに最も近接したクロックエッジを有するクロックを検出し、第1の検出信号を生成する第1のタイミング検出回路30と、前記同期信号の有効エッジが、前記多相クロックφi,φi’から選ばれた代表クロックの連続するk周期のいずれの周期内に位置するかを検出し、第2の検出信号を生成する第2のタイミング検出回路40と、前記第1の検出信号および第2の検出信号を受け取り、前記検出したクロックを示す第1の出力信号OUT_Aおよび前記検出した周期を示す第2の出力信号OUT_Bを出力する出力回路50とを有する。
【選択図】図1

Description

本発明は、例えば、レーザプリンタ、デジタル複写機、ファクシミリ等における同期化処理に使用される、同期信号のタイミングを検出する、タイミング検出回路に関する。
例えば、レーザプリンタ、デジタル複写機、ファクシミリ等では、画像データに応じて変調された光ビームを感光体上に走査することによって、画像の形成が行われる。この時、光ビームの走査方向の画像の位置を制御するため、定められた位置に設けた光センサで光ビームを検出して同期信号を生成し、この同期信号を利用して光ビームの変調のタイミングを設定する。
従って、上記の画像形成の用途においては、同期信号のタイミングを検出し、光ビームの変調のタイミングを同期信号のタイミングに同期化させる同期化回路が設けられることが一般的である。同期信号のタイミング検出においては、基本的には、光ビーム変調の基準とするビデオクロックと同期信号とを比較して、ビデオクロックに対する同期信号のタイミングが検出される。そして、タイミング検出結果に基づいて、以下のいずれかの処理(同期化処理)が行われる。
a.タイミング検出結果に基づいてタイミングを調整したビデオクロックを生成(もしくは、複数のビデオクロックを生成し、この中から適切なタイミングを有するものを選択)し、この調整(選択)したビデオクロックを基準として光ビームの変調を行う。
b.タイミング検出結果によらず同一のビデオクロックを利用するが、タイミング検出結果に基づいて、ビデオクロックに対する光ビーム変調のタイミングを調整する。
しかし、ビデオクロックと同期信号とをそのまま比較するだけでは、ビデオクロックの周期の精度でしか同期信号のタイミングを検出することができない。そこで、例えば、特許文献1に記載されたように、画像品質の向上のために、同期信号のタイミング検出の精度を高めることを目指した次のような改善技術が提案されている。
1.ビデオクロックのn倍(nは2以上の整数)の高周波クロックを生成し、この高周波クロックと同期信号とを比較する。
2.ビデオクロックと同じ周波数で、位相が互いに異なるm相(mは2以上の整数)の多相クロックを生成し、この多相クロック信号のそれぞれと同期信号とを比較する。
また、これらの2つの技術を組み合わせて行うことも提案されている。例えば、特許文献2には、まず、高周波クロックと同期信号とを比較し、その比較結果に基づいて第1段階のタイミング調整を行ったビデオクロックを生成し、さらに、タイミングを調整したビデオクロックと、同期信号、および、同期信号を一定時間ずつ遅延させた複数の遅延同期信号とを比較して、第2段階のタイミング検出を行い、その結果に基づいて、さらに、クロック信号のタイミング調整(複数のビデオクロックを生成し、適切なタイミングのものを選択)を行うことが記載されている。ここで、第2段階のタイミング検出では、上記の第2の技術が変形された形態で実施されていると考えることができる。
特開平04−249971号公報 特開平11−245447号公報
上記第1の技術では高周波クロックの周波数をビデオクロックの周波数のn倍にすることにより、同期信号のタイミング検出の精度をn倍にすることができる。しかし、高周波クロックの周波数を高くすることは、同期回路を構成する半導体集積回路の消費電力増大、動作不安定化を招く。従って、この技術による精度向上には限界がある。
上記第2の技術では、多相クロック間の位相の差を小さくし、より多くの相のクロック信号を生成して同期信号と比較することによって、同期信号のタイミング検出の精度を高くすることができる。しかし、これらの多相クロックのそれぞれと同期信号との比較を行う必要があるため、回路規模が増大する。回路規模の増大は、やはり、消費電力の増大を招く。
上記特許文献2のように、第1,第2の技術を組み合わせることにより、クロックの過剰な高周波数化や、回路規模の増大を招くことなく、同期信号のタイミング検出精度を高めることができる可能性がある。しかし、第1,第2の技術による検出結果をどのように統合して、同期化処理を行うかに困難性がある。
上記の特許文献2においては、まず、第1の技術によってタイミング検出を行った結果に基づいてタイミング調整を行ったビデオクロックを生成し、その、タイミング調整を行ったビデオクロックに対して、第2の技術を適用している。すなわち、上記aの、タイミング検出結果に基づいてタイミング調整したビデオクロックを得ている。しかし、上記bの、タイミング検出結果に基づいてビデオクロックに対する変調のタイミングを調整することを可能にする技術は開示されていない。
本発明は、上記第1および第2の技術を組み合わせて同期信号のタイミング検出精度を高めるとともに、上記bの、その検出結果に基づいて、変調のタイミングを高い精度で調整することが可能な技術を提供することを目的にする。より具体的には、第1および第2の技術による同期信号のタイミング検出を行い、その検出結果のそれぞれを、出力信号として出力することにより、検出結果に基づいて変調のタイミングを調整することを可能にする、タイミング検出回路を提供することを目的とする。
上記の課題を解決するため、本発明の実施形態のタイミング検出回路は、同期信号を受信し、基準クロックに対する前記同期信号の有効エッジのタイミングを検出するものであって、前記基準クロックのk倍(kは2以上の整数)の周波数を持ち、かつ、それぞれ異なる位相を有するn相(nは2以上の整数)の多相クロックの中から、前記同期信号の有効エッジに最も近接したクロックエッジを有するクロックを検出し、該検出したクロックを示す第1の検出信号を生成する第1のタイミング検出回路と、前記同期信号の有効エッジが、前記多相クロックから選ばれた代表クロックの連続するk周期のいずれの周期内に位置するかを検出し、該検出した周期を示す第2の検出信号を生成する第2のタイミング検出回路と、前記第1の検出信号および第2の検出信号を受け取り、前記検出したクロックを示す第1の出力信号および前記検出した周期を示す第2の出力信号を出力する出力回路とを有することを特徴とする。
ここで、前記第1のタイミング検出回路は、前記n相の多相クロックのそれぞれが供給されるn個の単位検出回路を備え、該n個の単位検出回路のそれぞれが対応するクロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該n個の単位検出回路の内の、最も早いタイミングで前記有効エッジを検出した単位検出回路に供給されたクロックを、前記最も近接したクロックエッジを有するクロックとして検出するものであることが好ましい。
また、前記nが偶数であり、前記第1のタイミング検出回路が、それぞれが前記n個の単位検出回路の内の2個の単位検出回路を含むn/2個の比較回路を含み、前記単位検出回路のそれぞれがラッチを備え、前記比較回路のそれぞれの2個の単位検出回路の内、先に前記有効エッジを検出した方が前記同期信号の有効エッジ後のレベルを前記ラッチに保持するとともに、他方の単位検出回路の前記ラッチを初期化し、前記第1のタイミング検出回路が、さらに、前記n/2個の比較回路のそれぞれから、該それぞれの比較回路に含まれる2個の単位検出回路のラッチのいずれが前記有効エッジ後のレベルを保持したかを示す比較信号の供給を受け、前記n個の単位検出回路のいずれが最も早いタイミングで前記有効エッジを検出したかを判定するデコーダを備えることが好ましい。
さらに、前記第1のタイミング検出回路のn個の単位検出回路のそれぞれが、対応するクロックのクロックエッジで前記同期信号をサンプリングする第1段のフリップフロップを備えるとともに、同一のクロックの次のクロックエッジで前記第1段のフリップフロップがサンプリングした前記同期信号のレベルを保持する第2のフリップフロップを、前記ラッチとして備えることが好ましい。
また、前記第2のタイミング検出回路が、前記代表クロックをカウントしてカウント値を生成するカウンタを備えるとともに、前記代表クロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該有効エッジを検出した前記代表クロックのクロックエッジに対して一定のタイミング関係を有する第1の期間における前記カウンタのカウント値を、前記第2の検出信号として選択する選択回路とを備えることが好ましい。
一方、前記出力回路が、前記第1の検出信号と第2の検出信号とを、前記第2のタイミング検出回路のカウンタが特定のカウント値を出力する第2の期間に取り込む第1および第2の取り込み回路と、該第1および第2の取り込み回路が取り込んだ第1および第2の検出信号を、前記基準クロックに同期させ、前記第1の出力信号および第2の出力信号として出力する第1および第2の基準クロック同期化回路とを備えることが好ましい。
さらに、前記出力回路が、前記同期信号の有効エッジを検出して第3の検出信号を生成する第2のエッジ検出回路と、該第3の検出信号を前記第2の期間に取り込む第3の取り込み回路と、該第3の取り込み回路が取り込んだ第3の検出信号を、前記基準クロックに同期させ、フラグ信号として出力する第3の基準クロック同期化回路とを備えることが好ましい。
本発明のタイミング検出回路では、第1および第2の技術を組み合わせて高精度に同期信号のタイミング検出を行い、その検出結果のそれぞれを、出力信号として出力することができる。従って、出力された検出結果に基づいて変調のタイミングを高精度に調整することが可能になる。
図1は、本発明のタイミング検出回路の一実施形態10の概要を示す構成図である。
図1に示す実施形態のタイミング検出回路10は、多相クロック生成回路20と、第1のタイミング検出回路30と、第2のタイミング検出回路40と、出力回路50とからなる。
多相クロック生成回路20は、基準クロックであるビデオクロックVCLKのk倍(kは2以上の整数、例えば4倍)の周波数を有する、n相(nは2以上の整数、例えば8)の多相クロックを生成する。多相クロック生成回路20は、好ましくは、φi(i=0〜(n−2)/2))と、φiと逆相の(位相がπだけ異なる)φi’とを組とした、n/2組みの多相クロックを生成する。より具体的には図1に示された多相クロック生成回路20は、φ,φ’,φ,φ’,φ,φ’,φ,φ’の、4組8相のクロックを生成する。
第1のタイミング検出回路30には、同期信号BDおよび上記n相の多相クロックが供給される。そして、これらの多相クロックの中から、同期信号BDの有効エッジと最も近接したエッジ(クロックエッジ)を有するクロックを検出し、第1の検出信号DET_Aを生成する。具体的には、例えば、同期信号BDの有効エッジの後の最も速いタイミングにクロックエッジを持つクロックを検出する。
第1のタイミング検出回路30は、例えば、n/2個の比較回路(図1の例では4個の比較回路32_0,32_1,32_2,32_3)と、デコーダ34とで構成することができる。それぞれの比較回路には、n相の多相クロックの内、互いに反転した関係にある1組のクロックφiとφi’とが供給される。そして、この1組のクロックφiとφi’のいずれが、同期信号の有効エッジ(例えば、立ち下がりエッジ)の後に先にクロックエッジ(例えば、立ち上がりエッジ)を持つかを検出する。デコーダ34は、それぞれの比較回路の比較結果に基づいて、n相の多相クロックの内のいずれが、同期信号BDの有効エッジの後の最も速いタイミングにクロックエッジを持つかを検出し、第1の検出信号DET_Aとして出力する。
しかし、第1のタイミング検出回路30のみで、同期信号BDのタイミングを判定することはできない。多相クロックは、ビデオクロックVCLKのk倍の周波数を持っているため、n相のクロックのそれぞれが、ビデオクロックVCLKの1周期の間にk個のクロックエッジを持つ。第1のタイミング検出回路30は、n相のクロックの内のいずれが同期信号BDの有効エッジの後の最も速いタイミングにクロックエッジを持つかを検出するが、そのクロックエッジが、k個のクロックエッジのいずれであるかを判定することはできない。
そこで、図1のタイミング検出回路10は、第1のタイミング検出回路30に加えて、第2のタイミング検出回路40を備えている。第2のタイミング検出回路40には、同期信号BDが供給されるとともに、上記多相クロックのいずれかが代表クロックとして供給される。そして、同期信号BDの有効エッジが、代表クロックの連続するk周期のいずれの周期内に位置するかを検出し、第2の検出信号DET_Bを生成する。
第2のタイミング検出回路40は、具体的には、例えば、代表クロックをカウントしてカウント値を生成するカウンタ42と、同期信号BDの有効エッジのタイミングに応じて、カウンタ42が生成するカウント値のいずれかを選択して出力する選択回路44とによって構成することができる。
より具体的には、図1に示された例では、多相クロックφ,φ’,...,φ’の内のφが、代表クロックとして供給される。そして、カウンタ42がφをカウントし、φの1周期ごとに0,1,2,3,0,...と変化するカウント値を生成する。一方、選択回路には、同期信号BDと代表クロックφとが供給される。そして、同期信号BDの有効エッジに対して所定のタイミング関係を有する期間におけるカウント値を選択し、第2の検出信号DET_Bとして出力する。
上記の第1の検出結果DET_Aと第2の検出結果DET_Bとを総合することにより、同期信号BDの有効エッジのタイミングを、基準クロックVCLKの周期の1/(k×n)の精度で特定することができる。しかし、第1の検出信号DET_Aが生成されるタイミングと、第2の検出信号DET_Bが生成されるタイミングとは、必ずしも一致しない。このため、これらの検出結果を、他の回路、例えば変調回路に直接出力しても、利用が困難な場合がある。そこで、図1に示したタイミング検出回路10は、さらに、これらの検出信号DET_A,DET_Bのそれぞれを取り込み、タイミングをそろえて出力信号OUT_A,OUT_Bとして出力する出力回路50を有する。
さらに、図1に示した出力回路50は、第1の出力信号OUT_Aと第2の出力信号OUT_Bに加えて、フラグ信号FLGを出力する。フラグ信号FLGは、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bが有効となるタイミングを示す信号である。出力回路50がフラグ信号FLGを出力することは、本実施形態のタイミング検出回路10にとって必須のものではない。しかし、フラグ信号FLGを出力することによって、他の回路が第1の出力信号OUT_Aおよび第2の出力信号OUT_Bを受け取って利用する処理が容易になる。
以上説明したように、本実施形態のタイミング検出回路10は、n相の多相クロックの中から、同期信号BDの有効エッジに最も近接したクロックエッジを有するクロックを検出し、第1の検出信号DET_Aを生成する第1のタイミング検出回路と、同期信号BDの有効エッジが代表クロックの連続するk周期のいずれの周期内に位置するかを検出し、第2の検出信号DET_Bを生成する第2のタイミングを検出回路とを有するとともに、第1の検出信号および第2の検出信号を受け取り、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bとして出力する出力回路を有する。従って、他の回路が第1の出力信号OUT_Aおよび第2の出力信号OUT_Bを受け取り、変調のタイミングを高精度に調整することができる。
続いて、各部の詳細についてさらに説明する。
図2は、多相クロック生成回路20の一例を示す構成図である。
多相クロック生成回路20は、例えば、入力された基準クロックVCLKをk倍(図2の例では4倍)の周波数に逓倍した高周波クロックを生成する逓倍回路22と、n/2−1個(図2の例では3個)の遅延回路Dと、n/2個のインバータとからなる。
逓倍回路22は、例えばPLL(Phase Locked Loop)回路を利用して構成することができる。遅延素子Dは、例えば、高周波クロックの周期の1/k倍(図2の例では1/8)に対応する遅延時間を有する。現実には、遅延素子Dの遅延時間の精度には限界があるが、高いタイミング検出精度を得るためには、1/k倍に概略一致させることが好ましい。n/2−1個の遅延素子Dは、直列に接続され、それぞれから、2π/nの接続段数倍だけ位相が遅れた高周波クロックを出力する。そして、逓倍回路22の出力およびそれぞれの遅延素子Dの出力を、直接、もしくは、インバータを通過させてから出力することにより、n/2組みの多相クロック(図2の場合は4組の多相クロックφ,φ’,φ,φ’,φ,φ’,φ,φ’)を生成する。
図3は、第1のタイミング検出回路の一例を示す回路図である。図3に示すのは、立ち下がりエッジを有効エッジとする同期信号BDのタイミングを、立ち上がりエッジをクロックエッジとする多相クロックを利用して検出する回路である。
図3の第1のタイミング検出回路30は、n/2個(具体的には4個)の比較回路32_0〜32_3を有する。これらの比較回路は、いずれも同一の構成を有する。図3では、第1の比較回路32_0についてのみ詳細を記す。
図3に示されたように、比較回路32_0〜32_3のそれぞれには、同期信号BDが供給されるとともに、互いに反転した関係を有する1組のクロックφiとφi’(i=0〜n/2−1、具体的には0〜3)が供給される。比較回路は、直列に接続された2個のフリップフロップ322と324からなる第1の単位検出回路320と、同じく直列に接続された2個のフリップフロップ322’と324’からなる第2の単位検出回路320’とを有する。
なお、図3では、1段目のフリップフロップについてのみ、D入力端子を示す“D”およびQ出力端子を示す“Q”の表示を行い、2段目のフリップフロップについては表示を省略する。以下に示す図4,5においても、同様に、一部のフリップフロップについてのみ端子の表示を行う。表示が省略されたフリップフロップにおいては、いずれも、“>”で示されたクロック端子と同じ側がD入力端子、反対側がQ出力端子である。
より具体的には、第1の単位検出回路320の1段目のフリップフロップ322のD入力端子には同期信号BDが供給され、クロック端子にはφiが供給される。同じく第1の単位検出回路320の2段目のフリップフロップ324のD入力端子には、1段目のフリップフロップ322のQ出力が供給され、クロック端子にはφiが供給される。一方、第2の単位検出回路320’の1段目のフリップフロップ322’のD入力端子には同期信号BDが供給され、クロック端子にはφi’が供給される。同じく第2の単位検出回路320’の2段目のフリップフロップ324’のD入力端子には、1段目のフリップフロップ322’のQ出力が供給され、クロック端子にはφi’が供給される。そして、第1の単位検出回路320および第2の単位検出回路320’の2段目のフリップフロップ324および324’のQ出力は、それぞれデコーダ34に供給されるとともに、互いに他方のフリップフロップ324’および324のセット端子(負論理)に供給されている。
図3に示す比較回路の第1の単位検出回路320および第2の単位検出回路320’では、第1段のフリップフロップ322および322’が、それぞれに供給されるクロックのクロックエッジで同期信号BDをサンプリングする。このとき、直前のクロックエッジと今回のクロックエッジとの間に同期信号BDの有効エッジが存在した場合、サンプリングした同期信号BDのレベルが変化(立ち下がりエッジが有効エッジである場合、“H”レベルから“L”レベルに変化)する。これによって、同期信号BDの有効エッジを検出することができる。
一方、2段目のフリップフロップ324および324’は、1段目のフリップフロップ322および322’がサンプリングした同期信号のレベルを、同一のクロックの次のクロックエッジにおいて保持する。すなわち、2段目のフリップフロップ324および324’はラッチとして機能する。そして、図3に示したそれぞれの比較回路において、2段目のフリップフロップ324(または324’)のQ出力は、他方の単位検出回路の2段目のフリップフロップ324’(または324)のセット端子(負論理)に供給されている。
ここで、例えば、比較回路を構成する2つの単位検出回路320,320’の内の、φiが供給された第1の単位検出回路320が先に、同期信号BDの有効エッジを検出できた(すなわち、同期信号BDの有効エッジの後に、φiの方がφi’より先にクロックエッジを有する)とする。この場合、第1の単位検出回路320の2段目のフリップフロップ324が、有効エッジの後の同期信号BDのレベルを保持し、Q出力が“L”レベルになる。そして、このQ出力が他方の単位検出回路320’の2段目のフリップフロップ324’のセット端子(負論理)に供給される。このため、第2の単位検出回路320’の2段目のフリップフロップ324’のQ出力は“H”レベルにセットされる。この状態は、セット端子のレベルが変化するまで維持される。
なお、それぞれの単位検出回路320,320’を2個のフリップフロップ322と324(もしくは322’と324’)とで構成することは必須ではない。例えば、1個のフリップフロップで単位検出回路を構成することも可能である。すなわち、同期信号BDのサンプリングを行う1段目のフリップフロップに、サンプリングした同期信号BDのレベルを保持するラッチの役割を兼ねさせることも可能である。
このようにして、比較回路の2段目のフリップフロップ324および324’のQ出力は、互いに反転した関係にある1組のクロックφiとφi’との内のいずれが、同期信号BDの有効エッジの後に先にクロックエッジを有するかに応じて、いずれかが“H”レベルに、他方が“L”レベルになる。そして、これらのフリップフロップ324および324’のQ出力が、比較回路32_0〜32_3それぞれの比較結果Ci,Ci’としてデコーダ34に供給される。
デコーダ34は、n/2個の比較回路の比較結果Ci,Ci’を受け取り、その結果に基づいて、n個の単位比較回路の内のいずれが、最も速いタイミングで同期信号BDの有効エッジを検出したか、(すなわち、n相のクロックのうちのいずれが、同期信号BDの有効エッジの後に最初にクロックエッジを有するか)を判定する。
表1には、n=8の場合の、デコーダ34の判断論理の一例を示す。表1において、左から2列目から9列目に示された0または1の数字は、比較結果Ci,Ci’(i=0,1,2,3)の論理値を表す。左端の列には、Ci,Ci’がそれぞれの組み合わせであった場合の、多相クロックのいずれが同期信号BDのエッジの後に最初に有効エッジを有するかの判定結果を表す。そして、デコーダ34は、判定結果を2進数で表す3ビットの信号を第1の検出信号DET_Aとして生成する。
Figure 2008055750
一方、Ci,Ci’の組み合わせが表1に示されたもの以外である場合は、無効であり、デコーダ34は第1の検出信号DET_Aを生成しない。前述のように、同期信号BDの有効エッジの検出後に、それぞれの比較回路32_0〜32_3は互いに逆レベルの検出結果Ci,Ci’を生成する。従って、CiとCi’の一方のみを利用して第1の検出信号を生成することも可能である。しかし、全ての比較回路32_0〜32_3のCiとCi’とのレベルが確定するより前の期間に、誤った検出信号を生成することを防止するためには、CiとCi’との両方を利用することが好ましい。
従って、デコーダ34は、リセットされた時点では、無効であることを示す信号を出力する。そして、最初に、CiとCi’との組み合わせが表1に示されたもののいずれかになった時点で第1の検出信号DET_Aを生成する。しかし、その後、同期信号BDのレベルが“H”に戻り、CiとCi’との組み合わせが表1に示されたもの以外に変化した時には、再び無効であることを示す信号を出力する必要は無い。例えば、次の同期信号BDが入力され、CiとCi’との組み合わせが表1に示されたものの中の異なるものに変化するまでは、それ以前に生成されていた第1の検出信号DET_Aを維持することも可能である。これによって、同期信号BDの幅(有効エッジから逆エッジまでの時間)の最小値に対する要求を緩和できる。
このように、本実施形態の第1のタイミング検出回路30は、n相の多相クロックのそれぞれが供給されるn個の単位検出回路を備え、n個の単位検出回路のそれぞれが対応するクロックのクロックエッジで同期信号BDをサンプリングして有効エッジを検出し、n個の単位検出回路の内の、最も早いタイミングで有効エッジを検出した単位検出回路に供給されたクロックを、同期信号BDの有効エッジに最も近接したクロックエッジを有するクロックとして検出する。従って、簡単な構成で、同期信号の有効エッジにもっとも近接したクロックエッジを有するクロックを検出することができる。
本実施形態の第1のタイミング検出回路30は、また、それぞれが2個の単位検出回路を含むn/2個の比較回路を含み、単位検出回路のそれぞれがラッチを備え、比較回路のそれぞれの2個の単位検出回路の内、先に同期信号BDの有効エッジを検出した方が同期信号の有効エッジ後のレベルをラッチに保持するとともに、他方の単位検出回路の前記ラッチを初期化する。このため、比較回路のそれぞれから、2個の単位検出回路のラッチのいずれが有効エッジ後のレベルを保持したかを示す比較信号の供給を受けることにより、単純な論理を有するデコーダを用いて、n個の単位検出回路のいずれが最も早いタイミングで有効エッジを検出したかを判定することができる。
図4は、第2のタイミング検出回路40の一例を示す回路図である。
図4に示す第2のタイミング検出回路40において、カウンタ42には、多相クロックの内の1つ(例えばφ)が代表クロックとして供給されるとともに、基準クロックVCLKが供給される。そして、基準クロックVCLKをリセット信号として代表クロックφをカウントする。具体的には例えば、基準クロックVCLKの立ち上がりエッジでリセットされ、代表クロックφの立ち上がりエッジに同期してカウントアップする。すなわち、基準クロックVCLKの立ち上がりエッジで0となり、その後、代表クロックφの立ち上がりエッジに同期して1,2,3と変化し、再び0にリセットされるカウント値CNT(2ビットの信号)を生成する。
カウンタ42は、また、カウント値CNTが特定の値である期間、具体的には例えば、3である期間に“H”レベル(有効)となるタイミング信号TMを生成する。タイミング信号TMは出力回路50に供給される。
選択回路44は、D入力端子に同期信号BDが供給され、クロック端子に代表クロックφが供給される第1のフリップフロップ442を含む。フリップフロップ442は、代表クロックφのクロックエッジ(立ち上がりエッジ)で同期信号BDをサンプリングして有効エッジ(立ち下がりエッジ)を検出する、エッジ検出回路として機能する。
ここで、図3に示した第1のタイミング検出回路30において、第1の比較回路の1段目のフリップフロップ322には、D入力端子に同期信号BDが供給され、クロック端子に代表クロックφ0が供給されている。従って、第1のタイミング検出回路30に含まれるフリップフロップ322を、第2のタイミング検出回路40の選択回路の第1のフリップフロップとして共用することも可能である。この場合には、図3に示されたように、それぞれの単位検出回路320,320’を2個のフリップフロップ322と324(もしくは322’と324’)とで構成する必要がある。1個のフリップフロップで単位検出回路を構成すると、代表クロックφが供給された単位検出回路のフリップフロップが同期信号の有効エッジを検出する前に初期化された場合には、有効エッジの検出が行えないからである。
選択回路44は、また、第2のフリップフロップ444Aと、ANDゲート444Bと、第3のフリップフロップ444Cとからなる、選択信号生成回路444を備える。これらの第2,第3のフリップフロップ444A,444Cと、ANDゲート444Bとは、第1のフリップフロップ442が同期信号BDの有効エッジを検出した代表クロックφのクロックエッジに対して、一定のタイミング関係を有する期間に“H”レベル(有効)となる、選択信号SELを生成する。
具体的には、第2のフリップフロップ444AのD入力端子には有効エッジ検出回路(第1のフリップフロップ)442のQ出力が供給され、クロック端子には代表クロックφが供給される。ANDゲート444Bは正論理入力端子と負論理入力端子とを有し、正論理入力端子には第2のフリップフロップ444AのQ出力が供給され、負論理入力端子には第1のフリップフロップ442のQ出力が供給される。第3のフリップフロップ444CのD入力端子には、ANDゲート444Bの出力が供給され、クロック端子には代表クロックφが供給される。そして、第3のフリップフロップ444CのQ出力端子から、選択信号SELが出力される。
図4に示した例では、選択信号生成回路444は、第1のフリップフロップ442が同期信号BDの有効エッジを検出し、そのQ出力が“L”レベルに変化した後の、次の、代表クロックφの立ち上がりエッジにおいて“H”レベル(有効)となり、その後、代表クロックのφの1周期の期間だけ“H”レベルを保つ選択信号SELを発生する。
選択回路44はさらに、セレクタ446と第4のフリップフロップ448を備える。セレクタ446の2つの入力端子には、それぞれ、カウンタ42から出力されたカウント信号CNTと、第4のフリップフロップ448のQ出力とが供給される。セレクタ446にはまた、選択信号生成回路444が生成した選択信号SELが供給される。第4のフリップフロップ448のD入力端子にはセレクタ446の出力が供給され、クロック端子には代表クロックφが供給される。従って、選択信号SELが有効である期間のカウント値CNTが、セレクタ446によって選択され、代表クロックφの次のクロックエッジにおいて第4のフリップフロップ448に保持される。そして、第4のフリップフロップのQ出力端子から、第2の検出信号DET_Bとして出力される。この検出信号は、その後、次の選択信号SELが供給されるまで維持される。
このように、本実施形態の第2のタイミング検出回路40は、代表クロックをカウントしてカウント値を生成するカウンタを備えるとともに、代表クロックのクロックエッジで同期信号BDをサンプリングして有効エッジを検出し、該有効エッジを検出した代表クロックのクロックエッジに対して一定のタイミング関係を有する期間(第1の期間)におけるカウンタのカウント値を、第2の検出信号DET_Bとして選択する選択回路とを備える。従って、単純な構成で第2の検出信号を生成することができる。
なお、図4に例示した第2のタイミング検出回路40は、代表クロックφの連続するk周期の中の、同期信号BDの有効エッジが位置する周期におけるカウント値を選択して、第2の検出信号DET_Bとして出力するのではない。同期信号検出回路442および選択信号生成回路444での遅れ時間だけ、同期信号BDの有効エッジが位置する周期よりも後の周期でのカウント値を選択し、出力する。しかし、同期信号BDの有効エッジが位置する周期と選択されるカウント値が選択される周期との関係は一定である。このため、第2の検出信号DET_Bを用いて、代表クロックφの連続するk周期のいずれの周期に同期信号BDの有効エッジが位置するかを知ることが可能である。すなわち、第2の検出信号DET_Bを、代表クロックφの連続するk周期のいずれの周期に同期信号BDの有効エッジが位置するかを示す信号として利用することができる。
また、本実施形態のタイミング検出回路10においては、第1のタイミング検出回路30のn個の単位検出回路のそれぞれが、対応するクロックのクロックエッジで同期信号BDをサンプリングする第1段のフリップフロップを備えるとともに、同一のクロックの次のクロックエッジで第1段のフリップフロップがサンプリングした同期信号のレベルを保持する第2のフリップフロップを、ラッチとして備える。これにより、第1のタイミング検出回路20の第1段のフリップフロップを、第2のタイミング検出回路30において同期信号BDをサンプリングするためのフリップフロップとして共用することができる。これにより、回路規模を削減できる。
図5は、出力回路50の一例を示す回路図である。
図5に示す出力回路50は、第1の検出信号DET_Aを受け取り、出力するための第1の出力回路52Aと、第2の検出信号DET_Bを受け取り、出力するための第2の出力回路52Bとを含む。第1の出力回路52Aと第2の出力回路52Bとは、実質的に同一の構成を有する。すなわち、セレクタ521A(521B)と第1のフリップフリップ522A(522B)とからなる取り込み回路520A(520B)と、第2のフリップフロップ525A(525B)と第3のフリップフロップ526A(526B)とからなる基準クロック同期化回路524A(524B)とからなる。
取り込み回路は、タイミング信号TMによって指定されるタイミングで検出信号DET_A(もしくはDET_B)を取り込む。図5に示した例では、セレクタ521A(521B)の第1の入力端子に検出信号DET_A(DET_B)が供給され、第2の入力端子に第1のフリップフロップ522A(522B)のQ出力が供給され、選択信号としてタイミング信号TMが供給される。第1のフリップフロップ522AのD入力にはセレクタ521A(521B)の出力が供給され、クロック端子には代表クロックφが供給される。
タイミング信号TMとしては、例えば、第2のタイミング検出回路40のカウンタ42から、カウント値が特定の値となる期間、例えば、最大となる期間(図4の例では3になる期間)に“H”(有効)レベルとなる信号を供給する。これにより、タイミング信号TMが有効である期間の検出信号DET_A(DET_B)が、代表クロックφの次のクロックエッジ(立ち上がりエッジ)で第1のフリップフロップ522A(522B)に保持される。
基準クロック同期化回路は、タイミング検出結果を受け取る回路が利用しやすいように、検出信号DET_AおよびDET_Bから、基準クロックVCLKに同期した出力信号を生成し、出力する。図5に示した例では、取り込み回路の出力である第1のフリップフロップ522A(522B)のQ出力が第2のフリップフロップ525A(525B)のD入力端子に供給され、第3のフリップフロップ526A(526B)のD入力端子には第2のフリップフロップ525A(525B)のQ出力が供給される。そして、第2のフリップフロップ525A(525B)および第3のフリップフロップ526A(526B)のクロック端子には基準クロックVCLKが供給される。ただし、第2のフリップフロップ525A(525B)のクロック端子は負論理、第3のフリップフロップ526A(526B)のクロック端子は正論理である。
これにより、検出信号取り込み回路により取り込んだ第1の検出信号DET_Aおよび第2の検出信号DET_Bを、第3のフリップフロップ526Aおよび526BのQ出力端子から、基準クロックVCLKのクロックエッジ(立ち上がりエッジ)に同期した、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bとして出力する。
図5に示した出力回路50は、さらに、フラグ信号生成回路54を含む。
フラグ信号生成回路54は、エッジ検出回路(第2のエッジ検出回路)540と、選択回路(第2の選択回路)550と、取り込み回路(第3の取り込み回路)560と、基準クロック同期化回路(第3の同期化回路)570とからなる。エッジ検出回路540は同期信号BDのレベルをサンプリングし、同期信号BDのエッジを検出する。選択回路550は、所定の期間におけるエッジ検出回路540の出力を選択して検出信号(第3の検出信号)を生成する。取り込み回路560は、検出信号を所定のタイミングで取り込む。基準クロック同期化回路570は、取り込み回路540が取り込んだ検出信号を、基準クロックに同期化したフラグ信号FLGとして出力する。
エッジ検出回路540は、2個のフリップフロップ544,546が直列に接続され、代表クロックφで同期信号BDをサンプリングする第1の単位検出回路542と、2個のフリップフロップ544’,546’が直列に接続され、代表クロックφを反転したクロックφ’で同期信号BDをサンプリングする第2の単位検出回路542’とを含む。第1および第2の単位検出回路の出力は、初期状態(同期信号BDを検出する以前)においては“H”レベルである。そして、いずれかの単位検出回路が同期信号BDの有効エッジ(立ち下がりエッジ)を検出し、その検出結果を2段目のフリップフロップが保持した時点で、有効エッジを検出した方の単位検出回路の出力が“L”レベルに変化する。
エッジ検出回路540は、さらに、第1および第2の検出回路の出力(2段目のフリップフロップ546,546’のQ出力)が入力端子(負論理)に供給された、NORゲート548を有する。NORゲート548の出力は、第1の単位検出回路もしくは第2の単位検出回路のいずれかの出力が“L”レベルに変化した時点で、 “H”レベルから“L”レベルに変化する。
ここで、エッジ検出回路540の第1の単位検出回路542および第2の単位検出回路542’の構成は、図3に示した第1のタイミング検出回路の、第1の比較回路32_0の第1の単位検出回路320および第2の単位検出回路320’の構成と同一である。従って、比較回路32_0を構成するフリップフロップ322,324,322’,324’を、有効エッジ検出回路540を構成するフリップフロップとして共用することも可能である。
選択回路550のセレクタ552には、NORゲート548の出力が供給されるとともに、第2の選択信号SEL2が供給される。一方、フリップフロップ554のD入力端子にはセレクタ552の出力が供給され、クロック端子には代表クロックφが供給される。これにより、第2の選択信号SEL2が有効(“H”レベル)である期間のNORゲート548の出力が選択され、代表クロックφの次のクロックエッジ(立ち上がりエッジ)でフリップフロップ554に保持される。
第2の選択信号SEL2は、エッジ検出回路540が同期信号BDの有効エッジを検出し、NORゲート548の出力がが“L”レベルになった後の、第1の所定期間(選択期間)に“H”レベル(有効)になる。これによって、エッジ検出回路540が同期信号BDの有効エッジを検出した後に“L”レベルとなる、検出信号(第3の検出信号)を、フリップフロップ554のQ出力端子から得ることができる。
具体的には、例えば、図4の選択回路44が生成する選択信号SELが“H”レベル(有効)になる期間と同じ期間を、第2の選択信号SEL2の選択期間とすることができる。すなわち、図4に示された選択回路44と同様の構成の回路で、選択期間に有効になる信号を生成することができる。
取り込み回路560のセレクタ562には、選択回路550のフリップフロップ554のQ出力が供給されるとともに、図4に示すカウンタ42が生成するタイミング信号TMが供給される。一方、フリップフロップ564のD入力端子にはセレクタ562の出力が供給され、クロック端子には代表クロックφが供給される。これにより、タイミング信号TMが“H”レベル(有効)である期間の検出信号(フリップフロップ554のQ出力)が取り込まれ、代表クロックφの次のクロックエッジで、フリップフロップ564に保持される。
基準クロック同期化回路の第1のフリップフロップ572のD入力端子には、取り込み回路560のフリップフロップ564のQ出力が供給され、クロック端子(負論理)には基準クロックVCLKが供給される。第2のフリップフロップ574のD入力端子には第1のフリップフロップ572のQ出力が供給され、クロック端子には基準クロックVCLKが供給される。ANDゲート576は正論理入力端子と負論理入力端子とを有し、正論理入力端子には第2のフリップフロップ574のQ出力が供給され、負論理入力端子には第1のフリップフロップ572のQ出力が供給される。第3のフリップフロップ578のD入力端子には、ANDゲート576の出力が供給され、クロック端子には基準クロックVCLKが供給される。
従って、取り込み回路560のフリップフロップ564のQ出力が“H”レベルから“L”レベルに変化すると、基準クロックVCLKの次の逆エッジ(立ち下がりエッジ)で、第1のフリップフロップ572のQ出力が“H”レベルから“L”レベルに変化する。そして、第3のフリップフロップ578のQ出力からは、基準クロックVCLKの次のクロックエッジで “H”レベル(有効)となり、基準クロックVCLKの1周期の期間だけ“H”レベルを保つフラグ信号FLGが出力される。この、フラグ信号FLGを、他の回路において、第1の出力信号OUT_AおよびOUT_Bを取り込んで利用するタイミングを設定するために利用することができる。
なお、第2の選択信号SEL2は、選択期間に加えて、同期信号BDの逆エッジ(立ち上がりエッジ)を有効エッジ検出回路540が検出し、NORゲート548の出力が“H”レベルに戻った後の、第2の所定期間(リセット期間)にも“H”レベル(有効)になる。これによって、選択回路550のフリップフロップ554のQ出力(第3の選択信号)のレベルが“L”から“H”に戻る。そして、その後さらに、取り込み回路560のセレクタ562にタイミング信号TMが供給されて、フリップフロップ564に“H”レベルが保持され、基準クロック同期化回路570の各フリップフロップに基準クロックVCLKが供給されることにより、各フリップフロップは初期状態に戻る。これにより、次に同期信号BDの有効エッジを検出したときに、再び、フラグ信号FLGを生成することが可能になる。
リセット期間に“H”レベルとなる信号は、例えば、選択回路44のAND回路444Bの正論理入力端子と負論理入力端子とを入れ替えた回路によって生成することができる。
図6〜図8は、図1のタイミング検出回路10の各部の信号を示すタイミングチャートである。
これらのタイミングチャートには、基準クロックVCLK、多相クロックφ,φ’,φ,φ’,φ,φ’,φ,φ’、同期信号BD,選択信号SEL、タイミング信号TM、フラグ信号FLGの波形が示されている。第2の選択信号SEL2については、図示は省略するが、選択信号SELが“H”になる期間と同一の期間(選択期間)に“H”レベルになり、さらに、それから、同期信号BDの幅だけ遅れた期間(リセット期間)に再び“H”レベルになる。
第1検出信号DET_A,第2の検出信号DET_B,第1の出力信号OUT_A,および、第2の出力信号OUT_Bについては、有効になるタイミングが示されている。すなわち、図中に“Valid”と表示された時点以降において、それぞれの検出信号もしくは出力信号は有効になる。具体的には、“Valid”と表示された時点以降において、第1の検出信号DET_Aおよび第1の出力信号OUT_Aは、多相クロックのいずれが同期信号の有効エッジに最も近接したクロックエッジを有するかを示す、所定ビット数(本実施形態においては3ビット)の有効な信号になる。第2の検出信号DET_Bおよび第2の出力信号OUT_Bについては、同期信号の有効エッジが代表クロックの連続するk周期のいずれの周期内に位置するかを示す、所定ビット数(本実施形態においては2ビット)の有効な信号になる。
なお、第1および第2の検出信号DET_A,DET_Bと、第1および第2の出力信号OUT_A,OUT_Bは、これらのタイミングチャートに示された時点で有効になった後、そのまま保持される。そして、次に同期信号BDが入力され、新たな検出信号もしくは出力信号が生成された時点で、新たな信号に置き換わる。
図6は、同期信号BDの有効エッジ(立ち下がりエッジ)が、基準クロックVCLKの立ち上がりエッジと同期したφのクロックエッジ(立ち上がりエッジ)と、その次のφのクロックエッジとの間に位置する場合のタイミングチャートである。図7は、同期信号BDの有効エッジが、基準クロックVCLKの立ち下がりエッジと同期したφのクロックエッジと、その次のφのクロックエッジとの間に位置する場合のタイミングチャートである。図8は、同期信号BDの有効エッジが、基準クロックVCLKの立ち上がりエッジと同期したφのクロックエッジと、その前のφ’のクロックエッジとの間に位置する場合のタイミングチャートである。
すなわち、図6に示したのは、同期信号BDの有効エッジが、基準クロックVCLKの1周期内の最も速い位置にある場合、図8に示したのは、最も遅い位置にある場合である。そして、図7に示したのは、両者の中間の場合である。
なお、図6〜図8のいずれにおいても、同期信号BDが基準クロックVCLKの1周期分の幅(立ち下がりエッジから立ち上がりエッジまでの期間)を有する。本実施形態のタイミング検出回路10は、同期信号BDが基準クロックVCLKの1周期以上の幅を有する場合には、同期信号BDの有効エッジがどのようなタイミングに位置する場合であっても、そのタイミングを検出することが可能である。
図6の場合、図3に示す第1のタイミング検出回路30に含まれる8個の単位検出回路の中で、クロックφが供給されたものが最初に同期信号BDの有効エッジを検出する。その後、φ,φ,φ’が供給された単位検出回路が順に同期信号BDの有効エッジを検出する。そして、φ’の次のクロックエッジ(立ち上がりエッジ)において、第1のタイミング検出回路の4個の比較回路32_0〜32_3の比較結果Ci,Ci’が確定し、デコーダ34が第1の検出信号DET_Aを出力する。すなわち、φ’の左から2番目の立ち上がりエッジのタイミングで、第1の検出信号DET_Aが有効になる。
この第1の検出信号DET_Aは、有効になった後に最初に、タイミング信号TMが“H”レベル(有効)となる期間に(より厳密には、タイミング信号TMが有効である期間の最後の、代表クロックφの立ち上がりエッジのタイミングで)、図5に示す第1の出力回路52Aの取り込み回路により取り込まれる。そして、その後、基準クロックVCLKの次の立ち上がりエッジに同期して、第1の出力信号OUT_Aとして出力される。すなわち、基準クロックVCLKの左から3番目の立ち上がりエッジのタイミングで、第1の出力信号OUT_Aが有効になる。
一方、図4に示す第2のタイミング検出回路40の選択回路44は、代表クロックφの左から2番目の立ち上がりエッジで同期信号BDの有効エッジを検出する。そして、代表クロックφの次の立ち上がりエッジから1クック周期間“H”レベル(有効)となる選択信号SELを生成する。この、選択信号SELが有効となる期間におけるカウンタ42のカウント値CNTが選択されて、次の代表クロックφのクロックエッジで、第2の検出信号DET_Bが生成される。すなわち、代表クロックφの左から4番目の立ち上がりエッジのタイミングで、第2の検出信号DET_Bが有効になる。
この第2の検出信号DET_Bは、有効になった後に最初に、タイミング信号TMが有効となる期間に(厳密には、タイミング信号TMが有効である期間の最後の、代表クロックφの立ち上がりエッジのタイミングで)、図5に示す第2の出力回路52Bの取り込み回路により取り込まれる。そして、基準クロック信号VCLKの次の立ち上がりエッジに同期して、第2の出力信号OUT_Bとして出力される。すなわち、基準クロックVCLKの左から3番目の立ち上がりエッジのタイミングで、第2の出力信号OUT_Bが有効になる。
同様に、図5に示すフラグ信号生成回路54は、代表クロックφの逆相クロックφ’の最初の立ち上がりエッジで、同期信号BDの有効エッジを検出する。この検出結果が、φ’の次の立ち上がりエッジで、2段目のフリップフロップ546’に保持され、NORゲート548の出力が“L”レベルに変化する。そして、選択信号SELが“H”レベルである期間に、第2の選択信号SEL2も“H”レベル(有効に)になり、NORゲート548の出力が選択され、第3の検出信号(図示しない)が生成される。第3の検出信号は、タイミング信号TMが“H”レベルである期間(第2の期間)に取り込まれ、第2の出力信号OUT_Bが有効になるのと同じタイミングから、基準クロックVCLKの1周期の期間だけ“H”レベル(有効)となるフラグ信号FLGが出力される。
このように、第1の検出信号DET_Aと第2の検出信号DET_Bとは、互いに異なるタイミングにおいて有効になる。しかも、それぞれが有効になるタイミングは、基準クロックVCLKのエッジとは一致しない。しかし、本実施形態の出力回路50は、第1の検出信号DET_Aと第2の検出信号DET_Bとを、第2のタイミング検出回路40のカウンタが特定のカウント値を出力する期間(第2の期間)に取り込む第1および第2の取り込み回路と、第1および第2の取り込み回路が取り込んだ第1および第2の検出信号を、基準クロックVCLKに同期させ、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bとして出力する第1および第2の基準クロック同期化回路とを備える。このため、第1および第2の検出信号が有効になるタイミングにかかわらず、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bを基準クロックVCLKに同期して出力することができる。従って、他の回路による第1および第2の出力信号の利用が容易に行える。
また、本実施形態の出力回路50は、さらに、同期信号BDの有効エッジを検出して第3の検出信号を生成する有効エッジ検出回路と、第3の検出信号を第2の期間に取り込む第3の取り込み回路と、第3の取り込み回路が取り込んだ第3の検出信号を、基準クロックに同期させ、フラグ信号FLGとして出力する第3の基準クロック同期化回路とを備える。このため、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bに加えて、フラグ信号FLGも、基準クロック信号にVCLK同期して出力することができる。このフラグ信号FLGを利用することにより、他の回路による第1および第2の出力信号の利用がさらに容易になる。
なお、図6に示した例では、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bが、基準クロックVCLKの同一のクロックエッジ(立ち上がりエッジ)のタイミングで有効になっている。しかも、フラグ信号FLGは、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bが有効になると同時に“H”レベル(有効)になる。
図7および図8についての詳細な説明は省略するが、基本的には図6の場合と同様である。すなわち、第1の検出信号DET_Aと第2の検出信号DET_Bとは、互いに異なるタイミングにおいて有効になり、また、それぞれが有効になるタイミングは、基準クロックVCLKのエッジとは一致しない。しかし、第1の出力信号OUT_Aと第2の出力信号OUT_Bとは、いずれも、基準クロックVCLKに同期して出力される。さらに、フラグ信号FLGも、基準クロックVCLKに同期して有効になる。
図6と図7,図8とを比較することにより、同期信号BDの有効エッジのタイミングの変化に伴って、第1の検出信号DET_Aおよび第2の検出信号DET_Bが有効になるタイミングが変化していることがわかる。しかし、検出信号が有効になるタイミングの変化にかかわらず、第1の出力信号OUT_Aおよび第2の出力信号OUT_Bは、基準クロックVCLKに同期して有効になる。また、フラグ信号FLGも、基準ロックVCLKに同期して有効になる。
ただし、同期信号BDの有効エッジのタイミングの変化に伴って、出力信号OUT_A,OUT_Bやフラグ信号FLGが有効になるタイミングは変化する。すなわち、基準クロックVCLKの1周期の単位で移動する。具体的には、図7の場合には、第1の出力信号OUT_Aが有効になるタイミングは図6の場合と同一である。一方、第2の出力信号OUT_Bが有効になるタイミング、および、フラグ信号FLGが有効になるタイミングは、図6の場合に比較して、基準クロックVCLKの1周期分だけ遅くなる。図8の場合には、さらに、第1の出力信号OUT_Aが有効になるタイミングも、図6の場合に比較して基準クロックVCLKの1周期分だけ遅くなる。
ここで、図7の場合には、第1の出力信号OUT_Aが有効になるタイミングと第2の出力信号OUT_Bが有効になるタイミングとが異なる。しかし、これは許容できる。
本実施形態のタイミング検出回路10の出力回路50は、第1の出力信号OUT_Aもしくは第2の出力信号OUT_Bは、有効になった後、次に同期信号BDが入力されて新たな第1もしくは第2の出力信号が生成されるまで、そのまま保持される。従って、第1の出力信号OUT_Aが有効になるタイミングと第2の出力信号OUT_Bが有効になるタイミングとが異なっていたとしても、両者が有効になるのを待ってから、これらの出力信号を取り込み、利用すればよい。
図6〜図8のいずれにおいても、また、図示は省略するが、図6の場合と図8の場合との間のいずれのタイミングに同期信号BDの有効エッジが位置する場合においても、第1の出力信号OUT_Aが有効になるタイミングと第2の出力信号OUT_Bが有効になるタイミングとの差は、最大でも基準クロックVCLKの1周期の期間である。しかも、両者のタイミングが異なる場合には、必ず、第2の出力信号OUT_Bが有効になるタイミングの方が遅れる。従って、第2の出力信号OUT_Bが有効になるまで待てば、第1の出力信号OUT_Aと第2の出力信号OUT_Bの両方を利用できる。
さらに、図6〜図8のいずれにおいても、また、図6の場合と図8の場合との間のいずれのタイミングに同期信号BDの有効エッジが位置する場合においても、フラグ信号FLGは、第2の出力信号OUT_Bが有効になると同時に有効になっている。すなわち、フラグ信号FLGが有効(“H”レベル)である期間には、必ず、第1の出力信号OUT_Aと第2の出力信号OUT_Bの両方が有効である。従って、同期信号BDの有効エッジのタイミングにかかわらず、フラグ信号FLGを、第1の出力信号OUT_Aと第2の出力信号OUT_Bの両方が有効であり、利用可能であるタイミングを示す信号として利用することができる。
なお、フラグ信号FLGが有効になるタイミングが、第2の出力信号OUT_Bが有効になる、もしくは、第1および第2の出力信号の両方が有効になるタイミングと一致することは、必須ではない。フラグ信号FLGが有効になるタイミングと、第1の出力信号OUT_Aと第2の出力信号OUT_Bとの両方が有効になり、利用できる状態になるタイミングとの関係が一定であれば、他の機器において第1および第2の出力信号を取り込むタイミングを制御するための信号として利用することができる。
以上、本発明の実施形態について詳細に説明した。しかし、本発明が上記の具体例には限定されず、さまざまな変形、改良が可能であることは言うまでもない。
例えば、図3に示した第1のタイミング検出回路では、それぞれの比較回路32_0〜32_3を構成する2つの単位比較回路に、互いに反転した関係を有するクロックの組φi,φi’を供給した。これにより、比較回路に供給される2つのクロックの間のタイミング差を大きくし、安定な動作を容易にすることができる。しかし、本発明の第1のタイミング検出回路は、これに限定されるものではなく、任意の二つのクロックを組にしてそれぞれの比較回路に供給することが可能である。
図5に示したフラグ信号FLG生成回路54においては、エッジ検出回路540での同期信号BDのサンプリングに、代表クロックφとその反転クロックφ’とを利用した。しかしこれは必須ではなく、他のクロックを利用することも可能である。他のクロックを利用する場合であっても、必要に応じて、第2の選択信号SEL2が有効になる選択期間のタイミングを調整し、エッジ検出回路540が同期信号BDの有効エッジを検出し、NORゲート548の出力が“L”レベルになった後に、その出力レベルが選択されるようにすればよい。
また、図5に示したフラグ信号FLG生成回路54は、基準クロックVCLKの1周期の期間だけ“H”レベルになって、有効になるフラグ信号FLGを生成する。しかし、フラグ信号FLGが有効になる期間は、基準クロックのVCLKに同期していれば、1周期ではなく複数周期でもよい。また、“L”レベルで有効になるフラグ信号FLGを生成することも可能である。
本発明のタイミング検出回路の一実施形態の概要を示す構成図である。 多相クロック生成回路の一例を示す構成図である。 第1のタイミング検出回路の一例を示す回路図である。 第2のタイミング検出回路の一例を示す回路図である。 出力回路の一例を示す回路図である。 図1のタイミング検出回路の各部の信号を示す第1のタイミングチャートである。 図1のタイミング検出回路の各部の信号を示す第2のタイミングチャートである。 図1のタイミング検出回路の各部の信号を示す第3のタイミングチャートである。
符号の説明
10 タイミング検出回路
20 多相クロック生成回路
30 第1のタイミング検出回路
32_0〜32_3 比較回路
320,320’ 単位検出回路
34 デコーダ
40 第2のタイミング検出回路
42 カウンタ
44 選択回路
50 出力回路
52A 第1の出力回路
52B 第2の出力回路
520A,520B,560 取り込み回路
524A,524B,570 基準クロック同期化回路
54 フラグ信号生成回路
540 エッジ検出回路

Claims (7)

  1. 同期信号を受信し、基準クロックに対する前記同期信号の有効エッジのタイミングを検出するタイミング検出回路において、
    前記基準クロックのk倍(kは2以上の整数)の周波数を持ち、かつ、それぞれ異なる位相を有するn相(nは2以上の整数)の多相クロックの中から、前記同期信号の有効エッジに最も近接したクロックエッジを有するクロックを検出し、該検出したクロックを示す第1の検出信号を生成する第1のタイミング検出回路と、
    前記同期信号の有効エッジが、前記多相クロックから選ばれた代表クロックの連続するk周期のいずれの周期内に位置するかを検出し、該検出した周期を示す第2の検出信号を生成する第2のタイミング検出回路と、
    前記第1の検出信号および第2の検出信号を受け取り、前記検出したクロックを示す第1の出力信号および前記検出した周期を示す第2の出力信号を出力する出力回路とを有することを特徴とするタイミング検出回路。
  2. 前記第1のタイミング検出回路は、前記n相の多相クロックのそれぞれが供給されるn個の単位検出回路を備え、該n個の単位検出回路のそれぞれが対応するクロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該n個の単位検出回路の内の、最も早いタイミングで前記有効エッジを検出した単位検出回路に供給されたクロックを、前記最も近接したクロックエッジを有するクロックとして検出することを特徴とする請求項1に記載のタイミング検出回路。
  3. 前記nが偶数であり、前記第1のタイミング検出回路が、それぞれが前記n個の単位検出回路の内の2個の単位検出回路を含むn/2個の比較回路を含み、
    前記単位検出回路のそれぞれがラッチを備え、前記比較回路のそれぞれの2個の単位検出回路の内、先に前記有効エッジを検出した方が前記同期信号の有効エッジ後のレベルを前記ラッチに保持するとともに、他方の単位検出回路の前記ラッチを初期化し、
    前記第1のタイミング検出回路が、さらに、前記n/2個の比較回路のそれぞれから、該それぞれの比較回路に含まれる2個の単位検出回路のラッチのいずれが前記有効エッジ後のレベルを保持したかを示す比較信号の供給を受け、前記n個の単位検出回路のいずれが最も早いタイミングで前記有効エッジを検出したかを判定するデコーダを備えることを特徴とする請求項2に記載のタイミング検出回路。
  4. 前記第1のタイミング検出回路のn個の単位検出回路のそれぞれが、対応するクロックのクロックエッジで前記同期信号をサンプリングする第1段のフリップフロップを備えるとともに、同一のクロックの次のクロックエッジで前記第1段のフリップフロップがサンプリングした前記同期信号のレベルを保持する第2のフリップフロップを、前記ラッチとして備えることを特徴とする請求項3に記載のタイミング検出回路。
  5. 前記第2のタイミング検出回路が、前記代表クロックをカウントしてカウント値を生成するカウンタを備えるとともに、前記代表クロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該有効エッジを検出した前記代表クロックのクロックエッジに対して一定のタイミング関係を有する第1の期間における前記カウンタのカウント値を、前記第2の検出信号として選択する選択回路とを備えることを特徴とする請求項1ないし4のいずれかに記載のタイミング検出回路。
  6. 前記出力回路が、前記第1の検出信号と第2の検出信号とを、前記第2のタイミング検出回路のカウンタが特定のカウント値を出力する第2の期間に取り込む第1および第2の取り込み回路と、該第1および第2の取り込み回路が取り込んだ第1および第2の検出信号を、前記基準クロックに同期させ、前記第1の出力信号および第2の出力信号として出力する第1および第2の基準クロック同期化回路とを備えることを特徴とする請求項5に記載のタイミング検出回路。
  7. 前記出力回路が、さらに、前記同期信号の有効エッジを検出して第3の検出信号を生成する第2のエッジ検出回路と、該第3の検出信号を前記第2の期間に取り込む第3の取り込み回路と、該第3の取り込み回路が取り込んだ第3の検出信号を、前記基準クロックに同期させ、フラグ信号として出力する第3の基準クロック同期化回路とを備えることを特徴とする請求項6に記載のタイミング検出回路。
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