JP2008055750A - タイミング検出回路 - Google Patents
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Abstract
【解決手段】基準クロックVCLKのk倍(kは2以上の整数)の周波数を持ち、かつ、それぞれ異なる位相を有するn相(nは2以上の整数)の多相クロックφi,φi’の中から、同期信号の有効エッジに最も近接したクロックエッジを有するクロックを検出し、第1の検出信号を生成する第1のタイミング検出回路30と、前記同期信号の有効エッジが、前記多相クロックφi,φi’から選ばれた代表クロックの連続するk周期のいずれの周期内に位置するかを検出し、第2の検出信号を生成する第2のタイミング検出回路40と、前記第1の検出信号および第2の検出信号を受け取り、前記検出したクロックを示す第1の出力信号OUT_Aおよび前記検出した周期を示す第2の出力信号OUT_Bを出力する出力回路50とを有する。
【選択図】図1
Description
a.タイミング検出結果に基づいてタイミングを調整したビデオクロックを生成(もしくは、複数のビデオクロックを生成し、この中から適切なタイミングを有するものを選択)し、この調整(選択)したビデオクロックを基準として光ビームの変調を行う。
b.タイミング検出結果によらず同一のビデオクロックを利用するが、タイミング検出結果に基づいて、ビデオクロックに対する光ビーム変調のタイミングを調整する。
1.ビデオクロックのn倍(nは2以上の整数)の高周波クロックを生成し、この高周波クロックと同期信号とを比較する。
2.ビデオクロックと同じ周波数で、位相が互いに異なるm相(mは2以上の整数)の多相クロックを生成し、この多相クロック信号のそれぞれと同期信号とを比較する。
20 多相クロック生成回路
30 第1のタイミング検出回路
32_0〜32_3 比較回路
320,320’ 単位検出回路
34 デコーダ
40 第2のタイミング検出回路
42 カウンタ
44 選択回路
50 出力回路
52A 第1の出力回路
52B 第2の出力回路
520A,520B,560 取り込み回路
524A,524B,570 基準クロック同期化回路
54 フラグ信号生成回路
540 エッジ検出回路
Claims (7)
- 同期信号を受信し、基準クロックに対する前記同期信号の有効エッジのタイミングを検出するタイミング検出回路において、
前記基準クロックのk倍(kは2以上の整数)の周波数を持ち、かつ、それぞれ異なる位相を有するn相(nは2以上の整数)の多相クロックの中から、前記同期信号の有効エッジに最も近接したクロックエッジを有するクロックを検出し、該検出したクロックを示す第1の検出信号を生成する第1のタイミング検出回路と、
前記同期信号の有効エッジが、前記多相クロックから選ばれた代表クロックの連続するk周期のいずれの周期内に位置するかを検出し、該検出した周期を示す第2の検出信号を生成する第2のタイミング検出回路と、
前記第1の検出信号および第2の検出信号を受け取り、前記検出したクロックを示す第1の出力信号および前記検出した周期を示す第2の出力信号を出力する出力回路とを有することを特徴とするタイミング検出回路。 - 前記第1のタイミング検出回路は、前記n相の多相クロックのそれぞれが供給されるn個の単位検出回路を備え、該n個の単位検出回路のそれぞれが対応するクロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該n個の単位検出回路の内の、最も早いタイミングで前記有効エッジを検出した単位検出回路に供給されたクロックを、前記最も近接したクロックエッジを有するクロックとして検出することを特徴とする請求項1に記載のタイミング検出回路。
- 前記nが偶数であり、前記第1のタイミング検出回路が、それぞれが前記n個の単位検出回路の内の2個の単位検出回路を含むn/2個の比較回路を含み、
前記単位検出回路のそれぞれがラッチを備え、前記比較回路のそれぞれの2個の単位検出回路の内、先に前記有効エッジを検出した方が前記同期信号の有効エッジ後のレベルを前記ラッチに保持するとともに、他方の単位検出回路の前記ラッチを初期化し、
前記第1のタイミング検出回路が、さらに、前記n/2個の比較回路のそれぞれから、該それぞれの比較回路に含まれる2個の単位検出回路のラッチのいずれが前記有効エッジ後のレベルを保持したかを示す比較信号の供給を受け、前記n個の単位検出回路のいずれが最も早いタイミングで前記有効エッジを検出したかを判定するデコーダを備えることを特徴とする請求項2に記載のタイミング検出回路。 - 前記第1のタイミング検出回路のn個の単位検出回路のそれぞれが、対応するクロックのクロックエッジで前記同期信号をサンプリングする第1段のフリップフロップを備えるとともに、同一のクロックの次のクロックエッジで前記第1段のフリップフロップがサンプリングした前記同期信号のレベルを保持する第2のフリップフロップを、前記ラッチとして備えることを特徴とする請求項3に記載のタイミング検出回路。
- 前記第2のタイミング検出回路が、前記代表クロックをカウントしてカウント値を生成するカウンタを備えるとともに、前記代表クロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該有効エッジを検出した前記代表クロックのクロックエッジに対して一定のタイミング関係を有する第1の期間における前記カウンタのカウント値を、前記第2の検出信号として選択する選択回路とを備えることを特徴とする請求項1ないし4のいずれかに記載のタイミング検出回路。
- 前記出力回路が、前記第1の検出信号と第2の検出信号とを、前記第2のタイミング検出回路のカウンタが特定のカウント値を出力する第2の期間に取り込む第1および第2の取り込み回路と、該第1および第2の取り込み回路が取り込んだ第1および第2の検出信号を、前記基準クロックに同期させ、前記第1の出力信号および第2の出力信号として出力する第1および第2の基準クロック同期化回路とを備えることを特徴とする請求項5に記載のタイミング検出回路。
- 前記出力回路が、さらに、前記同期信号の有効エッジを検出して第3の検出信号を生成する第2のエッジ検出回路と、該第3の検出信号を前記第2の期間に取り込む第3の取り込み回路と、該第3の取り込み回路が取り込んだ第3の検出信号を、前記基準クロックに同期させ、フラグ信号として出力する第3の基準クロック同期化回路とを備えることを特徴とする請求項6に記載のタイミング検出回路。
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