JP2007124285A - Ｐｌｌ回路及びこれを用いた通信装置 - Google Patents

Abstract

【課題】入力信号に出力クロックが同期するまでの時間を短縮したＰＬＬ回路及びこれを用いた通信装置を実現する。
【解決手段】入力信号の位相に同期した新たな信号を生成するＰＬＬ回路に関し、特に同期化時間を短縮したＰＬＬ回路に関する。入力信号の周波数の２ｎ（ｎは整数）倍のクロックを発生するクロック発生手段と、クロック発生手段から発生したクロックの周波数を１／ｎに分周して出力する第１の分周器と、第１の分周器の出力クロックの周波数を１／２に分周して出力する第２の分周器と、入力信号に同期したクリア信号を生成するクリア信号生成手段と、を有し、第２の分周器の出力クロックは、第１の分周器の出力クロックがクリア信号生成手段のクリア信号によりクリアされることで入力信号と同期する構成とした。
【選択図】図１

Description

本発明は、入力信号の位相に同期した新たな信号を生成するＰＬＬ（Phase Locked Loop）回路に関し、特に同期化時間を短縮したＰＬＬ回路及びこれを用いた通信装置に関するものである。

ＰＬＬ回路は、入力周波数に出力周波数が同期する自動制御回路であり、通信装置におけるデータ通信では、データからクロックを抽出する回路として利用されている。

図４は従来のＰＬＬ回路の構成を示した図である。
位相比較器１は、二つの信号の位相差を検出し、位相差に対応した制御電圧を発生する。電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）２は、位相比較器１からの制御電圧により発振周波数が変化する。
位相比較器１には、入力信号１１が入力されるとともに、ＶＣＯ２の出力電圧（出力クロック）１２がフィードバックされる。位相比較器１は二つの信号の位相差が小さくなるように制御電圧を発生し、ＶＣＯ２を制御することで、入力信号１１にＶＣＯ２の出力クロック１２が同期する。

通信装置においてデータを読み取るには、データに同期したクロックが必要であるが、通信装置にはデータしか伝送されてこない。そこで、データ（入力信号１１）からクロック（出力クロック１２）を抽出するためにＰＬＬ回路が用いられている。

ＰＬＬ回路の安定動作を犠牲にすることなく、起動時の応答時間を短縮することのできるＰＬＬ回路として、例えば特許文献１に記載されたものがあった。

特開２００５−４５６９２号公報

ＶＣＯの周波数変位幅が元の周波数の１００ｐｐｍ程度で、あまり大きく変えられないため、入力信号が別の信号に切り替わるなど、大きく変化した場合には、出力クロックが同期するまでの待機時間が長くなるという問題点があった。

具体的には、入力信号と出力クロックの位相差（時間）を周期差（時間）で除算した回数分のクロック数を待機する必要がある。例えば、入力周波数が１０ＭＨｚで、ＶＣＯの周波数変位幅が１００ｐｐｍである場合、最大待機時間は位相が１８０度ずれている時で半周期分であり、５０ｎｓ／０．０１ｎｓ＝５０００クロック（５００ｕｓ）の待機時間が必要であった。この場合、待機時間（５００ｕｓ）の間は通信不能状態となってしまうことになる。

本発明は上述した問題点を解決するためになされたものであり、入力信号に出力クロックが同期するまでの時間を短縮したＰＬＬ回路及びこれを用いた通信装置を実現することを目的とする。

このような課題を達成するために、本発明は次のとおりの構成になっている。
（１）入力信号の位相に同期した出力クロックを生成するＰＬＬ回路において、
前記入力信号の周波数の２ｎ（ｎは整数）倍のクロックを発生するクロック発生手段と、
前記クロック発生手段から発生したクロックの周波数を１／ｎに分周して出力する第１の分周器と、
該第１の分周器の出力クロックの周波数を１／２に分周して出力する第２の分周器と、
前記入力信号に同期したクリア信号を生成するクリア信号生成手段と、を有し、
前記第２の分周器の出力クロックは、前記第１の分周器の出力クロックが前記クリア信号生成手段のクリア信号によりクリアされることで前記入力信号と同期することを特徴とするＰＬＬ回路。

（２）前記クリア信号生成手段は、前記入力クロックの変化点を検出し、該変化点にクリア信号を生成することを特徴とする（１）記載のＰＬＬ回路。

（３）前記クリア信号生成手段は、前記入力信号と該入力信号を遅延させた信号成分との排他的論理和演算によりクリア信号を生成することを特徴とする（１）又は（２）記載のＰＬＬ回路。

（４）前記クリア信号生成手段により生成されるクリア信号は、前記入力信号の立ち上がり及び立ち下がりと同期したパルス信号であることを特徴とする（１）乃至（３）のいずれかに記載のＰＬＬ回路。

（５）（１）乃至（４）に記載のＰＬＬ回路を用いた通信装置であって、
複数の入力信号を切り替える入力切替手段と、
前記入力切替手段により切り替えられた入力信号を読み取る信号読取手段と、を有し、
前記信号読取手段は、前記第２の分周器の出力クロックのタイミングで前記入力信号を読み取ることを特徴とする通信装置。

本発明によれば次のような効果がある。
入力信号の立ち上がり又は立ち下がりまでの時間（クロックの１周期以内）で出力クロックを同期することができ、同期化時間が短縮される。
また、入力信号と出力クロックの位相誤差は、最大でもクリア信号生成手段から生成するクリア信号のパルス幅時間とクロック発生手段から発生する高周波クロックの１周期分の和であり、位相誤差も小さく抑えることができる。

以下、図面を用いて本発明を詳細に説明する。
図１は本発明の一実施例を示す構成図である。
入力信号Ａと入力信号Ｂは、周波数は同じだが別のクロックをもとに作られた信号である。
クロック発生手段３１は、入力信号Ａ，Ｂの２ｎ（ｎは整数）倍の周波数のクロックを発生する。クロック発生手段３１としては、例えば、水晶発振器等が用いられる。
第１の分周器３２は、クロック発生手段３１から発生したクロックの周波数を１／ｎに分周して出力する。第２の分周器３３では、第１の分周器の出力クロックの周波数をさらに１／２に分周するので、出力クロック２２は入力信号Ａ，Ｂと同じ周波数となる。

入力切替手段３４は、入力信号Ａを使用するか、入力信号Ｂを使用するかを切り替える。例えば、入力信号Ａの経路が通信不能になった場合、通信を確保するために、入力信号Ｂの経路に切り替える場合等に用いられる。
クリア信号生成手段３５は、入力信号Ａ又は入力信号Ｂに同期したクリア信号を発生し、第１の分周器３２の出力クロックをクリアする。これによって第２の分周器３３の出力クロック２２は入力信号Ａ又は入力信号Ｂに同期することになる。

具体的にクリア信号生成手段３５は、まず、入力切替手段３４で選択された入力信号Ａ又は入力信号Ｂとこの入力信号を遅延回路ＤＬＹ３５で遅延させた信号成分とをＸＯＲ３５で排他的論理和演算を行うことにより、入力信号の変化点を検出し、パルス状のクリア信号を生成する。クリア信号のパルス幅は、遅延回路ＤＬＹ３５による遅延時間に対応しており、第１の分周器３２がクリア信号を検出することができるパルス幅になるように遅延時間を設定する。

図２は、図１に示すＰＬＬ回路のタイミングチャートである。
図１のクロック発生手段３１で、入力信号Ａ，Ｂの８倍の周波数を発生し、第１の分周器３２でクロック発生手段３１から発生したクロックの周波数を１／４にし、第２の分周器３３でさらに１／２にして、入力信号Ａ，Ｂに出力クロック２２を同期させる動作を説明する。
（ａ）は入力信号Ａ、（ｂ）は入力信号Ａのマンチェスター読み取りタイミング、（ｃ）は入力信号Ｂ、（ｄ）は入力信号Ｂのマンチェスター読み取りタイミングを表している。
（ｅ）は入力切替手段３４を通過後の（ａ），（ｃ）の信号、（ｆ）は遅延回路ＤＬＹ３５を通過後の（ｅ）の信号、（ｇ）は（ｅ）及び（ｆ）の信号をもとに排他的論理輪演算を行うことにより作られたクリア信号を表している。
（ｈ）はクロック発生手段３１の高周波クロック、（ｉ）は第１の分周器３２の出力クロック、（ｊ）は第２の分周器３３の出力で、かつ、ＰＬＬ回路の出力である出力クロック２２、（ｋ）は出力クロック２２の立ち上がりによるマンチェスター読み取りタイミングを表している。

入力信号Ａが入力信号切替手段３４により選択されている場合、第１の分周器３２の出力クロック（ｉ）は、入力信号の立ち上がり及び立ち下がりのタイミングで発生するクリア信号（ｇ）によりその都度クリアされＬｏｗになり、入力信号Ａとタイミング合わせが行われる。第１の分周器３２では、４分周されることで、入力信号Ａの２倍の周波数のクロック（ｉ）が出力される。その後、第２の分周器３３で２分周されることで、出力クロック２２（ｊ）は入力信号Ａと同じ周波数になり、かつ、入力信号Ａに同期することになる。

入力信号Ａから入力信号Ｂへ信号が切り替わり、図２中の（ｅ１）のタイミングで信号Ａ（ａ）からから信号Ｂ（ｃ）へ切り替わると、入力信号の立ち下がりタイミング（ｅ２）で生成されたクリア信号（ｇ２）により第１の分周器３２の出力クロック（ｉ）がクリアされＬｏｗになる（ｉ２）。これにより第１の分周器３２の出力クロック２２（ｊ）は入力信号Ｂへ同期する。

このように、入力信号が切り替わった場合でも、入力信号の次の立ち上がり又は立ち下がりのタイミングで分周器の出力がクリアされるので、最大でも入力信号の１周期以内で同期することができる。入力信号Ａ，Ｂの周波数が１０ＭＨｚの場合、待機時間は０．１ｕｓとなり、従来例の５００ｕｓから大幅に短縮される。
入力信号Ａ，Ｂと出力クロック２２の同期の誤差時間は、最大で遅延回路ＤＬＹ３５の遅延時間（クリア信号のパルス幅時間）と高周波クロックの１周期分に抑えることができる。クロック発生手段３１による高周波クロック（ｊ）の周波数を高くすれば誤差時間をさらに短くすることができる。入力信号Ａ，Ｂの周波数が１０ＭＨｚでクロック発生手段３１の周波数が８０ＭＨｚ、遅延回路ＤＬＹ３５の遅延時間が１０ｎｓの場合、誤差時間は２２．５ｎｓとなる。

図３は本発明のＰＬＬ回路を通信装置に使用した場合の構成図である。
図３では、図１のＰＬＬ回路に信号読取手段４１を付加したものである。
信号読取手段４１には、入力切替手段３４により選択された入力信号Ａ又は入力信号Ｂが入力されるとともに、ＰＬＬ回路により入力信号Ａ又は入力信号Ｂに同期した出力クロック２２が入力される。信号読取手段４１は、出力クロック２２をデータ読み出し用のクロックとして用い、入力切替手段３４により選択された入力信号Ａ又は入力信号Ｂのデータを読み取る。

ある周波数のクロックに同期して発信されたシリアル信号に対し、自分のＰＬＬ回路によって同期を取って信号を読み込む通信装置において、入力ポートが複数あって入力信号が切り替わるような場合、切り替え後の信号に自分のＰＬＬ回路が同期するまでは信号を読み出すことができず、通信不能状態となってしまう。本発明のＰＬＬ回路を通信装置に利用すれば、待機時間（通信不能時間）が短縮され、ただちにデータを読み出すことができる。

以上のように、ターゲットである入力信号の周波数よりも高い周波数のクロックを分周して利用することにより、ＰＬＬ回路の同期待機時間を短縮することができる。
また、このＰＬＬ回路を通信装置に使用すれば、通信装置においてデータの通信経路が切り替わった場合等に、データに読み取りクロックが同期するまでの待機時間が短縮され、通信不能時間を短くすることができる。

本発明の一実施例を示す構成図である。 図１に示すＰＬＬ回路のタイミングチャートである。 本発明のＰＬＬ回路を通信装置に使用した場合の構成図である。 従来のＰＬＬ回路の構成を示した図である。

符号の説明

２２ 出力クロック
３１ クロック発生手段
３２ 第１の分周器
３３ 第２の分周器
３４ 入力切替手段
３５ クリア信号生成手段
４１ 信号読取手段

Claims (5)

1. 入力信号の位相に同期した出力クロックを生成するＰＬＬ回路において、
   前記入力信号の周波数の２ｎ（ｎは整数）倍のクロックを発生するクロック発生手段と、
   前記クロック発生手段から発生したクロックの周波数を１／ｎに分周して出力する第１の分周器と、
   該第１の分周器の出力クロックの周波数を１／２に分周して出力する第２の分周器と、
   前記入力信号に同期したクリア信号を生成するクリア信号生成手段と、を有し、
   前記第２の分周器の出力クロックは、前記第１の分周器の出力クロックが前記クリア信号生成手段のクリア信号によりクリアされることで前記入力信号と同期することを特徴とするＰＬＬ回路。
2. 前記クリア信号生成手段は、前記入力クロックの変化点を検出し、該変化点にクリア信号を生成することを特徴とする請求項１記載のＰＬＬ回路。
3. 前記クリア信号生成手段は、前記入力信号と該入力信号を遅延させた信号成分との排他的論理和演算によりクリア信号を生成することを特徴とする請求項１又は２記載のＰＬＬ回路。
4. 前記クリア信号生成手段により生成されるクリア信号は、前記入力信号の立ち上がり及び立ち下がりと同期したパルス信号であることを特徴とする請求項１乃至３のいずれかに記載のＰＬＬ回路。
5. 請求項１乃至４に記載のＰＬＬ回路を用いた通信装置であって、
   複数の入力信号を切り替える入力切替手段と、
   前記入力切替手段により切り替えられた入力信号を読み取る信号読取手段と、を有し、
   前記信号読取手段は、前記第２の分周器の出力クロックのタイミングで前記入力信号を読み取ることを特徴とする通信装置。
   

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