JPS60224346A - 同期クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は例えはデータ伝送装置等の送信側と受信側と
が非同期の通信系において、受信側クロック信号を送信
側基本周波数信号に同期させる同期クロック発生回路に
関するものである。

〔従来技術〕

第１図は従来の同期クロック発生回路の１例を示すブロ
ック結線図であり、図において（１）は受信データ入力
信号、（２１はこの受信データ入力信号の基本周波数の
士数倍ないし数十倍の周波数を持つ高速クロック信号（
３）を発生する発振器、（４）はこの高速クロック信号
をカウントして上記受信データ入力信号（１）の基本周
波数と同一周期のクロック信号（５１を出力するカウン
タ、（６）は上記受信データ入力信号（１）の立上シま
たは立下シ点を検出する変化点検出回路、（７）はこの
変化点検出回路の出力でカウンタ（４）ラリセットする
リセット信号、；８１はクロック信号（５）で受信デー
タ入力信号！１１　’ｉ識別し受信データを再生する識
別器である。また第２図は上記変化点検回路１６）の１
例を示すブロック結線図であり、Ｉｌｌ　、　＋３１　
、　＋７１は第１図の同一符号と同−又は相当部分を示
すものである。図において！１０１　ｔＩ′ｉＤタイプ
フリップ７０ツブ回路（以下Ｄ　−Ｆ　Ｆと略記する）
、Ｕυは排他的論理和回路である。

第３図は第１図及び第２図に示す同期クロック発生回路
の各部の波形を示すタイミング図である。

第３図（ａｔは送信データ信号の波形、第３図（ｂｌは
この送信データ信号に伝送中に混入するインパルス性雑
音Ｎの波形、第３図（ｃ）は受信データ入力信号（１１
０波形、第３図（ｄｌはリセット信号（７１の波形、第
３図ｔｅｌは高速クロック信号（３）の波形、第３図（
ｆ）はクロック信号（５）の波形である。

上記のように構成された同期クロック発生回路において
は、変化点検出回路（６１では高速クロック信号（３１
で１）−ＦＦ″叫を動作させ１クロック分遅延させた後
排他的論理和回路旧）で単発パルスのリセット信号（７
）を発生させこのリセット信号（７）でカウンタ（４１
をリセットする。このため第３図（Ｃ）のように受信デ
ータ入力信号（１１にインパルス性雑音Ｎが混入すると
、変化点検出回路（６）の出力のリセット信号（７）は
第３図（ａｌのよりになるため、第３図（ｆ）に示すよ
うに誤ったクロック信号を発生する欠点があった。

〔発明の概要〕

この発明は、上記のような従来装置の欠点を除去するた
めになされたもので、データ伝送中に混入するインパル
ス性の雑音を簡単なディジタル的な処理で抑圧し、対雑
音性に優れ、かつ回路構成の簡易性を失わない同期クロ
ック発生回路を得ることを目的とするものである。

〔発明の実施例〕

第４図はこの発明の一実施例を示すブロック結線図であ
り、１１１〜：８１は上記第１図の同一符号と同−又は
相当部分を示すものである。（２ｏ）は受信データ入力
信号ｉｌ＋を１ビツトずつ転送する複数個の１）−１！
’Ｆからなるシフトレジスタである。

第５図は第４図の同期クロック発生回路のシフトレジス
タ（２０）及び変化点検出回路（６）の一実施例を示す
ブロック結線図であり、ｉｌｌ　、　＋３１　、１６＋
　、　＋７１　。

（２０）は第４図の同一符号と同−又は相当部分を示す
ものである。（２１）〜（２３）は各々シフトレジスタ
を構成するＬ）−ＦＦ、（２す〜（２６）はこの各１）
−Ｆ’Ｆの出力信号、（２７）Ｕ　ＡＮＤゲート、（２
８）はＮＯＲゲート、（２９）はＯＲゲート、（３０）
はＯＲゲート（２９）の出力信号、（３υは１）−Ｆ’
Ｆである。

また第６図は第４図及び第５図の同期クロック発生回路
の各部波形を示すタイミング図である。

第６図（ａｔは受信データ入力信号＋１１の波形、第６
図（ｂ）はＬ）−Ｆ’Ｆ　（２１）の出力信号（２４）
の波形、第６図（ｃ）はＤ　−ＦＦ　（２２）の出力信
号（２５）の波形、第６図（ｄ）はＤ−ＦＦ（２３）の
出力信号（２６）の波形、第６図（ｅ）はＯＲケート（
２９）の出力信号（３０）の波形、第６図（ｆｌはリセ
ット信号（７１の波形、第６図（ｇ）は高速クロック信
号ｔ３＋の波形、第６図（ｈｌはクロック信号（５）の
波形である。

第５図の例では基本周波数の８倍の高速クロック信号＋
３１　ｔ　８分周して受信データ入力信号（１）に同期
したクロック信号（５）を発生する場合を例にとって示
しである。シフトレジスタ（２０）は３個のＤ−ＦＦ（
２υ〜（２３）で構成され、その前段の２個のＤ−ＦＦ
（２υ、　（２２）の正相出力と受信データ入力信号（
７）及び後段１段のＤ　−Ｆ　ｆｉ’　（２３）の逆相
出力を用いてＡＮＤゲー）　、　（２７）により立上り
変化点を検出し、ＮＯＲケ−ｌ−（２８）により立下り
の変化点を検出している。

第６図（ａｌに示すように受信データ入力信号＋ＩＩの
中に正相の雑音パルスＮや負相の雑音パルスＮ０１ が混入した場合にも、上記の変化点検出回路（６１によ
って正しい受信データ入力信号山の変化点に対応した第
６図（ｆｌのようなリセット信号（７）だけが発生して
いる。

第６図の例では第６図ｆｈｌに示すように８分周によっ
てクロック信号（５１を生成するので、リセット信号（
７）は丁度受信データの中央部でリセットが掛かるよう
にＤ−Ｆ’Ｆ　（３υによって１ビット分遅延させてい
る。従ってクロック信号（５）はカウンタ（４１のＭＳ
Ｂ　を反転したものとして出力される。

第５図の構成のシフトレジスタ（２０）及び変化点検出
回路（６）では高速クロック周期の２倍の幅を持つ雑音
パルスまでその影ｖｔ−とり除くことができる。これは
２つのＤ−ＦＦ（２υ、（２２）によりて連焼を与えて
いることに起因しておシ、シフトレジスタ（２ｏ）の正
相出力の１）−ＦＦの段数を増せば、より幅の広い雑音
パルスに対しても誤ったリセット信号の発生を防ぐこと
ができる。

しかしシフトレジスタ（２ｏ）の連相出力の１）−ＦＦ
（２３）が第５図のように１段のみで構成されている場
合には、オフ図（ａ）のような雑音Ｎ２が混入するとＮ
２　以後のパルス幅が十分広いため、このパルスの両変
化点でリセット信号が発生しオフ図（ｇｌのように誤っ
たクロック信号が生成される。

ここでオフ図は受信データ入力信号（１）に雑音Ｎ２が
混入したときの各部の波形を示すタイミング図である。

オフ図（ａ）は受信データ入力信号（１）の波形、オフ
図ｆｂ）は１）−ＦＦ（２１）の出力信号（２４）の波
形、オフ図（ｃ）はＤ　−ＦＦ　（２２）の出力信号（
２５）の波形、オフ図（ｄ）はｌ）−Ｆ　Ｆ　（２３）
の出力信号（２６）の波形、　オフ図（ｅ）はＯＲゲー
ト（２９）の出力信号（３０）の波形、オフ図（ｆｌは
リセット信号（７）の波形、オフ図ｆｇ）は、クロック
信号（５）の波形である。

第８図はこの発明の他の実施例を示すシフトレジスタ及
び変化点検出回路のブロック結線図であシ、ｆｉ＋　、
　＋３１　、　＋７１　、　（２υ〜（２６）　、　（
２９）〜（３１）は第５図の同一符号と同−又は相当部
分を示すものである。

図において（４０）はシフトレジスタ、（４１）は変化
点検出回路、（４２）は逆相出力（４３）の１）−Ｆ’
Ｆ、（４４）は５人力のＡＮＤ回路、（４５）は５人力
のＮＯＲゲートである。

７９図は第８図の各部の波形を示すタイミング図であり
、７９図ｆａｔは雑音Ｎ２．　Ｎ□、Ｎ□　の混入した
受信データ入力信号（１）の波形、７９図ｆｂ）はＤ−
ＦＦ　（２υの出力信号（２４）の波形、７９図ｆｃ）
はＬ）−ＦＦ（２２）の出力信号（２５）の波形、７９
図ｆｄｌはＩ）−ＦＦ（２３）の出力信号（２６）の波
形、７９図ｔｅｌはｕ−ＦＦ（４２）の出力信号（４３
）の波形、７９図（ｆｌは、ＯＲゲート（２９）の出力
信号（３０）の波形、７９図ｆｇ）はリセット信号（７
）の波形、７９図（ｈｌは高速クロック信号（３１の波
形、７９図（ｉｔはクロック信号（５１の波形である。

第８図の実施例ではＤ−ＦＦＣ，２３）の俊に更にＬ）
−ＦＦ（４２）　’に追加し逆相出力段も複数にし、４
つの１）−ＦＦによるシフトレジスタ（４０）を構成し
ている。

７９図（ｂｌ　、　（ｃｌの正相出力と７９図（ｄ）　
、　ｔｅｌの逆相出力を用いて、ΔＤゲート（４４）と
ＮＯＲケ−１−（４５）により変化点を検出している。

従ってＮ　、Ｎ　、Ｎ１１ の雑音パルスに対してもリセット信号は発生せず、誤っ
たクロックの発生を防止している。同一極性のデータが
続き変化点の存在しない部分にはリセット信号が発生し
ないが、カウンタの自走によるリセットがかＮ９、位相
誤差の十分に少いクロック信号（５：が生成される。デ
ータの符号化が、ＣＭＩ（Ｃｏｄｅｄ　Ｍａｒｋ　Ｉｎ
ｖｅｒｓｉｏｎ）符号のように同一極性の連続が少い符
号によって行れている場合には、特に有効である。

なお上記実施例では、高速クロック信号（３）が基本周
波数の８倍の場合について述べたが、１６倍、３２倍６
４倍等の他の任意の整数倍の場合についても同様に動作
する。

またリセット信号（７）が受信データ入力信号山の中央
にくるようにＤ−ＦＦを挿入しているが、これは識別器
１８（に余裕があれば無くてもよく、逆に複数個のＩＪ
−ＦＦの挿入やカウンタ等地の手段による一定量の遅延
の付与も可能である。

さらにシフトレジスタ（２０）の段数及びその正相出力
段数Ｎと逆相出力段数Ｍに関して、除去したい雑音パル
ス幅に応じてここに示した実施例の数値以外に設定する
ことができることはいうまでもない。

〔発明の効果〕 この発明は以上叱明したとおり、受信データ入力信号を
逐次遅延させる複数個のシフトレジスタと、このシフト
レジスタ出力音用いてデータ入力信号の立上り点と立下
り点を検出する変化点検出回路を設けることにより、受
信データ入力信号にインパルス性雑音が混入しても誤っ
た位相のクロック信号の発生を抑制できるという効果が
ある。

【図面の簡単な説明】

第１図は従来の同期クロック発生回路の一例を示すブロ
ック結線図、第２図は第１図の回路の変化点検出回路の
一例を示すブロック結線図、第３図は第１図及び第２図
の回路の各部波形を示すタイミング図、第４図はこの発
明の一実施例を示すブロック結線図、第５図は第４図の
回路のシフトレジスタ及び変化点検出回路の一実施例を
示すブロック結線図、第６図は第４図及び第６図のロー
の各部波形を示すタイミング図、オフ図は受信データ入
力信号に雑音Ｎ２　が入った時のタイミング図、第８図
はこの発明の他の一実施例を示すシフトレジスタ及び変
化点検出回路のブロック結線図、第９図は第８図の回路
の各部の波形を示すタイミング図である。 図において（１）は受信データ入力信号、（２）は発振
器、ｔ３＋Ｆｉ高速クロック信号、（４）はカウンタ、
（５）はクロック信号、１６１は変化点検回路、（２０
）はシフトレジスタ、（２υ〜（２３）　Ｕ　Ｄタイプ
フリップフロップ、（２７）はＡＮＤゲート、（２８）
はＮＯＲゲート、（２９）　ｌｄ　ＯＲゲート、（４０
）はシフトレジスタ、（４υは変化点検出回路、（４２
）はＤタイプフリップフロップ、（４４）はＡＮＬ）ゲ
ート、（４５）はＮＯＲゲートである。 なお各図中同一符号は同−又は相等部分を示すものとす
る。 代理人　大岩増雄 第２図 第３図 第４図 第５図 第６図 （ｈ） 第８図

Claims (1)

1. 【特許請求の範囲】 （１］デ一タ入力信号の基本周波数よシ高い周波数の高
   速クロック信号を発生する発振器、この発振器の高速ク
   ロック信号をカウントして上記データ入力信号の基本周
   波数と同一周期のクロック信号を出力するカウンタ、上
   記データ入力信号を逐次遅延転送する複数段のシフトレ
   ジスタ、このシフトレジスタの出力を用いてデータ入力
   信号のうち一定幅以上のパルスに対してその立上シ点と
   立下り点を検出しその出力により上記カウンタのリセッ
   トを行い受信側クロック信号をデータ入力に同期させる
   変化点検出回路を備えた同期クロック発生回路。 （２）複数段のシフトレジスタはＮ個の正相出力のＤタ
   イプフリップフロップと最終段の１個の逆相出力のＤタ
   イプフリップフロップで構成され、上記Ｎ個の正相出力
   のＤタイプフリップフロップ出力と１個の逆相出力のＤ
   タイプフリップフロップ出力を用いてデータ入力信号の
   立上１点と立下多点を検出する変化点検出回路を備えた
   ことを特徴とする特許請求範囲第１項記載の同期クロッ
   ク発生回路。 （３）複数段のシフトレジスタはＮ個の正相出力のＤタ
   イプフリップフロップとその後段に接続されたＭ個の逆
   相出力のＤタイプフリップフロップで構成され、上記Ｎ
   個の正相出力のＤタイプフリップフロップ出力とＭ個の
   逆相出力Ｄタイプフリップフロップ出力を用いてデータ
   入力信号の立上シ点と立下り点を検出する変化点検出回
   路を備えたことを特徴とする特許請求範囲第１項記載の
   同期クロック発生回路。