JPS63156449A - クロツク信号再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、クロック信号を含まない入力データを用いて
、該入力データのクロック信号を再生するクロック信号
再生回路に関するもので、特に２相ＰＳＫ（フェーズ・
シフト・キーイング）変調を用いるＲＤＳ（ラジオ・デ
ータ・シグナリング）信号の復調回路中に用いて好適な
りロック信号再生回路に関する。

（ロ）従来の技術 放送プログラム、放送時間等の情報をコード化し、５７
ＫＨｚのサブキャリアを前記コードにより２相ＰＳＫ変
調した後ＦＭラジオ放送信号に重畳して送信するＲＤＳ
システムがヨーロッパにおいて提案きれている。前記Ｒ
ＤＳシステムに関する記事が、雑誌’　ＥＬＥＣＴＲＯ
ＮＩＣ５ＷＩＲＥＬＥＳＳ　ＷＯＲＬＤ　、　１９８６
年５月号第６頁に掲載されている。

前記ＲＤＳシステムに利用出来る受信機を第２図に示す
。第２図において、アンテナ（１）に受信されたＲＤＳ
信号を含む受信信号は、従来一般に使用されているＦＭ
ステレオチューナ（２）でＩＦ倍信号変換され、ＦＭ検
波される。ＦＭ検波された検波出力信号は、第３図に示
す如き周波数スペクトラムを有するが、その中に含まれ
るステレオ和信号（Ｌ＋Ｒ）とステレオ差信号（Ｌ−Ｒ
）とは、ステレオマルチプレックス回路（３）において
、１９ＫＨｚステレオパイロツト信号に基づき作成され
る３８ＫＨｚサブキヤリアを用いてデコードされ、左ス
テレオ信号（Ｌ）は第１低周波増幅回路（４）で増幅さ
れた後左スピーカ（５）に印加され、右ステレオ信号（
Ｒ）は第２低周波増幅回路（６）で増幅された後右スピ
ーカ（７）に印加される。

一方、ＦＭチューナ（２）の検波出力信号中に含まれる
ＲＤＳ信号は、同期検波回路（８）でＰＳＫ信号に復調
される。前記ＰＳＫ信号は、所定のピットレートを有す
る「１」、「０」の信号に応じて１８０度移相された連
続信号であり、データ処理回路（９）で処理を行なう為
には、前記ＰＳＫ信号に同期したクロック信号を必要と
する。クロック再生回路（１０）は、前記クロック信号
を再生する為のものであり、クロック信号を含まないＰ
ＳＫ信号から、如何に同期したクロック信号を再生する
かが、当面の課題である。

雑誌１電子科学、１９７３年１１月号第５７頁乃至第６
０頁には、「有線伝送における実際」という記事が記載
されており、その第５８頁図５にランダム・データ信号
からタイミング信号（ビットレートクロック信号）を再
生する回路が記載されている。

（ハ）発明が解決しようとする問題点 しかしながら、前記電子科学に記載されたタイミング信
号再生回路は、構成が複雑であり、特に特殊なフィルタ
等を必要とするので、ＩＣ（集積回路）化に不適なもの
であった。

（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、入力データ
の変極点を検出する変極点検出回路と、該変極点検出回
路の出力信号によりリセットされ、リセット後所定計数
に達したとき計数を停止して出力信号を発生するカウン
タと、該カウンタで計数されるクロック信号を可変分周
する可変分周回路と、前記カウンタの出力と前記可変分
周回路の出力とを比較し、その差に応じて前記可変分周
回路の分周比を制御する制御回路とを備える点を特徴と
する。

（ホ）作用 本発明に依れば、クロック信号を含まない入力データか
ら、該入力データのビットレートクロックに同期したク
ロック信号を得ることが出来る。

その際変極点検出回路とカウンタとを用いてクロック信
号を再生し、かつ可変分周回路と制御回路とを用いて前
記クロック信号の補正を行なっているので、入力データ
のピットレートク【ノックに同期したクロック信号を正
確に再生することが出来、かつＩＣ化に適したクロック
信号再生回路を提供出来る。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（１１）
は入力データが印加される入力端子、（１２〉は基準発
振器から得られる５７Ｋ）ｌｚクロック信号が印加され
るクロック端子、（長）は第１及び第２Ｄ−Ｆ　Ｆ　（
１４）及び（１５）と、Ｅ−ＯＲ（エクスクル−シブオ
ア）　（１６）とから成る変極点検出回路、（１７）は
該変極点検出回路（す）の出力信号によりリセットされ
、５７ＫＨｚクロック信号を３６計数したとき計数を停
止するとともに、出力信号を発生するカウンタである。

次に、第１図の回路の動作を、第４図の信号波形を参照
しながら説明する。入力端子（１１）に印加される入力
データは、第４図（イ）に示す如く、デユーティ５０％
の正相信号（’ＩＪ）及び逆相信号（’ＯＪ）の連続信
号である。前記連続信号のビットレートクロックタイム
は、約８４０μ秒であり、１ビツトの間に５７ＫＨｚの
クロック信号が４８個含まれることになる。入力端子（
１１）に印加される入力データは、第１の５７ＫＨｚク
ロック信号に応じて第１Ｄ−ＦＦ（１４）にとり込まれ
、第２の５７ＫＨｚクロック信号に応じて第１Ｄ−ＦＦ
（１４）の出力が第２Ｄ−ＦＦ（１５）にとり込まれそ
の動作を順次くり返す。また、第１及び第２Ｄ−ＦＦ　
（１４）及び（１５）の出力信号は、Ｅ−ＯＲ（１６）
で比較され、一方と他方とが異なるときすなわち変極点
でのみ、Ｅ−ＯＲ（１６）の出力端子に出力「１」が得
られる。従って、Ｅ−ＯＲ（１６）の出力端子には、第
４図（口〉に示す如く、変極点に応じたトリガ信号が発
生し、これが変極点検出回路（す）の出力信号となる。

カウンタ（１７）は、初期状態において出力端子にｒｌ
」を出力して時期している。その状態においては、第１
アンドゲート（１８）の一方の入力端子に「０」、第２
アンドゲート（１９）の一方の入力端子にｒｌ」の入力
信号が印加されている。Ｅ−ＯＲ（１６）の出力端子に
トリガ信号が発生すると、第２アンドゲート（１９）の
出力がｒｌ」になり、カウンタ（１７）がリセットされ
、その出力がｒ□、になる。すると、第１アンドゲート
（１８）の一方の入力がｒｌ」になり、５７ＫＨｚクロ
ック信号が前記第１アンドゲート（１８）を介してカウ
ンタ（１７）に印加され計数が開始される。カウンタ（
１７）が５７ＫＨｚクロック信号を３６計数すると、前
記カウンタ（１７）の出力が１１」になり、第１アンド
ゲート（１８）の一方の入力がｒＯ」になるので、５７
ＫＨｚクロック信号が遮断きれ、前記カウンタ（１７）
の計数が停止する。その状態でＥ−ＯＲ（１６）の出力
にトリガ信号が発生すれば、カウンタ（１７）は再びリ
セットされ、以下上述の動作が繰り返えされる。

ところで、カウンタ（１７）の第１リセツトが、第４図
（ロ）の第１トリガ信号Ａにより行なわれたとすれば、
出力端子（２０）には第４図（ハ）の如き再生クロック
信号が発生し、第２トリガ信号Ｂにより行なわれたとす
れば、出力端子（２０）には第４図（ニ）の如き再生ク
ロック信号が発生する。第４図（ハ）及び（ニ）を比較
すれば明らかな如く、入力データがｒｌ」から１０」に
変化した後の再生クロック信号は、いずれの場合も等し
くなり、入力データのビットレートクロックに同期した
ものとなる。ＲＤＳ信号は、１データが１０４ビツトで
構成されており、「ＩＪから「ＯＪ又は「０」から１１
」への反転が頻繁に起るので、出力信号は単時間で同期
したものとなる。

先に述べた如く、入力データの１ビツトレートクロツク
タイムは約８４０μ秒となり、５７ＫＨｚクロメク信号
は、その間に４８個入ることになる。

しかして、カウンタ（３７）による３６計数は、入力デ
ータの３７４サイクルに相当し、入力データがｒｌ」の
場合でも「Ｏ」の場合でも必ず変極点以外となる。従っ
て、前記カウンタ（３７）が３６計数したとき出力信号
を発生させれば、誤動作に対して非常に強くなる。

第２図のアンブナ（１〉に受信される受信信号の電界強
度が小になると雑音の量が増加し、第１図の入力端子（
１１）に印加される入力データが雑音により振られ、ク
ロック信号の再生に際して誤動作を生じる危険が大にな
る。第１図のクロック信号再生回路は、その様な弱電界
時の対策も行ない得るものである。第１図において、カ
ウンタ（１７）で計数きれる５７ＫＨｚクロック信号は
、可変分周回路（２１）の入力にも印加され、該可変分
周回路（２１〉で分周される。前記可変分周回路（２１
）の出力信号は、カウンタ（１７）の出力信号の反転信
号とともにＥ−ＯＲ（２２）に印加される。その為、Ｅ
−ＯＲ（２２）の出力端に両信号の位相差に応じた信号
が発生し、それが可変分周回路（２１）に制御信号とし
て印加される。前記制御信号が印加されると、可変分周
回路（２１）の分周比が変化し、出力端子（２３）に得
られる出力信号は、カウンタ（１７）の出力信号に同期
したものとなる。前記可変分周回路（２１）は、例えば
１７８分周器と、１１５分周器と、ｌ／７分周器とによ
って構成されており、５７ＫＨｚクロック信号を１７４
０分周（１／８Ｘ　１１５　）又は１１５６分周（１／
８Ｘ　１／７　）する。制御信号に応じて前記１７４０
分周する数と１７５６分周する数を適宜選択すれば、出
力端子（２３）に入力データのビットレートクロックに
同期した正しいクロック信号が得られる。その際、前記
可変分周回路（２１）の瞬時変化に対する応答性を劣化
させておけば、雑音等によりカウンタ（１７）の出力信
号がふらついても、出力端子（２３）に得られる出力ク
ロック信号の位相を正しく保つことが出来る。

クロック再生回路により入力データのビットレートクロ
ックの再生が行なわれると、再生クロック信号を用いて
、入力データの処理を行なうことが出来る。すなわち、
入力データと再生クロック信号とは、第２図のデータ処
理回路（９〉に印加きれ、該データ処理回路（９）で様
々な処理か行なわれる。例えば、入力データが放送時間
を示すものであるとすれば、前記入力データはタイマー
に使用可能である。また、入力データが放送内容を示す
ものであれば、例えばニュース時のみスピーカからの放
音が行なわれるという間欠ミューティングに前記入力デ
ータを使用することが出来る。

尚、実施例においては、ＦＭステレオ放送信号中に含ま
れるＲＤＳ信号のビットレートクロックを再生する場合
について説明したが、本発明に係るクロック再生回路は
これに限定されるものでは無く、クロックを含まない入
力データから、該入力データのビットレートクロックに
同期するクロック信号を得る様々な信号処理に応用出来
る。

＜ト）発明の効果 以上述べた如く、本発明に依れば、入力データからビッ
トレートクロックに同期したクロック信号を再生するこ
とが出来るので、前記入力データがクロック信号を含ま
ない場合でも正確なりロック信号再生を行なうことが出
来る。特に、本発明に依れば、回路構成が簡単で、ＩＣ
化に適したクロック信号再生回路を提供出来る。更に本
発明に依れば、可変分周回路を用いてカウンタの出力信
号を制御しているので、雑音等により入力データがふら
れた場合にも、正しいクロック信号を再生することが出
来、前記入力データが弱電界受信信号から作成されたも
のであっても、正確なりロック信号を得ることが出来る
。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図はＲ
ＤＳシステムの概要を示す回路図、第３図はＲＤＳ信号
の周波数スペクトラムを示す特性図、及び第４図（イ）
乃至（、：）は本発明の説明に供する為の特性図である
。 （１１）・・・データ入力端子、（１２〉・・・クロッ
ク端子、　（１３）・・・変極点検出回路、　〈１７）
・・・カウンタ、　（２０）・・・出力端子。

Claims (1)

【特許請求の範囲】
1. （１）入力データの変極点を検出する変極点検出回路と
   、該変極点検出回路の出力信号によりリセットされ、リ
   セット後所定計数に達したとき計数を停止して出力信号
   を発生するカウンタと、該カウンタにより計数されるク
   ロック信号を可変分周する可変分周回路と、前記カウン
   タの出力信号と前記可変分周回路の出力信号とを比較し
   、その差に応じて前記可変分周回路の分周比を制御する
   制御回路とを備え、前記可変分周回路の出力に前記入力
   データのビットレートクロックに同期したクロック信号
   を得る様にしたクロック信号再生回路。