JPH0666770B2 - クロツク信号再生回路 - Google Patents
クロツク信号再生回路Info
- Publication number
- JPH0666770B2 JPH0666770B2 JP61304427A JP30442786A JPH0666770B2 JP H0666770 B2 JPH0666770 B2 JP H0666770B2 JP 61304427 A JP61304427 A JP 61304427A JP 30442786 A JP30442786 A JP 30442786A JP H0666770 B2 JPH0666770 B2 JP H0666770B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- counter
- clock signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、クロック信号を含まない入力データを用い
て、該入力データのクロック信号を再生するクロック信
号再生回路に関するもので、特に２相ＰＳＫ（フェーズ
・シフト・キーイング）変調を用いるＲＤＳ（ラジオ・
データ・シグナリング）信号の復調回路中に用いて好適
なクロック信号再生回路に関する。
て、該入力データのクロック信号を再生するクロック信
号再生回路に関するもので、特に２相ＰＳＫ（フェーズ
・シフト・キーイング）変調を用いるＲＤＳ（ラジオ・
データ・シグナリング）信号の復調回路中に用いて好適
なクロック信号再生回路に関する。
（ロ）従来の技術 放送プログラム、放送時間等の情報をコード化し、５７
KHzのサブキャリアを前記コードにより２相ＰＳＫ変調
した後ＦＭラジオ放送信号に重畳して送信するＲＤＳシ
ステムがヨーロッパにおいて提案されている。前記ＲＤ
Ｓシステムに関する記事が、雑誌「ELECTRONICS WIRELE
SS WORLD」１９８６年５月号第６頁に掲載されている。
KHzのサブキャリアを前記コードにより２相ＰＳＫ変調
した後ＦＭラジオ放送信号に重畳して送信するＲＤＳシ
ステムがヨーロッパにおいて提案されている。前記ＲＤ
Ｓシステムに関する記事が、雑誌「ELECTRONICS WIRELE
SS WORLD」１９８６年５月号第６頁に掲載されている。
前記ＲＤＳシステムに利用出来る受信機を第２図に示
す。第２図において、アンテナ(1)に受信されたＲＤＳ
信号を含む受信信号は、従来一般に使用されているＦＭ
ステレオチューナ(2)でＩＦ信号に変換され、ＦＭ検波
される。ＦＭ検波された検波出力信号は、第３図に示す
如き周波数スペクトラムを有するが、その中に含まれる
ステレオ和信号（Ｌ＋Ｒ）とステレオ差信号（Ｌ−Ｒ）
とは、ステレオマルチプレックス回路(3)において、１
９KHzステレオパイロット信号に基づき作成される３８K
Hzサブキャリアを用いてデコードされ、左ステレオ信号
(L)は第１低周波増幅回路(4)で増幅された後左スピーカ
(5)に印加され、右ステレオ信号(R)は第２低周波増幅回
路(6)で増幅された後右スピーカ(7)印加される。
す。第２図において、アンテナ(1)に受信されたＲＤＳ
信号を含む受信信号は、従来一般に使用されているＦＭ
ステレオチューナ(2)でＩＦ信号に変換され、ＦＭ検波
される。ＦＭ検波された検波出力信号は、第３図に示す
如き周波数スペクトラムを有するが、その中に含まれる
ステレオ和信号（Ｌ＋Ｒ）とステレオ差信号（Ｌ−Ｒ）
とは、ステレオマルチプレックス回路(3)において、１
９KHzステレオパイロット信号に基づき作成される３８K
Hzサブキャリアを用いてデコードされ、左ステレオ信号
(L)は第１低周波増幅回路(4)で増幅された後左スピーカ
(5)に印加され、右ステレオ信号(R)は第２低周波増幅回
路(6)で増幅された後右スピーカ(7)印加される。
一方、ＦＭチューナ(2)の検波出力信号中に含まれるＲ
ＤＳ信号は、同期検波回路(8)でＰＳＫ信号に復調され
る。前記ＰＳＫ信号は、所定のビットレートを有する
「１」，「０」の信号に応じて１８０度移相された連続
信号であり、データ処理回路(9)で処理を行なう為に
は、前記ＰＳＫ信号に同期したクロック信号を必要とす
る。クロック再生回路(10)は、前記クロック信号を再生
する為のものであり、クロック信号を含まないＰＳＫ信
号から、如何に同期したクロック信号を再生するかが、
当面の課題である。
ＤＳ信号は、同期検波回路(8)でＰＳＫ信号に復調され
る。前記ＰＳＫ信号は、所定のビットレートを有する
「１」，「０」の信号に応じて１８０度移相された連続
信号であり、データ処理回路(9)で処理を行なう為に
は、前記ＰＳＫ信号に同期したクロック信号を必要とす
る。クロック再生回路(10)は、前記クロック信号を再生
する為のものであり、クロック信号を含まないＰＳＫ信
号から、如何に同期したクロック信号を再生するかが、
当面の課題である。
雑誌「電子科学」１９７３年１１月号第５７頁乃至第６
０頁には、「有線伝送における実際」という記事が記載
されており、その第５８頁図５にランダム・データ信号
からタイミング信号（ビットレートクロック信号）を再
生する回路が記載されている。
０頁には、「有線伝送における実際」という記事が記載
されており、その第５８頁図５にランダム・データ信号
からタイミング信号（ビットレートクロック信号）を再
生する回路が記載されている。
（ハ）発明が解決しようとする問題点 しかしながら、前記電子科学に記載されたタイミング信
号再生回路は、構成が複雑であり、特に特殊なフィルタ
等を必要とするので、ＩＣ（集積回路）化に不適なもの
であった。
号再生回路は、構成が複雑であり、特に特殊なフィルタ
等を必要とするので、ＩＣ（集積回路）化に不適なもの
であった。
（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、入力データ
の変極点を検出する変極点検出回路と、該変極点検出回
路の出力信号によりリセットされ、リセット後所定計数
に達したとき計数を停止して出力信号を発生するカウン
タと、該カウンタで計数されるクロック信号を可変分周
する可変分周回路と、前記カウンタの出力と前記可変分
周回路の出力とを比較し、その差に応じて前記可変分周
回路の分周比を制御する制御回路とを備える点を特徴と
する。
の変極点を検出する変極点検出回路と、該変極点検出回
路の出力信号によりリセットされ、リセット後所定計数
に達したとき計数を停止して出力信号を発生するカウン
タと、該カウンタで計数されるクロック信号を可変分周
する可変分周回路と、前記カウンタの出力と前記可変分
周回路の出力とを比較し、その差に応じて前記可変分周
回路の分周比を制御する制御回路とを備える点を特徴と
する。
（ホ）作用 本発明に依れば、クロック信号を含まない入力データか
ら、該入力データのビットレートクロックに同期したク
ロック信号を得ることが出来る。その際変極点検出回路
とカウンタとを用いてクロック信号を再生し、かつ可変
分周回路と制御回路とを用いて前記クロック信号の補正
を行なっているので、入力データのビットレートクロッ
クに同期したクロック信号を正確に再生することが出
来、かつＩＣ化に適したクロック信号再生回路を提供出
来る。
ら、該入力データのビットレートクロックに同期したク
ロック信号を得ることが出来る。その際変極点検出回路
とカウンタとを用いてクロック信号を再生し、かつ可変
分周回路と制御回路とを用いて前記クロック信号の補正
を行なっているので、入力データのビットレートクロッ
クに同期したクロック信号を正確に再生することが出
来、かつＩＣ化に適したクロック信号再生回路を提供出
来る。
（ヘ）実施例 第１図は、本発明の一実施例を示す回路図で、(11)は入
力データが印加される入力端子、(12)は基準発振器から
得られる５７KHzクロック信号が印加されるクロック端
子、(13)は第１及び第２Ｄ−ＦＦ(14)及び(15)と、Ｅ−
ＯＲ（エクスクルーシブオア）(16)とから成る変極点検
出回路、(17)は該変極点検出回路(13)の出力信号により
リセットされ、５７KHzクロック信号を３６計数したと
き計数を停止するとともに、出力信号を発生するカウン
タである。
力データが印加される入力端子、(12)は基準発振器から
得られる５７KHzクロック信号が印加されるクロック端
子、(13)は第１及び第２Ｄ−ＦＦ(14)及び(15)と、Ｅ−
ＯＲ（エクスクルーシブオア）(16)とから成る変極点検
出回路、(17)は該変極点検出回路(13)の出力信号により
リセットされ、５７KHzクロック信号を３６計数したと
き計数を停止するとともに、出力信号を発生するカウン
タである。
次に、第１図の回路の動作を、第４図の信号波形を参照
しながら説明する。入力端子(11)に印加される入力デー
タは、第４図(イ)に示す如く、デューティ５０％の正相
信号（「１」）及び逆相信号（「０」）の連続信号であ
る。前記連続信号のビットレートクロックタイムは、約
８４０μ秒であり、１ビットの間に５７KHzのクロック
信号が４８個含まれることになる。入力端子(11)に印加
される入力データは、第１の５７KHzクロック信号に応
じて第１Ｄ−ＦＦ(14)にとり込まれ、第２の５７KHzク
ロック信号に応じて第１Ｄ−ＦＦ(14)の出力が第２Ｄ−
ＦＦ(15)にとり込まれその動作を順次くり返す。また、
第１及び第２Ｄ−ＦＦ(14)及び(15)の出力信号は、Ｅ−
ＯＲ(16)で比較され、一方と他方とが異なるときすなわ
ち変極点でのみ、Ｅ−ＯＲ(16)の出力端子に出力「１」
が得られる。従って、Ｅ−ＯＲ(16)の出力端子には、第
４図(ロ)に示す如く、変極点に応じたトリガ信号が発生
し、これが変極点検出回路(13)の出力信号となる。
しながら説明する。入力端子(11)に印加される入力デー
タは、第４図(イ)に示す如く、デューティ５０％の正相
信号（「１」）及び逆相信号（「０」）の連続信号であ
る。前記連続信号のビットレートクロックタイムは、約
８４０μ秒であり、１ビットの間に５７KHzのクロック
信号が４８個含まれることになる。入力端子(11)に印加
される入力データは、第１の５７KHzクロック信号に応
じて第１Ｄ−ＦＦ(14)にとり込まれ、第２の５７KHzク
ロック信号に応じて第１Ｄ−ＦＦ(14)の出力が第２Ｄ−
ＦＦ(15)にとり込まれその動作を順次くり返す。また、
第１及び第２Ｄ−ＦＦ(14)及び(15)の出力信号は、Ｅ−
ＯＲ(16)で比較され、一方と他方とが異なるときすなわ
ち変極点でのみ、Ｅ−ＯＲ(16)の出力端子に出力「１」
が得られる。従って、Ｅ−ＯＲ(16)の出力端子には、第
４図(ロ)に示す如く、変極点に応じたトリガ信号が発生
し、これが変極点検出回路(13)の出力信号となる。
カウンタ(17)は、初期状態において出力端子に「１」を
出力して待期している。その状態においては、第１アン
ドゲート(18)の一方の入力端子に「０」、第２アンドゲ
ート(19)の一方の入力端子に「１」の入力信号が印加さ
れている。Ｅ−ＯＲ(16)の出力端子にトリガ信号が発生
すると、第２アンドゲート(19)の出力が「１」になり、
カウンタ(17)がリセットされ、その出力が「０」にな
る。すると、第１アンドゲート(18)の一方の入力が
「１」になり、５７KHzクロック信号が前記第１アンド
ゲート(18)を介してカウンタ(17)に印加され計数が開始
される。カウンタ(17)が５７KHzクロック信号を３６計
数すると、前記カウンタ(17)の出力が「１」になり、第
１アンドゲート(18)の一方の入力が「０」になるので、
５７KHzクロック信号が遮断され、前記カウンタ(17)の
計数が停止する。その状態でＥ−ＯＲ(16)の出力にトリ
ガ信号が発生すれば、カウンタ(17)は再びリセットさ
れ、以下上述の動作が繰り返えされる。
出力して待期している。その状態においては、第１アン
ドゲート(18)の一方の入力端子に「０」、第２アンドゲ
ート(19)の一方の入力端子に「１」の入力信号が印加さ
れている。Ｅ−ＯＲ(16)の出力端子にトリガ信号が発生
すると、第２アンドゲート(19)の出力が「１」になり、
カウンタ(17)がリセットされ、その出力が「０」にな
る。すると、第１アンドゲート(18)の一方の入力が
「１」になり、５７KHzクロック信号が前記第１アンド
ゲート(18)を介してカウンタ(17)に印加され計数が開始
される。カウンタ(17)が５７KHzクロック信号を３６計
数すると、前記カウンタ(17)の出力が「１」になり、第
１アンドゲート(18)の一方の入力が「０」になるので、
５７KHzクロック信号が遮断され、前記カウンタ(17)の
計数が停止する。その状態でＥ−ＯＲ(16)の出力にトリ
ガ信号が発生すれば、カウンタ(17)は再びリセットさ
れ、以下上述の動作が繰り返えされる。
ところで、カウンタ(17)の第１リセットが、第４図(ロ)
の第１トリガ信号Ａにより行なわれたとすれば、出力端
子(20)には第４図(ハ)の如き再生クロック信号が発生
し、第２トリガ信号Ｂにより行なわれたとすれば、出力
端子(20)には第４図(ニ)の如き再生クロック信号が発生
する。第４図(ハ)及び(ニ)を比較すれば明らかな如く、入
力データが「１」から「０」に変化した後の再生クロッ
ク信号は、いずれの場合も等しくなり、入力データのビ
ットレートクロックに同期したものとなる。ＲＤＳ信号
は、１データが１０４ビットで構成されており、「１」
から「０」又は「０」から「１」への反転が頻繁に起る
ので、出力信号は単時間で同期したものとなる。
の第１トリガ信号Ａにより行なわれたとすれば、出力端
子(20)には第４図(ハ)の如き再生クロック信号が発生
し、第２トリガ信号Ｂにより行なわれたとすれば、出力
端子(20)には第４図(ニ)の如き再生クロック信号が発生
する。第４図(ハ)及び(ニ)を比較すれば明らかな如く、入
力データが「１」から「０」に変化した後の再生クロッ
ク信号は、いずれの場合も等しくなり、入力データのビ
ットレートクロックに同期したものとなる。ＲＤＳ信号
は、１データが１０４ビットで構成されており、「１」
から「０」又は「０」から「１」への反転が頻繁に起る
ので、出力信号は単時間で同期したものとなる。
先に述べた如く、入力データの１ビットレートクロック
タイムは約８４０μ秒となり、５７KHzクロック信号
は、その間に４８個入ることになる。しかして、カウン
タ(37)による３６計数は、入力データの3/4サイクルに
相当し、入力データが「１」の場合でも「０」の場合で
も必ず変極点以外となる。従って、前記カウンタ(37)が
３６計数したとき出力信号を発生させれば、誤動作に対
して非常に強くなる。
タイムは約８４０μ秒となり、５７KHzクロック信号
は、その間に４８個入ることになる。しかして、カウン
タ(37)による３６計数は、入力データの3/4サイクルに
相当し、入力データが「１」の場合でも「０」の場合で
も必ず変極点以外となる。従って、前記カウンタ(37)が
３６計数したとき出力信号を発生させれば、誤動作に対
して非常に強くなる。
第２図のアンテナ(1)に受信される受信信号の電界強度
が小になると雑音の量が増加し、第１図の入力端子(11)
に印加される入力データが雑音により振られ、クロック
信号の再生に際して誤動作を生じる危険が大になる。第
１図のクロック信号再生回路は、その様な弱電界時の対
策も行ない得るものである。即ち、弱電界時でノイズが
多くなると信号の欠落を生じ、クロック信号の再生がで
きなくなるが、可変分周回路(21)とＥ−ＯＲ(22)から成
る制御回路とを設けることにより、それが改善される。
第１図において、カウンタ(17)で計数される５７KHzク
ロック信号は、可変分周回路(21)の入力にも印加され、
該可変分周回路(21)で分周される。前記可変分周回路(2
1)の出力信号は、カウンタ(17)の出力信号の反転信号と
ともにＥ−ＯＲ(22)に印加される。その為、Ｅ−ＯＲ(2
2)の出力端に両信号の位相差に応じた信号が発生し、そ
れが可変分周回路(21)に制御信号として印加される。前
記制御信号が印加されると、可変分周回路(21)の分周比
が変化し、出力端子(23)に得られる出力信号は、カウン
タ(17)の出力信号に同期したものとなる。前記可変分周
回路(21)は、例えば1/8分周器と、1/5分周器と、1/7分
周器とによって構成されており、５７KHzクロック信号
を1/40分周（1/8×1/5）又は1/56分周（1/8×1/7）す
る。制御信号に応じて前記1/40分周する数と1/56分周す
る数を適宜選択すれば、出力端子(23)に入力データのビ
ットレートクロックに同期した正しいクロック信号が得
られる。その際、前記可変分周回路(21)の瞬時変化に対
する応答性を劣化させておけば、雑音等によりカウンタ
(17)の出力信号がふらついても、出力端子(23)に得られ
る出力クロック信号の位相を正しく保つことが出来る。
具体的には、第１分周比（1/40）と第２分周比（1/56）
を近い値にすれば、応答性を劣化させることができ、離
れた値にすれば、応答性を向上させることができる。
が小になると雑音の量が増加し、第１図の入力端子(11)
に印加される入力データが雑音により振られ、クロック
信号の再生に際して誤動作を生じる危険が大になる。第
１図のクロック信号再生回路は、その様な弱電界時の対
策も行ない得るものである。即ち、弱電界時でノイズが
多くなると信号の欠落を生じ、クロック信号の再生がで
きなくなるが、可変分周回路(21)とＥ−ＯＲ(22)から成
る制御回路とを設けることにより、それが改善される。
第１図において、カウンタ(17)で計数される５７KHzク
ロック信号は、可変分周回路(21)の入力にも印加され、
該可変分周回路(21)で分周される。前記可変分周回路(2
1)の出力信号は、カウンタ(17)の出力信号の反転信号と
ともにＥ−ＯＲ(22)に印加される。その為、Ｅ−ＯＲ(2
2)の出力端に両信号の位相差に応じた信号が発生し、そ
れが可変分周回路(21)に制御信号として印加される。前
記制御信号が印加されると、可変分周回路(21)の分周比
が変化し、出力端子(23)に得られる出力信号は、カウン
タ(17)の出力信号に同期したものとなる。前記可変分周
回路(21)は、例えば1/8分周器と、1/5分周器と、1/7分
周器とによって構成されており、５７KHzクロック信号
を1/40分周（1/8×1/5）又は1/56分周（1/8×1/7）す
る。制御信号に応じて前記1/40分周する数と1/56分周す
る数を適宜選択すれば、出力端子(23)に入力データのビ
ットレートクロックに同期した正しいクロック信号が得
られる。その際、前記可変分周回路(21)の瞬時変化に対
する応答性を劣化させておけば、雑音等によりカウンタ
(17)の出力信号がふらついても、出力端子(23)に得られ
る出力クロック信号の位相を正しく保つことが出来る。
具体的には、第１分周比（1/40）と第２分周比（1/56）
を近い値にすれば、応答性を劣化させることができ、離
れた値にすれば、応答性を向上させることができる。
クロック再生回路により入力データのビットレートクロ
ックの再生が行なわれると、再生クロック信号を用い
て、入力データの処理を行なうことが出来る。すなわ
ち、入力データと再生クロック信号とは、第２図のデー
タ処理回路(9)に印加され、該データ処理回路(9)で様々
な処理が行なわれる。例えば、入力データが放送時間を
示すものであるとすれば、前記入力データはタイマーに
使用可能である。また、入力データが放送内容を示すも
のであれば、例えばニュース時のみスピーカからの放音
が行なわれるという間欠ミューティングに前記入力デー
タを使用することが出来る。
ックの再生が行なわれると、再生クロック信号を用い
て、入力データの処理を行なうことが出来る。すなわ
ち、入力データと再生クロック信号とは、第２図のデー
タ処理回路(9)に印加され、該データ処理回路(9)で様々
な処理が行なわれる。例えば、入力データが放送時間を
示すものであるとすれば、前記入力データはタイマーに
使用可能である。また、入力データが放送内容を示すも
のであれば、例えばニュース時のみスピーカからの放音
が行なわれるという間欠ミューティングに前記入力デー
タを使用することが出来る。
尚、実施例においては、ＦＭステレオ放送信号中に含ま
れるＲＤＳ信号のビットレートクロックを再生する場合
について説明したが、本発明に係るクロック再生回路は
これに限定されるものでは無く、クロックを含まない入
力データから、該入力データのビットレートクロックに
同期するクロック信号を得る様々な信号処理に応用出来
る。
れるＲＤＳ信号のビットレートクロックを再生する場合
について説明したが、本発明に係るクロック再生回路は
これに限定されるものでは無く、クロックを含まない入
力データから、該入力データのビットレートクロックに
同期するクロック信号を得る様々な信号処理に応用出来
る。
（ト）発明の効果 以上述べた如く、本発明に依れば、入力データからビッ
トレートクロックに同期したクロック信号を再生するこ
とが出来るので、前記入力データがクロック信号を含ま
ない場合でも正確なクロック信号再生を行なうことが出
来る。特に、本発明に依れば、回路構成が簡単で、ＩＣ
化に適したクロック信号再生回路を提供出来る。更に本
発明に依れば、可変分周回路を用いてカウンタの出力信
号を制御しているので、雑音等により入力データがふら
れた場合にも、正しいクロック信号を再生することが出
来、前記入力データが弱電界受信信号から作成されたも
のであっても、正確なクロック信号を得ることが出来
る。
トレートクロックに同期したクロック信号を再生するこ
とが出来るので、前記入力データがクロック信号を含ま
ない場合でも正確なクロック信号再生を行なうことが出
来る。特に、本発明に依れば、回路構成が簡単で、ＩＣ
化に適したクロック信号再生回路を提供出来る。更に本
発明に依れば、可変分周回路を用いてカウンタの出力信
号を制御しているので、雑音等により入力データがふら
れた場合にも、正しいクロック信号を再生することが出
来、前記入力データが弱電界受信信号から作成されたも
のであっても、正確なクロック信号を得ることが出来
る。
第１図は、本発明の一実施例を示す回路図、第２図はＲ
ＤＳシステムの概要を示す回路図、第３図はＲＤＳ信号
の周波数スペクトラムを示す特性図、及び第４図(イ)乃
至(ニ)は本発明の説明に供する為の特性図である。 (11)…データ入力端子、(12)…クロック端子、(13)…変
極点検出回路、(17)…カウンタ、(20)…出力端子。
ＤＳシステムの概要を示す回路図、第３図はＲＤＳ信号
の周波数スペクトラムを示す特性図、及び第４図(イ)乃
至(ニ)は本発明の説明に供する為の特性図である。 (11)…データ入力端子、(12)…クロック端子、(13)…変
極点検出回路、(17)…カウンタ、(20)…出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕久 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (56)参考文献 特開 昭60−224346（ＪＰ，Ａ) 特開 昭57−106255（ＪＰ，Ａ) 特開 昭56−106457（ＪＰ，Ａ) 特開 昭60−216647（ＪＰ，Ａ) 特公 昭54−33936（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】入力データの変極点を検出する変極点検出
回路と、該変極点検出回路の出力信号に応じてリセット
され、リセット後動作を開始し所定計数に達したとき計
数を停止して出力信号を発生するカウンタと、該カウン
タの計数中前記カウンタのリセット端子に前記変極点検
出回路の出力信号が印加されるのを禁止する手段と、該
カウンタにより計数されるクロック信号を可変分周する
可変分周回路と、前記カウンタの出力信号と前記可変分
周回路の出力信号とを比較し、その差に応じて前記可変
分周回路の分周比を制御するＥ−ＯＲとを備え、カウン
タの出力の瞬時変化に対して応答しないように、前記可
変分周回路の分周比を近い値に設定したことを特徴とす
るクロック信号再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304427A JPH0666770B2 (ja) | 1986-12-19 | 1986-12-19 | クロツク信号再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304427A JPH0666770B2 (ja) | 1986-12-19 | 1986-12-19 | クロツク信号再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63156449A JPS63156449A (ja) | 1988-06-29 |
| JPH0666770B2 true JPH0666770B2 (ja) | 1994-08-24 |
Family
ID=17932868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304427A Expired - Lifetime JPH0666770B2 (ja) | 1986-12-19 | 1986-12-19 | クロツク信号再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666770B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7711078B2 (en) * | 2007-06-01 | 2010-05-04 | Smsc Holdings Sarl | Frequency synchronization |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL54968A (en) * | 1977-07-28 | 1980-11-30 | Sundstrand Corp | Clutch with controlled coolant flow |
| JPS56106457A (en) * | 1980-01-29 | 1981-08-24 | Hitachi Ltd | Extracting system of clock signal |
| JPS57106255A (en) * | 1980-12-23 | 1982-07-02 | Japan Radio Co Ltd | Bit synchronizing system |
| JPS60216647A (ja) * | 1984-04-12 | 1985-10-30 | Toshiba Corp | ジツタ除去同期装置 |
| JPH0644756B2 (ja) * | 1984-04-23 | 1994-06-08 | 三菱電機株式会社 | 同期クロツク発生回路 |
-
1986
- 1986-12-19 JP JP61304427A patent/JPH0666770B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63156449A (ja) | 1988-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |