JP2506805B2 - Ｒｄｓ受信機におけるデ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、ラジオデータシステム用受信機（以下、RD
S受信機と称する）におけるデータ処理装置に関するも
のである。

背景技術 一般の放送局のプログラム放送時にその番組内容に関
連する情報をデータとして多重変調にて送信し、受信側
にて復調したデータに基づいて所望の番組内容を選択で
きるようにしてラジオ聴取者に対してそのサービスを提
供できるようにしたラジオデータシステム（RDS）があ
る。

このラジオデータシステムにおいては、FM変調波の周
波数帯域以外で19KHzのステレオパイロット信号の３次
高調波である57KHzを副搬送波とし、この副搬送波をフ
ィルタリングされかつバイフェーズ（Biphase）コード
化された番組内容に関連するデータ信号により振幅変調
してラジオデータ信号とし、この振幅変調された幅搬送
波を主搬送波に周波数変調して放送するようになされて
いる。

ラジオデータ信号は、そのベースバンドコーディング
構造を示す第６図から明らかなように、104bitを１グル
ープとして繰り返し多重伝送される。１つのグループは
各々26bit構成の４ブロックからなり、また各ブロック
は16bitの情報ワードと10bitのチェックワードとからな
っている。第６図において、ブロック１には番組認識
（PI）コードが、ブロック２には交通番組識別（TP）コ
ードが、ブロック３には同一番組を放送しているネット
ワーク局の局周波数（AF）コードが、ブロック４には放
送局名やネットワーク名等の番組サービス各情報（PS）
データがそれぞれ配置される。また、各グループはその
内容に応じて4bitにてタイプ０〜15の16通りに区別さ
れ、さらに各タイプ（０〜15）に対しそれぞれA,Bの２
つのバージョンが定義されており、これらの識別コード
はブロック２に配置されている。なお、ネットワーク局
の局周波数（以下、AFと略称する）コードはタイプOAグ
ループのみで伝送されることになっている。

このように、タイプOAグループのラジオデータ中に
は、現在受信中の放送局と同一番組を放送しているネッ
トワーク局のAFデータも含まれており、受信時におい
て、復調して得られるAFデータを取り込んで記憶してお
き、例えばマルチパス妨害などの外乱により現在受信中
の放送局の受信感度が低下した場合、予め記憶してある
ネットワーク局のAFデータに基づいて他のネットワーク
局を選局することにより、外乱の影響を受けることなく
常に良好な受信状態で同一番組を聴取できるのである。

ところで、AFデータを予めいくつか記憶できている状
態でマルチパス妨害が発生した場合には、上述したよう
に他のネットワーク局を選局できるのであるが、AFデー
タをまだ記憶できていない状態でマルチパス妨害が発生
した場合には、現在受信中の放送波から得られるAFデー
タに基づいてネットワーク局を選局することになる。し
かしながら、現在受信中のAFデータに基づいてネットワ
ーク局を選局するとした場合、マルチパス妨害の発生時
には受信状態が悪化している訳であるから、データのエ
ラー訂正の段階で受信状態の悪化により誤ったエラー訂
正が行なわれる可能性があり、この場合誤訂正されたデ
ータを取り込むことになってしまう。

また、AFデータに限らず、ラジオデータ中には時間の
経過とともにデータ内容が常に変化するものがあり、こ
のようなデータはその都度取り込む必要があるが、この
場合にもマルチパス妨害の発生時には受信状態の悪化に
より誤ってエラー訂正されたデータを取り込む可能性が
ある。

発明の概要 本発明は、上述した点に鑑みなされたもので、データ
のエラー訂正を正確に行なうことにより、マルチパス妨
害に起因するエラーデータの取込みを確実に防止し得る
ようにしたRDS受信機におけるデータ処理装置を提供す
ることを目的とする。

本発明によるRDS受信機におけるデータ処理装置は、
受信放送波のマルチパス妨害を検出するマルチパス検出
回路を備え、このマルチパス検出回路の出力データを１
ブロックの時間相当分だけ保持し、この保持データに基
づいてエラー訂正回路におけるエラー訂正の制御をなす
構成となっている。

実 施 例 以下、本発明の実施例を図に基づいて詳細に説明す
る。

第１図は、本発明によるデータ処理装置を備えたRDS
受信機の基本的な構成を概略を示すブロック図である。
図において、アンテナ１で受信されたFM多重放送波はフ
ロントエンド２で希望の局が選択され、中間周波数（I
F）に変換された後、IFアンプ３を介してFM検波器４に
供給される。フロントエンド２は、例えば、プログラマ
ブル分周器を含むPLL回路を用いたPLLシンセサイザー方
式を採り、プログラマブル分周器の分周比が後述するコ
ントローラ14によって制御されることにより選局動作を
行なう構成となっている。FM検波器４の検波出力はPMX
（マルチプレクス）復調回路５に供給され、ステレオ放
送の場合にはＬ（左）,R（右）チャンネルのオーディオ
信号に分離される。

また、FM検波器４の検波出力がフィルタ６を通過する
ことにより、バイフェーズコード化されたデータ信号に
よって振幅変調された57KHzの副搬送波、すなわちラジ
オデータ信号が抽出されPLL回路７で復調される。この
復調出力はディジタル（Ｄ）PLL回路８及びデコーダ９
に供給される。Ｄ−PLL回路８では、PLL回路７の復調出
力に基づいてデータ復調用のクロックが生成される。生
成されたクロックはゲート回路10に供給される。ロック
検出回路11はＤ−PLL回路８がロックしたことを検出し
てロック検出信号を発生し、これをゲート回路10に供給
して当該回路10を開（オープン）状態とすべく制御す
る。デコーダ９では、PLL回路７の復調出力であるバイ
フェーズコード化されたデータ信号がＤ−PLL回路８で
生成されたクロックに同期してデコードされる。

デコーダ９の出力データは、第６図に示す如く、26bi
t構成の４ブロックからなる104bitのグループ単位とな
っており、順次グループ，ブロック同期＆エラー検出回
路12に供給される。グループ，ブロック同期＆エラー検
出回路12では、各ブロックの10bitのチェックワードに
それぞれ割り当てられた10bitのオフセットワードに基
づいてグループとブロック同期がとられると共に、チェ
ックワードに基づいて16bitの情報ワードのエラー検出
が行なわれる。そして、エラー検出されたデータは次段
のエラー訂正回路13でエラー訂正された後コントローラ
14に供給される。

コントローラ14はマイクロコンピュータによって構成
され、グループ単位で順次入力されるラジオデータ中の
各ブロックのコード情報、すなわち現在受信中の放送局
の番組内容に関連する情報を取り込んでRAM等のメモリ1
5に記憶しておき、操作部16からの選局指令に基づいて
フロントエンド２の一部を構成するPLL回路のプログラ
マブル分周器（図示せず）の分周比を制御することによ
って選局動作を行なう。また、コントローラ14には、FM
検波出力に基づいて受信放送波のマルチパス妨害を検出
するマルチパス検出回路17の検出出力も供給されるよう
になっており、コントローラ14はこの検出出力の所定時
間毎の発生回数をカウントするマルチパス状態カウンタ
を内蔵し、このカウンタのカウント値に基づいてエラー
訂正回路13におけるエラー訂正能力の制御をも行なう。
なお、マルチパス状態カウンタのカウント値はマルチパ
スの落込みの瞬時値とその時間に対応することになる。

次に、コントローラ14のプロセッサによって実行され
るデータ処理方法の手順について第２図及び第３図のフ
ローチャートに従って説明する。なお、第２図はマルチ
パスチェックルーチンであり、所定のサイクルで実行さ
れる。また、第３図はデータ処理ルーチンであり、デコ
ーダ９からグループ，ブロック同期＆エラー検出回路12
に26bit,1グループ単位でデータが入力されるタイミン
グ毎に割込み処理によって実行される。

第２図において、プロセッサは、マルチパス検出回路
17の出力を監視することによってマルチパスの有無を判
断し（ステップS1）、マルチパス有り、すなわちマルチ
パス検出回路17の検出出力が発生されたときには、その
出力パルスによって先のマルチパス状態カウンタをイン
クリメントし（ステップS2）、しかる後メインフロー
（図示せず）に戻る。マルチパス無しの場合には、その
ままメインフローに戻る。以上の動作は、第４図に示す
ように、データのクロックを842μsecとした場合、例え
ば1.95msecのサイクルで繰り返し実行されることにな
る。

次に、第３図において、プロセッサは、今回のマルチ
パス状態カウンタのカウント値をレジスタに一時的に記
憶し（ステップS11）、続いて前回の処理時のマルチパ
ス状態カウンタのカウント値をレジスタから読み出す
（ステップS12）。この動作により、マルチパス状態カ
ウンタのカウント値は、26bitを１単位とする１ブロッ
ク時間相当分だけ遅延されて用いられることになる。こ
れは、第５図に示すように、マルチパス検出が行なわれ
る受信データ（Ａ）に対してエラー訂正回路13に入力さ
れるデータ（Ｂ）が、ブロック同期＆エラー検出処理に
よって１ブロック時間相当分だけ遅れることになるの
で、両データ（Ａ），（Ｂ）のタイミングを合せるため
に行なわれるのである。

そして、読み出したマルチパス状態カウンタのカウン
ト値が所定値、例えば“3"以上であるか否かを判断し
（ステップS13）、カウント値が“3"未満であれば、そ
れまでのエラー訂正能力、すなわちそれまでのエラー訂
正ビット数でエラー訂正されたデータを取り込み（ステ
ップS14）、続いてマルチパス状態カウンタをリセット
し（ステップS15）、しかる後メインフローに戻る。マ
ルチパス状態カウンタのカウント値が“3"以上であれ
ば、第５図において、26ビットのデータ・ブロック中に
長さが５ビット以上のバーストエラーが発生し、それま
でのエラー訂正能力では誤り訂正が不可能であるから、
エラー訂正ビット数を変えることによってエラー訂正能
力を制御し、新たなエラー訂正能力でエラー訂正された
データを取り込み（ステップS16）、しかる後ステップS
15に移行する。

なお、上記実施例では、マルチパス状態カウンタのカ
ウント値が所定値以上であるか否かによってエラー訂正
能力を制御するとしたが、マルチパス状態カウンタのカ
ウント値に応じてエラー訂正ビット数を設定する構成と
することも可能である。

また、上記実施例においては、マルチパス検出出力の
所定時間毎の発生回数をカウントし、このカウントデー
タを１ブロック時間相当分だけ保持し、この保持データ
に基づいてエラー訂正の制御をなす構成としたが、マル
チパス検出回路17の出力データそのものを１ブロック時
間相当分だけ保持し、この保持データに基づいてエラー
訂正の制御をなす構成とすることも可能である。

発明の効果 以上説明したように、本発明によるRDS受信機におけ
るデータ処理装置によれば、マルチパス検出回路の出力
データを１ブロック時間相当分だけ保持し、この保持デ
ータに基づいてエラー訂正回路におけるエラー訂正の制
御をなすことにより、マルチパス発生時のラジオデータ
とマルチパス検出データのタイミングを一致させた状態
でエラー訂正の制御を行ない得るので、データのエラー
訂正を正確に行なうことができ、マルチパス妨害に起因
するエラーデータの取込みを確実に防止できることにな
る。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置を備えたRDS受信
機の基本的な構成の概略を示すブロック図、第２図及び
第３図はプロセッサによって実行されるデータ処理方法
の手順を示すフローチャート、第４図はデータクロック
とマルチパスチェックタイミングとの関係を示すタイミ
ングチャート、第５図はマルチパス検出データ（Ａ）と
エラー訂正されるデータ（Ｂ）との時間関係を示すタイ
ミングチャート、第６図はラジオデータのベースバンド
コーティング構造を示す図である。 主要部分の符号の説明 ２……フロントエンド、４……FM検波器 ５……マルチプレクス復調回路 ８……ディジタルPLL回路 ９……デコーダ、14……コントローラ 17……マルチパス検出回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】受信放送波に含まれるデータを復調するデ
   ータ復調回路と、このデータ復調回路の復調データの所
   定データ数を１ブロックとしてブロック同期をとるブロ
   ック同期回路と、このブロック同期回路の出力データの
   エラー訂正を行なうエラー訂正回路と、このエラー訂正
   回路におけるエラー訂正の制御をなすコントローラとを
   有するRDS受信機におけるデータ処理装置であって、受
   信放送波のマルチパス妨害を検出するマルチパス検出回
   路を備え、前記コントローラは前記マルチパス検出回路
   の出力データを前記１ブロックの時間相当分だけ保持
   し、この保持データに基づいて前記エラー訂正回路にお
   けるエラー訂正の制御をなすことを特徴とするデータ処
   理装置。