JPH0817323B2 - 位相比較回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相比較回路に関し、特
に１タイムスロットを２分割し、連続する原符号“１”
に対して“１１”及び“００”が交互に対応し、かつ原
符号“０”に対して“０１”が対応するＣＭＩ（Ｃｏｄ
ｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）データを送受信
する伝送装置におけるＰＬＬ（位相同期ループ）の位相
比較回路に関する。

【０００２】

【従来の技術】一般に、ＣＭＩデータを送受信する伝送
装置には、ＣＭＩデータからクロック成分を抽出してデ
ータを再生する機能が必要である。クロック成分を抽出
するには、セラミックフィルタを使用する技術がある
が、装置の小型化、低価格化のためにはこの機能を集積
回路内のＰＬＬで実現することが望ましい。

【０００３】ＰＬＬは周知の如く位相比較回路、ループ
フィルタ、ＶＣＯ（電圧制御発振器）で構成されてい
る。従来、このＰＬＬにおける位相比較回路では原符号
“０”、すなわちＣＭＩデータの“０１”のエッジ情報
から位相同期を行っている。そのため、原符号“１”す
なわちＣＭＩデータの“００”あるいは“１１“の受信
確率が高くなるとループ利得が減少し、ジッタが増加す
る要因となっていた。

【０００４】その従来の位相比較回路の構成について図
５及び図６を参照して説明する。図５は従来の位相比較
回路の回路図、図６は図５の位相比較回路の動作を示す
波形図である。図において、ＦＦ（フリップフロップ）
４は、Ｄ型ＦＦによりＴ型ＦＦを構成したものであり、
電圧制御発振器の出力クロックＶＣＯ ＣＬＫを２分周
した出力ｄを送出するものである。

【０００５】エッジ検出回路５はＣＭＩデータの立上り
及び立下りのタイミングにパルス出力ｅを発生させる回
路である。

【０００６】ＦＦ６はＤ型ＦＦであり、ＦＦ４の反転Ｑ
出力を、そのＤ端子の入力とし、エッジ検出回路５の出
力を、そのＣ端子の入力としている。

【０００７】ＥｘＯＲ（排他的論理和）ゲート７はＦＦ
４及び６の両Ｑ出力の排他的論理和をとり、本位相比較
器の出力とする回路である。

【０００８】一方、図６において、入力されるＣＭＩデ
ータの値は“０１”，“０１”，“００”，“１１”，
“００”，“１１”，“００”，“１１”となってい
る。出力ｄはＦＦ４のＱ出力であり、ＶＣＯ ＣＬＫを
２分周したものである。パルス出力ｅはエッジ検出回路
の出力であり、ＣＭＩデータの立上り及び立下りのタイ
ミングを検出したものである。出力ｆはＦＦ６のＱ出力
であり、ＦＦ４の反転Ｑ出力をパルス出力ｅのタイミン
グで読直したものである。そして、位相比較出力７０は
ＦＦ４の出力ｄとＦＦ６の出力ｆとの排他的論理和をＥ
ｘＯＲゲート７でとったものである。

【０００９】上述した従来の位相比較回路では、ＣＭＩ
データに“００”，“１１”が連続すると、エッジ検出
回路５の出力ｅはＶＣＯ ＣＬＫの２分の１の周期とな
る。それゆえ、ＦＦ６は２分周クロックたる出力ｄの
“１”を常に読込むため、出力ｆは“１”が連続する波
形となる。このとき、出力ｆ及びｄの両波形の排他的論
理和をとった位相比較回路７の出力７０には出力ｄの波
形が現われている。出力ｆはＣＭＩデータの位相情報を
表し、出力ｄはＶＣＯ ＣＬＫの位相情報を表している
から、ＣＭＩデータに“００”，“１１”が連続すると
きは、ＣＭＩデータの位相情報が出力されないことにな
る。

【００１０】従って、この位相比較回路をＰＬＬに採用
すると、ＣＭＩデータに“００”、“１１”が連続する
状態になるとジッタを発生し、また長く連続したときは
同期がはずれてしまうという欠点がある。

【００１１】このジッタや同期はずれを防止する方策と
して、特開平３―７６４４６号公報に記載されている技
術がある。これは、上述した“００”，“１１”の連続
状態、すなわちパルスの歯抜け状態に起因する抽出クロ
ックの周波数低下分を見こしてその分だけ位相同期回路
内の中心発振周波数を予め高めに設定しておくものであ
る。

【００１２】また、簡単な回路でＣＭＩデータの誤り監
視や同期抽出を行う方策として、特開昭６０―８６９５
２号公報に記載されている技術がある。これは、ＣＭＩ
データからクロックを抽出し、そのクロックによって動
作するシフトレジスタ及びその出力をデコードするデコ
ーダにより、ＣＭＩデータの誤りを検出したり、ＣＭＩ
データに同期したタイミング信号を得るものである。

【００１３】

【発明が解決しようとする課題】しかしながら、前者の
方策である特開平３−７６４４６号公報に開示の技術で
は、ＣＭＩデータ符号の平均歯抜け率に相応する分だけ
初期偏差として通常値より高めに設定しておくものであ
り、実際の歯抜け率が平均値と大きく異なる場合には、
依然としてジッタや同期はずれが生じるという欠点があ
る。

【００１４】また、後者の方策である特開昭６０−８６
９５２号公報に開示の技術では、ＣＭＩデータからクロ
ックを正しく抽出していることが前提となっているた
め、上述した“００”、“１１”の連続状態が長くなる
とクロックを正しく抽出できず、やはりジッタや同期は
ずれが生じるという欠点がある。

【００１５】このように、従来技術においては、ＣＭＩ
データに“１１”と“００”とが交互に連続して出現す
るとジッタや同期はずれが生じるという欠点があった。

【００１６】本発明はこのような従来技術の欠点を解決
するためになされたものであり、その目的は原符号
“１”が連続した場合に生じるＣＭＩデータの“１
１”，“００”の連続状態が発生してもＣＭＩデータの
位相情報を得ることのできる位相比較回路を提供するこ
とである。

【００１７】

【課題を解決するための手段】上述した従来技術の欠点
を解決するため、本発明による位相比較回路は、電圧制
御発振器と共にＰＬＬを構成し、１タイムスロットを２
分割して原符号“０”に対して“０１”が対応し、かつ
連続する原符号“１”に対して“１１”と“００”とが
交互に対応するＣＭＩデータの位相状態と前記電圧制御
発振器の出力クロックの位相状態とを比較する位相比較
回路であって、前記出力クロックを２分周する分周手段
と、前記原符号“１”の連続状態を検出する検出手段
と、この検出結果に応じて前記クロックと前記分周手段
の出力とを択一的に送出する選択手段とを有することを
特徴としている。

【００１８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例による位相比較回
路の構成を示すブロック図であり、図５と同等部分は同
一符号により示されている。

【００１９】図において、本実施例の位相比較回路は、
入力される原符号（ＣＭＩデータを得るための元となる
ディジタル符号）“１”の連続状態を検出する“１”検
出回路２と、ＶＣＯ ＣＬＫを２分周するＦＦ１と、
“１”検出回路２の検出結果に応じてＶＣＯ ＣＬＫと
ＦＦ４の出力とを択一的に送出する２―１セレクタ３と
が従来の回路（図５）に追加された構成である。なお、
８はインバータである。

【００２０】ＦＦ１は、その反転Ｑ端子の出力をＤ端子
に帰還してＴ型ＦＦと同等の機能を実現し、Ｃ端子に入
力されているＶＣＯ ＣＬＫを２分周するものである。

【００２１】“１”検出回路２は、原符号“１”の連続
状態、すなわちＣＭＩデータの“１１”及び“００”の
連続状態を検出するものである。その内部構成は後述す
る。

【００２２】２―１セレクタ３は、“１”検出回路２に
おいて原符号“１”の連続状態が検出されたときはＦＦ
１の反転Ｑ出力を送出し、原符号“１”の連続状態が検
出されないときはＶＣＯ ＣＬＫを送出するように選択
動作をするものである。

【００２３】ＦＦ４は、その反転Ｑ端子の出力をＤ端子
に帰還して、そのＣ端子に入力されている２―１セレク
タ３の選択出力を２分周するものである。

【００２４】エッジ検出回路５は、従来の回路（図５）
と同様に、ＣＭＩデータの波形の立上り及び立下りから
インパルスの出力ｅを送出するものである。

【００２５】ＦＦ６は、ＦＦ４の反転Ｑ出力を、エッジ
検出回路５の出力をクロックとして保持するものであ
る。

【００２６】ＥｘＯＲゲート７は、ＦＦ４及び６の両出
力の排他的論理和をとり、一致すれば“０”を出力し、
不一致であれば“１”を出力するものである。

【００２７】つまり、かかる構成によれば、原符号
“１”が連続したときＶＣＯ ＣＬＫを２分周し、この
２分周後のクロックを用いることにより、常にＣＭＩデ
ータの位相情報を得ることができるのである。

【００２８】ここで、図１中の“１”検出回路２の内部
構成例について図面を参照して説明する。図３は図１中
の“１”検出回路２の一構成例を示すブロック図であ
り、図１と同等部分は同一符号により示されている。

【００２９】図において、“１”検出回路２は、シフト
レジスタを構成してＣＭＩデータを順次保持するＤ型Ｆ
Ｆ２１〜２３及び２７と、このシフトレジスタの各段の
出力からＣＭＩデータの“１１”及び“００”の連続状
態を検知する論理回路を構成するアンドゲート２４及び
２５並びにオアゲート２６とを含んで構成されている。
ＦＦ２１は、ＶＣＯ ＣＬＫの立上りタイミングでＣＭ
Ｉデータを保持し、ＦＦ２２、２３及び２７は出力ａの
立上りタイミングでＤ入力端子のデータを保持する。

【００３０】かかる構成において、原符号“１”が連続
すると、ＣＭＩデータの値は“１１”及び“００”を交
互に繰返す。すると、ＦＦ２２及び２３については、い
ずれか一方のＱ出力と他方の反転Ｑ出力とが共に“１”
になり、アンドゲート２４及び２５の出力が交互に
“１”になる。よって、オアゲート２６を介してＦＦ２
７には常に“１”が入力されることになる。すなわち、
ＣＭＩデータに符号“１”が連続するかぎり、ＦＦ２７
の出力ｂは“１”になるのである。

【００３１】以上の動作について図４のタイムチャート
を参照して説明する。図には、図６と同様のＣＭＩデー
タ、ＶＣＯ ＣＬＫ、出力ａ、出力ｂの他に、各ＦＦや
アンドゲート等の出力２１０〜２６０が示されている。

【００３２】図において、入力されるＣＭＩデータは、
ＶＣＯ ＣＬＫの立上りタイミングで順次ＦＦ２１に保
持されるため、図示の如く出力２１０が変化する。

【００３３】ここで、原符号“０”、すなわちＣＭＩデ
ータの“０１”である場合は、ＦＦ２２の出力２２０と
ＦＦ２３の出力２３０とが共に“１”であるためアンド
ゲート２４及び２５の出力は共に“０”のままである。

【００３４】ところが、原符号“１”、すなわちＣＭＩ
データの“００”及び“１１”を繰返す状態である場合
は、ＦＦ２２の出力２２０とＦＦ２３の出力２３０とが
交互に“１”になるためアンドゲート２４及び２５にお
ける論理が成立し、両出力２４０及び２５０は交互に
“１”になる。これにより、オアゲート２６の出力２６
０は、ＣＭＩデータが“００”及び“１１”を繰返すか
ぎり“１”のままである。したがって、ＦＦ２７の出
力、すなわち本回路の出力ｂは“１”になる。 以上に
より、“１”検出回路２は、ＣＭＩデータの値が２回連
続して原符号“１”である場合には“１”を送出するこ
とがわかる。なお、より多数回連続した場合に“１”を
送出するように構成するためには、“１”検出回路内の
シフトレジスタの段数を増加すれば良い。

【００３５】次に、かかる構成とされた“１”検出回路
を含む本実施例の位相比較回路の動作について図２を参
照して説明する。

【００３６】図２において、図１の位相比較回路に入力
されるＣＭＩデータは、図６と同様に“０１”，“０
１”，“００”，“１１”，“００”，“１１”，“０
０”，“１１”となっている。図中の出力ａの波形はＦ
Ｆ１によるＶＣＯ ＣＬＫの分周クロックである。ここ
で、“１”検出回路２における検出パタン数を説明のた
めに、仮に、連続２回とする。この条件での“１”検出
回路２の検出結果が出力ｂである。この出力ｂの波形
は、ＣＭＩデータが“００”となり、その後“１１”か
ら“００”に変化したとき、すなわち符号“１”が２回
連続したとき“１”になる。また、出力ｃは２−１セレ
クタ３の出力であり、出力ｂが“０”のときＶＣＯ Ｃ
ＬＫを選択し、“１”のとき出力ａを選択して送出して
いる。さらに、出力ｄはＦＦ４によって出力ｃを分周し
た波形である。ＦＦ６がエッジ検出回路５の出力ｅでこ
のＦＦ４の反転出力Ｑを読直したのが出力ｆである。

【００３７】位相比較出力７０は出力ｄと出力ｆとの排
他的論理和をとったＥｘＯＲゲート７の出力である。

【００３８】図において、ＣＭＩデータの位相情報は出
力ｅ、ｆの波形に表われ、またＶＣＯ ＣＬＫの位相情
報は出力ｄの波形に表われている。よって、位相比較出
力７０については、その立上りは出力ｆによるＣＭＩデ
ータの位相情報から得られ、その立下りは出力ｄによる
ＶＣＯ ＣＬＫの位相情報から得られる。“１”検出回
路２の出力ｂが“１”になると出力ｆにＣＭＩデータの
位相情報が得られる。従ってこの位相比較回路を使用し
たＰＬＬは、入力されるＣＭＩデータが“００”，“１
１”の連続するデータとなっても、ジッタが生じること
はなく、よって同期がはずれずに、安定して動作するの
である。

【００３９】つまり、ＣＭＩデータが“００”や“１
１”の場合は、“０１”の場合に比べて繰返し周波数が
みかけ上１／２に変化したことになる。これに鑑み、本
発明では、ＣＭＩデータに対応させて、その位相情報を
変化せしめているのである。これにより、常に、ＣＭＩ
データの位相情報が得られ、本位相比較回路を用いれば
ＰＬＬが安定して動作するのである。

【００４０】

【発明の効果】以上説明したように、本発明は、ＣＭＩ
データから“００”，“１１”の連続状態を検出し、そ
の検出結果に応じてＶＣＯ ＣＬＫ及びその２分周クロ
ックを択一的に送出することにより、“００”，“１
１”が連続してもＣＭＩデータの位相情報を出力でき、
ＣＭＩデータの位相情報とＶＣＯ ＣＬＫの位相情報と
を比較できるため、この位相比較回路を使用したＰＬＬ
はＣＭＩデータに“００”，“１１”が連続しても同期
はずれしないという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例による位相比較回路の構成を示
すブロック図である。

【図２】図１の位相比較回路の動作を示す波形図であ
る。

【図３】図１中の“１”検出回路の構成例を示すブロッ
ク図である。

【図４】図３の“１”検出回路の動作を示す波形図であ
る。

【図５】従来の位相比較回路の構成を示すブロック図で
ある。

【図６】図５の位相比較回路の動作を示す波形図であ
る。

【符号の説明】

１、４、６ Ｄ型ＦＦ ２ “１”検出回路 ３ ２―１セレクタ ５ エッジ検出回路 ７ ＥＸＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 東野 勝彦 東京都港区西新橋三丁目20番４号 日本電 気エンジニアリング株式会社内 (56)参考文献 特開 平２−73724（ＪＰ，Ａ) 特開 平２−200013（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電圧制御発振器と共にＰＬＬを構成し、
   １タイムスロットを２分割して原符号“０”に対して
   “０１”が対応し、かつ連続する原符号“１”に対して
   “１１”と“００”とが交互に対応するＣＭＩデータの
   位相状態と前記電圧制御発振器の出力クロックの位相状
   態を比較する位相比較回路であって、前記出力クロック
   を２分周する分周手段と、前記原符号“１”の連続状態
   を検出する検出手段と、この検出結果に応じて前記クロ
   ックと前記分周手段の出力とを択一的に送出する選択手
   段とを有することを特徴とする位相比較回路。
2. 【請求項２】 前記検出手段は、前記ＣＭＩデータの
   “１１”及び“００”の連続状態を検出することを特徴
   とする請求項１記載の位相比較回路。
3. 【請求項３】 前記検出手段は、前記ＣＭＩデータの値
   を順次保持する多段シフトレジスタと、このシフトレジ
   スタの各段の出力から前記ＣＭＩデータの“１１”及び
   “００”の連続状態を検知する論理回路とを有すること
   を特徴とする請求項１記載の位相比較回路。