JPH1155235A - デジタル通信装置 - Google Patents

デジタル通信装置

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JPH1155235A
JPH1155235A JP9208786A JP20878697A JPH1155235A JP H1155235 A JPH1155235 A JP H1155235A JP 9208786 A JP9208786 A JP 9208786A JP 20878697 A JP20878697 A JP 20878697A JP H1155235 A JPH1155235 A JP H1155235A
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noiseless
noise
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asynchronous data
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JP9208786A
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English (en)
Inventor
Susumu Tanaka
進 田中
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 本発明は、非同期デジタル信号の通信を行う
場合におけるデータの符号化、復号を行うデジタル通信
装置に関し、僅かなサンプリングクロックで高速に同期
を取ると共に、ノイズ除去による高信頼の符号化、復号
が行い得、また、装置の簡易化、かつ、低価格化を図る
ことを目的とする。 【解決手段】 符号回路が、共用可能な外部クロック1
6よりシステムクロック18を生成する分周器17を備
え、入力される非同期送信データ19からノイズを除去
したノイズレス非同期送信データ26と、その遅延信号
29に基づいて符号化のための符号タイミング信号34
を生成し、この符号タイミング信号34で符号化送信デ
ータ36を生成させる符号ノイズフィルタ20、符号用
同期回路27、符号器35を備え、復号回路が、同様構
成の復号ノイズフィルタ38、復号用同期回路40、復
号器42を備える構成とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、非同期デジタル信
号の通信を行う場合におけるデータの符号化、復号を行
うデジタル通信装置に関する。
【0002】
【従来の技術】近年、デジタル通信の発達に伴い、伝送
路の効率向上、伝送速度の高速化から非同期によるデー
タ伝送が行われている。この場合、非同期データの符号
化及び復号が必要となり、符号化、復号を行うにあたり
処理の時間短縮、高信頼、構成の簡易化が望まれてい
る。
【0003】図7に、従来のデジタル通信装置における
非同期デジタル符号/復号器のブロック図を示す。図7
において、非同期デジタル符号/復号器は同期回路2、
符号器3及び復号器6により構成されるもので、非同期
の入力信号1が同期回路2に入力されて同期が取られ、
符号器3に送出される。符号器3は、同期回路2からの
同期が取られた入力信号を符号化して送信信号4を出力
する。
【0004】一方、非同期の受信信号5が同期回路2に
入力されて同期が取られ、復号器6に送出される。復号
器6は、同期回路2からの同期が取られた受信信号を復
号して出力信号7を出力するものである。
【0005】ここで、図8に、図7の同期回路のブロッ
ク図を示す。図7に示す同期回路2は、同一の同期回路
を2つ備えているが、ここでは、一方のみを示す。図8
において、同期回路2は、位相比較器9、位相フィルタ
10、サンプリングクロック11、自走クロック12、
位相制御器13及び分周器(n分周)14により構成さ
れる。位相比較器9は、非同期の入力信号(f1 )8と
同期化された出力信号(f0 )15の位相の進み/遅れ
を検出する。
【0006】位相フィルタ10は、位相比較器9の出力
を受けてパルス付加/除去の信号を発生する。サンプリ
ングクロック(fm =m×f0 )11は、位相比較器9
の出力信号を位相フィルタ10でサンプリングするため
のものである。自走クロック(fn =2×n×f0 )1
2は、同期回路の動作クロックを発生するためのもので
ある。位相制御器13は、位相フィルタ10の出力信号
により自走クロック12にパルスを付加/除去する。そ
して、分周器14は、位相制御器13からの出力信号を
n分周する。
【0007】上記同期回路2は、いわゆるPLL(Ph
ase Locked Loop)回路と称されている
ものであり、通常排他的論理和素子で構成される位相比
較器9で2つの入力信号の位相を比較し、進み/遅れ信
号として出力する。この信号は、位相フィルタ10に入
力され、サンプリングクロック11のクロックによって
サンプリングされる。このサンプリングした信号で内部
カウンタを増減するもので、設定した値、+X又は−X
になるとそれぞれパルス付加/除去信号を出力する。即
ち、XカウントすることでLPF(ローパスフィルタ)
となり、同期ずれ補正動作の感度を調整することができ
る。
【0008】続いて、位相制御器13は、通常同期周波
数の2n倍の自走クロック12のクロックを2分周する
分周動作を行い、位相フィルタ10の出力がパルス付加
/除去の場合、2分周されたクロックにそれぞれ1パル
スを付加/除去する。この位相制御器13の出力信号を
分周器14でn分周するため、位相が(360/n)度
の単位で制御されて同期化が行われるものである。
【0009】
【発明が解決しようとする課題】しかし、上記従来の同
期回路2は、同期を取るためにサンプリングクロック1
1によって何度か位相を比較し、位相フィルタ10によ
ってフィルタリングするために時間を要するという問題
がある。また、非同期の入力信号8にノイズが重畳され
ている場合には、そのまま同期化、符号化、復号を行っ
てしまい悪影響を及ぼすという問題ある。更に、サンプ
リングクロック11、自走クロック12を必要となるこ
とから、専用のクロック発振回路を外部に備える必要あ
るという問題がある。
【0010】本発明は、上記課題に鑑みなされたもの
で、僅かなサンプリングクロックで高速に同期を取ると
共に、ノイズ除去による高信頼の符号化、復号を行い
得、また、装置の簡易化、かつ、低価格化を図るデジタ
ル通信装置を提供することを目的とする。
【0011】
【課題を解決するための手段】上記課題を解決するため
に、請求項1の発明では、非同期のデジタルデータを符
号化する符号回路を有するデジタル通信装置において、
前記符号回路は、外部と共用可能なクロックより動作ク
ロックを生成するクロック生成手段と、入力される非同
期データから前記動作クロックに同期してノイズを除去
してノイズレス非同期データを生成する第1のノイズ除
去手段と、前記ノイズレス非同期データ及びその遅延信
号に基づいて符号化を行うためのタイミング信号を生成
する第1の同期手段と、前記動作クロックに同期して前
記ノイズレス非同期データを前記第1の同期手段からの
タイミング信号に基づいて符号化データを生成する符号
化手段とを有する構成とする。
【0012】請求項2の発明では、符号化された非同期
のデジタルデータを復号する復号回路を有するデジタル
通信装置において、前記復号回路は、外部と共用可能な
クロックより動作クロックを生成するクロック生成手段
と、入力される非同期データから前記動作クロックに同
期してノイズを除去してノイズレス非同期データを生成
する第2のノイズ除去手段と、前記ノイズレス非同期デ
ータ及びその遅延信号に基づいて復号を行うためのタイ
ミング信号を生成する第2の同期手段と、前記動作クロ
ックに同期して前記ノイズレス非同期データを前記第2
の同期手段からのタイミング信号に基づいて復号して復
号データを生成する復号手段とを有する構成とする。
【0013】請求項3の発明では、前記クロック生成手
段を共用して、前記符号回路と、前記復号回路とを備え
る。
【0014】請求項4の発明では、前記第1及び第2の
ノイズ除去手段は、入力される非同期データ及びその非
同期データを遅延手段で遅延した遅延信号に基づいてノ
イズの除去を行う。
【0015】請求項5の発明では、前記遅延手段は、ノ
イズ幅に応じて所定数の遅延信号を生成する一段又は複
数段の遅延素子により構成される。
【0016】請求項6の発明では、前記第1の同期手段
は、前記ノイズレス非同期データ及びその遅延信号の波
形エッジを検出するエッジ検出手段と、前記エッジ検出
手段からの検出信号に基づいて計数を行い、前記タイミ
ング信号を発する計数手段とを有する。
【0017】請求項7の発明では、前記第2の同期手段
は、前記ノイズレス非同期データ及びその遅延信号の波
形エッジを検出するエッジ検出手段と、前記エッジ検出
手段からの検出信号に基づいて計数を行い、前記タイミ
ング信号を発する計数手段とを有する。
【0018】
【発明の実施の形態】
実施の形態1.以下、本発明の実施の一形態を図により
説明する。図1に、本発明における実施の一形態のブロ
ック回路図を示す。図1は、デジタル通信装置における
非同期データの符号化及び復号を行うためのもので、ク
ロック生成手段である分周器17を共用した符号回路と
復号回路で構成される。分周器17は、外部(例えば、
デジタル通信装置の制御マイコン)からの共用可能な外
部クロック16をn分周して動作クロックとしてのシス
テムクロック(サンプリングに使用する場合には、サン
プリングクロックとなる)18を生成し、後述する符号
ノイズフィルタ20、符号用同期回路27、符号器3
5、復号ノイズフィルタ38、復号用同期回路40及び
復号器42に入力されるように接続される。
【0019】符号回路は、第1のノイズ除去手段である
符号ノイズフィルタ20、第1の同期手段である符号用
同期回路27及び符号化手段である符号器35より構成
される。符号ノイズフィルタ20は、入力される非同期
送信データ19から上記サンプリングクロック18に同
期させて、ノイズを除去してノイズレス非同期送信デー
タを生成するもので、セット/リセットフリップフロッ
プ(SR−F/Fと略す)25A、1クロック分遅延さ
せる遅延素子21A、アンド論理回路23A、そして、
ノア論理回路24Aを備える。
【0020】上記符号ノイズフィルタ20は、例えば、
制御マイコンから送られてくる非同期送信データ19が
アンド論理回路23A、ノア論理回路24A及び遅延素
子21Aに入力されるように接続されると共に、遅延素
子21Aの出力信号である1遅延非同期送信データ22
がアンド論理回路23A及びノア論理回路24Aに入力
されるように接続される。そして、アンド論理回路23
Aの出力信号がSR−F/F25Aのセット(S)端子
に入力されるように接続され、ノア論理回路24Aの出
力信号がSR−F/F25Aのリセット(R)端子に入
力されるように接続される。上記SR−F/F25Aの
出力端子からは、ノイズレス非同期送信データ26が出
力されて、符号用同期回路27及び符号器35に入力さ
れるように接続される。
【0021】上記符号用同期回路27は、エッジ検出手
段であるエッジ検出回路28と計数手段であるカウンタ
33により構成される。エッジ検出回路28は、1クロ
ック分の遅延素子21B、2つのアンド論理回路23
B,23C、2つのインバータ論理回路30A,30B
及びセレクタ31を備える。エッジ検出回路28は、上
記ノイズレス非同期送信データ26が遅延素子21B、
アンド論理回路23B及びインバータ論理回路30Bに
入力されるように接続されると共に、遅延素子21Bの
出力信号である1遅延ノイズレス非同期送信データ29
が、アンド論理回路23C及びインバータ論理回路30
Aに入力されるように接続される。
【0022】また、インバータ論理回路30Aの出力信
号がアンド論理回路23Bに入力されるように接続さ
れ、インバータ論理回路30Bの出力信号がアンド論理
回路23Cに入力されるように接続される。そして、ア
ンド論理回路23B,23Cの出力信号がセレクタ31
に、それぞれ入力されるように接続され、当該セレクタ
31の出力信号であるエッジ検出パルス32が検出信号
として、上記カウンタ33に入力されるように接続され
る。また、カウンタ33は、符号タイミング信号34を
符号器35に出力するように接続される。符号器35
は、出力信号としての符号化送信データ36を伝送する
ように、データ伝送路に接続される。
【0023】一方、復号回路は、第2のノイズ除去手段
である復号ノイズフィルタ38、第2の同期手段である
復号用同期回路40及び復号手段である復号器42によ
り構成される。上記復号ノイズフィルタ38は、上記符
号ノイズフィルタ20と同一構成であり、復号用同期回
路40は、上記符号用同期回路27と同一構成であるこ
とから、内部構成の説明は省略する。
【0024】即ち、復号ノイズフィルタ38には、通信
経路からの非同期受信データ37が入力されるように接
続され、当該復号ノイズフィルタ38の出力信号である
ノイズレス非同期受信データ39が復号用同期回路40
及び復号器42に入力されるように接続される。そし
て、復号用同期回路40の出力信号である復号タイミン
グ信号41が復号器42に入力されるように接続され、
復号器42の出力信号である復号された復号受信データ
43が、例えば、制御マイコンに出力されるように接続
されるものである。
【0025】次に、上記符号回路及び復号回路の動作に
ついて説明する。まず、上述のように例えば制御マイコ
ンで用いている外部クロック16を分周器17に入力
し、所望の分周を行い、本装置の動作に用いるシステム
クロック18として出力する。一般的にデータのサンプ
リングは、通信レートの16倍が使われるので、システ
ムクロック18も通信レートの16倍になるように分周
することで、サンプリングクロックと共用することがで
きる。以下、通信レートの16倍のサンプリングクロッ
クのことを、16倍オーバーサンプリングと称する。な
お、データサンプリングの周期が変更された場合には、
これに応じた分周器を用いればよい。
【0026】そこで、図2に、図1の符号ノイズフィル
タのノイズ除去のタイミングチャートを示す。制御マイ
コンから出力された非同期送信データ19が符号ノイズ
フィルタ20に入力される。1クロック遅延させる遅延
素子21Aに入力された非同期送信データ19は、1サ
ンプリングクロック遅れて1遅延非同期送信データ22
として出力される。非同期送信データ19と1遅延非同
期送信データ22のレベルが両方とも“H”であった場
合、論理積素子(アンド論理回路)23AによりSR−
F/F25Aをセットする。同様に、非同期送信データ
19と1遅延非同期送信データ22のレベルが両方とも
“L”であった場合、論理和の否定素子(ノア論理回
路)24AによりSR−F/F25Aをリセットする。
【0027】即ち、図2に示すように、非同期送信デー
タ19のレベルが“L”のとき(SR−F/F25Aの
出力信号のレベルは“L”)に、正ノイズパルスが重畳
された場合には、論理積素子(アンド論理回路)23A
の出力データのレベルが“L”に維持されており、論理
和の否定素子(ノア論理回路)24Aの出力データのレ
ベルが正ノイズパルスで“L”から“H”となっても、
SR−F/F25Aの出力信号のレベルは“L”に維持
されることになって、ノイズレス非同期送信データ26
が出力される。
【0028】また、非同期送信データ19のレベルが
“H”のとき(SR−F/F25Aの出力信号のレベル
は“H”)に、負ノイズパルスが重畳された場合には、
論理和の否定素子(ノア論理回路)24Aの出力データ
のレベルが“L”に維持されており、論理積素子(アン
ド論理回路)23Aの出力データのレベルが負ノイズパ
ルスで“H”から“L”に変化しても、SR−F/F2
5Aの出力信号のレベルは“H”に維持されることにな
って、ノイズレス非同期送信データ26が出力されるこ
とになる。
【0029】このように、1サンプリングクロック幅以
下のノイズが除去できるものであり、即ち、16倍オー
バーサンプリング時に、(1データ幅/16)以下のノ
イズが除去できるものである。これにより、ノイズが除
去されたノイズレス非同期送信データで符号化すること
ができ、符号化の信頼性を向上させることができるもの
である。
【0030】次に、図3に、図1の符号用同期回路の同
期化のタイミングチャートを示す。上記ノイズレス非同
期送信データ26は、符号用同期回路27のエッジ検出
回路28に入力される。エッジ検出回路28では、当該
ノイズレス非同期送信データ26と、1クロック遅延さ
せる遅延素子21Bによる1サンプリングクロック前の
1遅延ノイズレス非同期送信データ29とから、インバ
ータ論理回路30A及びアンド論理回路23Bと、イン
バータ論理回路30B及びアンド論理回路23Cとによ
り、サンプリングクロック18に同期して、それぞれ立
ち上がりエッジ、立ち下がりエッジを検出する。
【0031】検出された上記両エッジがセレクタ31に
入力され、符号器35が使用するエッジ方向に合わせ、
どちらのエッジを用いるかを選択(図3では、セレクタ
31で立ち上がりエッジを選択した場合を示している)
して、エッジ検出パルス32をカウンタ33に出力す
る。このエッジ検出パルス32により、カウンタ33が
リセットされてカウントが開始され、これが同期化され
たタイミング信号である符号タイミング信号34として
出力される。
【0032】続いて、図4に、図1の符号用同期回路に
おけるデータラッチを行う場合のタイミングチャートを
示す。上記同期化された符号用同期回路27からの符号
タイミング信号34とノイズレス非同期送信データ26
が符号器35に入力され、符号化が行われる。符号器3
5では、同期化された符号タイミング信号34を用い、
図4(A)に示すように、例えば、16倍オーバーサン
プリング時、NRZ(Non Returnto Ze
ro)信号からの符号化であれば、8カウント目をラッ
チする。これは、ノイズレス非同期送信データ26の最
初の部分と最後の部分とがデータの不安定な領域である
ことから、中間の8カウント目をラッチすることで、安
定した領域のデータを取得して符号化処理を行うことが
できるものである。
【0033】同様に、図4(B)に示すように、16倍
オーバーサンプリング時、RZ(Return to
Zero)からの符号化であれば、4カウントと12カ
ウント目をラッチすることで、安定した領域のデータを
取得して符号化処理を行うことができるものである。こ
れにより、符号化するにあたり極僅かなサンプリングク
ロックで同期を取ることができ、従前のように、PLL
回路とこれに使用されるサンプリングクロック生成部や
自走クロック生成部を必要とせずに、装置の簡素化、低
価格化を実現できるものである。
【0034】以上は、符号回路による符号化動作につい
て説明してきたが、復号回路による入力した非同期受信
データを復号する場合も同様である。即ち、非同期受信
データに対して復号ノイズフィルタ38が上記符号ノイ
ズフィルタ20と同様の処理を行い、復号用同期回路4
0が上記符号用同期回路27と同様の処理を行うもので
あり、同様の効果を有するものである。
【0035】なお、一般に通信を行う場合、制御マイコ
ン側は、NRZ信号であるシリアル信号が使用され、通
信媒体側は同期を取りやすいことからRZ信号であるC
MI(Coded Mark Inversion)符
号が使用される。従って、この場合、符号化はシリアル
信号のスタートビットの立ち下がりエッジで同期をかけ
ればよく、復号においてもCMI信号の立ち上がりエッ
ジで同期をかければよい。
【0036】実施の形態2.次に、図5に、図1の符号
ノイズフィルタ(復号ノイズフィルタ)の他の形態のブ
ロック回路図を示す。図5は、ノイズフィルタ(符号ノ
イズフィルタ、復号ノイズフィルタ)のブロック回路図
であり、遅延手段として3つの遅延素子21C,21
D,21Eと、アンド論理回路23Dと、ノア論理回路
24Bと、SR−F/F25Bとから構成される。即
ち、外部からのフィルタ信号(非同期送信データ、非同
期受信データ)44がアンド論理回路23D、ノア論理
回路24B、遅延素子21C及び遅延素子21Dに入力
されるように接続される。
【0037】遅延素子21Cの出力信号である1遅延入
力信号45は、アンド論理回路23D及びノア論理回路
24Bに入力されるように接続され、遅延素子21Dの
出力信号は、遅延素子21Eに入力されるように接続さ
れる。また、遅延素子21Eの出力信号である2遅延入
力信号は、アンド論理回路23D及びノア論理回路24
Bに入力されるように接続される。そして、アンド論理
回路23Dの出力信号がSR−F/F25Bのセット
(S)端子に入力されるように接続され、ノア論理回路
24Bの出力信号がSR−F/F25Bのリセット
(R)端子に入力されるように接続される。上記SR−
F/F25Bの出力端子からは、ノイズレス非同期デー
タ47が出力されるものである。
【0038】続いて、図6に、図5のノイズフィルタの
ノイズ除去を示すタイミングチャートを示し、動作を説
明する。まず、1クロック遅延素子21Cによって、1
クロック前の入力信号が1遅延入力信号45として出力
される。同様に、1クロックの遅延素子21D,21E
によって、2クロック前の入力信号が2遅延入力信号4
6として出力される。上記フィルタ入力信号44、1遅
延入力信号45、2遅延入力信号46の連続した3つの
入力信号がすべて“H”であった場合、論理積素子(ア
ンド論理回路)23Dによって、SR−F/F25Bを
セットする。同様に、上記連続した3つの入力信号がす
べて“L”であった場合、論理和の否定素子(ノア論理
回路)24Bによって、SR−F/F25Bをリセット
する。
【0039】即ち、図6に示すように上記連続した3つ
の入力信号44,45,46のレベルが“L”のとき
(SR−F/F25Bの出力信号のレベルは“L”)
に、正ノイズパルスが重畳された場合には、論理積素子
(アンド論理回路)23Dの出力データのレベルが
“L”に維持されており、論理和の否定素子(ノア論理
回路)24Bの出力データのレベルが正ノイズパルスで
“L”から“H”となっても、SR−F/F25Bの出
力信号のレベルは“L”に維持されることになって、ノ
イズレスのフィルタ出力信号47が出力される。
【0040】また、上記連続した3つの入力信号44,
45,46のレベルが“H”のとき(SR−F/F25
Bの出力信号のレベルは“H”)に、負ノイズパルス
(2クロック幅の負ノイズパルス)が重畳された場合に
は、論理和の否定素子(ノア論理回路)24Bの出力デ
ータのレベルが“L”に維持されており、論理積素子
(アンド論理回路)23Dの出力データのレベルが負ノ
イズパルスで“H”から“L”に変化しても、SR−F
/F25Bの出力信号のレベルは“H”に維持されるこ
とになって、ノイズレスのフィルタ出力信号47が出力
されることになる。このように、2サンプリングクロッ
ク幅以下のノイズが除去され、フィルタ出力信号47と
して出力されるものである。
【0041】なお、図5及び図6では、1,2サンプリ
ングクロック遅延した入力信号を生成し、3入力の論理
素子(アンド論理回路、ノア論理回路)23D,24B
を用いて、2サンプリングクロック幅以下のノイズ除去
フィルタを構成した場合を示したが、同様にして、1,
2,・・・,nサンプリングクロック遅延した入力信号
を生成し、(n+1)入力の論理素子を用いることによ
って、nクロック幅以下のノイズを除去することができ
るものである。
【0042】
【発明の効果】以上のように、請求項1の発明によれ
ば、符号回路が、共用可能なクロックより動作クロック
を生成するクロック生成手段を備え、入力される非同期
データからノイズを除去したノイズレス非同期データ
と、その遅延信号に基づいて符号化のためのタイミング
信号を生成し、このタイミング信号で符号化データを生
成させる第1のノイズ除去手段、第1の同期手段、符号
化手段を備えることにより、僅かなサンプリングクロッ
クで高速に同期を取ることが可能になると共に、ノイズ
除去による高信頼の符号化が可能となり、また、外部に
専用のクロック発信回路等を必要とせずに、装置を簡易
かつ安価とすることができるという効果を有する。
【0043】請求項2の発明によれば、復号回路が、共
用可能なクロックより動作クロックを生成するクロック
生成手段を備え、入力される非同期データからノイズを
除去したノイズレス非同期データと、その遅延信号に基
づいて復号のためのタイミング信号を生成し、このタイ
ミング信号で復号した復号データを生成させる第2のノ
イズ除去手段、第2の同期手段、復号手段を備えること
により、僅かなサンプリングクロックで高速に同期を取
ることが可能になると共に、ノイズ除去による高信頼の
復号が可能となり、また、外部に専用のクロック発信回
路等を必要とせずに、装置を簡易、かつ、安価とするこ
とができるという効果を有する。
【0044】請求項3の発明によれば、符号回路と復号
回路とを併せ、クロック発生手段を共用させることによ
り、全体として装置の簡易化と低価格化を図ることがで
きる。
【0045】請求項4の発明によれば、第1及び第2の
ノイズ除去手段において入力された非同期データとその
遅延信号からノイズを除去させることにより、ノイズが
除去されたデータで符号化、復号が行われて信頼性を向
上させることができる。
【0046】請求項5の発明によれば、遅延手段を構成
する遅延素子を1段又は複数段とすることにより、所定
の幅に応じたノイズを効率的に除去することができる。
【0047】請求項6の発明によれば、第1の同期手段
を、ノイズレス非同期データ及びその遅延信号のエッジ
を検出し、その検出信号から計数して符号タイミング信
号を生成するエッジ検出手段及び計数手段で構成するこ
とにより、僅かなクロックパルスで高速に同期を取るこ
とができる。
【0048】請求項7の発明によれば、第2の同期手段
を、ノイズレス非同期データ及びその遅延信号のエッジ
を検出し、その検出信号から計数して復号タイミング信
号を生成するエッジ検出手段及び計数手段で構成するこ
とにより、僅かなクロックパルスで高速に同期を取るこ
とができる。
【図面の簡単な説明】
【図1】 本発明における実施の一形態のブロック回路
図である。
【図2】 図1の符号ノイズフィルタのノイズ除去を示
すタイミングチャート図である。
【図3】 図1の符号用同期回路の同期化を示すタイミ
ングチャート図である。
【図4】 図1の符号用同期回路におけるデータラッチ
を示すタイミングチャート図である。
【図5】 図1の符号ノイズフィルタ(復号ノイズフィ
ルタ)の他の形態のブロック回路図である。
【図6】 図5の符号ノイズフィルタ(復号ノイズフィ
ルタ)のノイズ除去を示すタイミングチャート図であ
る。
【図7】 従来のデジタル通信装置における非同期デジ
タル符号/復号器のブロック図である。
【図8】 図7の同期回路のブロック図である。
【符号の説明】 17 分周器、20 符号ノイズフィルタ、27 符号
用同期回路、28 エッジ検出回路、33 カウンタ、
35 符号器、38 復号ノイズフィルタ、40 復号
用同期回路、42 復号器。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成9年10月29日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0042
【補正方法】変更
【補正内容】
【0042】
【発明の効果】以上のように、請求項1の発明によれ
ば、符号回路が、共用可能なクロックより動作クロック
を生成するクロック生成手段を備え、入力される非同期
データからノイズを除去したノイズレス非同期データ
と、その遅延信号に基づいて符号化のためのタイミング
信号を生成し、このタイミング信号で符号化データを生
成させる第1のノイズ除去手段、第1の同期手段、符号
化手段を備えることにより、僅かなサンプリングクロッ
クで高速に同期を取ることが可能になると共に、ノイズ
除去による高信頼の符号化が可能となり、また、外部に
専用のクロック発振回路等を必要とせずに、装置を簡易
かつ安価とすることができるという効果を有する。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0043
【補正方法】変更
【補正内容】
【0043】請求項2の発明によれば、復号回路が、共
用可能なクロックより動作クロックを生成するクロック
生成手段を備え、入力される非同期データからノイズを
除去したノイズレス非同期データと、その遅延信号に基
づいて復号のためのタイミング信号を生成し、このタイ
ミング信号で復号した復号データを生成させる第2のノ
イズ除去手段、第2の同期手段、復号手段を備えること
により、僅かなサンプリングクロックで高速に同期を取
ることが可能になると共に、ノイズ除去による高信頼の
復号が可能となり、また、外部に専用のクロック発振
路等を必要とせずに、装置を簡易、かつ、安価とするこ
とができるという効果を有する。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 非同期データを符号化する符号回路を有
    するデジタル通信装置において、 前記符号回路は、 動作クロックを生成するクロック生成手段と、 入力される非同期データから前記動作クロックに同期し
    てノイズを除去してノイズレス非同期データを生成する
    第1のノイズ除去手段と、 前記ノイズレス非同期データ及びその遅延信号に基づい
    て符号化を行うためのタイミング信号を生成する第1の
    同期手段と、 前記動作クロックに同期して前記ノイズレス非同期デー
    タを前記第1の同期手段からのタイミング信号に基づい
    て符号化データを生成する符号化手段とを有することを
    特徴とするデジタル通信装置。
  2. 【請求項2】 符号化された非同期データを復号する復
    号回路を有するデジタル通信装置において、 前記復号回路は、 動作クロックを生成するクロック生成手段と、 入力される非同期データから前記動作クロックに同期し
    てノイズを除去してノイズレス非同期データを生成する
    第2のノイズ除去手段と、 前記ノイズレス非同期データ及びその遅延信号に基づい
    て復号を行うためのタイミング信号を生成する第2の同
    期手段と、 前記動作クロックに同期して前記ノイズレス非同期デー
    タを前記第2の同期手段からのタイミング信号に基づい
    て復号して復号データを生成する復号手段とを有するこ
    とを特徴とするデジタル通信装置。
  3. 【請求項3】 前記クロック生成手段を共用して、請求
    項1記載の前記符号回路と、請求項2記載の前記復号回
    路とを備えたことを特徴とするデジタル通信装置。
  4. 【請求項4】 前記第1及び第2のノイズ除去手段は、
    入力される非同期データ及びその非同期データを遅延手
    段で遅延した遅延信号に基づいてノイズの除去を行うこ
    とを特徴とする請求項1〜3のうち何れか一項に記載の
    デジタル通信装置。
  5. 【請求項5】 前記遅延手段は、ノイズ幅に応じて所定
    数の遅延信号を生成する一段又は複数段の遅延素子によ
    り構成されることを特徴とする請求項4記載のデジタル
    通信装置。
  6. 【請求項6】 前記第1の同期手段は、前記ノイズレス
    非同期データ及びその遅延信号の波形エッジを検出する
    エッジ検出手段と、前記エッジ検出手段からの検出信号
    に基づいて計数を行い、前記タイミング信号を発する計
    数手段とを有することを特徴とする請求項1,3〜5の
    うち何れか一項に記載のデジタル通信装置。
  7. 【請求項7】 前記第2の同期手段は、前記ノイズレス
    非同期データ及びその遅延信号の波形エッジを検出する
    エッジ検出手段と、前記エッジ検出手段からの検出信号
    に基づいて計数を行い、前記タイミング信号を発する計
    数手段とを有することを特徴とする請求項2〜5のうち
    何れか一項に記載のデジタル通信装置。
JP9208786A 1997-08-04 1997-08-04 デジタル通信装置 Pending JPH1155235A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009033445A (ja) * 2007-07-26 2009-02-12 Toshiba Corp 受信装置および方法

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JP2009033445A (ja) * 2007-07-26 2009-02-12 Toshiba Corp 受信装置および方法

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