JPH1155235A - デジタル通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、非同期デジタル信号の通信を行う
場合におけるデータの符号化、復号を行うデジタル通信
装置に関し、僅かなサンプリングクロックで高速に同期
を取ると共に、ノイズ除去による高信頼の符号化、復号
が行い得、また、装置の簡易化、かつ、低価格化を図る
ことを目的とする。 【解決手段】 符号回路が、共用可能な外部クロック１
６よりシステムクロック１８を生成する分周器１７を備
え、入力される非同期送信データ１９からノイズを除去
したノイズレス非同期送信データ２６と、その遅延信号
２９に基づいて符号化のための符号タイミング信号３４
を生成し、この符号タイミング信号３４で符号化送信デ
ータ３６を生成させる符号ノイズフィルタ２０、符号用
同期回路２７、符号器３５を備え、復号回路が、同様構
成の復号ノイズフィルタ３８、復号用同期回路４０、復
号器４２を備える構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非同期デジタル信
号の通信を行う場合におけるデータの符号化、復号を行
うデジタル通信装置に関する。

【０００２】

【従来の技術】近年、デジタル通信の発達に伴い、伝送
路の効率向上、伝送速度の高速化から非同期によるデー
タ伝送が行われている。この場合、非同期データの符号
化及び復号が必要となり、符号化、復号を行うにあたり
処理の時間短縮、高信頼、構成の簡易化が望まれてい
る。

【０００３】図７に、従来のデジタル通信装置における
非同期デジタル符号／復号器のブロック図を示す。図７
において、非同期デジタル符号／復号器は同期回路２、
符号器３及び復号器６により構成されるもので、非同期
の入力信号１が同期回路２に入力されて同期が取られ、
符号器３に送出される。符号器３は、同期回路２からの
同期が取られた入力信号を符号化して送信信号４を出力
する。

【０００４】一方、非同期の受信信号５が同期回路２に
入力されて同期が取られ、復号器６に送出される。復号
器６は、同期回路２からの同期が取られた受信信号を復
号して出力信号７を出力するものである。

【０００５】ここで、図８に、図７の同期回路のブロッ
ク図を示す。図７に示す同期回路２は、同一の同期回路
を２つ備えているが、ここでは、一方のみを示す。図８
において、同期回路２は、位相比較器９、位相フィルタ
１０、サンプリングクロック１１、自走クロック１２、
位相制御器１３及び分周器（ｎ分周）１４により構成さ
れる。位相比較器９は、非同期の入力信号（ｆ₁ ）８と
同期化された出力信号（ｆ₀ ）１５の位相の進み／遅れ
を検出する。

【０００６】位相フィルタ１０は、位相比較器９の出力
を受けてパルス付加／除去の信号を発生する。サンプリ
ングクロック（ｆ_m ＝ｍ×ｆ₀ ）１１は、位相比較器９
の出力信号を位相フィルタ１０でサンプリングするため
のものである。自走クロック（ｆ_n ＝２×ｎ×ｆ₀ ）１
２は、同期回路の動作クロックを発生するためのもので
ある。位相制御器１３は、位相フィルタ１０の出力信号
により自走クロック１２にパルスを付加／除去する。そ
して、分周器１４は、位相制御器１３からの出力信号を
ｎ分周する。

【０００７】上記同期回路２は、いわゆるＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と称されている
ものであり、通常排他的論理和素子で構成される位相比
較器９で２つの入力信号の位相を比較し、進み／遅れ信
号として出力する。この信号は、位相フィルタ１０に入
力され、サンプリングクロック１１のクロックによって
サンプリングされる。このサンプリングした信号で内部
カウンタを増減するもので、設定した値、＋Ｘ又は−Ｘ
になるとそれぞれパルス付加／除去信号を出力する。即
ち、ＸカウントすることでＬＰＦ（ローパスフィルタ）
となり、同期ずれ補正動作の感度を調整することができ
る。

【０００８】続いて、位相制御器１３は、通常同期周波
数の２ｎ倍の自走クロック１２のクロックを２分周する
分周動作を行い、位相フィルタ１０の出力がパルス付加
／除去の場合、２分周されたクロックにそれぞれ１パル
スを付加／除去する。この位相制御器１３の出力信号を
分周器１４でｎ分周するため、位相が（３６０／ｎ）度
の単位で制御されて同期化が行われるものである。

【０００９】

【発明が解決しようとする課題】しかし、上記従来の同
期回路２は、同期を取るためにサンプリングクロック１
１によって何度か位相を比較し、位相フィルタ１０によ
ってフィルタリングするために時間を要するという問題
がある。また、非同期の入力信号８にノイズが重畳され
ている場合には、そのまま同期化、符号化、復号を行っ
てしまい悪影響を及ぼすという問題ある。更に、サンプ
リングクロック１１、自走クロック１２を必要となるこ
とから、専用のクロック発振回路を外部に備える必要あ
るという問題がある。

【００１０】本発明は、上記課題に鑑みなされたもの
で、僅かなサンプリングクロックで高速に同期を取ると
共に、ノイズ除去による高信頼の符号化、復号を行い
得、また、装置の簡易化、かつ、低価格化を図るデジタ
ル通信装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明では、非同期のデジタルデータを符
号化する符号回路を有するデジタル通信装置において、
前記符号回路は、外部と共用可能なクロックより動作ク
ロックを生成するクロック生成手段と、入力される非同
期データから前記動作クロックに同期してノイズを除去
してノイズレス非同期データを生成する第１のノイズ除
去手段と、前記ノイズレス非同期データ及びその遅延信
号に基づいて符号化を行うためのタイミング信号を生成
する第１の同期手段と、前記動作クロックに同期して前
記ノイズレス非同期データを前記第１の同期手段からの
タイミング信号に基づいて符号化データを生成する符号
化手段とを有する構成とする。

【００１２】請求項２の発明では、符号化された非同期
のデジタルデータを復号する復号回路を有するデジタル
通信装置において、前記復号回路は、外部と共用可能な
クロックより動作クロックを生成するクロック生成手段
と、入力される非同期データから前記動作クロックに同
期してノイズを除去してノイズレス非同期データを生成
する第２のノイズ除去手段と、前記ノイズレス非同期デ
ータ及びその遅延信号に基づいて復号を行うためのタイ
ミング信号を生成する第２の同期手段と、前記動作クロ
ックに同期して前記ノイズレス非同期データを前記第２
の同期手段からのタイミング信号に基づいて復号して復
号データを生成する復号手段とを有する構成とする。

【００１３】請求項３の発明では、前記クロック生成手
段を共用して、前記符号回路と、前記復号回路とを備え
る。

【００１４】請求項４の発明では、前記第１及び第２の
ノイズ除去手段は、入力される非同期データ及びその非
同期データを遅延手段で遅延した遅延信号に基づいてノ
イズの除去を行う。

【００１５】請求項５の発明では、前記遅延手段は、ノ
イズ幅に応じて所定数の遅延信号を生成する一段又は複
数段の遅延素子により構成される。

【００１６】請求項６の発明では、前記第１の同期手段
は、前記ノイズレス非同期データ及びその遅延信号の波
形エッジを検出するエッジ検出手段と、前記エッジ検出
手段からの検出信号に基づいて計数を行い、前記タイミ
ング信号を発する計数手段とを有する。

【００１７】請求項７の発明では、前記第２の同期手段
は、前記ノイズレス非同期データ及びその遅延信号の波
形エッジを検出するエッジ検出手段と、前記エッジ検出
手段からの検出信号に基づいて計数を行い、前記タイミ
ング信号を発する計数手段とを有する。

【００１８】

【発明の実施の形態】

実施の形態１．以下、本発明の実施の一形態を図により
説明する。図１に、本発明における実施の一形態のブロ
ック回路図を示す。図１は、デジタル通信装置における
非同期データの符号化及び復号を行うためのもので、ク
ロック生成手段である分周器１７を共用した符号回路と
復号回路で構成される。分周器１７は、外部（例えば、
デジタル通信装置の制御マイコン）からの共用可能な外
部クロック１６をｎ分周して動作クロックとしてのシス
テムクロック（サンプリングに使用する場合には、サン
プリングクロックとなる）１８を生成し、後述する符号
ノイズフィルタ２０、符号用同期回路２７、符号器３
５、復号ノイズフィルタ３８、復号用同期回路４０及び
復号器４２に入力されるように接続される。

【００１９】符号回路は、第１のノイズ除去手段である
符号ノイズフィルタ２０、第１の同期手段である符号用
同期回路２７及び符号化手段である符号器３５より構成
される。符号ノイズフィルタ２０は、入力される非同期
送信データ１９から上記サンプリングクロック１８に同
期させて、ノイズを除去してノイズレス非同期送信デー
タを生成するもので、セット／リセットフリップフロッ
プ（ＳＲ−Ｆ／Ｆと略す）２５Ａ、１クロック分遅延さ
せる遅延素子２１Ａ、アンド論理回路２３Ａ、そして、
ノア論理回路２４Ａを備える。

【００２０】上記符号ノイズフィルタ２０は、例えば、
制御マイコンから送られてくる非同期送信データ１９が
アンド論理回路２３Ａ、ノア論理回路２４Ａ及び遅延素
子２１Ａに入力されるように接続されると共に、遅延素
子２１Ａの出力信号である１遅延非同期送信データ２２
がアンド論理回路２３Ａ及びノア論理回路２４Ａに入力
されるように接続される。そして、アンド論理回路２３
Ａの出力信号がＳＲ−Ｆ／Ｆ２５Ａのセット（Ｓ）端子
に入力されるように接続され、ノア論理回路２４Ａの出
力信号がＳＲ−Ｆ／Ｆ２５Ａのリセット（Ｒ）端子に入
力されるように接続される。上記ＳＲ−Ｆ／Ｆ２５Ａの
出力端子からは、ノイズレス非同期送信データ２６が出
力されて、符号用同期回路２７及び符号器３５に入力さ
れるように接続される。

【００２１】上記符号用同期回路２７は、エッジ検出手
段であるエッジ検出回路２８と計数手段であるカウンタ
３３により構成される。エッジ検出回路２８は、１クロ
ック分の遅延素子２１Ｂ、２つのアンド論理回路２３
Ｂ，２３Ｃ、２つのインバータ論理回路３０Ａ，３０Ｂ
及びセレクタ３１を備える。エッジ検出回路２８は、上
記ノイズレス非同期送信データ２６が遅延素子２１Ｂ、
アンド論理回路２３Ｂ及びインバータ論理回路３０Ｂに
入力されるように接続されると共に、遅延素子２１Ｂの
出力信号である１遅延ノイズレス非同期送信データ２９
が、アンド論理回路２３Ｃ及びインバータ論理回路３０
Ａに入力されるように接続される。

【００２２】また、インバータ論理回路３０Ａの出力信
号がアンド論理回路２３Ｂに入力されるように接続さ
れ、インバータ論理回路３０Ｂの出力信号がアンド論理
回路２３Ｃに入力されるように接続される。そして、ア
ンド論理回路２３Ｂ，２３Ｃの出力信号がセレクタ３１
に、それぞれ入力されるように接続され、当該セレクタ
３１の出力信号であるエッジ検出パルス３２が検出信号
として、上記カウンタ３３に入力されるように接続され
る。また、カウンタ３３は、符号タイミング信号３４を
符号器３５に出力するように接続される。符号器３５
は、出力信号としての符号化送信データ３６を伝送する
ように、データ伝送路に接続される。

【００２３】一方、復号回路は、第２のノイズ除去手段
である復号ノイズフィルタ３８、第２の同期手段である
復号用同期回路４０及び復号手段である復号器４２によ
り構成される。上記復号ノイズフィルタ３８は、上記符
号ノイズフィルタ２０と同一構成であり、復号用同期回
路４０は、上記符号用同期回路２７と同一構成であるこ
とから、内部構成の説明は省略する。

【００２４】即ち、復号ノイズフィルタ３８には、通信
経路からの非同期受信データ３７が入力されるように接
続され、当該復号ノイズフィルタ３８の出力信号である
ノイズレス非同期受信データ３９が復号用同期回路４０
及び復号器４２に入力されるように接続される。そし
て、復号用同期回路４０の出力信号である復号タイミン
グ信号４１が復号器４２に入力されるように接続され、
復号器４２の出力信号である復号された復号受信データ
４３が、例えば、制御マイコンに出力されるように接続
されるものである。

【００２５】次に、上記符号回路及び復号回路の動作に
ついて説明する。まず、上述のように例えば制御マイコ
ンで用いている外部クロック１６を分周器１７に入力
し、所望の分周を行い、本装置の動作に用いるシステム
クロック１８として出力する。一般的にデータのサンプ
リングは、通信レートの１６倍が使われるので、システ
ムクロック１８も通信レートの１６倍になるように分周
することで、サンプリングクロックと共用することがで
きる。以下、通信レートの１６倍のサンプリングクロッ
クのことを、１６倍オーバーサンプリングと称する。な
お、データサンプリングの周期が変更された場合には、
これに応じた分周器を用いればよい。

【００２６】そこで、図２に、図１の符号ノイズフィル
タのノイズ除去のタイミングチャートを示す。制御マイ
コンから出力された非同期送信データ１９が符号ノイズ
フィルタ２０に入力される。１クロック遅延させる遅延
素子２１Ａに入力された非同期送信データ１９は、１サ
ンプリングクロック遅れて１遅延非同期送信データ２２
として出力される。非同期送信データ１９と１遅延非同
期送信データ２２のレベルが両方とも“Ｈ”であった場
合、論理積素子（アンド論理回路）２３ＡによりＳＲ−
Ｆ／Ｆ２５Ａをセットする。同様に、非同期送信データ
１９と１遅延非同期送信データ２２のレベルが両方とも
“Ｌ”であった場合、論理和の否定素子（ノア論理回
路）２４ＡによりＳＲ−Ｆ／Ｆ２５Ａをリセットする。

【００２７】即ち、図２に示すように、非同期送信デー
タ１９のレベルが“Ｌ”のとき（ＳＲ−Ｆ／Ｆ２５Ａの
出力信号のレベルは“Ｌ”）に、正ノイズパルスが重畳
された場合には、論理積素子（アンド論理回路）２３Ａ
の出力データのレベルが“Ｌ”に維持されており、論理
和の否定素子（ノア論理回路）２４Ａの出力データのレ
ベルが正ノイズパルスで“Ｌ”から“Ｈ”となっても、
ＳＲ−Ｆ／Ｆ２５Ａの出力信号のレベルは“Ｌ”に維持
されることになって、ノイズレス非同期送信データ２６
が出力される。

【００２８】また、非同期送信データ１９のレベルが
“Ｈ”のとき（ＳＲ−Ｆ／Ｆ２５Ａの出力信号のレベル
は“Ｈ”）に、負ノイズパルスが重畳された場合には、
論理和の否定素子（ノア論理回路）２４Ａの出力データ
のレベルが“Ｌ”に維持されており、論理積素子（アン
ド論理回路）２３Ａの出力データのレベルが負ノイズパ
ルスで“Ｈ”から“Ｌ”に変化しても、ＳＲ−Ｆ／Ｆ２
５Ａの出力信号のレベルは“Ｈ”に維持されることにな
って、ノイズレス非同期送信データ２６が出力されるこ
とになる。

【００２９】このように、１サンプリングクロック幅以
下のノイズが除去できるものであり、即ち、１６倍オー
バーサンプリング時に、（１データ幅／１６）以下のノ
イズが除去できるものである。これにより、ノイズが除
去されたノイズレス非同期送信データで符号化すること
ができ、符号化の信頼性を向上させることができるもの
である。

【００３０】次に、図３に、図１の符号用同期回路の同
期化のタイミングチャートを示す。上記ノイズレス非同
期送信データ２６は、符号用同期回路２７のエッジ検出
回路２８に入力される。エッジ検出回路２８では、当該
ノイズレス非同期送信データ２６と、１クロック遅延さ
せる遅延素子２１Ｂによる１サンプリングクロック前の
１遅延ノイズレス非同期送信データ２９とから、インバ
ータ論理回路３０Ａ及びアンド論理回路２３Ｂと、イン
バータ論理回路３０Ｂ及びアンド論理回路２３Ｃとによ
り、サンプリングクロック１８に同期して、それぞれ立
ち上がりエッジ、立ち下がりエッジを検出する。

【００３１】検出された上記両エッジがセレクタ３１に
入力され、符号器３５が使用するエッジ方向に合わせ、
どちらのエッジを用いるかを選択（図３では、セレクタ
３１で立ち上がりエッジを選択した場合を示している）
して、エッジ検出パルス３２をカウンタ３３に出力す
る。このエッジ検出パルス３２により、カウンタ３３が
リセットされてカウントが開始され、これが同期化され
たタイミング信号である符号タイミング信号３４として
出力される。

【００３２】続いて、図４に、図１の符号用同期回路に
おけるデータラッチを行う場合のタイミングチャートを
示す。上記同期化された符号用同期回路２７からの符号
タイミング信号３４とノイズレス非同期送信データ２６
が符号器３５に入力され、符号化が行われる。符号器３
５では、同期化された符号タイミング信号３４を用い、
図４（Ａ）に示すように、例えば、１６倍オーバーサン
プリング時、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎｔｏ Ｚｅ
ｒｏ）信号からの符号化であれば、８カウント目をラッ
チする。これは、ノイズレス非同期送信データ２６の最
初の部分と最後の部分とがデータの不安定な領域である
ことから、中間の８カウント目をラッチすることで、安
定した領域のデータを取得して符号化処理を行うことが
できるものである。

【００３３】同様に、図４（Ｂ）に示すように、１６倍
オーバーサンプリング時、ＲＺ（Ｒｅｔｕｒｎ ｔｏ
Ｚｅｒｏ）からの符号化であれば、４カウントと１２カ
ウント目をラッチすることで、安定した領域のデータを
取得して符号化処理を行うことができるものである。こ
れにより、符号化するにあたり極僅かなサンプリングク
ロックで同期を取ることができ、従前のように、ＰＬＬ
回路とこれに使用されるサンプリングクロック生成部や
自走クロック生成部を必要とせずに、装置の簡素化、低
価格化を実現できるものである。

【００３４】以上は、符号回路による符号化動作につい
て説明してきたが、復号回路による入力した非同期受信
データを復号する場合も同様である。即ち、非同期受信
データに対して復号ノイズフィルタ３８が上記符号ノイ
ズフィルタ２０と同様の処理を行い、復号用同期回路４
０が上記符号用同期回路２７と同様の処理を行うもので
あり、同様の効果を有するものである。

【００３５】なお、一般に通信を行う場合、制御マイコ
ン側は、ＮＲＺ信号であるシリアル信号が使用され、通
信媒体側は同期を取りやすいことからＲＺ信号であるＣ
ＭＩ（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）符
号が使用される。従って、この場合、符号化はシリアル
信号のスタートビットの立ち下がりエッジで同期をかけ
ればよく、復号においてもＣＭＩ信号の立ち上がりエッ
ジで同期をかければよい。

【００３６】実施の形態２．次に、図５に、図１の符号
ノイズフィルタ（復号ノイズフィルタ）の他の形態のブ
ロック回路図を示す。図５は、ノイズフィルタ（符号ノ
イズフィルタ、復号ノイズフィルタ）のブロック回路図
であり、遅延手段として３つの遅延素子２１Ｃ，２１
Ｄ，２１Ｅと、アンド論理回路２３Ｄと、ノア論理回路
２４Ｂと、ＳＲ−Ｆ／Ｆ２５Ｂとから構成される。即
ち、外部からのフィルタ信号（非同期送信データ、非同
期受信データ）４４がアンド論理回路２３Ｄ、ノア論理
回路２４Ｂ、遅延素子２１Ｃ及び遅延素子２１Ｄに入力
されるように接続される。

【００３７】遅延素子２１Ｃの出力信号である１遅延入
力信号４５は、アンド論理回路２３Ｄ及びノア論理回路
２４Ｂに入力されるように接続され、遅延素子２１Ｄの
出力信号は、遅延素子２１Ｅに入力されるように接続さ
れる。また、遅延素子２１Ｅの出力信号である２遅延入
力信号は、アンド論理回路２３Ｄ及びノア論理回路２４
Ｂに入力されるように接続される。そして、アンド論理
回路２３Ｄの出力信号がＳＲ−Ｆ／Ｆ２５Ｂのセット
（Ｓ）端子に入力されるように接続され、ノア論理回路
２４Ｂの出力信号がＳＲ−Ｆ／Ｆ２５Ｂのリセット
（Ｒ）端子に入力されるように接続される。上記ＳＲ−
Ｆ／Ｆ２５Ｂの出力端子からは、ノイズレス非同期デー
タ４７が出力されるものである。

【００３８】続いて、図６に、図５のノイズフィルタの
ノイズ除去を示すタイミングチャートを示し、動作を説
明する。まず、１クロック遅延素子２１Ｃによって、１
クロック前の入力信号が１遅延入力信号４５として出力
される。同様に、１クロックの遅延素子２１Ｄ，２１Ｅ
によって、２クロック前の入力信号が２遅延入力信号４
６として出力される。上記フィルタ入力信号４４、１遅
延入力信号４５、２遅延入力信号４６の連続した３つの
入力信号がすべて“Ｈ”であった場合、論理積素子（ア
ンド論理回路）２３Ｄによって、ＳＲ−Ｆ／Ｆ２５Ｂを
セットする。同様に、上記連続した３つの入力信号がす
べて“Ｌ”であった場合、論理和の否定素子（ノア論理
回路）２４Ｂによって、ＳＲ−Ｆ／Ｆ２５Ｂをリセット
する。

【００３９】即ち、図６に示すように上記連続した３つ
の入力信号４４，４５，４６のレベルが“Ｌ”のとき
（ＳＲ−Ｆ／Ｆ２５Ｂの出力信号のレベルは“Ｌ”）
に、正ノイズパルスが重畳された場合には、論理積素子
（アンド論理回路）２３Ｄの出力データのレベルが
“Ｌ”に維持されており、論理和の否定素子（ノア論理
回路）２４Ｂの出力データのレベルが正ノイズパルスで
“Ｌ”から“Ｈ”となっても、ＳＲ−Ｆ／Ｆ２５Ｂの出
力信号のレベルは“Ｌ”に維持されることになって、ノ
イズレスのフィルタ出力信号４７が出力される。

【００４０】また、上記連続した３つの入力信号４４，
４５，４６のレベルが“Ｈ”のとき（ＳＲ−Ｆ／Ｆ２５
Ｂの出力信号のレベルは“Ｈ”）に、負ノイズパルス
（２クロック幅の負ノイズパルス）が重畳された場合に
は、論理和の否定素子（ノア論理回路）２４Ｂの出力デ
ータのレベルが“Ｌ”に維持されており、論理積素子
（アンド論理回路）２３Ｄの出力データのレベルが負ノ
イズパルスで“Ｈ”から“Ｌ”に変化しても、ＳＲ−Ｆ
／Ｆ２５Ｂの出力信号のレベルは“Ｈ”に維持されるこ
とになって、ノイズレスのフィルタ出力信号４７が出力
されることになる。このように、２サンプリングクロッ
ク幅以下のノイズが除去され、フィルタ出力信号４７と
して出力されるものである。

【００４１】なお、図５及び図６では、１，２サンプリ
ングクロック遅延した入力信号を生成し、３入力の論理
素子（アンド論理回路、ノア論理回路）２３Ｄ，２４Ｂ
を用いて、２サンプリングクロック幅以下のノイズ除去
フィルタを構成した場合を示したが、同様にして、１，
２，・・・，ｎサンプリングクロック遅延した入力信号
を生成し、（ｎ＋１）入力の論理素子を用いることによ
って、ｎクロック幅以下のノイズを除去することができ
るものである。

【００４２】

【発明の効果】以上のように、請求項１の発明によれ
ば、符号回路が、共用可能なクロックより動作クロック
を生成するクロック生成手段を備え、入力される非同期
データからノイズを除去したノイズレス非同期データ
と、その遅延信号に基づいて符号化のためのタイミング
信号を生成し、このタイミング信号で符号化データを生
成させる第１のノイズ除去手段、第１の同期手段、符号
化手段を備えることにより、僅かなサンプリングクロッ
クで高速に同期を取ることが可能になると共に、ノイズ
除去による高信頼の符号化が可能となり、また、外部に
専用のクロック発信回路等を必要とせずに、装置を簡易
かつ安価とすることができるという効果を有する。

【００４３】請求項２の発明によれば、復号回路が、共
用可能なクロックより動作クロックを生成するクロック
生成手段を備え、入力される非同期データからノイズを
除去したノイズレス非同期データと、その遅延信号に基
づいて復号のためのタイミング信号を生成し、このタイ
ミング信号で復号した復号データを生成させる第２のノ
イズ除去手段、第２の同期手段、復号手段を備えること
により、僅かなサンプリングクロックで高速に同期を取
ることが可能になると共に、ノイズ除去による高信頼の
復号が可能となり、また、外部に専用のクロック発信回
路等を必要とせずに、装置を簡易、かつ、安価とするこ
とができるという効果を有する。

【００４４】請求項３の発明によれば、符号回路と復号
回路とを併せ、クロック発生手段を共用させることによ
り、全体として装置の簡易化と低価格化を図ることがで
きる。

【００４５】請求項４の発明によれば、第１及び第２の
ノイズ除去手段において入力された非同期データとその
遅延信号からノイズを除去させることにより、ノイズが
除去されたデータで符号化、復号が行われて信頼性を向
上させることができる。

【００４６】請求項５の発明によれば、遅延手段を構成
する遅延素子を１段又は複数段とすることにより、所定
の幅に応じたノイズを効率的に除去することができる。

【００４７】請求項６の発明によれば、第１の同期手段
を、ノイズレス非同期データ及びその遅延信号のエッジ
を検出し、その検出信号から計数して符号タイミング信
号を生成するエッジ検出手段及び計数手段で構成するこ
とにより、僅かなクロックパルスで高速に同期を取るこ
とができる。

【００４８】請求項７の発明によれば、第２の同期手段
を、ノイズレス非同期データ及びその遅延信号のエッジ
を検出し、その検出信号から計数して復号タイミング信
号を生成するエッジ検出手段及び計数手段で構成するこ
とにより、僅かなクロックパルスで高速に同期を取るこ
とができる。

【図面の簡単な説明】

【図１】 本発明における実施の一形態のブロック回路
図である。

【図２】 図１の符号ノイズフィルタのノイズ除去を示
すタイミングチャート図である。

【図３】 図１の符号用同期回路の同期化を示すタイミ
ングチャート図である。

【図４】 図１の符号用同期回路におけるデータラッチ
を示すタイミングチャート図である。

【図５】 図１の符号ノイズフィルタ（復号ノイズフィ
ルタ）の他の形態のブロック回路図である。

【図６】 図５の符号ノイズフィルタ（復号ノイズフィ
ルタ）のノイズ除去を示すタイミングチャート図であ
る。

【図７】 従来のデジタル通信装置における非同期デジ
タル符号／復号器のブロック図である。

【図８】 図７の同期回路のブロック図である。

【符号の説明】 １７ 分周器、２０ 符号ノイズフィルタ、２７ 符号
用同期回路、２８ エッジ検出回路、３３ カウンタ、
３５ 符号器、３８ 復号ノイズフィルタ、４０ 復号
用同期回路、４２ 復号器。

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【手続補正書】

【提出日】平成９年１０月２９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】

【発明の効果】以上のように、請求項１の発明によれ
ば、符号回路が、共用可能なクロックより動作クロック
を生成するクロック生成手段を備え、入力される非同期
データからノイズを除去したノイズレス非同期データ
と、その遅延信号に基づいて符号化のためのタイミング
信号を生成し、このタイミング信号で符号化データを生
成させる第１のノイズ除去手段、第１の同期手段、符号
化手段を備えることにより、僅かなサンプリングクロッ
クで高速に同期を取ることが可能になると共に、ノイズ
除去による高信頼の符号化が可能となり、また、外部に
専用のクロック発振回路等を必要とせずに、装置を簡易
かつ安価とすることができるという効果を有する。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】請求項２の発明によれば、復号回路が、共
用可能なクロックより動作クロックを生成するクロック
生成手段を備え、入力される非同期データからノイズを
除去したノイズレス非同期データと、その遅延信号に基
づいて復号のためのタイミング信号を生成し、このタイ
ミング信号で復号した復号データを生成させる第２のノ
イズ除去手段、第２の同期手段、復号手段を備えること
により、僅かなサンプリングクロックで高速に同期を取
ることが可能になると共に、ノイズ除去による高信頼の
復号が可能となり、また、外部に専用のクロック発振回
路等を必要とせずに、装置を簡易、かつ、安価とするこ
とができるという効果を有する。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 非同期データを符号化する符号回路を有
   するデジタル通信装置において、 前記符号回路は、 動作クロックを生成するクロック生成手段と、 入力される非同期データから前記動作クロックに同期し
   てノイズを除去してノイズレス非同期データを生成する
   第１のノイズ除去手段と、 前記ノイズレス非同期データ及びその遅延信号に基づい
   て符号化を行うためのタイミング信号を生成する第１の
   同期手段と、 前記動作クロックに同期して前記ノイズレス非同期デー
   タを前記第１の同期手段からのタイミング信号に基づい
   て符号化データを生成する符号化手段とを有することを
   特徴とするデジタル通信装置。
2. 【請求項２】 符号化された非同期データを復号する復
   号回路を有するデジタル通信装置において、 前記復号回路は、 動作クロックを生成するクロック生成手段と、 入力される非同期データから前記動作クロックに同期し
   てノイズを除去してノイズレス非同期データを生成する
   第２のノイズ除去手段と、 前記ノイズレス非同期データ及びその遅延信号に基づい
   て復号を行うためのタイミング信号を生成する第２の同
   期手段と、 前記動作クロックに同期して前記ノイズレス非同期デー
   タを前記第２の同期手段からのタイミング信号に基づい
   て復号して復号データを生成する復号手段とを有するこ
   とを特徴とするデジタル通信装置。
3. 【請求項３】 前記クロック生成手段を共用して、請求
   項１記載の前記符号回路と、請求項２記載の前記復号回
   路とを備えたことを特徴とするデジタル通信装置。
4. 【請求項４】 前記第１及び第２のノイズ除去手段は、
   入力される非同期データ及びその非同期データを遅延手
   段で遅延した遅延信号に基づいてノイズの除去を行うこ
   とを特徴とする請求項１〜３のうち何れか一項に記載の
   デジタル通信装置。
5. 【請求項５】 前記遅延手段は、ノイズ幅に応じて所定
   数の遅延信号を生成する一段又は複数段の遅延素子によ
   り構成されることを特徴とする請求項４記載のデジタル
   通信装置。
6. 【請求項６】 前記第１の同期手段は、前記ノイズレス
   非同期データ及びその遅延信号の波形エッジを検出する
   エッジ検出手段と、前記エッジ検出手段からの検出信号
   に基づいて計数を行い、前記タイミング信号を発する計
   数手段とを有することを特徴とする請求項１，３〜５の
   うち何れか一項に記載のデジタル通信装置。
7. 【請求項７】 前記第２の同期手段は、前記ノイズレス
   非同期データ及びその遅延信号の波形エッジを検出する
   エッジ検出手段と、前記エッジ検出手段からの検出信号
   に基づいて計数を行い、前記タイミング信号を発する計
   数手段とを有することを特徴とする請求項２〜５のうち
   何れか一項に記載のデジタル通信装置。