JP2970241B2 - サンプリングクロック情報生成回路 - Google Patents
サンプリングクロック情報生成回路Info
- Publication number
- JP2970241B2 JP2970241B2 JP4222372A JP22237292A JP2970241B2 JP 2970241 B2 JP2970241 B2 JP 2970241B2 JP 4222372 A JP4222372 A JP 4222372A JP 22237292 A JP22237292 A JP 22237292A JP 2970241 B2 JP2970241 B2 JP 2970241B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- circuit
- clock
- bit counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換する機能を持つシステムの送信装置に関
し、特にアナログ−ディジタル変換する際のサンプリン
グクロックの周波数と、伝送路周波数とが異なる場合に
使用されるサンプリングクロック情報生成回路に関す
る。
タル信号に変換する機能を持つシステムの送信装置に関
し、特にアナログ−ディジタル変換する際のサンプリン
グクロックの周波数と、伝送路周波数とが異なる場合に
使用されるサンプリングクロック情報生成回路に関す
る。
【０００２】
【従来の技術】従来、この種のサンプリングクロック情
報生成回路のブロック図を図２に示す。本回路はサンプ
リングクロック２０１を入力とする１／Ｍ分周回路２１
（Ｍは整数）と１／Ｍ分周回路２１の出力を入力とする
Ｌビットカウンタ２３（Ｌは整数）と伝送路クロック２
０２を入力とする１／Ｎ分周回路２２（Ｎは整数）と、
１／Ｎ分周回路２２の出力をデータ入力とし、１／Ｍ分
周回路２１の出力をクロック入力とするＤフリップフロ
ップ（以下Ｄ−Ｆ／Ｆという）２４と、Ｌビットカウン
タ２３の出力をデータ入力とし、Ｄ−Ｆ／Ｆ２４の出力
をクロック入力とするＤ−Ｆ／Ｆ２６と、Ｄ−Ｆ／Ｆ２
６の出力をデータ入力としＤ−Ｆ／Ｆ２４の出力をクロ
ック入力とするＤ−Ｆ／Ｆ２７と、Ｄ−Ｆ／Ｆ２６の出
力とＤ−／Ｆ７の出力とを入力とする減算回路２８とを
備えている。
報生成回路のブロック図を図２に示す。本回路はサンプ
リングクロック２０１を入力とする１／Ｍ分周回路２１
（Ｍは整数）と１／Ｍ分周回路２１の出力を入力とする
Ｌビットカウンタ２３（Ｌは整数）と伝送路クロック２
０２を入力とする１／Ｎ分周回路２２（Ｎは整数）と、
１／Ｎ分周回路２２の出力をデータ入力とし、１／Ｍ分
周回路２１の出力をクロック入力とするＤフリップフロ
ップ（以下Ｄ−Ｆ／Ｆという）２４と、Ｌビットカウン
タ２３の出力をデータ入力とし、Ｄ−Ｆ／Ｆ２４の出力
をクロック入力とするＤ−Ｆ／Ｆ２６と、Ｄ−Ｆ／Ｆ２
６の出力をデータ入力としＤ−Ｆ／Ｆ２４の出力をクロ
ック入力とするＤ−Ｆ／Ｆ２７と、Ｄ−Ｆ／Ｆ２６の出
力とＤ−／Ｆ７の出力とを入力とする減算回路２８とを
備えている。
【０００３】次にその動作を説明する。サンプリングク
ロック２０１を入力とする１／Ｍ分周回路２１は、入力
クロックを１／Ｍに分周して出力する。１／Ｍ分周回路
２１の出力を入力とするＬビットカウンタ２３は、入力
されるクロックの数をカウントして出力する。伝送路ク
ロック２０２（サンプリングクロック２０１とは周波数
が異なる）を入力とする１／Ｎ分周回路２２は、入力ク
ロックを１／Ｎに分周して出力する。通常１／Ｍ分周さ
れたクロックはＭＨｚレベル、１／Ｎ分周されたクロッ
クはＨｚレベルであることが一般的である。
ロック２０１を入力とする１／Ｍ分周回路２１は、入力
クロックを１／Ｍに分周して出力する。１／Ｍ分周回路
２１の出力を入力とするＬビットカウンタ２３は、入力
されるクロックの数をカウントして出力する。伝送路ク
ロック２０２（サンプリングクロック２０１とは周波数
が異なる）を入力とする１／Ｎ分周回路２２は、入力ク
ロックを１／Ｎに分周して出力する。通常１／Ｍ分周さ
れたクロックはＭＨｚレベル、１／Ｎ分周されたクロッ
クはＨｚレベルであることが一般的である。
【０００４】１／Ｎ分周回路２２の出力をデータ入力、
１／Ｍ分周されたクロックをクロック入力とするＤ−Ｆ
／Ｆ２４は、入力データをクロックでリタイミングす
る。Ｌビットカウンタ２３で入力クロックをカウントし
た結果をデータ入力としＤ−Ｆ／Ｆ２４の出力を入力ク
ロックとするＤ−Ｆ／Ｆ２６は、カウント結果を入力ク
ロック毎にラッチする。Ｄ−Ｆ／Ｆ２６の出力をデータ
入力としＤ−Ｆ／Ｆ２４の出力をクロック入力とするＤ
−Ｆ／Ｆ２７は、Ｄ−Ｆ／Ｆ２６と同様に入力データを
入力クロック毎にラッチする。Ｄ−Ｆ／Ｆ２６の出力と
Ｄ−Ｆ／Ｆ２７の出力とを入力とする減算回路２８はＤ
−Ｆ／Ｆ２４の出力毎にラッチされたクロックカウント
結果の差を算出して、サンプリングクロック情報２０３
を出力する。
１／Ｍ分周されたクロックをクロック入力とするＤ−Ｆ
／Ｆ２４は、入力データをクロックでリタイミングす
る。Ｌビットカウンタ２３で入力クロックをカウントし
た結果をデータ入力としＤ−Ｆ／Ｆ２４の出力を入力ク
ロックとするＤ−Ｆ／Ｆ２６は、カウント結果を入力ク
ロック毎にラッチする。Ｄ−Ｆ／Ｆ２６の出力をデータ
入力としＤ−Ｆ／Ｆ２４の出力をクロック入力とするＤ
−Ｆ／Ｆ２７は、Ｄ−Ｆ／Ｆ２６と同様に入力データを
入力クロック毎にラッチする。Ｄ−Ｆ／Ｆ２６の出力と
Ｄ−Ｆ／Ｆ２７の出力とを入力とする減算回路２８はＤ
−Ｆ／Ｆ２４の出力毎にラッチされたクロックカウント
結果の差を算出して、サンプリングクロック情報２０３
を出力する。
【０００５】
【発明が解決しようとする課題】従来のサンプリングク
ロック情報生成回路は、伝送路クロックに対するサンプ
リングクロック周波数の偏差に対して細かな変動まで情
報化するためにはカウントするサンプリングクロックの
周波数を高くすれば対応できる。しかし、周波数を高く
するとカウンタ回路を高速で動作させる必要があり、消
費電力の増加につながるという問題点がある。
ロック情報生成回路は、伝送路クロックに対するサンプ
リングクロック周波数の偏差に対して細かな変動まで情
報化するためにはカウントするサンプリングクロックの
周波数を高くすれば対応できる。しかし、周波数を高く
するとカウンタ回路を高速で動作させる必要があり、消
費電力の増加につながるという問題点がある。
【０００６】また、細かな変動を情報化する別な手段と
して、クロックのカウント結果をラッチする周期を遅く
する方法もあるが、これを実施すると単位時間中のサン
プリングクロック情報の伝送回数が減少するため、対向
する受信装置で再生する場合に急激なサンプリングクロ
ックの変動が起こる可能性があるという問題点がある。
して、クロックのカウント結果をラッチする周期を遅く
する方法もあるが、これを実施すると単位時間中のサン
プリングクロック情報の伝送回数が減少するため、対向
する受信装置で再生する場合に急激なサンプリングクロ
ックの変動が起こる可能性があるという問題点がある。
【０００７】
【課題を解決するための手段】本発明のサンプリングク
ロック情報生成回路は、サンプリングクロックを入力と
する１／Ｍ分周回路と、１／Ｍ分周回路の出力を入力と
する立上りエッジ検出回路と、１／Ｍ分周回路の出力を
入力とする立下りエッジ検出回路と、立上りエッジ検出
回路の出力を入力とする第１のＬビットカウンタと、立
下りエッジ検出回路の出力を入力とする第２のＬビット
カウンタと、第１のＬビットカウンタの出力と第２のＬ
ビットカウンタの出力とを入力とする論理和回路と、伝
送路クロックを入力とする１／Ｎ分周回路と、１／Ｎ分
周回路の出力をデータ入力とし１／Ｍ分周回路の出力を
クロック入力とする第１のＤ−Ｆ／Ｆと、論理和回路の
出力をデータ入力とし、第１のＤ−Ｆ／Ｆの出力をクロ
ック入力とする第２のＤ−Ｆ／Ｆと、第２のＤ−Ｆ／Ｆ
の出力をデータ入力とし、第１のＤ−Ｆ／Ｆの出力をク
ロック入力とする第３のＤ−Ｆ／Ｆと、第２のＤ−Ｆ／
Ｆの出力と第３のＤ−Ｆ／Ｆの出力とを入力しサンプリ
ングクロック情報を出力する減算回路とを備えている。
ロック情報生成回路は、サンプリングクロックを入力と
する１／Ｍ分周回路と、１／Ｍ分周回路の出力を入力と
する立上りエッジ検出回路と、１／Ｍ分周回路の出力を
入力とする立下りエッジ検出回路と、立上りエッジ検出
回路の出力を入力とする第１のＬビットカウンタと、立
下りエッジ検出回路の出力を入力とする第２のＬビット
カウンタと、第１のＬビットカウンタの出力と第２のＬ
ビットカウンタの出力とを入力とする論理和回路と、伝
送路クロックを入力とする１／Ｎ分周回路と、１／Ｎ分
周回路の出力をデータ入力とし１／Ｍ分周回路の出力を
クロック入力とする第１のＤ−Ｆ／Ｆと、論理和回路の
出力をデータ入力とし、第１のＤ−Ｆ／Ｆの出力をクロ
ック入力とする第２のＤ−Ｆ／Ｆと、第２のＤ−Ｆ／Ｆ
の出力をデータ入力とし、第１のＤ−Ｆ／Ｆの出力をク
ロック入力とする第３のＤ−Ｆ／Ｆと、第２のＤ−Ｆ／
Ｆの出力と第３のＤ−Ｆ／Ｆの出力とを入力しサンプリ
ングクロック情報を出力する減算回路とを備えている。
【０００８】
【実施例】次に本発明の一実施例について図面を用いて
説明する。図１は本実施例を示すブロック図である。
説明する。図１は本実施例を示すブロック図である。
【０００９】本実施例はサンプリングクロック１０１を
入力とする１／Ｍ分周回路１と、１／Ｍ分周回路１の出
力を入力とする立上りエッジ検出回路５と、１／Ｍ分周
回路１の出力を入力とする立下りエッジ検出回路９と、
立上りエッジ検出回路５の出力を入力とするＬビットカ
ウンタ３と、立下りエッジ検出回路９の出力を入力とす
るＬビットカウンタ１１と、Ｌビットカウンタ３の出力
とＬビットカウンタ１１の出力とを入力とする論理和回
路１０と、伝送路クロック１０２を入力とする１／Ｎ分
周回路２と、１／Ｎ分周回路２の出力をデータ入力と
し、１／Ｍ分周回路１の出力をクロック入力とするＤ−
Ｆ／Ｆ４と、論理和回路１０の出力をデータ入力とし、
Ｄ−Ｆ／Ｆ４の出力をクロック入力とするＤ−Ｆ／Ｆ６
と、Ｄ−Ｆ／Ｆ６の出力をデータ入力とし、Ｄ−Ｆ／Ｆ
４の出力をクロック入力とするＤ−Ｆ／Ｆ７と、Ｄ−Ｆ
／Ｆ６の出力と、Ｄ−Ｆ／Ｆ７の出力とを入力とする減
算回路８とを備えている。
入力とする１／Ｍ分周回路１と、１／Ｍ分周回路１の出
力を入力とする立上りエッジ検出回路５と、１／Ｍ分周
回路１の出力を入力とする立下りエッジ検出回路９と、
立上りエッジ検出回路５の出力を入力とするＬビットカ
ウンタ３と、立下りエッジ検出回路９の出力を入力とす
るＬビットカウンタ１１と、Ｌビットカウンタ３の出力
とＬビットカウンタ１１の出力とを入力とする論理和回
路１０と、伝送路クロック１０２を入力とする１／Ｎ分
周回路２と、１／Ｎ分周回路２の出力をデータ入力と
し、１／Ｍ分周回路１の出力をクロック入力とするＤ−
Ｆ／Ｆ４と、論理和回路１０の出力をデータ入力とし、
Ｄ−Ｆ／Ｆ４の出力をクロック入力とするＤ−Ｆ／Ｆ６
と、Ｄ−Ｆ／Ｆ６の出力をデータ入力とし、Ｄ−Ｆ／Ｆ
４の出力をクロック入力とするＤ−Ｆ／Ｆ７と、Ｄ−Ｆ
／Ｆ６の出力と、Ｄ−Ｆ／Ｆ７の出力とを入力とする減
算回路８とを備えている。
【００１０】次にその動作を説明する。サンプリングク
ロック１０１は１／Ｍ分周回路１に入力され１／Ｍに分
周されて出力される。１／Ｍ分周された出力は立上りエ
ッジ検出回路５に入力されて、立ち上がりエッジを検出
して出力する。１／Ｍ分周された出力は立下りエッジ検
出回路９に入力されて立ち下がりエッジを検出して出力
する。立上りエッジ検出回路５の出力はＬビットカウン
タ３に入力され、カウンタは立ち上がりエッジの数をカ
ウントする。立下りエッジ検出回路９の出力は、Ｌビッ
トカウンタ１１に入力され、カウンタは立ち下がりエッ
ジの数をカウントする。Ｌビットカウンタ３の出力と、
Ｌビットカウンタ１１の出力を入力とする論理和回路１
０は、入力された両信号の和をとり出力する。これによ
りカウントしているサンプリングクロックは１／Ｍ分周
したものであるが、実際に得られる情報は２／Ｍ分周し
たクロックをカウントしたものと等しくなる。
ロック１０１は１／Ｍ分周回路１に入力され１／Ｍに分
周されて出力される。１／Ｍ分周された出力は立上りエ
ッジ検出回路５に入力されて、立ち上がりエッジを検出
して出力する。１／Ｍ分周された出力は立下りエッジ検
出回路９に入力されて立ち下がりエッジを検出して出力
する。立上りエッジ検出回路５の出力はＬビットカウン
タ３に入力され、カウンタは立ち上がりエッジの数をカ
ウントする。立下りエッジ検出回路９の出力は、Ｌビッ
トカウンタ１１に入力され、カウンタは立ち下がりエッ
ジの数をカウントする。Ｌビットカウンタ３の出力と、
Ｌビットカウンタ１１の出力を入力とする論理和回路１
０は、入力された両信号の和をとり出力する。これによ
りカウントしているサンプリングクロックは１／Ｍ分周
したものであるが、実際に得られる情報は２／Ｍ分周し
たクロックをカウントしたものと等しくなる。
【００１１】論理和回路１０の出力をデータ入力とし、
Ｄ−Ｆ／Ｆ４の出力をクロック入力とするＤ−Ｆ／Ｆ６
は、入力データとクロックの立上がり毎にラッチする。
Ｄ−Ｆ／Ｆ６の出力をデータ入力とし、Ｄ−Ｆ／Ｆ４の
出力をクロック入力とするＤ−）／Ｆ７は、Ｄ−Ｆ／Ｆ
６と同様に入力データをラッチして出力する。Ｄ−Ｆ／
Ｆ６の出力とＤ−Ｆ／Ｆ７の出力を入力とする減算回路
８は、両入力の差をとりサンプリングクロック情報１０
３として出力する。
Ｄ−Ｆ／Ｆ４の出力をクロック入力とするＤ−Ｆ／Ｆ６
は、入力データとクロックの立上がり毎にラッチする。
Ｄ−Ｆ／Ｆ６の出力をデータ入力とし、Ｄ−Ｆ／Ｆ４の
出力をクロック入力とするＤ−）／Ｆ７は、Ｄ−Ｆ／Ｆ
６と同様に入力データをラッチして出力する。Ｄ−Ｆ／
Ｆ６の出力とＤ−Ｆ／Ｆ７の出力を入力とする減算回路
８は、両入力の差をとりサンプリングクロック情報１０
３として出力する。
【００１２】
【発明の効果】以上説明したように本発明は、１／Ｍ分
周したクロックの立ち上がりエッジと立ち下がりエッジ
を検出した結果を各々カウントし、その両者のカウント
結果の和をとったものをカウント情報としたので、回路
動作は１／Ｍ分周したクロックで行っているにもかかわ
らず結果として得られるものは２／Ｍ分周したクロック
をカウントしたものと同じになるという効果がある。従
って低消費電力でありながら、サンプリングクロックの
細かな変動を対向装置に伝送できるという効果を有す
る。
周したクロックの立ち上がりエッジと立ち下がりエッジ
を検出した結果を各々カウントし、その両者のカウント
結果の和をとったものをカウント情報としたので、回路
動作は１／Ｍ分周したクロックで行っているにもかかわ
らず結果として得られるものは２／Ｍ分周したクロック
をカウントしたものと同じになるという効果がある。従
って低消費電力でありながら、サンプリングクロックの
細かな変動を対向装置に伝送できるという効果を有す
る。
【図１】本発明の一実施例のブロック図である。
【図２】従来例のブロック図である。
１ １／Ｍ分周回路 ２ １／Ｎ分周回路 ３ Ｌビットカウンタ ４ Ｄ−Ｆ／Ｆ回路 ５ 立上りエッジ検出回路 ６ Ｄ−Ｆ／Ｆ回路 ７ Ｄ−Ｆ／Ｆ回路 ８ 減算回路 ９ 立下りエッジ検出回路 １０ 論理和回路 １１ Ｌビットカウンタ １０１ サンプリングクロック １０２ 伝送路クロック
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88 H04L 7/00 - 7/10
Claims (1)
- 【請求項１】 アナログ信号をサンプリングするサンプ
リングクロックを入力とする１／Ｍ分周回路と（Ｍは整
数）、前記１／Ｍ分周回路の出力を入力とする立上りエ
ッジ検出回路と、前記１／Ｍ分周回路の出力を入力とす
る立下りエッジ検出回路と、前記立上りエッジ検出回路
の出力を入力とする第１のＬビットカウンタと、前記立
下りエッジ検出回路の出力を入力とする第２のＬビット
カウンタと、第１のＬビットカウンタの出力と前記第２
のＬビットカウンタの出力とを入力とする論理和回路
と、伝送路クロックを入力とする１／Ｎ分周回路（Ｎは
整数）と、前記１／Ｎ分周回路の出力をデータ入力と
し、前記１／Ｍ分周回路の出力をクロック入力とする第
１のＤフリップフロップ（以下Ｄ−Ｆ／Ｆという）と、
前記論理和回路の出力をデータ入力とし前記第１のＤ−
Ｆ／Ｆの出力をクロック入力とする第２のＤ−Ｆ／Ｆ
と、前記第２のＤ−Ｆ／Ｆの出力をデータ入力とし、前
記第１のＤ−Ｆ／Ｆの出力をクロック入力とする第３の
Ｄ−Ｆ／Ｆと、前記第２のＤ−Ｆ／Ｆの出力と、前記第
３のＤ−Ｆ／Ｆの出力とを入力しサンプリングクロック
情報を出力する減算回路とを備えることを特徴とするサ
ンプリングクロック情報生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222372A JP2970241B2 (ja) | 1992-08-21 | 1992-08-21 | サンプリングクロック情報生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222372A JP2970241B2 (ja) | 1992-08-21 | 1992-08-21 | サンプリングクロック情報生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669795A JPH0669795A (ja) | 1994-03-11 |
| JP2970241B2 true JP2970241B2 (ja) | 1999-11-02 |
Family
ID=16781323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222372A Expired - Lifetime JP2970241B2 (ja) | 1992-08-21 | 1992-08-21 | サンプリングクロック情報生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970241B2 (ja) |
-
1992
- 1992-08-21 JP JP4222372A patent/JP2970241B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669795A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |