JP2783470B2 - ディジタルクロック変換回路 - Google Patents
ディジタルクロック変換回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H04J3/047—Distributors with transistors or integrated circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
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- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、一般的には、通信シ
ステム並びに情報及びデータ処理システムに関し、特
に、Ｑ個の並列データビットのストリームを伝送及び／
又は処理のための直列データに変換するためのディジタ
ルクロック変換技術に関するものである。
ステム並びに情報及びデータ処理システムに関し、特
に、Ｑ個の並列データビットのストリームを伝送及び／
又は処理のための直列データに変換するためのディジタ
ルクロック変換技術に関するものである。
【０００２】
【従来の技術】光ファイバ伝送システムにおいては、単
一モード光ファイバの高い伝送容量を有効に利用するた
めに、データレートをさらに増大させる傾向にある。デ
ータレートの増大を制限する因子は通常、光ファイバの
データ伝送容量ではなく、電子回路の性能である。光フ
ァイバ伝送システムのようなディジタル通信ネットワー
クにおいては、並列データビットは、遠隔の受信側に伝
送するために、伝送側で直列データストリームに変換さ
れなければならない。並列データを直列データに変換す
るためには従来、並列データクロックの周波数逓倍およ
びデータシリアライゼーションが必要であった。データ
クロックの周波数逓倍は、典型的には、周知のアナログ
素子である位相ロックループ（ＰＬＬ）によって達成さ
れる。また、データシリアライゼーションは通常、シリ
アライザと呼ばれる特殊な回路を用いることによって達
成される。これらのＰＬＬ及びシリアライザは、データ
通信ネットワークの重要な構成要素であると考えられて
いる。これらの回路は、伝統的には、直列データストリ
ームレートで動作し、通常、通信チャネルのデータ伝送
容量を制限する。
一モード光ファイバの高い伝送容量を有効に利用するた
めに、データレートをさらに増大させる傾向にある。デ
ータレートの増大を制限する因子は通常、光ファイバの
データ伝送容量ではなく、電子回路の性能である。光フ
ァイバ伝送システムのようなディジタル通信ネットワー
クにおいては、並列データビットは、遠隔の受信側に伝
送するために、伝送側で直列データストリームに変換さ
れなければならない。並列データを直列データに変換す
るためには従来、並列データクロックの周波数逓倍およ
びデータシリアライゼーションが必要であった。データ
クロックの周波数逓倍は、典型的には、周知のアナログ
素子である位相ロックループ（ＰＬＬ）によって達成さ
れる。また、データシリアライゼーションは通常、シリ
アライザと呼ばれる特殊な回路を用いることによって達
成される。これらのＰＬＬ及びシリアライザは、データ
通信ネットワークの重要な構成要素であると考えられて
いる。これらの回路は、伝統的には、直列データストリ
ームレートで動作し、通常、通信チャネルのデータ伝送
容量を制限する。
【０００３】図１に、全体として符号１０で示されてい
る従来のディジタルクロック変換回路を示す。回路１０
は、ＰＬＬ１２に接続されている線１１上で、並列デー
タクロック（低周波クロック）を受信する。ＰＬＬ１２
は、並列クロック周波数を逓倍し、並列データクロック
と位相同期した直列データクロック（高周波クロック）
を線１３上に出力する。ＰＬＬ１２のこの高周波クロッ
ク出力は、リングカウンタ１４及びデータラッチ１８の
クロック“Ｃ”入力に入力される。リングカウンタ１４
は、Ｑ個の同期パルスＣＬＣ（１）、ＣＬＣ（２）、
…、ＣＬＣ（Ｑ）を発生する。ここで、Ｑは並列データ
ビットの数に等しい。これらの同期パルスは、各線１５
上でカウンタ１４からデータセレクタ１６に出力され
る。このデータセレクタ１６は、これらのパルスを、線
１７上でデータセレクタ１６に入力される並列データビ
ット用のクロックとして用いる。線１５上のクロックパ
ルスにより、線１７上の対応するデータビットは、セレ
クタ１６における並列データラッチから、線１９上の直
列出力ストリームに転送される。線１９は、ラッチ１８
のデータ“Ｄ”入力に接続される。このラッチ１８は、
ＰＬＬ１２からの直列データクロックにより動作する。
る従来のディジタルクロック変換回路を示す。回路１０
は、ＰＬＬ１２に接続されている線１１上で、並列デー
タクロック（低周波クロック）を受信する。ＰＬＬ１２
は、並列クロック周波数を逓倍し、並列データクロック
と位相同期した直列データクロック（高周波クロック）
を線１３上に出力する。ＰＬＬ１２のこの高周波クロッ
ク出力は、リングカウンタ１４及びデータラッチ１８の
クロック“Ｃ”入力に入力される。リングカウンタ１４
は、Ｑ個の同期パルスＣＬＣ（１）、ＣＬＣ（２）、
…、ＣＬＣ（Ｑ）を発生する。ここで、Ｑは並列データ
ビットの数に等しい。これらの同期パルスは、各線１５
上でカウンタ１４からデータセレクタ１６に出力され
る。このデータセレクタ１６は、これらのパルスを、線
１７上でデータセレクタ１６に入力される並列データビ
ット用のクロックとして用いる。線１５上のクロックパ
ルスにより、線１７上の対応するデータビットは、セレ
クタ１６における並列データラッチから、線１９上の直
列出力ストリームに転送される。線１９は、ラッチ１８
のデータ“Ｄ”入力に接続される。このラッチ１８は、
ＰＬＬ１２からの直列データクロックにより動作する。
【０００４】
【発明が解決しようとする課題】位相ロックループは典
型的には、電圧制御発振器と、位相検出器と、チャージ
ポンプと、フィルタとを含む。電圧制御発振器の周波数
は通常、雑音に敏感であり、この雑音はＰＬＬ出力にお
いてジッタとして現れる。直列データジッタは、明らか
に光学的結合性能を劣化させ、従って望ましくないもの
である。従来の技術の困難さは、雑音の多いシステム環
境においてＰＬＬジッタを低く保つ場合に経験される。
さらに、図１の従来技術によるシリアライザのリングカ
ウンタ及びデータセレクト回路は、高周波で動作しなけ
ればならない多数のラッチにより構成されている。従っ
て、これらの構成要素は、特別な技術のために最大直列
データレートをさらに制限してしまう。また、多数の回
路が必要であるので、電力消費が大規模集積化を困難に
してしまう。
型的には、電圧制御発振器と、位相検出器と、チャージ
ポンプと、フィルタとを含む。電圧制御発振器の周波数
は通常、雑音に敏感であり、この雑音はＰＬＬ出力にお
いてジッタとして現れる。直列データジッタは、明らか
に光学的結合性能を劣化させ、従って望ましくないもの
である。従来の技術の困難さは、雑音の多いシステム環
境においてＰＬＬジッタを低く保つ場合に経験される。
さらに、図１の従来技術によるシリアライザのリングカ
ウンタ及びデータセレクト回路は、高周波で動作しなけ
ればならない多数のラッチにより構成されている。従っ
て、これらの構成要素は、特別な技術のために最大直列
データレートをさらに制限してしまう。また、多数の回
路が必要であるので、電力消費が大規模集積化を困難に
してしまう。
【０００５】従って、この発明は、従来のディジタルク
ロック変換回路技術、すなわちクロック周波数逓倍及び
データシリアライゼーション技術の性能上の制限をなく
し、これによって与えられた技術に対してより高いデー
タレートの信号処理を可能とすることを目的とする。
ロック変換回路技術、すなわちクロック周波数逓倍及び
データシリアライゼーション技術の性能上の制限をなく
し、これによって与えられた技術に対してより高いデー
タレートの信号処理を可能とすることを目的とする。
【０００６】
【課題を解決するための手段】簡単に述べると、この発
明の第１の形態によれば、Ｑ個の並列データビットを直
列データストリームに変換するための同時ディジタルク
ロック変換回路が提供される。この回路は、並列データ
クロック信号に応答して位相が互いに異なるＱ個の同期
クロックを発生するためのクロック位相発生手段を含
む。Ｑ個のクロックとＱ個の並列データビットとを受信
するために、論理回路が接続される。この論理回路は、
Ｑ個の並列データビットが直列データストリームとして
順次出力されるようにＱ個の並列データビットのそれぞ
れをゲート制御するためのＱ個の同期クロックのそれぞ
れを用いる。
明の第１の形態によれば、Ｑ個の並列データビットを直
列データストリームに変換するための同時ディジタルク
ロック変換回路が提供される。この回路は、並列データ
クロック信号に応答して位相が互いに異なるＱ個の同期
クロックを発生するためのクロック位相発生手段を含
む。Ｑ個のクロックとＱ個の並列データビットとを受信
するために、論理回路が接続される。この論理回路は、
Ｑ個の並列データビットが直列データストリームとして
順次出力されるようにＱ個の並列データビットのそれぞ
れをゲート制御するためのＱ個の同期クロックのそれぞ
れを用いる。
【０００７】一つの実施例では、クロック位相発生手段
は、Ｑ個のタップを有する遅延線を有し、各タップは位
相が互いに異なるＱ個の同期クロックのうちの一つを出
力する。さらに、論理回路は、Ｑ個の同期クロックのそ
れぞれを検出し、この同期クロックに応答して信号パル
スを出力するための検出手段と、検出手段からの信号パ
ルスのうちの一つをその第１の入力で受信し、Ｑ個の並
列データビットのうちの一つをその第２の入力で受信す
るように構成された複数のＡＮＤゲートと、複数のＡＮ
Ｄゲートの出力信号を並列に受信し、ＡＮＤゲートの出
力信号を直列データストリームに多重するために接続さ
れたマルチプレクサとを含む。リターントゥーゼロシリ
アライゼーション及びノンリターントゥーゼロシリアラ
イゼーションのための特別な回路について記述され、特
許請求される。
は、Ｑ個のタップを有する遅延線を有し、各タップは位
相が互いに異なるＱ個の同期クロックのうちの一つを出
力する。さらに、論理回路は、Ｑ個の同期クロックのそ
れぞれを検出し、この同期クロックに応答して信号パル
スを出力するための検出手段と、検出手段からの信号パ
ルスのうちの一つをその第１の入力で受信し、Ｑ個の並
列データビットのうちの一つをその第２の入力で受信す
るように構成された複数のＡＮＤゲートと、複数のＡＮ
Ｄゲートの出力信号を並列に受信し、ＡＮＤゲートの出
力信号を直列データストリームに多重するために接続さ
れたマルチプレクサとを含む。リターントゥーゼロシリ
アライゼーション及びノンリターントゥーゼロシリアラ
イゼーションのための特別な回路について記述され、特
許請求される。
【０００８】他の形態においては、この発明は、低周波
信号から高周波信号を発生するためのディジタルクロッ
ク変換回路を有する。この回路は、低周波信号を受信
し、この低周波信号に応答して位相が互いに異なるＱ個
の同期クロックを出力するために接続されたクロック位
相発生手段を含む。Ｑ個の検出器のそれぞれは、Ｑ個の
同期クロックのうちの一つを受信し、この同期クロック
に応答して信号パルスを出力するために接続される。こ
れらの信号パルスは、これらのパルスを所望の同期高周
波信号と結合するマルチプレクサに並列に伝送される。
信号から高周波信号を発生するためのディジタルクロッ
ク変換回路を有する。この回路は、低周波信号を受信
し、この低周波信号に応答して位相が互いに異なるＱ個
の同期クロックを出力するために接続されたクロック位
相発生手段を含む。Ｑ個の検出器のそれぞれは、Ｑ個の
同期クロックのうちの一つを受信し、この同期クロック
に応答して信号パルスを出力するために接続される。こ
れらの信号パルスは、これらのパルスを所望の同期高周
波信号と結合するマルチプレクサに並列に伝送される。
【０００９】原理的な形態においては、この発明は、並
列データの同時ディジタルクロック変換、すなわち同時
クロック周波数逓倍及びデータシリアライゼーションの
ための新規な技術を提供する。ここで述べられるディジ
タル技術は、ＰＬＬ回路を用いる従来のアプローチより
もジッタが少ないクロック周波数逓倍を達成する。ま
た、このデータシリアライゼーション回路は、ラッチを
必要としないために、従来のアプローチよりも実現がよ
り簡単であり、また、技術及び回路速度が同一であると
すると、従来の技術よりも少ない電力消費でより高いレ
ートでデータを直列化することができる。
列データの同時ディジタルクロック変換、すなわち同時
クロック周波数逓倍及びデータシリアライゼーションの
ための新規な技術を提供する。ここで述べられるディジ
タル技術は、ＰＬＬ回路を用いる従来のアプローチより
もジッタが少ないクロック周波数逓倍を達成する。ま
た、このデータシリアライゼーション回路は、ラッチを
必要としないために、従来のアプローチよりも実現がよ
り簡単であり、また、技術及び回路速度が同一であると
すると、従来の技術よりも少ない電力消費でより高いレ
ートでデータを直列化することができる。
【００１０】この発明の上記及び他の目的、利点及び特
徴は、添付図面を参照した、この発明の好ましい実施例
の以下の詳細な記載でより容易に理解されるであろう。
徴は、添付図面を参照した、この発明の好ましい実施例
の以下の詳細な記載でより容易に理解されるであろう。
【００１１】
【実施例】図２を参照すると、この発明の一つの形態に
おいては、全体として符号３０で示されている、並列デ
ータクロックのような低周波クロックを、直列データ伝
送に必要とされるような高周波クロックに変換するため
のディジタルクロック変換回路を備えている。（前に要
約したように、この発明によれば、データシリアライゼ
ーションはまた、好適にはクロック周波数逓倍と同時に
実行される。直列化すべきＱ個の並列データビットに対
して、並列クロック周波数をＱ倍して適当な高い周波数
のデータクロックを発生させなけれぱならない。）
おいては、全体として符号３０で示されている、並列デ
ータクロックのような低周波クロックを、直列データ伝
送に必要とされるような高周波クロックに変換するため
のディジタルクロック変換回路を備えている。（前に要
約したように、この発明によれば、データシリアライゼ
ーションはまた、好適にはクロック周波数逓倍と同時に
実行される。直列化すべきＱ個の並列データビットに対
して、並列クロック周波数をＱ倍して適当な高い周波数
のデータクロックを発生させなけれぱならない。）
【００１２】ここに示される実施例においては、低周波
の並列データクロック（以下、「低周波クロック」と呼
ぶ）３２は、遅延線３４に供給される。この遅延線３４
は、複数の回路遅延“Ｄ”を介して、位相が互いに異な
る一群の遅延クロックｆ（０）、ｆ（１）、ｆ（２）
…、ｆ（Ｑ−２）、ｆ（Ｑ−１）を発生する。遅延線３
４でそれぞれＱ個のタップのうちの一つに出力されるこ
れらの遅延クロックは、ｆ（０）を除いて、低周波クロ
ック３２と周波数は同一であるが位相は異なるものであ
る。遅延線３４内に破線で示されるＱ番目の遅延Ｄを含
む、遅延線３４による全遅延Ｔは、低周波クロック期間
に等しく、遅延線の互いに隣接するタップ間の遅延Ｄは Ｄ＝Ｔ／Ｑ と定義される。ここで、Ｑは低周波逓倍因子である。遅
延線３４の全遅延が低周波クロック期間と等しくなるこ
とを保証する較正技術は周知である。較正が行われた
時、ｆ（Ｑ）はｆ（０）と位相が一致し、１クロック期
間がそこから除去される。
の並列データクロック（以下、「低周波クロック」と呼
ぶ）３２は、遅延線３４に供給される。この遅延線３４
は、複数の回路遅延“Ｄ”を介して、位相が互いに異な
る一群の遅延クロックｆ（０）、ｆ（１）、ｆ（２）
…、ｆ（Ｑ−２）、ｆ（Ｑ−１）を発生する。遅延線３
４でそれぞれＱ個のタップのうちの一つに出力されるこ
れらの遅延クロックは、ｆ（０）を除いて、低周波クロ
ック３２と周波数は同一であるが位相は異なるものであ
る。遅延線３４内に破線で示されるＱ番目の遅延Ｄを含
む、遅延線３４による全遅延Ｔは、低周波クロック期間
に等しく、遅延線の互いに隣接するタップ間の遅延Ｄは Ｄ＝Ｔ／Ｑ と定義される。ここで、Ｑは低周波逓倍因子である。遅
延線３４の全遅延が低周波クロック期間と等しくなるこ
とを保証する較正技術は周知である。較正が行われた
時、ｆ（Ｑ）はｆ（０）と位相が一致し、１クロック期
間がそこから除去される。
【００１３】遅延線の各タップには、遅延クロックの立
ち上がり及び立ち下がりエッジのうちの一つを検出する
ように構成されたエッジ検出器３６が接続されている。
立ち上がりエッジ検出器の一実施例は、図３に示されて
いる。遅延クロックｆ（ｍ）（ｍ＝０、１、２…、Ｑ−
２、Ｑ−１）は、“Ａ ｎｏｔ Ｂ”回路（以下、単に
「ＡｎＢ回路」と呼ぶ）３８の、ここではＡ入力と呼ば
れる一方の入力に同時に供給されるとともに、遅延Ｙの
入力に同時に供給される。
ち上がり及び立ち下がりエッジのうちの一つを検出する
ように構成されたエッジ検出器３６が接続されている。
立ち上がりエッジ検出器の一実施例は、図３に示されて
いる。遅延クロックｆ（ｍ）（ｍ＝０、１、２…、Ｑ−
２、Ｑ−１）は、“Ａ ｎｏｔ Ｂ”回路（以下、単に
「ＡｎＢ回路」と呼ぶ）３８の、ここではＡ入力と呼ば
れる一方の入力に同時に供給されるとともに、遅延Ｙの
入力に同時に供給される。
【００１４】遅延Ｙの出力は、ＡｎＢ回路３８の、ここ
ではＢ入力と呼ばれる他方の入力に供給される。“Ａｎ
Ｂ”論理は、以下の真理値表を有する。 Ａ Ｂ ＡｎＢ ０ ０ ０ ０ １ ０ １ ０ １ １ １ ０
ではＢ入力と呼ばれる他方の入力に供給される。“Ａｎ
Ｂ”論理は、以下の真理値表を有する。 Ａ Ｂ ＡｎＢ ０ ０ ０ ０ １ ０ １ ０ １ １ １ ０
【００１５】本質的には、ＡｎＢ回路３８は、Ｂ入力を
反転し、ＡＮＤゲートから発生する信号をＡ入力でゲー
ト制御するものである。図３において、出力は、正のク
ロック遷移エッジに生じるパルスである。負のクロック
遷移エッジ検出器は、ＡｎＢ回路３８のＡ及びＢ入力に
対する接続を逆にすることにより得ることができる。こ
の場合には、Ａ入力でのゲート制御を行う前にＢ入力を
反転する。この特別な回路の要求により、エッジ検出器
３６を立ち上がりエッジ検出器として使用すべきか、ま
たは立ち下がりエッジ検出器として使用すべきかが決ま
る。明らかに、図３の検出器の実施例では、並列データ
クロックをＱ倍に周波数逓倍するために、各遅延クロッ
クｆ（ｍ）（ｍ＝０、１、２、…、Ｑ−２、Ｑ−１）に
対して一つずつ合計Ｑ個のエッジ検出器が必要とされ
る。
反転し、ＡＮＤゲートから発生する信号をＡ入力でゲー
ト制御するものである。図３において、出力は、正のク
ロック遷移エッジに生じるパルスである。負のクロック
遷移エッジ検出器は、ＡｎＢ回路３８のＡ及びＢ入力に
対する接続を逆にすることにより得ることができる。こ
の場合には、Ａ入力でのゲート制御を行う前にＢ入力を
反転する。この特別な回路の要求により、エッジ検出器
３６を立ち上がりエッジ検出器として使用すべきか、ま
たは立ち下がりエッジ検出器として使用すべきかが決ま
る。明らかに、図３の検出器の実施例では、並列データ
クロックをＱ倍に周波数逓倍するために、各遅延クロッ
クｆ（ｍ）（ｍ＝０、１、２、…、Ｑ−２、Ｑ−１）に
対して一つずつ合計Ｑ個のエッジ検出器が必要とされ
る。
【００１６】図２に戻ると、エッジ検出器３６は、サン
プリングされた各遅延クロックに対応するパルスＳ
（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ
（Ｑ−１）を出力する。図３の実施例においては、各パ
ルスの長さは、遅延時間Ｙで定義される。検出器の出力
パルスＳ（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−
２）、Ｓ（Ｑ−１）は、ＯＲ回路４０に並列に入力され
る。このＯＲ回路４０は、エッジ検出器３６のいずれか
の出力がパルスを含むならば、パルスを出力する。所望
の高周波クロックがＯＲ回路４０の出力に得られる。
プリングされた各遅延クロックに対応するパルスＳ
（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ
（Ｑ−１）を出力する。図３の実施例においては、各パ
ルスの長さは、遅延時間Ｙで定義される。検出器の出力
パルスＳ（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−
２）、Ｓ（Ｑ−１）は、ＯＲ回路４０に並列に入力され
る。このＯＲ回路４０は、エッジ検出器３６のいずれか
の出力がパルスを含むならば、パルスを出力する。所望
の高周波クロックがＯＲ回路４０の出力に得られる。
【００１７】周波数逓倍のタイミング図を図４に示す。
遅延クロックｆ（０）、ｆ（１）、ｆ（２）、…、ｆ
（Ｑ−２）、ｆ（Ｑ−１）（ｆ（Ｑ）は１回目のサイク
ル後のｆ（０）と等価である）は、エッジ検出器３６に
よって遅延線３４から得られる。エッジ検出器３６は、
対応する検出遅延クロックに応答して、パルスＳ
（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ
（Ｑ−１）を出力する。エッジ検出器３６からの出力パ
ルスは、ＯＲ回路４０に並列に入力される。ＯＲ回路４
０は、所望の高周波クロックを出力する。ＯＲ回路４０
の高周波クロック出力は再び、低周波クロック３２と位
相同期され、低周波がＱ倍に逓倍される。また、その結
果得られる図４に示す高周波クロック信号から観察する
ことができるように、回路３０は、リターントゥーゼロ
型（下記参照）ディジタルクロック周波数逓倍技術によ
る実施例である。（ノンリターントゥーゼロ型ディジタ
ルクロック周波数逓倍アプローチは以下に述べられ
る。）
遅延クロックｆ（０）、ｆ（１）、ｆ（２）、…、ｆ
（Ｑ−２）、ｆ（Ｑ−１）（ｆ（Ｑ）は１回目のサイク
ル後のｆ（０）と等価である）は、エッジ検出器３６に
よって遅延線３４から得られる。エッジ検出器３６は、
対応する検出遅延クロックに応答して、パルスＳ
（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ
（Ｑ−１）を出力する。エッジ検出器３６からの出力パ
ルスは、ＯＲ回路４０に並列に入力される。ＯＲ回路４
０は、所望の高周波クロックを出力する。ＯＲ回路４０
の高周波クロック出力は再び、低周波クロック３２と位
相同期され、低周波がＱ倍に逓倍される。また、その結
果得られる図４に示す高周波クロック信号から観察する
ことができるように、回路３０は、リターントゥーゼロ
型（下記参照）ディジタルクロック周波数逓倍技術によ
る実施例である。（ノンリターントゥーゼロ型ディジタ
ルクロック周波数逓倍アプローチは以下に述べられ
る。）
【００１８】この発明の他の重要な形態においては、図
２のディジタルクロック変換技術、すなわちディジタル
周波数逓倍及び同期技術は、周波数逓倍と同時にデータ
シリアライゼーションを行うように変形される。データ
シリアライゼーションのための二つの周知のフォーマッ
トは、リターントゥーゼロ及びノンリターントゥーゼロ
データ符号化から成る。簡単に述べると、リターントゥ
ーゼロ（ＲＺ）フォーマットは、符号化された信号が、
データ遷移の後に続くビットセル間の中心またはゼロレ
ベルに復帰することが必要である。もっと良く用いられ
るフォーマットは、データ遷移の後に続いて中心または
ゼロレベルへの復帰が起きないノンリターントゥーゼロ
（ＮＲＺ）データコードである。この符号化技術を用い
ることにより、信号は、１ビットを含む全セルに対して
レベル１に維持され、セルにゼロビットがある時にゼロ
状態に移行する。これによって、連続するビットセルが
異なる状態にある場合だけ遷移が起きる。ノンリターン
トゥーゼロフォーマットの変形例は、他の符号化技術と
ともに、公知文献に記載されている。ここで述べられ、
特許請求されるこの発明は、所望の直列データフォーマ
ットとは無関係な同時ディジタルクロック変換を包含す
るように意図されたものである。例を用いて、ＲＺ符号
化用とＮＲＺ符号化用との二つの回路の実現について以
下に説明する。当業者ならば、ここに与えられた情報か
ら、この発明の概念を他の符号化技術と組み合わせて実
現するために必要な回路の変更がわかるであろう。
２のディジタルクロック変換技術、すなわちディジタル
周波数逓倍及び同期技術は、周波数逓倍と同時にデータ
シリアライゼーションを行うように変形される。データ
シリアライゼーションのための二つの周知のフォーマッ
トは、リターントゥーゼロ及びノンリターントゥーゼロ
データ符号化から成る。簡単に述べると、リターントゥ
ーゼロ（ＲＺ）フォーマットは、符号化された信号が、
データ遷移の後に続くビットセル間の中心またはゼロレ
ベルに復帰することが必要である。もっと良く用いられ
るフォーマットは、データ遷移の後に続いて中心または
ゼロレベルへの復帰が起きないノンリターントゥーゼロ
（ＮＲＺ）データコードである。この符号化技術を用い
ることにより、信号は、１ビットを含む全セルに対して
レベル１に維持され、セルにゼロビットがある時にゼロ
状態に移行する。これによって、連続するビットセルが
異なる状態にある場合だけ遷移が起きる。ノンリターン
トゥーゼロフォーマットの変形例は、他の符号化技術と
ともに、公知文献に記載されている。ここで述べられ、
特許請求されるこの発明は、所望の直列データフォーマ
ットとは無関係な同時ディジタルクロック変換を包含す
るように意図されたものである。例を用いて、ＲＺ符号
化用とＮＲＺ符号化用との二つの回路の実現について以
下に説明する。当業者ならば、ここに与えられた情報か
ら、この発明の概念を他の符号化技術と組み合わせて実
現するために必要な回路の変更がわかるであろう。
【００１９】図５は、全体として符号５０で示されてい
るディジタルクロック変換回路の好ましい一実施例を示
す。回路５０は、周波数逓倍回路３０（図２）の数個の
構成要素を含んでいる。特に、低周波クロック３２、遅
延線３４、エッジ検出器３６及びＯＲ回路（マルチプレ
クサ）４０は、基本的な周波数逓倍回路に関連して上述
した対応する構成要素と同等のものである。しかし、一
つの拡張として、エッジ検出器の出力パルスＳ（０）、
Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ（Ｑ−１）
は、２入力ＡＮＤ回路５２において、各並列データビッ
トＢｉｔ（０）、Ｂｉｔ（１）、Ｂｉｔ（２）、…、Ｂ
ｉｔ（Ｑ−２）、Ｂｉｔ（Ｑ−１）によってゲート制御
される。ＡＮＤ回路５２の出力は、マルチプレクサ４０
に並列に供給される。ＯＲ回路４０は、変換された並列
データビットを、直列リターントゥーゼロデータストリ
ームとして出力する。
るディジタルクロック変換回路の好ましい一実施例を示
す。回路５０は、周波数逓倍回路３０（図２）の数個の
構成要素を含んでいる。特に、低周波クロック３２、遅
延線３４、エッジ検出器３６及びＯＲ回路（マルチプレ
クサ）４０は、基本的な周波数逓倍回路に関連して上述
した対応する構成要素と同等のものである。しかし、一
つの拡張として、エッジ検出器の出力パルスＳ（０）、
Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ（Ｑ−１）
は、２入力ＡＮＤ回路５２において、各並列データビッ
トＢｉｔ（０）、Ｂｉｔ（１）、Ｂｉｔ（２）、…、Ｂ
ｉｔ（Ｑ−２）、Ｂｉｔ（Ｑ−１）によってゲート制御
される。ＡＮＤ回路５２の出力は、マルチプレクサ４０
に並列に供給される。ＯＲ回路４０は、変換された並列
データビットを、直列リターントゥーゼロデータストリ
ームとして出力する。
【００２０】図６は、任意の信号（Ｂｉｔ（０）＝１、
Ｂｉｔ（１）＝１、…、Ｂｉｔ（Ｑ−２）＝０、Ｂｉｔ
（Ｑ−１）＝１）の周波数変換のためのサンプリングタ
イミング図を示す。この図を参照すると、ＡＮＤ回路５
２からのパルスは、並列データビットＢｉｔ（０）、Ｂ
ｉｔ（１）、Ｂｉｔ（２）、…、Ｂｉｔ（Ｑ−２）、Ｂ
ｉｔ（Ｑ−１）の中のデータビット（１）が各検出パル
スＳ（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、
Ｓ（Ｑ−１）でゲート制御される場合だけ出力されるこ
とがわかる。データビット（0 ）は、明らかに、パルス
としてはＡＮＤ回路を通してゲート制御されないが、レ
ベルゼロとしてはゲート制御される。
Ｂｉｔ（１）＝１、…、Ｂｉｔ（Ｑ−２）＝０、Ｂｉｔ
（Ｑ−１）＝１）の周波数変換のためのサンプリングタ
イミング図を示す。この図を参照すると、ＡＮＤ回路５
２からのパルスは、並列データビットＢｉｔ（０）、Ｂ
ｉｔ（１）、Ｂｉｔ（２）、…、Ｂｉｔ（Ｑ−２）、Ｂ
ｉｔ（Ｑ−１）の中のデータビット（１）が各検出パル
スＳ（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、
Ｓ（Ｑ−１）でゲート制御される場合だけ出力されるこ
とがわかる。データビット（0 ）は、明らかに、パルス
としてはＡＮＤ回路を通してゲート制御されないが、レ
ベルゼロとしてはゲート制御される。
【００２１】図７は、図２の周波数変換回路のさらに他
の変形例を示す。符号５８で示されるこの回路は、同時
周波数逓倍及びノンリターントゥーゼロデータシリアラ
イゼーションを行う。低周波クロック３２は、まず遅延
線６０に供給される。この遅延線６０は、位相が互いに
異なる複数の遅延クロックｆ（０）、ｆ（１）、ｆ
（２）、…、ｆ（Ｑ−２）、ｆ（Ｑ−１）を出力する。
図に示されているように、従来の回路の実施例のエッジ
検出器は、ここではＱ個のＡｎＢ回路６２で置き換えら
れている。遅延線６０での遅延Ｄも、ＡｎＢ回路６２の
入力間の遅延として機能する。回路６２及びそれらの入
力間の対応する遅延Ｄは、エッジ検出器として考えるこ
とができる（図３参照）。データが立ち上がりクロック
エッジで直列化される時、ｆ（ｍ−１）遅延クロックが
Ａ入力に入力され（図３と関連した上述の議論を参
照）、ｆ（ｍ）遅延クロックが各ＡｎＢ回路６２のＢ入
力に入力される。ここで、ｍ＝１、２、…、Ｑである。
もしデータを立ち下がりクロックエッジで直列化するな
らば、ｆ（ｍ−１）遅延クロックがＢ入力に入力され、
ｆ（ｍ）クロックがＡｎＢ回路６２のＡ入力に入力され
る。遅延線６０の遅延Ｄを入力Ａ及びＢ間の遅延として
用いることによって、ＡｎＢ回路６２からの出力パルス
は、遅延クロック間の位相差と長さが等しい。ＡｎＢ回
路の出力パルスＧ（０）、Ｇ（１）、Ｇ（２）、…、Ｇ
（Ｑ−２）、Ｇ（Ｑ−１）は、並列データビット Ｂｉ
ｔ（０）、Ｂｉｔ（１）、Ｂｉｔ（２）、…、Ｂｉｔ
（Ｑ−２）、Ｂｉｔ（Ｑ−１）によって、各２入力ＡＮ
Ｄ回路６４でゲート制御される。その結果ＡＮＤゲート
６４から出力される信号（全ての各ビットセルに対して
レベル（１）またはレベル（０）にある）は、ＯＲ回路
４０に並列に入力され、このＯＲ回路４０から直列ノン
リターントゥーゼロデータストリームとして出力され
る。
の変形例を示す。符号５８で示されるこの回路は、同時
周波数逓倍及びノンリターントゥーゼロデータシリアラ
イゼーションを行う。低周波クロック３２は、まず遅延
線６０に供給される。この遅延線６０は、位相が互いに
異なる複数の遅延クロックｆ（０）、ｆ（１）、ｆ
（２）、…、ｆ（Ｑ−２）、ｆ（Ｑ−１）を出力する。
図に示されているように、従来の回路の実施例のエッジ
検出器は、ここではＱ個のＡｎＢ回路６２で置き換えら
れている。遅延線６０での遅延Ｄも、ＡｎＢ回路６２の
入力間の遅延として機能する。回路６２及びそれらの入
力間の対応する遅延Ｄは、エッジ検出器として考えるこ
とができる（図３参照）。データが立ち上がりクロック
エッジで直列化される時、ｆ（ｍ−１）遅延クロックが
Ａ入力に入力され（図３と関連した上述の議論を参
照）、ｆ（ｍ）遅延クロックが各ＡｎＢ回路６２のＢ入
力に入力される。ここで、ｍ＝１、２、…、Ｑである。
もしデータを立ち下がりクロックエッジで直列化するな
らば、ｆ（ｍ−１）遅延クロックがＢ入力に入力され、
ｆ（ｍ）クロックがＡｎＢ回路６２のＡ入力に入力され
る。遅延線６０の遅延Ｄを入力Ａ及びＢ間の遅延として
用いることによって、ＡｎＢ回路６２からの出力パルス
は、遅延クロック間の位相差と長さが等しい。ＡｎＢ回
路の出力パルスＧ（０）、Ｇ（１）、Ｇ（２）、…、Ｇ
（Ｑ−２）、Ｇ（Ｑ−１）は、並列データビット Ｂｉ
ｔ（０）、Ｂｉｔ（１）、Ｂｉｔ（２）、…、Ｂｉｔ
（Ｑ−２）、Ｂｉｔ（Ｑ−１）によって、各２入力ＡＮ
Ｄ回路６４でゲート制御される。その結果ＡＮＤゲート
６４から出力される信号（全ての各ビットセルに対して
レベル（１）またはレベル（０）にある）は、ＯＲ回路
４０に並列に入力され、このＯＲ回路４０から直列ノン
リターントゥーゼロデータストリームとして出力され
る。
【００２２】ノンリターントゥーゼロデータシリアライ
ゼーションのためのタイミング図を図８に示す（再び、
一例として、Ｂｉｔ（０）＝１、Ｂｉｔ（１）＝１、
…、Ｂｉｔ（Ｑ−２）＝０、Ｂｉｔ（Ｑ−１）＝１とす
る）。もし望むならば、異なる並列データビットに対し
て適当な回路形式（図５または図７）を単に選択するこ
とによって、同一のデータストリームにおいてノンリタ
ーントゥーゼロデータシリアライゼーション及びリター
ントゥーゼロデータシリアライゼーションを容易に混合
することができる。また、当業者ならば、回路５０（図
５）または回路５８（図７）は、符号化技術の他の組み
合わせに適合するように容易に変形することができるこ
とがわかるであろう。しかし、全ての回路の実施例にお
いては、多相の同期クロックを発生するための手段を、
Ｑ個の並列データビットを同時に周波数逓倍及びデータ
シリアライゼーションするための適当な論理回路と組み
合わせられる。
ゼーションのためのタイミング図を図８に示す（再び、
一例として、Ｂｉｔ（０）＝１、Ｂｉｔ（１）＝１、
…、Ｂｉｔ（Ｑ−２）＝０、Ｂｉｔ（Ｑ−１）＝１とす
る）。もし望むならば、異なる並列データビットに対し
て適当な回路形式（図５または図７）を単に選択するこ
とによって、同一のデータストリームにおいてノンリタ
ーントゥーゼロデータシリアライゼーション及びリター
ントゥーゼロデータシリアライゼーションを容易に混合
することができる。また、当業者ならば、回路５０（図
５）または回路５８（図７）は、符号化技術の他の組み
合わせに適合するように容易に変形することができるこ
とがわかるであろう。しかし、全ての回路の実施例にお
いては、多相の同期クロックを発生するための手段を、
Ｑ個の並列データビットを同時に周波数逓倍及びデータ
シリアライゼーションするための適当な論理回路と組み
合わせられる。
【００２３】最後に、当業者ならば、図７のノンリター
ントゥーゼロ回路も、クロック周波数逓倍のために変形
することができることがわかるであろう。特に、ＡＮＤ
回路６４を取り除き、ＡｎＢ回路６２の出力をＯＲ回路
４０の入力に並列に接続し、１０１０１０…低周波クロ
ック信号を入力することによって、対称な逓倍クロック
周波数出力が得られる。
ントゥーゼロ回路も、クロック周波数逓倍のために変形
することができることがわかるであろう。特に、ＡＮＤ
回路６４を取り除き、ＡｎＢ回路６２の出力をＯＲ回路
４０の入力に並列に接続し、１０１０１０…低周波クロ
ック信号を入力することによって、対称な逓倍クロック
周波数出力が得られる。
【００２４】上記の議論より、この発明によってディジ
タルクロック変換が達成されることが理解されるであろ
う。さらに、ここで述べたディジタル技術によれば、回
路が雑音にあまり敏感でないので、従来のアプローチよ
りもジッタの少ないクロック周波数逓倍を行うことが可
能である。また、ここで提案されたデータシリアライゼ
ーション技術は、ラッチを必要とせず、従って従来のア
プローチより実現が簡単であり、また、技術及び回路速
度が同一であるとすると、従来の技術よりも低消費電力
で高いレートでデータを直列化することができる。
タルクロック変換が達成されることが理解されるであろ
う。さらに、ここで述べたディジタル技術によれば、回
路が雑音にあまり敏感でないので、従来のアプローチよ
りもジッタの少ないクロック周波数逓倍を行うことが可
能である。また、ここで提案されたデータシリアライゼ
ーション技術は、ラッチを必要とせず、従って従来のア
プローチより実現が簡単であり、また、技術及び回路速
度が同一であるとすると、従来の技術よりも低消費電力
で高いレートでデータを直列化することができる。
【００２５】以上、この発明の一実施例について添付図
面に示し、前述の詳細な記載で説明したが、この発明
は、ここで述べた実施例に限定されるものではなく、こ
の発明の範囲から逸脱することなく、多数の再配置、変
形及び置換を行うことができることが理解されるであろ
う。特許請求の範囲には、そのような変形例の全てが包
含される。
面に示し、前述の詳細な記載で説明したが、この発明
は、ここで述べた実施例に限定されるものではなく、こ
の発明の範囲から逸脱することなく、多数の再配置、変
形及び置換を行うことができることが理解されるであろ
う。特許請求の範囲には、そのような変形例の全てが包
含される。
【図１】従来技術によるディジタルクロック変換回路の
ブロック図である。
ブロック図である。
【図２】本発明によるディジタルクロック変換回路のブ
ロック図である。
ロック図である。
【図３】図２の回路の実現に有用なエッジ検出器の一実
施例のブロック図である。
施例のブロック図である。
【図４】図２のディジタルクロック変換回路のタイミン
グ図である。
グ図である。
【図５】この発明による周波数逓倍及びリターントゥー
ゼロの組み合わせによるデータシリアライゼーション回
路の一実施例のブロック図である。
ゼロの組み合わせによるデータシリアライゼーション回
路の一実施例のブロック図である。
【図６】図５のリターントゥーゼロデータシリアライゼ
ーション回路のタイミング図である。
ーション回路のタイミング図である。
【図７】この発明による周波数逓倍及びノンリターント
ゥーゼロによる組み合わせによるデータシリアライゼー
ション回路の一実施例のブロック図である。
ゥーゼロによる組み合わせによるデータシリアライゼー
ション回路の一実施例のブロック図である。
【図８】図７のノンリターントゥーゼロデータシリアラ
イゼーション回路のタイミング図である。
イゼーション回路のタイミング図である。
３０ ディジタルクロック変換回路 ３２ 低周波クロック ３４ 遅延線 ３６ エッジ検出器 ３８ ＡｎＢ回路 ４０ ＯＲ回路 ５０ ディジタルクロック変換回路 ５２ ２入力ＡＮＤ回路 ６０ 遅延線 ６２ ＡｎＢ回路 ６４ ２入力ＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−54935（ＪＰ，Ａ) 特開 昭63−261919（ＪＰ，Ａ) 特開 昭63−128818（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 9/00
Claims (14)
- 【請求項１】 Ｑ個の並列データビットを直列データス
トリームに変換するためのディジタルクロック変換回路
であって、 上記Ｑ個の並列データビットのクロック信号を受信する
ために接続され、Ｑ個のタップを有する遅延線を有し、
上記クロック信号に応答して、各タップが位相が互いに
異なるＱ個の同期クロックのうちの一つを出力する、ク
ロック位相発生手段と、 上記Ｑ個の同期クロック及び上記Ｑ個の並列データビッ
トを受信するために接続され、上記Ｑ個の並列データビ
ットが直列データストリームとして順次出力されるよう
に上記Ｑ個の並列データビットのそれぞれをゲート制御
するために上記Ｑ個の同期クロックのそれぞれを用いる
論理回路とを有し、 上記論理回路は、上記クロック位相発生手段から出力さ
れる上記Ｑ個の同期クロックのうちの一つを受信するた
めに接続された複数のエッジ検出器と、上記エッジ検出
器の出力信号を上記直列データストリームに多重するた
めに接続されたマルチプレクサとを含む、ことを特徴と
する ディジタルクロック変換回路。 - 【請求項２】 さらに、上記論理回路は、上記エッジ検
出器の出力信号のうちの１つをその第１の入力で受信
し、上記並列データビットのそれぞれをその第１の入力
で受信し、出力信号を出力するための複数のＡＮＤゲー
トを含むことを特徴とする請求項１記載のディジタルク
ロック変換回路。 - 【請求項３】上記各エッジ検出器は受信クロックの立ち
上がりエッジで信号パルスを出力し、各エッジ検出器は
遅延手段とＡ入力及びＢ入力を有するＡｎＢ論理回路と
を含み、上記ＡｎＢ論理回路の上記Ａ入力及び上記遅延
手段の入力は上記Ｑ個の同期クロックのうちの一つを受
信するために接続され、上記遅延手段の出力は上記Ａｎ
Ｂ論理回路の上記Ｂ入力に接続され、上記ＡｎＢ論理回
路からの出力パルスは上記エッジ検出器の上記信号パル
スから成る、請求項１または２記載のディジタルクロッ
ク変換回路。 - 【請求項４】 上記各エッジ検出器は受信クロックの立
ち下がりエッジで信号パルスを出力し、各エッジ検出器
は遅延手段とＡ入力及びＢ入力を有するＡｎＢ論理回路
とを含み、上記ＡｎＢ論理回路の上記Ｂ入力及び上記遅
延手段の入力は上記Ｑ個の同期クロックのうちの一つを
受信するために接続され、上記遅延手段の出力は上記Ａ
ｎＢ論理回路の上記Ａ入力に接続され、上記ＡｎＢ論理
回路からの出力パルスは上記エッジ検出器の上記信号パ
ルスから成る、請求項１または２記載のディジタルクロ
ック変換回路。 - 【請求項５】 上記各エッジ検出器は受信クロックの立
ち上がりエッジ上で信号パルスを出力し、各エッジ検出
器は遅延手段、インバータ及びＡＮＤゲートを含み、上
記ＡＮＤゲートの第１の入力及び上記遅延手段の入力は
上記Ｑ個の同期クロックのうちの一つを受信するために
接続され、上記遅延手段の出力は上記インバータの入力
に接続され、上記インバータの出力は上記ＡＮＤゲート
の第２の入力に接続され、上記ＡＮＤゲートからの出力
は上記エッジ検出器の上記信号パルスから成る、請求項
１または２記載のディジタルクロック変換回路。 - 【請求項６】 上記各エッジ検出器は受信クロックの立
ち下がりエッジ上で信号パルスを出力し、各エッジ検出
器は遅延手段、インバータ及びＡＮＤゲートを含み、上
記インバータの入力及び上記遅延手段の入力は上記Ｑ個
の同期クロックのうちの一つを受信するために接続さ
れ、上記インバータの出力は上記ＡＮＤゲートの第１の
入力に接続され、上記遅延手段の出力は上記ＡＮＤゲー
トの第２の入力に接続され、上記ＡＮＤゲートからの出
力は上記エッジ検出器の上記信号パルスから成る、請求
項１または２記載のディジタルクロック変換回路。 - 【請求項７】 上記複数のエッジ検出器はＱ個のエッジ
検出器を有し、上記Ｑ個のエッジ検出器のそれぞれの入
力は上記遅延線の上記タップのうちの一つに接続され、
上記複数のＡＮＤゲートはＱ個のＡＮＤゲートから成
り、上記Ｑ個のＡＮＤゲートのそれぞれの一つの入力は
上記Ｑ個のエッジ検出器それぞれの入力に接続されてい
る、請求項１記載のディジタルクロック変換回路。 - 【請求項８】 Ｑ個の並列データビットを直列データス
トリームに変換するためのディジタルクロック変換回路
であって、 上記Ｑ個の並列データビットのクロック信号を受信する
ために接続され、位相が互いに異なるＱ個の同期遅延ク
ロックのうちの一つをそれぞれ出力するＱ個のタップを
有する遅延線と、 対応する遅延クロックを受信するために上記遅延線の上
記タップにそれぞれ接続され、受信遅延クロックに応答
して信号パルスをそれぞれ出力するＱ個のエッジ検出器
と、 対応する信号パルスを受信するためのクロック検出手段
の出力にその第１の入力で接続され、上記Ｑ個の並列デ
ータビットのうちの一つにその第２の入力で接続された
Ｑ個のＡＮＤゲートと、 Ｑ個の入力を有し、上記ＡＮＤゲートの出力が上記Ｑ個
の入力に並列に接続され、上記ＡＮＤゲートの上記出力
信号を直列データストリームと結合するマルチプレクサ
と、を有するディジタルクロック変換回路。 - 【請求項９】 上記ディジタルクロック変換回路はリタ
ーントゥーゼロデータシリアライゼーションを行い、上
記各エッジ検出器は遅延手段を含み、各エッジ検出器の
遅延は上記遅延線の互いに隣接する遅延クロック間の遅
延よりも少ない、請求項８記載のディジタルクロック変
換回路。 - 【請求項１０】 上記マルチプレクサはＯＲ論理回路を
有する、請求項９記載のディジタルクロック変換回路。 - 【請求項１１】 上記回路はノンリターントゥーゼロデ
ータシリアライゼーションを行い、上記エッジ検出器は
Ａ入力及びＢ入力を有するＡｎＢ論理回路を有し、上記
ＡｎＢ論理回路の上記Ａ入力は上記遅延線のｆ（ｍ−
１）遅延クロックを受信するために接続され、上記Ａｎ
Ｂ論理回路の上記Ｂ入力は上記遅延線のｆ（ｍ）遅延ク
ロックを受信するために接続され、ｍ＝１、２、３、
…、Ｑ−１である、請求項８記載のディジタルクロック
変換回路。 - 【請求項１２】 上記マルチプレクサはＯＲ論理回路を
有する、請求項１１記載のディジタルクロック変換回
路。 - 【請求項１３】 低周波信号から高周波信号を発生する
ための周波数変換回路であって、 上記低周波信号を受信し、上記低周波信号に応答して位
相が互いに異なるＱ個の同期クロックを出力するために
接続されたクロック位相発生手段と、 上記Ｑ個の同期クロックのうちの一つを受信し、上記同
期クロックに応答して信号パルスを出力するために接続
されたＱ個のクロック検出器と、 上記Ｑ個のクロック検出器の出力信号パルスを並列に受
信し、同期した上記高周波信号を出力するマルチプレク
サとを有し、 上記クロック位相発生手段はＱ個のタップを有する遅延
線を有し、各タップは位相が互いに異なる上記Ｑ個の同
期クロックのうちの一つを出力し、 上記Ｑ個のクロック検出手段はＱ個のエッジ検出器を有
し、各エッジ検出器は受信クロックの立ち上がり及び立
ち下がりエッジのうちの一つで信号パルスを出力する、
ことを特徴とする 周波数変換回路。 - 【請求項１４】上記マルチプレクサはＯＲ論理回路を有
する、請求項１３記載の周波数変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/588,254 US5107264A (en) | 1990-09-26 | 1990-09-26 | Digital frequency multiplication and data serialization circuits |
| US588254 | 1990-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227122A JPH04227122A (ja) | 1992-08-17 |
| JP2783470B2 true JP2783470B2 (ja) | 1998-08-06 |
Family
ID=24353113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140646A Expired - Lifetime JP2783470B2 (ja) | 1990-09-26 | 1991-05-17 | ディジタルクロック変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5107264A (ja) |
| EP (1) | EP0477582B1 (ja) |
| JP (1) | JP2783470B2 (ja) |
| DE (1) | DE69126650D1 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576980A (en) * | 1991-06-28 | 1996-11-19 | Texas Instruments Incorporated | Serializer circuit for loading and shifting out digitized analog signals |
| FR2693860B1 (fr) * | 1992-07-20 | 1994-09-09 | Majos Jacques | Convertisseur parallèle-série. |
| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
| US5572721A (en) * | 1994-12-13 | 1996-11-05 | Xerox Corporation | High speed serial interface between image enhancement logic and ros for implementation of image enhancement algorithms |
| US5598156A (en) * | 1995-01-13 | 1997-01-28 | Micron Display Technology, Inc. | Serial to parallel conversion with phase locked loop |
| US5638085A (en) * | 1995-01-13 | 1997-06-10 | Micron Display Technology, Inc. | Timing control for a matrixed scanned array |
| EP0758171A3 (en) * | 1995-08-09 | 1997-11-26 | Symbios Logic Inc. | Data sampling and recovery |
| GB2309872A (en) * | 1996-02-05 | 1997-08-06 | Ibm | Digital display apparatus |
| JP3442924B2 (ja) * | 1996-04-01 | 2003-09-02 | 株式会社東芝 | 周波数逓倍回路 |
| JP3323054B2 (ja) * | 1996-04-01 | 2002-09-09 | 株式会社東芝 | 周波数逓倍回路 |
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