JPH09181712A - 位相ロック・ループ（ｐｌｌ）内でのデータ標本化および回収 - Google Patents

位相ロック・ループ（ｐｌｌ）内でのデータ標本化および回収

Info

Publication number
JPH09181712A
JPH09181712A JP20844696A JP20844696A JPH09181712A JP H09181712 A JPH09181712 A JP H09181712A JP 20844696 A JP20844696 A JP 20844696A JP 20844696 A JP20844696 A JP 20844696A JP H09181712 A JPH09181712 A JP H09181712A
Authority
JP
Japan
Prior art keywords
clock
phase
circuit
clock signal
adjacent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20844696A
Other languages
English (en)
Inventor
Dao-Long Chen
チェン ダオロン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Logic FSI Corp
Original Assignee
Symbios Logic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Symbios Logic Inc filed Critical Symbios Logic Inc
Publication of JPH09181712A publication Critical patent/JPH09181712A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】 ＰＬＬ回路において、クロック生成、入力デ
ータとの整合および回収並びにデータの標本化および回
収を行う。 【解決手段】 ｎ位相シフトの隣接しているクロック信
号の一つである基準クロック信号が、外から入ってくる
データと整合しているかどうかを検出するための回路を
含んでいる。この回路は、隣接しているクロック信号の
第一のクロック・ビットが０、０＋ｎ、０＋２
ｎ、．．．であり、隣接しているクロック信号の第二の
クロック・ビットが１、１＋ｎ、１＋２ｎ、．．．であ
る場合に、隣接している各クロック信号によって、外か
ら入ってくるデータのビットを標本化するためのデータ
・サンプラーからなっており、位相ロック・ループ（Ｐ
ＬＬ）のｎ位相シフト隣接クロック信号の一つである基
準クロック信号が入力データと整合しているかどうかを
検出するための回路である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して位相ロック
・ループ（ＰＬＬ）タイプの回路内でのデータ回収、お
よびクロック信号のようなデータの生成、整合および回
収を行うためのＰＬＬの使用方法に関するものであり、
特にＰＬＬの基準クロック信号が入力データと整合して
いるかどうかを検出するための改良型回路、および入力
データからクロック信号を回収するための改良型ＰＬＬ
回路、並びにＰＬＬ内でデータを回収するための方法に
関する。
【０００２】
【従来の技術】クロックの生成および同期を行うために
現在使用されているＰＬＬに関する背景情報は、出願人
であるダオ・ロン・チェン博士著の「チップ上でのクロ
ック発生装置の設計」という表題の１９９２年のＩＥＥ
Ｅの出版物「回路および装置」（３２−３６ページ）、
および二冊の参考文献、すなわち、Ｈ．ヤング著の「電
子通信技術」の第三版（特に第１０章全体および７２１
−７２３ページ参照）およびネイルＨ．Ｅ．ウエステお
よびカムラン・エシュラヒアン著の「ＣＭＯＳＶＬＳＩ
設計、システムの展望」の第二版（特に、３３４−３３
６および６８５−６８９ページ参照）に記載されてい
る。
【０００３】ＰＬＬデータ回収回路は、例えば、光ファ
イバ（ガラス）ケーブルを使用して、遠隔地へ送信した
後でのデータおよび／またはクロック信号を回収する場
合に役に立つ。受信したデータ信号のデータ速度の１／
２または１／４の速度で作動する最近のＰＬＬタイプの
組み合わせクロック回収回路およびデマルチプレクサ回
路が（米国特許第５、３０１、１９６号）に記載されて
いる。上記の回路の組み合わせは、好適にはガリウムひ
素（ＧａＡＳ）ＭＥＳＦＥＴ差動電流切り替えロジック
のロジック・グループ用に設計することが好ましい。こ
の回路の組み合わせは、二つの位相シフト・クロック
（半速回路に対して０度および９０度）または四つの位
相シフト・クロック（１／４速回路に対して０度、４５
度、９０度および１３５度）のどちらかを生成するため
のリング・オシレ−タを含んでいる。受信したデータ信
号は、それぞれ二つのクロック（０度および９０度）ま
たは四つのクロック（０度、４５度、９０度および１３
５度）のどちらかを標本化するために、二つ（半速回路
の場合）または四つ（１／４速回路の場合）のフリップ
・フロップのどちらかをエッジトリガーするために使用
される。その後、二つまたは四つのフリップ・フロップ
の出力は、排他的ＯＲゲートまたはループ・フィルタお
よびリング・オシレ−タに直列に接続しているパリティ
発生装置に送られる。
【０００４】現在の高周波システム内で使用されている
ＰＬＬ回路は、通常シリコン（Ｓｉ）バイポーラまたは
（上記の半速回路および１／４速回路の場合に好適な）
ＧａＡｓ集積回路技術により製造される。上記のＰＬＬ
技術は、電力消費が大きいためまたは製造コストが高い
ためにその使用範囲が非常に限定されている。ＭＯＳの
製造コストおよび／またはＭＯＳ内での電力消費は、一
般に比較対象のシリコン・バイポーラまたはガリウムひ
素回路より低いことは周知であろう。他にも理由がある
が、とりわけ上記の理由により、ＣＭＯＳ技術を使用し
て高性能通信システム用のＰＬＬを製造することが望ま
しい。
【０００５】
【発明が解決しようとする課題】しかし、（例えば、１
ギガビット／秒またはそれ以上の）非常に高いデータ速
度において、高い信頼性で動作することができるＣＭＯ
ＳからＰＬＬ構成部材を作ることは、現在のＣＭＯＳ技
術の能力では不可能であった。本明細書に記載する新規
なＰＬＬ回路および新規な方法を使用すれば、現在のＣ
ＭＯＳ製造技術（この技術に限定されないが）を使用し
て、クロック生成、入力データとの整合および回収並び
にデータの標本化および回収を行うためのＰＬＬ回路を
製造することができる。
【０００６】
【課題を解決するための手段】本発明の第一の目的は、
高周波数直列データ通信システム用のＣＭＯＳ技術を使
用して、実行することができる位相ロック・ループ（Ｐ
ＬＬ）内でデータを回収する方法を提供することであ
る。本発明の他の目的は、基準クロックがｎ位相シフト
・クロック信号である場合に、ＰＬＬの基準クロック信
号が、ＰＬＬの作動周波数より高い速度で、外から入っ
てくるデータに整合しているかどうかを検出することが
できる、通信システム内で使用するための回路を提供す
ることである。
【０００７】ＰＬＬの基準クロックが、外から入ってく
るデータに整合しているかどうかを検出するためのＰＬ
Ｌ改良型回路内でデータを回収する改善された方法を提
供することによる利点は、本明細書に記載するように、
以下の通りである。（ａ）クロック発生装置およびＰＬ
Ｌの構成部材を、外から入ってくるデータと同じ高速で
作動する必要がないこと。（ｂ）ＰＬＬ回路構成部材が
作動する速度を遅くすることにより、通常低速回路だけ
に使用される集積回路技術を、改良型の方法および回路
を実行するために使用できること。（ｃ）また、ＰＬＬ
構成部材が作動しなければならない速度を遅くすること
により、実行した改良型の方法および回路の電力消費が
少なくなること。（ｄ）ＰＬＬの作動周波数を低くする
ことにより、改良型の方法および回路を実行するために
製造した集積回路（「チップ」）の全体のコストを下げ
ることができるＣＭＯＳ技術を使用することができるこ
と。（ｅ）特に、ＭＯＳ内の電力消費は、一般に比較対
象のバイポーラ回路より低いので、改良型の方法および
回路を実行するためにＣＭＯＳ技術を使用することによ
り、ＰＬＬの電力消費を少なくすることができること。
（ｆ）融通性があること。すなわち、バイポーラまたは
ＭＯＳ技術のどちらかを使用することができることであ
る。
【０００８】簡単に説明すると、本発明の位相ロック・
ループ（ＰＬＬ）は、ｎ位相シフトの隣接しているクロ
ック信号の一つである基準クロック信号が、外から入っ
てくるデータと整合しているかどうかを検出するための
回路を含んでいる。この回路は、隣接しているクロック
信号の第一のクロック・ビットが０、０＋ｎ、０＋２
ｎ、．．．であり、隣接しているクロック信号の第二の
クロック・ビットが１、１＋ｎ、１＋２ｎ、．．．であ
る場合に、隣接している各クロック信号によって、外か
ら入ってくるデータのビットを標本化するためのデータ
・サンプラーからなっている。この回路は、データ・サ
ンプラーからの出力の第一のペア上で作動する第一の位
相検出装置、データ・サンプラーからの出力の第二のペ
ア上で作動する第二の位相検出装置等を含むことができ
る。必要な場合には、クロック発生装置に直列に接続し
ているポンプを満たすために、位相調整出力を使用する
ことができる。この回路の特徴は、奇数ｎの位相シフト
隣接クロック信号を生成するためのクロック発生装置を
有している外から入ってくるデータから、クロック信号
を回収するためのＰＬＬ回路と、入力データを標本化す
るためのデータ・サンプラーである。データ・サンプラ
ーからの出力の第一のペアは、位相調整出力を作るため
に、（隣接クロック信号および入力データと一緒に）位
相検出装置内で使用される。
【０００９】本発明は、また隣接クロック信号の第一の
クロック・ビット０、０＋ｎ、０＋２ｎ、．．．、およ
び隣接クロック信号の第二のクロック・ビット１、１＋
ｎ、１＋２ｎ、．．．になるように、ＰＬＬに外から入
ってくるビットを標本化するために、ｎ位相シフト隣接
クロック信号を生成するいくつかのステップを含むＰＬ
Ｌ内でのデータ回収のための方法を含んでいる。さら
に、第三の隣接クロック信号を、ビット２、２＋ｎ、２
＋２ｎ、．．．をクロック処理するのに使用することが
できる。同様に、第四のクロックを、入力ビット３、３
＋ｎ、３＋２ｎ、．．．をクロック処理するために使用
することができ、第五のクロックを入力ビット４、４＋
ｎ、４＋２ｎ、．．．をクロック処理するために使用す
ることができる。
【００１０】
【発明の実施の形態】図１の参照番号１０は、コンピュ
ータ・システムの他の場所で使用される（矢印１４に沿
った）ＰＬＬからデータを出力するために、（マスター
・スレーブＤフリップ・フロップを使用することができ
る）電圧制御オシレ−タ（ＶＣＯ）１８によって生成し
た一つのクロック・パルス１５を使用する周知の簡単な
ＰＬＬ回路（１９８８年発行のソリッドステート回路の
ＩＥＥＥジャーナル２３巻３号の「将来の光ファイバ伝
送システム用のマルチギガビット／秒シリコン・バイポ
ーラＩＣ」、特に図１、図１９および図２５参照）であ
る。本発明の場合には、位相検出装置１６として動作し
ている集積回路の構成部材は、必要に応じて、ＶＣＯ１
８を（上方）または（下方）に充電するために、ポンプ
１３を充電する目的で出力を送るために使用される。こ
れにより、（ＶＣＯ１８によって生成した）クロック信
号１５の位相検出を行うことができる。
【００１１】図２をみれば容易に理解できるように、改
良型ＰＬＬ回路２０は、この場合、２１ｃに沿って、
（その動作の詳細を図４のところで説明する）データ・
サンプラーに入力した入力データ２１のビットを標本化
するためのデータ・サンプラー２６に２４を通して送ら
れる、（図３にも示す）五つの位相シフト隣接クロック
信号２３を生成するためのクロック発生装置２２を有し
ている。（図３および図４においても参照番号３０のと
ころにＤ１およびＤ２で示す）五つのクロック処理出力
２８の内の二つは、五つのクロック２３の内の二つ（参
照番号２５のところのクロック３およびクロック４）と
一緒に、ＰＬＬ２０の位相検出装置３４に送られる。位
相検出装置３４の動作は、図５のところでより詳細に説
明する。位相調整出力３５ａおよび３５ｂは、ＰＬＬに
対して生成させたクロック信号の位相を調整することが
できるように、クロック発生装置２２の速度を「早くし
たり」または「遅くしたり」するために、充電ポンプ３
６に送られる。ループ・フィルタ３８が内蔵されてい
る。クロック処理された出力データは、コンピュータ・
システムの他の場所で使用することができるように、Ｐ
ＬＬから３２に沿って送られる。同様に、クロック信号
（この実施例の場合には五つ）は、コンピュータ・シス
テムの他の場所で使用することができるように、ＰＬＬ
から２７を通して送ることができる。
【００１２】クロック発生装置は、好適には、ｎ位相シ
フト隣接クロック信号（すなわち、「クロック」）を生
成することができる電圧制御オシレ−タであることが好
ましい。参考文献として本明細書に記載した、上記の二
つの参考文献、すなわち、「電子通信技術」および「Ｃ
ＭＯＳ ＶＬＳＩ設計、システムの概観」並びに「チッ
プ上でのクロック発生装置の設計」という表題の「回路
および装置」の論文には、種々のタイプの使用可能なＶ
ＣＯおよびその設計方法が記載されている。好適には、
マルチバイブレータまたはリング・オシレ−タＶＣＯを
使用することが好ましい。よく使用される設計の一つ
に、その内部で制御電圧によって充電電流および放電電
流の変調が行われる電流欠乏リング・オシレ−タがあ
る。（「チップ上でのクロック発生装置の設計」の図５
参照）（電流タイプまたは電圧タイプの）「チップ上で
のクロック発生装置の設計」に記載されている二つの周
知のタイプの充電ポンプのどちらも、図の実施例で使用
することができる。以下にさらに詳細に説明するよう
に、電流タイプの充電ポンプを使用し、（クロックが遅
れているので）ＶＣＯ速度を上げるために、「スピード
アップ」調整が必要な場合には、充電ポンプを通して、
電流源からＶＣＯに正の方向に流れる電流を送るため
に、クロックの一周期だけ、スイッチが閉じられる。そ
して、最後に、ループ・フィルタ３８としては、低域フ
ィルタを使用することが好ましいことをつけ加えたい。
水槽内の水を例に引いて説明すると、低域フィルタは、
充電ポンプがそこへ水を注入し、そこから水をくみ出す
大きな水槽のような働きをする。水槽の水の全水位で表
すフィルタ出力は、ＶＣＯ２２の周波数を制御する。す
べての一時的な変動によって水位が有意に変わらないよ
うに、水槽は十分大きいものでなければならない。
【００１３】図３について説明すると、五つの位相シフ
トクロックを生成するために、５段のＶＣＯを作ること
ができる。各位相クロックは、４８のところで入力デー
タ周期「Ｔｄａｔａ」に等しい時間だけ遅れる。例を上
げて説明すると、１．ギガビット／秒の速度で入力デー
タが移動している場合には、「Ｔｄａｔａ」は１ナノ秒
に等しい。（すなわち、１ギガビット／秒の逆数にな
る。） それ故、上記の５段のＶＣＯの周波数は、２０
０ＭＨｚ（すなわち、１ＧＨｚの１／５）であればい
い。６００ＭＨｚの５段ＶＣＯは、周知のＣＭＯＳ技術
を使用して実行することができる。ＶＣＯ２２によって
生成した五つの各クロック位相は、五つの入力ビット２
１全部を各５ナノ秒のクロック周期（図３の４６の「Ｔ
ｄａｔａ」）中に標本化することができるように、デー
タ・サンプラー２６（図４参照）に続いて、入力データ
２１を標本化するのに使用される。それ故、本実施例の
入力データ速度でもある１Ｇｂ／秒の有効標本化速度
を、位相ロックに対して行うことができる。
【００１４】図４は、上記の五つのクロックの実施例用
の好適なデータ・サンプラー２６を示す。参照番号４１
−４５で示す各位相シフトクロック、クロック１からク
ロック５までは、正のエッジトリガーされたＤフリップ
・フロップ（またはＤラッチ）を使用して、連続入力デ
ータ・ビット２１を標本化する。上記の五つのＤフリッ
プ・フロップを参照番号５１−５５で示す。連続入力ビ
ットをクロック処理するために、各隣接クロック信号
（４１−４５）を使用することができるように、入力ビ
ットは、（２１ｃを通して）各フリップ・フロップに送
られる。クロック処理された出力を、それぞれ参照番号
６１−６５で示す。
【００１５】各入力データ・ビットをビット・セルの中
央に必ずストローブ（標本化）するためには、位相シフ
ト・クロックのタイミングを制御することが重要であ
る。図３においては、位相シフト・クロッは、入力デー
タと整合させられる。立ち上がりおよび立ち下がりのデ
ータ状態の変化が、クロックの各立ち下がりの縁部に従
って起こる。（図６および図７のところで説明するよう
に）この状態が必ずしも何時でも起こるわけではない。
それ故、図５の位相検出装置３４は、ＶＣＯ２２が生成
した基準クロック（この実施例の場合には、参照番号４
４のクロック４）が整合しているかどうかをチェックす
るために使用される。再び図３について説明する。クロ
ック信号１（４１）とクロック２（４４）の立ち上がり
の縁部の間の入力データ２１の状態の変化は、基準クロ
ック４の立ち下がりの縁部と整合する。入力データ２１
が、クロック１およびクロック２の立ち上がり縁部の間
にある時に、クロック４（４４）が標本化されると、基
準クロック４（およびそれに応じて、他の位相シフト・
クロック）が入力データより進んでいるか、または遅れ
ているかを判断することができる。いったんこの判断が
行われると、図２のところで説明したように、正しい調
整出力を充電ポンプ３６および（ループ・フィルタ３８
を通して）ＶＣＯに送ることができる。
【００１６】図５の好適な位相検出装置３４は、Ｄラッ
チ７０の作動により、基準クロック４（４４）を標本化
（ストローブ）するために、入力データ２１ｂを使用し
ている。リセットを行うために、論理積ゲート６７の出
力６８が使用されているフリップ・フロップ７６を使用
して、クロック３（４３）は、Ｄラッチの出力７２を標
本化する。リセットを行うために、論理積ゲート６７の
出力６８が使用されている第二のフリップ・フロップを
使用して、クロック３（４３）は、Ｄラッチ７０の反転
出力７６を標本化する。（アップ）位相調整出力３５ａ
を作るために、Ｄラッチ７０を動作させることにより、
フリップ・フロップ７６の出力７７をクロック処理する
ために、基準クロック４が使用される。さらに、（ダウ
ン）位相調整出力３５ｂを作るために、Ｄラッチ８４を
動作させることにより、フリップ・フロップ７８の出力
７９をクロック処理するために、基準クロック４が使用
される。
【００１７】図６のタイミング図は、クロック１（４
１）とクロック２（４２）の立ち上がり縁部の間で、ス
トローブを行うクロック信号４（４４）が、位相シフト
・クロックが入力データ２１より（６０ａのところで）
遅れていることを示す「１」（すなわち、「ハイ」）位
相調整出力３５ａになった場合の状況を示す。この場
合、充電ポンプはＶＣＯをスピードアップするために、
（図３の４６のＴclockで示す）クロックの一周期分だ
けＶＣＯを加速させる。充電ポンプが電流タイプである
場合には、充電ポンプを通して正の電流を送るために、
第一のスイッチは、Ｔclockの一周期間だけ閉になる。
充電ポンプが電圧タイプである場合には、ＶＣＯ発振電
圧を増大するために、第一のスイッチがポンプ内で同様
に閉になる。
【００１８】図７のタイミング図は、クロック１（４
１）とクロック２（４２）の立ち上がり縁部の間で、ス
トローブを行うクロック信号４（４４）が、位相シフト
・クロックが入力データ２１より（６０ｂのところで）
進んでいることを示す「０」（すなわち、「ダウン」）
位相調整出力３５ｂになった場合の状況を示す。この場
合、充電ポンプはＶＣＯをスピードダウンするために、
（図３の４６のＴclockで示す）クロックの一周期分だ
けＶＣＯを減速させる。充電ポンプが電流タイプである
場合には、充電ポンプを通して反対方向に流れる電流を
送るために、充電ポンプ内の第二のスイッチはＴclock
の一周期間だけ閉になる。充電ポンプが電圧タイプであ
る場合には、ＶＣＯ発振電圧を下げるために、第二のス
イッチがポンプ内で同様に閉になる。
【００１９】位相調整がクロック・サイクルの長さ（図
３の４６のＴclock）に従って行われることに注意され
たい。位相調整を行う際に、各Ｔclockの長さが入力デ
ータの速度と比較してあまりに長すぎると思われる場合
には、入力データをより頻繁にストローブすることが望
ましいか、または必要である。図８は、９０で示す第二
の充電ポンプ９６に直列に接続している第二の位相検出
装置および第三の充電ポンプ１０６に直列に接続してい
る第三に位相検出装置１０４を含む本発明の一実施例を
示す。三つの充電ポンプ３６、９６、１０６の出力は、
クロック発生装置をより頻繁に調整するために、（３
７、９７、１０７に沿って）ループ・フィルタに送られ
る。二つのクロック（クロック３および基準クロック
４）が２５を通して位相検出装置３４に入力すると同時
に、二つのクロック（クロック４および入力データ２１
ｄとの整合のためにストローブしているクロック５）
を、９５を通して、位相検出装置９４に入力させること
ができる。同様に、二つのクロック（クロック１および
入力データ２１ｅとの整合のためにストローブしている
クロック２）を、１０５を通して、位相検出装置１０４
に入力させることができる。位相検出装置９４は、二つ
のクロック処理した出力（９２沿いのＤ２、Ｄ３）を使
用し、位相検出装置１０４は、クロック処理した出力
（１０２沿いのＤ４、Ｄ５）を使用する。位相検出装置
９４からの「アップ」９８ａおよび「ダウン」９８ｂ調
整出力は、充電ポンプ９６に送られる。同様に、位相検
出装置９４からの「アップ」１０８ａおよび「ダウン」
１０８ｂ調整出力は、充電ポンプ１０６に送られる。
【００２０】ＰＬＬクロック発生装置に対する位相調整
の必要な周波数に基づいて、この回路を、それぞれが入
力データ２１との調整のために生成した位相シフト・ク
ロックである、二つの隣接クロックの立ち上がりの縁部
の間をストローブするように作ることができる。ＣＭＯ
Ｓ技術を使用して、（本実施例内で生成した五つの位相
シフト・クロックに対応する）五つの並列位相検出装置
を有する上記の回路を作ることができる。
【００２１】別の例をあげると、任意の数の位相シフト
・クロックを作るために、理論上、任意の数の段を有し
ているクロック発生装置を使用して、本発明の新規な方
法およびＰＬＬ回路を実行するために、ＣＭＯＳ技術を
使用することができる。１Ｇｂ／秒の速度で外から入っ
てくるデータ用に作られた三段のクロック発生装置は３
３３．３３ＭＨｚ（すなわち、１Ｇｂ／秒の１／３）で
動作しなければならない。同様に、同じ１Ｇｂ／秒の速
度で外から入ってくるデータを回収するために作られた
７段のクロック発生装置は、１４２．８６ＭＨｚで動作
しなければならない。三段ＶＤＯのデータ・サンプラー
は、三台の入力ビット標本化装置を含んでいる。７段Ｖ
ＣＯのデータ・サンプラーは、７台の入力ビット標本化
装置を使用する。以下同様である。如何なる場合でも、
本明細書で説明した原理に基づいて、二つの隣接データ
を、基準クロックおよびクロック発生装置の位相調整用
の入力データと一緒に、位相検出装置に入力することが
できる。
【００２２】本発明を説明するために、いくつかの代表
的な実施例を示してきたが、当業者なら容易に本発明の
新規な内容または範囲から逸脱しないで、種々の修正を
行うことができることを理解できるだろう。従って、そ
のような上記の修正は、以下の特許請求の範囲に定義す
るように、本発明の範囲内に含まれる。特許請求の範囲
においては、使用した手段プラス機能の表現は、上記の
機能を行い、構造上の等価物ばかりでなく、等価な構造
（後者の一例を上げると、固定部品の周囲の釘およびネ
ジがある）である上記の構造物を含む。
【図面の簡単な説明】
本発明を、好適な実施例の添付の図面を参照しながらよ
り詳細に説明する。図面中、類似の部分には類似の参照
番号がつけてある。
【図１】 （矢印１４に沿って）ＰＬＬからデータを送
り出すために、決定回路１２と一緒に一つのクロック・
パルスを使用する周知の簡単なＰＬＬ回路１０のブロッ
ク図である。
【図２】 この実施例においては、五つの隣接クロック
（クロック１−クロック５）を使用している本発明の好
適な実施例の略図である。
【図３】 例示としての入力データ、五つの隣接クロッ
ク、二つのクロック処理出力および（一方のクロック処
理出力が最初に反転された）二つのクロック処理出力の
論理積演算の出力の波形のタイミング・ダイグラムであ
る。
【図４】 それにより五つの隣接クロックで入力データ
が標本化される、本発明の好適なデータ・サンプラーの
略図である。
【図５】 図２および図４により実行することができ、
それにより二つのデータ・サンプラーの出力が、位相検
出用の入力データと一緒に、基準クロック４と共に使用
される、本発明の好適な位相検出装置の略図である。
【図６】 二つの例示としての条件のための波形のタイ
ミング・ダイアグラムであり、図６はデータ２１より遅
れているクロック４を示す。
【図７】 二つの例示としての条件のための波形のタイ
ミング・ダイアグラムであり、図７はデータより進んで
いるクロック４を示す。
【図８】 そのすべてが位相修正用のループ・フィルタ
内に出力する三台の並列の位相検出装置を有している、
本発明の好適な実施例の略図である。

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 位相ロック・ループ（ＰＬＬ）のｎ位相
    シフト隣接クロック信号の一つである、基準クロック信
    号が、入力データと整合しているかどうかを検出するた
    めの回路であって、 隣接クロック信号の第一の信号が、入力データのビット
    である０、０＋ｎ、０＋２ｎ、．．．をクロック処理
    し、隣接クロック信号の第二の信号が、上記のビットで
    ある１、１＋ｎ、１＋２ｎ、．．．をクロック処理する
    場合に、入力データのビットを、各隣接クロック信号で
    標本化するためのデータ・サンプラーを備えてなる回
    路。
  2. 【請求項２】 隣接クロック信号が、入力データ周波数
    以下の周波数で作動する場合に、基準周波数クロック信
    号および入力データと一緒に、第一の位相検出装置内で
    使用するための、二つの隣接クロック信号から生成し
    た、上記のサンプラーからの出力の第一のペアをさらに
    含む請求項１に記載の回路。
  3. 【請求項３】 上記の第一の位相検出装置が、入力デー
    タ周波数の１／ｎに近いトリム周波数で動作するため
    に、隣接クロック信号を生成したクロック発生装置に直
    列に接続している充電ポンプに対する位相調整出力を生
    成することができる請求項２に記載の回路。
  4. 【請求項４】 その一方が基準クロックである、一組の
    隣接クロック信号が、上記の第一の位相検出装置内で使
    用され、 上記の第一の位相検出装置が、その一方が反転している
    上記の出力の上記の第一のペア上で作動するための論理
    ＡＮＤ装置と、基準クロックを入力データで標本化する
    ための第一のラッチをさらに備えてなる請求項２に記載
    の回路。
  5. 【請求項５】 上記の第一の位相検出装置が、そのそれ
    ぞれが上記の論理ＡＮＤ装置の出力、上記の第一のラッ
    チの出力、および上記の一組の隣接クロック信号の他方
    により作動する第一および第二のフリップ・フロップ
    と、 上記の各フリップ・フロップの出力を基準クロックで、
    それぞれ標本化するための第二および第三のラッチと、
    位相調整出力を生成するための上記の第二および第三の
    ラッチとをさらに備えてなる請求項４に記載の回路。
  6. 【請求項６】 上記の回路の位相調整出力が、ループ・
    フィルタに直列に接続している電流タイプの充電ポンプ
    および隣接クロック信号を生成したｎ段電圧制御オシレ
    −タ（ＶＣＯ）用のものである請求項２に記載の回路。
  7. 【請求項７】 出力の上記の第一のペアとは異なる上記
    のサンプラーからの第二のペアの出力の少なくとも一方
    が、隣接クロック信号の第二の基準クロック信号と入力
    データと一緒に、上記の第二の位相検出装置内で使用さ
    れる場合に、その両方が、上記の第一の位相検出装置お
    よび上記の電流タイプの充電ポンプに並列に接続してい
    る、第二の充電ポンプに直列接続の第二の位相検出装置
    をさらに備えてなる請求項６に記載の回路。
  8. 【請求項８】 上記の回路の位相調整出力が、隣接クロ
    ック信号を生成したｎ＝５段電圧制御オシレ−タ（ＶＣ
    Ｏ）に直列に接続している充電ポンプ用のものであり、
    隣接クロック信号の三番目の信号が、上記のビット２、
    ２＋ｎ、２＋２ｎ、．．．をクロック処理し、隣接クロ
    ック信号の四番目の信号が、上記のビット３、３＋ｎ、
    ３＋２ｎ、．．．をクロック処理し、隣接クロック信号
    の五番目の信号が、上記のビット４、４＋ｎ、４＋２
    ｎ、．．．をクロック処理する請求項１に記載の回路。
  9. 【請求項９】 上記の充電ポンプが、低域ループ・フィ
    ルタおよび上記のＶＣＯに直列に接続している電圧タイ
    プの充電ポンプである場合に、基準クロック信号および
    入力データと一緒に、第一の位相検出装置内で使用する
    ための、上記のサンプラーからの第一のペアの出力をさ
    らに含む請求項８に記載の回路。
  10. 【請求項１０】 入力データからクロック信号を回収す
    るための位相ロック・ループ（ＰＬＬ）回路であって、 奇数ｎの位相シフト隣接クロック信号を生成するための
    クロック発生装置と、 入力データを標本化するためのデータ・サンプラーと、 上記の隣接クロック信号の基準クロックと入力データと
    一緒に、上記のクロック発生装置用の調整出力を生成す
    ることができる第一の位相検出装置内で使用するための
    上記のサンプラーからの出力の第一の組を備えてなる回
    路。
  11. 【請求項１１】 上記のクロック発生装置が、入力デー
    タ周波数の１／ｎに近いトリム周波数で動作するため
    に、上記の隣接クロック信号を生成したｎ段電圧制御オ
    シレ−タ（ＶＣＯ）であり、 上記の第一の位相検出装置が、その一方が反転している
    上記の出力の第一のペア上で作動するための論理ＡＮＤ
    装置と、上記の基準クロックを入力データで標本化する
    ための第一のラッチを備えてなる請求項１０に記載のＰ
    ＬＬ回路。
  12. 【請求項１２】 周波数検出装置が、上記の基準クロッ
    クの周波数に十分にロックされたＰＬＬ回路を有し、 上記のクロック発生装置が、ｎ段電圧制御オシレ−タ
    （ＶＣＯ）であり、隣接クロック信号の一番目の信号
    が、上記のビット０、０＋ｎ、０＋２ｎ、．．．をクロ
    ック処理し、隣接クロック信号の二番目の信号が、上記
    のビット１、１＋ｎ、１＋２ｎ、．．．をクロック処理
    し、隣接クロック信号の三番目の信号が、上記のビット
    ２、２＋ｎ、２＋２ｎ、．．．をクロック処理する請求
    項１０に記載のＰＬＬ回路。
  13. 【請求項１３】 上記のクロック発生装置が、ｎ段電圧
    制御オシレ−タ（ＶＣＯ）であり、 上記のデータ・サンプラーが、ｎ個のラッチからなり、 上記の第一の位相検出装置が、その一方が反転している
    出力の上記の第一のペア上で作動するための論理ＡＮＤ
    装置と、上記の基準クロックを入力データで標本化する
    ための第一のラッチと、それぞれが上記の論理ＡＮＤ装
    置の出力、上記の第一のラッチの出力および上記の隣接
    クロック信号のもう一方で作動する第一および第二のフ
    リップ・フロップとをさらに備えてなる請求項１０に記
    載の回路。
  14. 【請求項１４】 位相ロック・ループ（ＰＬＬ）内でデ
    ータを回収する方法であって、 隣接クロック信号の一番目の信号が、上記のビット０、
    ０＋ｎ、０＋２ｎ、．．．をクロック処理し、隣接クロ
    ック信号の二番目の信号が、上記のビット１、１＋ｎ、
    １＋２ｎ、．．．をクロック処理する場合に、ＰＬＬへ
    の入力ビットを標本化するために、Ｎ位相シフト隣接ク
    ロック信号を生成するステップを含む方法。
  15. 【請求項１５】 ｎが奇数である場合に、上記のビット
    ２、２＋ｎ、２＋２ｎ、．．．をクロック処理するため
    に、上記の隣接クロック信号の三番目の信号を使用する
    ステップをさらに含む請求項１４に記載の方法。
  16. 【請求項１６】 上記の生成ステップが、 上記のビットの周波数の１／ｎに近いトリム周波数で作
    動するｎ段電圧制御オシレ−タ（ＶＣＯ）を使用し、上
    記のビット３、３＋ｎ、３＋２ｎ、．．．をクロック処
    理するために上記のクロック信号の四番目の信号を使用
    し、上記のビット４、４＋ｎ、４＋２ｎ、．．．をクロ
    ック処理するために上記のクロック信号び五番目の信号
    を使用するステップと、 上記の隣接クロック信号の基準クロックが上記のビット
    に整合しているかどうかを検出するステップと、 ＰＬＬからデータを出力するステップとをさらに含む請
    求項１５に記載の方法。
  17. 【請求項１７】 上記の検出ステップが、 その一方が最初に反転している上記の標本化信号の第一
    の組の上で論理ＡＮＤ装置を使用して動作するステップ
    と、 第一および第二の各フリップ・フロップに入力するため
    に、上記のビットで上記の基準クロックを標本化するス
    テップと、 任意の必要な位相調整出力を生成するために、上記の第
    一および第二の各フリップ・フロップを、上記の基準ク
    ロックで標本化するステップとをさらに含む請求項１６
    に記載の方法。
  18. 【請求項１８】 上記の隣接クロック信号の基準クロッ
    クが、上記のビットと整合しているかどうかを検出し、
    整合していない場合には、位相調整出力を生成するステ
    ップをさらに含む請求項１４に記載の方法。
  19. 【請求項１９】 上記の検出ステップが、上記の位相調
    整出力を生成するために、上記の標本化された出力の第
    一の組、上記の隣接クロック信号の基準クロック、およ
    び上記のビットを使用するステップをさらに含む場合
    に、ＰＬＬに対して必要な任意の位相調整を行うステッ
    プをさらに含む請求項１８に記載の方法。
  20. 【請求項２０】 上記の隣接クロック信号の第二の基準
    クロックが、上記のビットと整合しているかどうかを検
    出し、整合していない場合には、ＰＬＬに対して任意の
    第二の必要な位相調整を行うために、第二の位相調整出
    力を生成するステップをさらに含む請求項１９に記載の
    方法。
  21. 【請求項２１】 位相ロック・ループ（ＰＬＬ）のｎ個
    の位相シフト隣接クロック信号の一つである、基準クロ
    ック信号が入力データと整合しているかどうかを検出す
    るための回路であって、基準クロック信号と一緒に、第
    一の位相検出装置内で使用するためのデータ・サンプラ
    ーからのクロック処理した出力の第一の組と、 隣接クロック信号の第二の基準クロック信号と一緒に、
    第二の位相検出装置内で使用される、上記の第一の組と
    は少なくとも一方が異なっている、上記のサンプラーか
    らのクロック処理した信号の第二の組を備えてなる回
    路。
  22. 【請求項２２】 上記の第一の位相検出装置が、それと
    直列に接続している第一の充電ポンプに対する第一の位
    相調整出力を生成することができ、上記の第二の位相検
    出装置が、それと直列に接続している第二の充電ポンプ
    に対する第二の位相調整出力を生成することができ、上
    記の位相調整出力が、隣接クロック信号のクロック発生
    装置用のものである請求項２１に記載の回路。
  23. 【請求項２３】 上記の第一の位相検出装置が、その一
    方が反転しているクロック処理された出力の上記の第一
    の組に対して作動するための論理ＡＮＤ装置と、基準ク
    ロックを入力データで標本化するための第一のラッチを
    さらに備えてなる請求項２１に記載の回路。
  24. 【請求項２４】 少なくとも一方が上記の第二の組から
    異なっている、上記のサンプラーからのクロック処理さ
    れた出力の第三の組が、隣接クロック信号の第三の基準
    クロック信号および入力データと一緒に、第三の位相検
    出装置内で使用される請求項２１に記載の回路。
  25. 【請求項２５】 上記の第三の位相検出装置が、クロッ
    ク発生装置に直列に接続している第三の充電ポンプ、並
    列に接続している上記の第一、第二および第三の位相検
    出装置に対する第三の位相調整出力を生成することがで
    きる請求項２４に記載の回路。
JP20844696A 1995-08-09 1996-08-07 位相ロック・ループ（ｐｌｌ）内でのデータ標本化および回収 Pending JPH09181712A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US51305595A 1995-08-09 1995-08-09
US08/513,055 1995-08-09

Publications (1)

Publication Number Publication Date
JPH09181712A true JPH09181712A (ja) 1997-07-11

Family

ID=24041714

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20844696A Pending JPH09181712A (ja) 1995-08-09 1996-08-07 位相ロック・ループ（ｐｌｌ）内でのデータ標本化および回収

Country Status (3)

Country Link
US (1) US6041090A (ja)
EP (1) EP0758171A3 (ja)
JP (1) JPH09181712A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002534832A (ja) * 1998-12-28 2002-10-15 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 部分分割電荷補償手段を有する周波数シンセサイザ
JP2015524203A (ja) * 2012-05-30 2015-08-20 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 歪耐性クロックデータリカバリシステム

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382328B1 (ko) * 1997-01-23 2003-12-18 산요 덴키 가부시키가이샤 Pll회로및위상록검출회로
US6307906B1 (en) * 1997-10-07 2001-10-23 Applied Micro Circuits Corporation Clock and data recovery scheme for multi-channel data communications receivers
US6560305B1 (en) * 1997-10-15 2003-05-06 Analog Devices, Inc. Frequency detector
US6363129B1 (en) 1998-11-09 2002-03-26 Broadcom Corporation Timing recovery system for a multi-pair gigabit transceiver
JP4062807B2 (ja) * 1999-01-14 2008-03-19 ヤマハ株式会社 データクロック生成装置および記憶媒体
US6366135B1 (en) * 1999-12-23 2002-04-02 Cypress Semiconductor Corp. Data frequency detector
US6683930B1 (en) 1999-12-23 2004-01-27 Cypress Semiconductor Corp. Digital phase/frequency detector, and clock generator and data recovery PLL containing the same
US6310521B1 (en) 1999-12-23 2001-10-30 Cypress Semiconductor Corp. Reference-free clock generation and data recovery PLL
US6987823B1 (en) * 2000-02-07 2006-01-17 Rambus Inc. System and method for aligning internal transmit and receive clocks
EP1183781B1 (en) * 2000-03-07 2006-08-09 Koninklijke Philips Electronics N.V. Data clock recovery circuit
US7012983B2 (en) 2000-04-28 2006-03-14 Broadcom Corporation Timing recovery and phase tracking system and method
DE10022486C1 (de) 2000-05-09 2002-01-17 Infineon Technologies Ag Digitaler Phasenregelkreis
JP4425426B2 (ja) * 2000-05-11 2010-03-03 Ｎｅｃエレクトロニクス株式会社 オーバーサンプリング型クロックリカバリ回路
EP1158680B1 (en) * 2000-05-19 2005-02-16 Yazaki Corporation Phase comparator and clock recovery circuit
JP2002077124A (ja) * 2000-08-31 2002-03-15 Mitsubishi Electric Corp リカバリー回路
US7292091B1 (en) * 2000-10-11 2007-11-06 Silicon Laboratories Inc. Method and apparatus for reducing interference
US20020093986A1 (en) * 2000-12-30 2002-07-18 Norm Hendrickson Forward data de-skew method and system
US20020091885A1 (en) * 2000-12-30 2002-07-11 Norm Hendrickson Data de-skew method and system
US20020090045A1 (en) * 2001-01-10 2002-07-11 Norm Hendrickson Digital clock recovery system
US7123678B2 (en) 2001-02-01 2006-10-17 Vitesse Semiconductor Corporation RZ recovery
US7116744B2 (en) 2001-03-29 2006-10-03 Fujitsu Limited Clock recovery circuit and receiver circuit for improving the error rate of signal reproduction
US6856206B1 (en) * 2001-06-25 2005-02-15 Silicon Laboratories, Inc. Method and apparatus for acquiring a frequency without a reference clock
US6988227B1 (en) 2001-06-25 2006-01-17 Silicon Laboratories Inc. Method and apparatus for bit error rate detection
KR100400225B1 (ko) * 2001-06-27 2003-10-01 삼성전자주식회사 잡음에 강한 버스트 모드 수신 장치 및 그의 클럭 신호 및데이타 복원 방법
US6873195B2 (en) * 2001-08-22 2005-03-29 Bigband Networks Bas, Inc. Compensating for differences between clock signals
US7221723B2 (en) 2001-11-27 2007-05-22 Agilent Technologies, Inc. Multi-phase sampling
DE10207315B4 (de) * 2002-02-21 2007-01-04 Infineon Technologies Ag Vorrichtung zur Datenrückgewinnung aus einem empfangenen Datensignal
US6920622B1 (en) * 2002-02-28 2005-07-19 Silicon Laboratories Inc. Method and apparatus for adjusting the phase of an output of a phase-locked loop
US7020227B1 (en) 2002-05-31 2006-03-28 Acard Technology Corporation Method and apparatus for high-speed clock data recovery using low-speed circuits
EP1426779B1 (en) * 2002-07-25 2007-08-15 Agilent Technologies, Inc. BER tester with signal sampling with clock recovery
JP3960271B2 (ja) * 2003-07-02 2007-08-15 ソニー株式会社 位相誤差判定方法、デジタルｐｌｌ装置
US6909329B2 (en) * 2003-09-02 2005-06-21 Agere Systems Inc. Adaptive loop bandwidth circuit for a PLL
US7668271B2 (en) * 2003-09-30 2010-02-23 Rambus Inc. Clock-data recovery (“CDR”) circuit, apparatus and method for variable frequency data
US7453968B2 (en) * 2004-05-18 2008-11-18 Altera Corporation Dynamic phase alignment methods and apparatus
KR100706605B1 (ko) 2004-11-16 2007-04-12 한국전자통신연구원 클럭 및 데이터 복원 장치
US7751521B2 (en) * 2004-11-16 2010-07-06 Electronics And Telecommunications Research Institute Clock and data recovery apparatus
DE102005018950B4 (de) * 2004-12-01 2011-04-14 Wired Connections LLC, Wilmington Vorrichtung und Verfahren zur Phasensynchronisation mit Hilfe eines Mikrocontrollers
KR100711095B1 (ko) 2005-08-11 2007-04-24 삼성전자주식회사 클럭 및 데이터 복원회로, 및 클럭 및 데이터 복원 방법
US7920665B1 (en) 2005-09-28 2011-04-05 Cypress Semiconductor Corporation Symmetrical range controller circuit and method
US7610520B2 (en) * 2006-02-06 2009-10-27 Agilent Technologies, Inc. Digital data signal testing using arbitrary test signal
US7728675B1 (en) 2006-03-31 2010-06-01 Cypress Semiconductor Corporation Fast lock circuit for a phase lock loop
DE102006024471A1 (de) * 2006-05-24 2007-12-06 Xignal Technologies Ag Umschaltbarer Phasenregelkreis sowie Verfahren zum Betrieb eines umschaltbaren Phasenregelkreises
DE102006024469B3 (de) * 2006-05-24 2007-07-12 Xignal Technologies Ag Phasenregelkreis zur Erzeugung mehrerer Ausgangssignale
US7375591B2 (en) * 2006-08-04 2008-05-20 Silicon Laboratories Inc. Robust false locking prevention in referenceless frequency acquisition
US7778376B2 (en) * 2006-11-30 2010-08-17 Analog Devices, Inc. Static phase adjust using LC tanks with offset center frequencies
KR100913400B1 (ko) * 2007-07-24 2009-08-21 고려대학교 산학협력단 직렬 송수신 장치 및 그 통신 방법
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
US8593317B2 (en) 2011-01-06 2013-11-26 Texas Instruments Incorporated Apparatus and system to suppress analog front end noise introduced by charge-pump
KR101211113B1 (ko) 2011-08-18 2012-12-11 동국대학교 산학협력단 바이너리 위상 검출기를 포함하는 클럭 및 데이터 복원 회로
JP6163860B2 (ja) * 2013-05-15 2017-07-19 株式会社リコー 位相比較回路とクロックデータリカバリ回路
JP2015216439A (ja) * 2014-05-08 2015-12-03 富士通株式会社 受信回路
US9584303B1 (en) 2015-10-28 2017-02-28 Futurewei Technologies, Inc. Reference-less frequency detector with high jitter tolerance
TWI635706B (zh) * 2017-01-04 2018-09-11 晨星半導體股份有限公司 決定出取樣時脈訊號的取樣相位的方法及相關的電子裝置
JP6912702B2 (ja) * 2017-02-20 2021-08-04 富士通株式会社 Ｃｄｒ回路及び受信回路
CN112653924A (zh) * 2020-12-15 2021-04-13 上海安路信息科技有限公司 Hdmi接收方法及装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151485A (en) * 1977-11-21 1979-04-24 Rockwell International Corporation Digital clock recovery circuit
JPS59225640A (ja) * 1983-06-06 1984-12-18 Nitsuko Ltd クロツク位相同期方式
US4672639A (en) * 1984-05-24 1987-06-09 Kabushiki Kaisha Toshiba Sampling clock pulse generator
DK163397C (da) * 1988-06-24 1992-07-13 Nordiske Kabel Traad Fremgangsmaade ved regulering af en taktgenerators fase i forhold til et datasignal
US4970609A (en) * 1988-10-17 1990-11-13 International Business Machines Corporation Clocking method and apparatus for use with partial response coded binary data
US5107264A (en) * 1990-09-26 1992-04-21 International Business Machines Corporation Digital frequency multiplication and data serialization circuits
US5212601A (en) * 1991-05-03 1993-05-18 Western Digital Corporation Disk drive data synchronizer with window shift synthesis
US5341405A (en) * 1991-06-11 1994-08-23 Digital Equipment Corporation Data recovery apparatus and methods
US5301196A (en) * 1992-03-16 1994-04-05 International Business Machines Corporation Half-speed clock recovery and demultiplexer circuit
US5230013A (en) * 1992-04-06 1993-07-20 Motorola, Inc. PLL-based precision phase shifting at CMOS levels
US5367542A (en) * 1992-06-19 1994-11-22 Advanced Micro Devices, Inc. Digital data recovery using delay time rulers
US5408200A (en) * 1992-12-18 1995-04-18 Storage Technology Corporation Intelligent phase detector
US5619686A (en) * 1993-11-18 1997-04-08 National Semiconductor Corporation Source synchronized data transmission circuit
US5399995A (en) * 1994-04-08 1995-03-21 Raytheon Company CMOS circuit providing 90 degree phase delay
JPH07302938A (ja) * 1994-04-28 1995-11-14 Sony Corp 圧電セラミックトランス及びその製造方法
KR970002949B1 (ko) * 1994-05-25 1997-03-13 삼성전자 주식회사 디지탈 통신시스템의 클럭발생방법 및 그 회로
US5483558A (en) * 1994-08-08 1996-01-09 Motorola Inc. Method and apparatus for detecting phase or frequency lock

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002534832A (ja) * 1998-12-28 2002-10-15 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 部分分割電荷補償手段を有する周波数シンセサイザ
JP4674306B2 (ja) * 1998-12-28 2011-04-20 エスティー‐エリクソン、ソシエテ、アノニム 分数分割電荷補償手段を有する周波数シンセサイザ
JP2015524203A (ja) * 2012-05-30 2015-08-20 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 歪耐性クロックデータリカバリシステム

Also Published As

Publication number Publication date
EP0758171A2 (en) 1997-02-12
EP0758171A3 (en) 1997-11-26
US6041090A (en) 2000-03-21

Similar Documents

Publication Publication Date Title
JPH09181712A (ja) 位相ロック・ループ（ｐｌｌ）内でのデータ標本化および回収
US7486746B2 (en) Clock and data recovery with extended integration cycles
CN100508399C (zh) 锁定回路和同步方法
KR970002949B1 (ko) 디지탈 통신시스템의 클럭발생방법 및 그 회로
JP2783470B2 (ja) ディジタルクロック変換回路
KR100275102B1 (ko) 상보형분주기를이용한고속클럭복원회로
US6509801B1 (en) Multi-gigabit-per-sec clock recovery apparatus and method for optical communications
US5689533A (en) Refined timing recovery circuit
US6374361B1 (en) Skew-insensitive low voltage differential receiver
US8315349B2 (en) Bang-bang phase detector with sub-rate clock
US7482841B1 (en) Differential bang-bang phase detector (BBPD) with latency reduction
WO2004073293A2 (en) 40-gb/s clock and data recovery circuit in 0.18 micrometers technology
CN101789784A (zh) 用于延时锁定环的可配置鉴相器
WO2004066074A3 (en) Clock and data recovery phase-locked loop and high-speed phase detector architecture
EP2469714A1 (en) Multi phase clock and data recovery system
EP0463380A1 (en) Digital data regeneration and deserialization circuits
US20070280392A1 (en) Clock and data recovery method and corresponding device
US6407682B1 (en) High speed serial-deserializer receiver
JP3327249B2 (ja) Ｐｌｌ回路
US7433442B2 (en) Linear half-rate clock and data recovery (CDR) circuit
KR100261294B1 (ko) 고속 비복귀 기록 데이터 복구장치
EP1544995B1 (en) High frequency binary phase detector
CN101582693A (zh) 时钟数据恢复器的频率检测电路与方法
JP2002094494A (ja) クロック回復回路
CN205596095U (zh) 一种基于半速率时钟恢复电路的串行器