JP2002077124A - リカバリー回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Abstract
(57)【要約】
【課題】 動作周波数に関わりなくジッタの少ない再生
クロックを生成できるリカバリー回路を提供する。 【解決手段】 アップ信号ＵＰが入力されると、スイッ
チ１００２がオンされ、キャパシタ１１３１が充電され
て制御電圧ＶＣが上昇する。また、ダウン信号ＤＷＮが
入力されると、スイッチ１００３がオンされ、キャパシ
タ１１２１が放電されてダウン信号ＤＷＮがキャパシタ
１１２１に保持される。そして、伝達信号ＥＸＥによっ
てスイッチ１１２０がオンされると、出力ノード１１３
５からキャパシタ１１２１へ電荷が注入され、出力ノー
ド１１３５上の制御電圧ＶＣが低下する。また、リセッ
ト信号ＲＳＴによってスイッチ１１２２がオンされる
と、キャパシタ１１２１が増幅器１１２３によって充電
されてダウン信号ＤＷＮはキャンセルされる。
クロックを生成できるリカバリー回路を提供する。 【解決手段】 アップ信号ＵＰが入力されると、スイッ
チ１００２がオンされ、キャパシタ１１３１が充電され
て制御電圧ＶＣが上昇する。また、ダウン信号ＤＷＮが
入力されると、スイッチ１００３がオンされ、キャパシ
タ１１２１が放電されてダウン信号ＤＷＮがキャパシタ
１１２１に保持される。そして、伝達信号ＥＸＥによっ
てスイッチ１１２０がオンされると、出力ノード１１３
５からキャパシタ１１２１へ電荷が注入され、出力ノー
ド１１３５上の制御電圧ＶＣが低下する。また、リセッ
ト信号ＲＳＴによってスイッチ１１２２がオンされる
と、キャパシタ１１２１が増幅器１１２３によって充電
されてダウン信号ＤＷＮはキャンセルされる。
Description
【０００１】
【発明の属する技術分野】この発明は、通信装置の受信
部において受信データに同期した再生クロックを生成す
るリカバリー回路に関し、特に、ジッタの少ない再生ク
ロックを生成するリカバリー回路に関する。
部において受信データに同期した再生クロックを生成す
るリカバリー回路に関し、特に、ジッタの少ない再生ク
ロックを生成するリカバリー回路に関する。
【０００２】
【従来の技術】データを送受信する通信装置の受信部に
おいて受信データに基づいて再生クロックを生成するリ
カバリー回路は、再生クロックの位相を受信データの位
相と比較することによって再生クロックを受信データに
同期させる。そして、受信部で受信される受信データは
ＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ Ｚｅｒｏ）信号であ
り、再生クロックはＲＺ（Ｒｅｔｕｒｎ Ｚｅｒｏ）信
号であるため、両者の位相比較は、データのエッジにお
いて行なう必要がある。
おいて受信データに基づいて再生クロックを生成するリ
カバリー回路は、再生クロックの位相を受信データの位
相と比較することによって再生クロックを受信データに
同期させる。そして、受信部で受信される受信データは
ＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ Ｚｅｒｏ）信号であ
り、再生クロックはＲＺ（Ｒｅｔｕｒｎ Ｚｅｒｏ）信
号であるため、両者の位相比較は、データのエッジにお
いて行なう必要がある。
【０００３】図２４を参照して、リカバリー回路に含ま
れる従来の位相比較回路５００は、フリップフロップ５
１０，５２０と、ＥＸ−ＯＲゲート５３０，５４０とか
ら成る。フリップフロップ５１０は再生クロックＣＬＫ
の立ち上がりエッジに同期して駆動され、受信データＤ
ＩＮを入力信号として、出力信号をフリップフロップ５
２０およびＥＸ−ＯＲゲート５３０，５４０へ出力す
る。フリップフロップ５２０は、再生クロックＣＬＫの
立ち下がりエッジに同期して駆動され、フリップフロッ
プ５１０の出力信号を入力信号として、出力信号をＥＸ
−ＯＲゲート５４０へ出力する。ＥＸ−ＯＲゲート５３
０は、受信データとフリップフロップ５１０の出力信号
とを入力し、２つの入力信号の排他的論理和を演算し、
アップ信号ＵＰを出力する。また、ＥＸ−ＯＲゲート５
４０は、フリップフロップ５１０の出力信号とフリップ
フロップ５２０の出力信号とを入力し、２つの信号の排
他的論理和を演算し、ダウン信号ＤＷＮを出力する。
れる従来の位相比較回路５００は、フリップフロップ５
１０，５２０と、ＥＸ−ＯＲゲート５３０，５４０とか
ら成る。フリップフロップ５１０は再生クロックＣＬＫ
の立ち上がりエッジに同期して駆動され、受信データＤ
ＩＮを入力信号として、出力信号をフリップフロップ５
２０およびＥＸ−ＯＲゲート５３０，５４０へ出力す
る。フリップフロップ５２０は、再生クロックＣＬＫの
立ち下がりエッジに同期して駆動され、フリップフロッ
プ５１０の出力信号を入力信号として、出力信号をＥＸ
−ＯＲゲート５４０へ出力する。ＥＸ−ＯＲゲート５３
０は、受信データとフリップフロップ５１０の出力信号
とを入力し、２つの入力信号の排他的論理和を演算し、
アップ信号ＵＰを出力する。また、ＥＸ−ＯＲゲート５
４０は、フリップフロップ５１０の出力信号とフリップ
フロップ５２０の出力信号とを入力し、２つの信号の排
他的論理和を演算し、ダウン信号ＤＷＮを出力する。
【０００４】図２５を参照して、再生クロックＣＬＫの
位相が受信データの位相に対して遅れている場合（図２
５の（ｂ）参照）、フリップフロップ５１０は、再生ク
ロックＣＬＫの立ち上がりに同期して信号Ｄ１を出力
し、ＥＸ−ＯＲゲート５３０は、受信データＤＩＮと信
号Ｄ１との排他的論理和を演算してアップ信号ＵＰを出
力する。また、フリップフロップ５２０は、フリップフ
ロップ５１０の出力信号Ｄ１を再生クロックＣＬＫの立
ち下がりエッジに同期して保持し、信号Ｄ２を出力す
る。そして、ＥＸ−ＯＲゲート５４０は、信号Ｄ１と信
号Ｄ２との排他的論理和を演算し、ダウン信号ＤＷＮを
出力する。この場合、アップ信号ＵＰの幅は、ダウン信
号ＤＷＮの幅よりも広い。したがって、再生クロックＣ
ＬＫの位相が受信データＤＩＮの位相よりも遅れている
とき、位相比較回路５００は、幅の広いアップ信号ＵＰ
を出力する。
位相が受信データの位相に対して遅れている場合（図２
５の（ｂ）参照）、フリップフロップ５１０は、再生ク
ロックＣＬＫの立ち上がりに同期して信号Ｄ１を出力
し、ＥＸ−ＯＲゲート５３０は、受信データＤＩＮと信
号Ｄ１との排他的論理和を演算してアップ信号ＵＰを出
力する。また、フリップフロップ５２０は、フリップフ
ロップ５１０の出力信号Ｄ１を再生クロックＣＬＫの立
ち下がりエッジに同期して保持し、信号Ｄ２を出力す
る。そして、ＥＸ−ＯＲゲート５４０は、信号Ｄ１と信
号Ｄ２との排他的論理和を演算し、ダウン信号ＤＷＮを
出力する。この場合、アップ信号ＵＰの幅は、ダウン信
号ＤＷＮの幅よりも広い。したがって、再生クロックＣ
ＬＫの位相が受信データＤＩＮの位相よりも遅れている
とき、位相比較回路５００は、幅の広いアップ信号ＵＰ
を出力する。
【０００５】また、再生クロックＣＬＫの位相が受信デ
ータＤＩＮの位相よりも進んでいる場合（図２５の
（ｃ）参照）、ダウン信号ＤＷＮの幅は、アップ信号Ｕ
Ｐの幅よりも広い。したがって、再生クロックＣＬＫの
位相が受信データＤＩＮの位相よりも進んでいるとき、
位相比較回路５００は幅の広いダウン信号ＤＷＮが出力
される。
ータＤＩＮの位相よりも進んでいる場合（図２５の
（ｃ）参照）、ダウン信号ＤＷＮの幅は、アップ信号Ｕ
Ｐの幅よりも広い。したがって、再生クロックＣＬＫの
位相が受信データＤＩＮの位相よりも進んでいるとき、
位相比較回路５００は幅の広いダウン信号ＤＷＮが出力
される。
【０００６】さらに、再生クロックＣＬＫの位相が受信
データＤＩＮの位相に一致したときは、同じ幅のアップ
信号ＵＰとダウン信号ＤＷＮとを位相比較回路５００は
出力する（図２５の（ａ）参照）。
データＤＩＮの位相に一致したときは、同じ幅のアップ
信号ＵＰとダウン信号ＤＷＮとを位相比較回路５００は
出力する（図２５の（ａ）参照）。
【０００７】すなわち、位相比較回路５００は、再生ク
ロックＣＬＫの位相が受信データＤＩＮの位相に対して
遅れている場合、進んでいる場合、および一致している
場合のいずれにおいても受信データのエッジが入力され
ると、アップ信号ＵＰおよびダウン信号ＤＷＮを出力す
る。そして、再生クロックＣＬＫの位相が受信データＤ
ＩＮの位相よりも遅れているとき、アップ信号ＵＰの幅
が狭くなってダウン信号ＤＷＮの幅と同じになるように
再生クロックＣＬＫの位相が調整される。また、再生ク
ロックＣＬＫの位相が受信データＤＩＮの位相よりも進
んでいるとき、ダウン信号ＤＷＮの幅が狭くなってアッ
プ信号ＵＰの幅と同じになるように再生クロックＣＬＫ
の位相が調整される。
ロックＣＬＫの位相が受信データＤＩＮの位相に対して
遅れている場合、進んでいる場合、および一致している
場合のいずれにおいても受信データのエッジが入力され
ると、アップ信号ＵＰおよびダウン信号ＤＷＮを出力す
る。そして、再生クロックＣＬＫの位相が受信データＤ
ＩＮの位相よりも遅れているとき、アップ信号ＵＰの幅
が狭くなってダウン信号ＤＷＮの幅と同じになるように
再生クロックＣＬＫの位相が調整される。また、再生ク
ロックＣＬＫの位相が受信データＤＩＮの位相よりも進
んでいるとき、ダウン信号ＤＷＮの幅が狭くなってアッ
プ信号ＵＰの幅と同じになるように再生クロックＣＬＫ
の位相が調整される。
【０００８】再生クロックＣＬＫの位相調整は、位相比
較回路５００の位相比較結果に基づいた制御電圧を電圧
制御発振器へ出力し、その制御電圧のレベルに応じて再
生クロックＣＬＫの位相を変化させることによって行な
う。すなわち、制御電圧を電圧制御発振器へ供給する出
力ノードと接地ノードとの間にキャパシタを接続し、ア
ップ信号ＵＰの幅に相当する電荷をキャパシタに充電す
ることにより制御電圧を上昇させ、ダウン信号の幅に相
当する電荷をキャパシタから放電させることによって制
御電圧を降下させて、再生クロックＣＬＫの位相が受信
データＤＩＮの位相に一致するように制御電圧を調整す
る。したがって、再生クロックＣＬＫの位相が受信デー
タＤＩＮの位相よりも遅れているとき、アップ信号ＵＰ
によるキャパシタへの充電とダウン信号ＤＷＮによるキ
ャパシタからの放電とが繰返され、全体としてはアップ
信号ＵＰによるキャパシタへの充電時間の方がダウン信
号ＤＷＮによるキャパシタからの放電時間よりも長いよ
うに調整され、制御電圧は徐々に上昇される。また、再
生クロックＣＬＫの位相が受信データＤＩＮの位相より
も進んでいるとき、アップ信号ＵＰによるキャパシタへ
の充電とダウン信号ＤＷＮによるキャパシタからの放電
とが繰返され、全体としてはダウン信号ＤＷＮによるキ
ャパシタからの放電時間の方がアップ信号ＵＰによるキ
ャパシタへの充電時間よりも長いように調整され、制御
電圧は徐々に降下される。さらに、再生クロックＣＬＫ
の位相が受信データＤＩＮの位相に一致しているとき、
アップ信号ＵＰによるキャパシタへの充電とダウン信号
ＤＷＮによるキャパシタからの放電とが等しく繰返さ
れ、全体として制御電圧が保持される。
較回路５００の位相比較結果に基づいた制御電圧を電圧
制御発振器へ出力し、その制御電圧のレベルに応じて再
生クロックＣＬＫの位相を変化させることによって行な
う。すなわち、制御電圧を電圧制御発振器へ供給する出
力ノードと接地ノードとの間にキャパシタを接続し、ア
ップ信号ＵＰの幅に相当する電荷をキャパシタに充電す
ることにより制御電圧を上昇させ、ダウン信号の幅に相
当する電荷をキャパシタから放電させることによって制
御電圧を降下させて、再生クロックＣＬＫの位相が受信
データＤＩＮの位相に一致するように制御電圧を調整す
る。したがって、再生クロックＣＬＫの位相が受信デー
タＤＩＮの位相よりも遅れているとき、アップ信号ＵＰ
によるキャパシタへの充電とダウン信号ＤＷＮによるキ
ャパシタからの放電とが繰返され、全体としてはアップ
信号ＵＰによるキャパシタへの充電時間の方がダウン信
号ＤＷＮによるキャパシタからの放電時間よりも長いよ
うに調整され、制御電圧は徐々に上昇される。また、再
生クロックＣＬＫの位相が受信データＤＩＮの位相より
も進んでいるとき、アップ信号ＵＰによるキャパシタへ
の充電とダウン信号ＤＷＮによるキャパシタからの放電
とが繰返され、全体としてはダウン信号ＤＷＮによるキ
ャパシタからの放電時間の方がアップ信号ＵＰによるキ
ャパシタへの充電時間よりも長いように調整され、制御
電圧は徐々に降下される。さらに、再生クロックＣＬＫ
の位相が受信データＤＩＮの位相に一致しているとき、
アップ信号ＵＰによるキャパシタへの充電とダウン信号
ＤＷＮによるキャパシタからの放電とが等しく繰返さ
れ、全体として制御電圧が保持される。
【０００９】
【発明が解決しようとする課題】しかし、従来のリカバ
リー回路においては、再生クロックＣＬＫの位相が受信
データＤＩＮの位相に一致している場合もアップ信号Ｕ
Ｐとダウン信号ＤＷＮとが受信データエッジにおいて繰
返し出力されるため、電圧制御発振器へ供給される制御
電圧は、出力されたアップ信号ＵＰによるキャパシタへ
の充電とダウン信号ＤＷＮによるキャパシタからの放電
とが繰返されて、一定の電圧に保持される。そうする
と、充電と放電との間隔とが徐々に長くなった場合、電
圧制御発振器における電圧調整のタイミングがずれ、再
生クロックＣＬＫにジッタが現れる問題があった。
リー回路においては、再生クロックＣＬＫの位相が受信
データＤＩＮの位相に一致している場合もアップ信号Ｕ
Ｐとダウン信号ＤＷＮとが受信データエッジにおいて繰
返し出力されるため、電圧制御発振器へ供給される制御
電圧は、出力されたアップ信号ＵＰによるキャパシタへ
の充電とダウン信号ＤＷＮによるキャパシタからの放電
とが繰返されて、一定の電圧に保持される。そうする
と、充電と放電との間隔とが徐々に長くなった場合、電
圧制御発振器における電圧調整のタイミングがずれ、再
生クロックＣＬＫにジッタが現れる問題があった。
【００１０】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、動作周波数に
関わりなくジッタの少ない再生クロックを生成できるリ
カバリー回路を提供することである。
ためになされたものであり、その目的は、動作周波数に
関わりなくジッタの少ない再生クロックを生成できるリ
カバリー回路を提供することである。
【００１１】
【課題を解決するための手段】この発明によるリカバリ
ー回路は、再生クロックの位相を受信データの位相と比
較し、再生クロックの位相が受信データの位相よりも遅
れており、かつ、再生クロックが第１の論理である第１
の期間に受信データのエッジを検出したときアップ信号
を出力し、再生クロックの位相が受信データの位相より
も進んでいるとき、再生クロックが第２の論理である第
２の期間に受信データのエッジを検出した第１の成分
と、第２の期間において受信データの論理が一定である
ことを検出した第２の成分とから成るダウン信号を出力
する位相比較回路と、アップ信号が入力されると、制御
電圧を上昇させ、ダウン信号の第１の成分が入力される
と、制御電圧を降下させ、ダウン信号の第２の成分が入
力されると、第２の成分をキャンセルして制御電圧を保
持する制御電圧調整回路と、制御電圧のレベルに応じて
位相を変化させた再生クロックを生成し、その生成した
再生クロックを位相比較回路へ出力する電圧制御発振器
とを備える。
ー回路は、再生クロックの位相を受信データの位相と比
較し、再生クロックの位相が受信データの位相よりも遅
れており、かつ、再生クロックが第１の論理である第１
の期間に受信データのエッジを検出したときアップ信号
を出力し、再生クロックの位相が受信データの位相より
も進んでいるとき、再生クロックが第２の論理である第
２の期間に受信データのエッジを検出した第１の成分
と、第２の期間において受信データの論理が一定である
ことを検出した第２の成分とから成るダウン信号を出力
する位相比較回路と、アップ信号が入力されると、制御
電圧を上昇させ、ダウン信号の第１の成分が入力される
と、制御電圧を降下させ、ダウン信号の第２の成分が入
力されると、第２の成分をキャンセルして制御電圧を保
持する制御電圧調整回路と、制御電圧のレベルに応じて
位相を変化させた再生クロックを生成し、その生成した
再生クロックを位相比較回路へ出力する電圧制御発振器
とを備える。
【００１２】この発明によるリカバリー回路において
は、再生クロックの位相が受信データの位相よりも遅れ
ている場合、受信データのエッジを検出したアップ信号
が位相比較回路から制御電圧調整回路へ出力される。ま
た、再生クロックの位相が受信データの位相よりも進ん
でいる場合、受信データのエッジを検出したダウン信号
の第１の成分が位相比較回路から制御電圧調整回路へ出
力される。さらに、受信データのエッジに無関係なダウ
ン信号の第２の成分も検出され、位相比較回路から制御
電圧調整回路へ出力される。そうすると、制御電圧調整
回路は、アップ信号またはダウン信号の第１の成分に基
づいて、制御電圧の電圧レベルを上昇または降下させて
制御電圧を調整するとともに、ダウン信号の第２の成分
をキャンセルする。そして、電圧制御発振器は、制御電
圧調整回路からの制御電圧に基づいて再生クロックの位
相を調整する。
は、再生クロックの位相が受信データの位相よりも遅れ
ている場合、受信データのエッジを検出したアップ信号
が位相比較回路から制御電圧調整回路へ出力される。ま
た、再生クロックの位相が受信データの位相よりも進ん
でいる場合、受信データのエッジを検出したダウン信号
の第１の成分が位相比較回路から制御電圧調整回路へ出
力される。さらに、受信データのエッジに無関係なダウ
ン信号の第２の成分も検出され、位相比較回路から制御
電圧調整回路へ出力される。そうすると、制御電圧調整
回路は、アップ信号またはダウン信号の第１の成分に基
づいて、制御電圧の電圧レベルを上昇または降下させて
制御電圧を調整するとともに、ダウン信号の第２の成分
をキャンセルする。そして、電圧制御発振器は、制御電
圧調整回路からの制御電圧に基づいて再生クロックの位
相を調整する。
【００１３】したがって、この発明によれば、再生クロ
ックの位相を受信データの位相に一致させることができ
るとともに、その一致させた状態において、ジッタの少
ない再生クロックを生成できる。
ックの位相を受信データの位相に一致させることができ
るとともに、その一致させた状態において、ジッタの少
ない再生クロックを生成できる。
【００１４】好ましくは、制御電圧調整回路は、供給さ
れる電荷に基づいて、制御電圧を上昇させ、または制御
電圧を降下させるループフィルタ回路と、アップ信号に
基づいて制御電圧を上昇させるための第１の電荷を供給
し、ダウン信号に基づいて制御電圧を降下させるための
第２の電荷を供給するチャージポンプ回路と、第１の電
荷をループフィルタ回路へ供給し、第１の成分が入力さ
れた場合、第２の電荷を一定期間保持した後にループフ
ィルタ回路へ供給し、第２の成分が入力された場合、第
２の電荷をキャンセルするサンプリング回路とを含む。
れる電荷に基づいて、制御電圧を上昇させ、または制御
電圧を降下させるループフィルタ回路と、アップ信号に
基づいて制御電圧を上昇させるための第１の電荷を供給
し、ダウン信号に基づいて制御電圧を降下させるための
第２の電荷を供給するチャージポンプ回路と、第１の電
荷をループフィルタ回路へ供給し、第１の成分が入力さ
れた場合、第２の電荷を一定期間保持した後にループフ
ィルタ回路へ供給し、第２の成分が入力された場合、第
２の電荷をキャンセルするサンプリング回路とを含む。
【００１５】制御電圧調整回路においては、アップ信号
が入力されると、チャージポンプ回路からループフィル
タ回路へ第１の電荷が供給されて制御電圧が上昇され
る。また、ダウン信号の第１の成分が入力されると、チ
ャージポンプ回路は、第２の電荷をサンプリング回路を
介してループフィルタ回路へ供給する。つまり、チャー
ジポンプ回路は、サンプリング回路から第１の成分に相
当する電荷を受取り、サンプリング回路は、ループフィ
ルタ回路から第１の成分に相当する電荷を受取ることに
よって制御電圧を降下させるための第２の電荷がチャー
ジポンプ回路からループフィルタ回路へ伝達される。さ
らに、第２の成分が入力されると、チャージポンプ回路
はサンプリング回路へ第２の電荷を供給し、サンプリン
グ回路は、第２の電荷をキャンセルする。そして、ルー
プフィルタ回路は、供給された第１の電荷に基づいて制
御電圧を上昇させ、供給された第２の電荷に基づいて制
御電圧を降下させる。
が入力されると、チャージポンプ回路からループフィル
タ回路へ第１の電荷が供給されて制御電圧が上昇され
る。また、ダウン信号の第１の成分が入力されると、チ
ャージポンプ回路は、第２の電荷をサンプリング回路を
介してループフィルタ回路へ供給する。つまり、チャー
ジポンプ回路は、サンプリング回路から第１の成分に相
当する電荷を受取り、サンプリング回路は、ループフィ
ルタ回路から第１の成分に相当する電荷を受取ることに
よって制御電圧を降下させるための第２の電荷がチャー
ジポンプ回路からループフィルタ回路へ伝達される。さ
らに、第２の成分が入力されると、チャージポンプ回路
はサンプリング回路へ第２の電荷を供給し、サンプリン
グ回路は、第２の電荷をキャンセルする。そして、ルー
プフィルタ回路は、供給された第１の電荷に基づいて制
御電圧を上昇させ、供給された第２の電荷に基づいて制
御電圧を降下させる。
【００１６】したがって、この発明によれば、アップ信
号と、ダウン信号の第１の成分とを電荷の供給によって
ループフィルタ回路へ伝達し、ダウン信号の第２の成分
を電荷の供給によってサンプリング回路へ伝達し、キャ
ンセルするので、アナログ回路によって再生クロックの
位相調整と、ジッタの少ない再生クロックの生成とを実
現できる。
号と、ダウン信号の第１の成分とを電荷の供給によって
ループフィルタ回路へ伝達し、ダウン信号の第２の成分
を電荷の供給によってサンプリング回路へ伝達し、キャ
ンセルするので、アナログ回路によって再生クロックの
位相調整と、ジッタの少ない再生クロックの生成とを実
現できる。
【００１７】好ましくは、リカバリー回路の位相比較回
路は、第１の成分が入力された場合、第２の電荷をルー
プフィルタ回路へ伝達するための伝達信号と、第２の成
分が入力された場合、第２の電荷をキャンセルするため
のリセット信号とをさらに出力し、サンプリング回路
は、ダウン信号がチャージポンプ回路へ入力されると第
２の電荷をサンプリングして保持し、伝達信号が入力さ
れるとループフィルタ回路と導通し、リセット信号が入
力されると、制御電圧を一定に保持し、かつ、サンプリ
ング値を制御電圧と等しくする。
路は、第１の成分が入力された場合、第２の電荷をルー
プフィルタ回路へ伝達するための伝達信号と、第２の成
分が入力された場合、第２の電荷をキャンセルするため
のリセット信号とをさらに出力し、サンプリング回路
は、ダウン信号がチャージポンプ回路へ入力されると第
２の電荷をサンプリングして保持し、伝達信号が入力さ
れるとループフィルタ回路と導通し、リセット信号が入
力されると、制御電圧を一定に保持し、かつ、サンプリ
ング値を制御電圧と等しくする。
【００１８】サンプリング回路は、第２の電荷になるま
で電荷をチャージポンプ回路へ放出し、その放出した電
荷をループフィルタ回路から補給することによってダウ
ン信号の第１の成分をループフィルタ回路へ伝達する。
また、サンプリング回路は、第２の電荷になるまで電荷
をチャージポンプ回路へ放出し、制御電圧を一定に保持
したまま放出した電荷をループフィルタ回路から補給す
ることによってダウン信号の第２の成分をキャンセルす
る。
で電荷をチャージポンプ回路へ放出し、その放出した電
荷をループフィルタ回路から補給することによってダウ
ン信号の第１の成分をループフィルタ回路へ伝達する。
また、サンプリング回路は、第２の電荷になるまで電荷
をチャージポンプ回路へ放出し、制御電圧を一定に保持
したまま放出した電荷をループフィルタ回路から補給す
ることによってダウン信号の第２の成分をキャンセルす
る。
【００１９】したがって、この発明によれば、ダウン信
号の第１の成分を伝達する機能と、ダウン信号の第２の
成分をキャンセルする機能とを分離することができ、そ
れぞれの処理時間を長く設定できる。その結果、高周波
数の再生クロックにおいてもジッタを少なくできる。
号の第１の成分を伝達する機能と、ダウン信号の第２の
成分をキャンセルする機能とを分離することができ、そ
れぞれの処理時間を長く設定できる。その結果、高周波
数の再生クロックにおいてもジッタを少なくできる。
【００２０】好ましくは、リカバリー回路は、チャージ
ポンプ回路とループフィルタ回路との間に並列に接続さ
れた複数個のサンプリング回路を含む。
ポンプ回路とループフィルタ回路との間に並列に接続さ
れた複数個のサンプリング回路を含む。
【００２１】ダウン信号の第１の成分をループフィルタ
回路へ伝達する動作、およびダウン信号の第２の成分を
キャンセルする動作は、複数個のサンプリング回路によ
って分担される。
回路へ伝達する動作、およびダウン信号の第２の成分を
キャンセルする動作は、複数個のサンプリング回路によ
って分担される。
【００２２】したがって、この発明によれば、１つの動
作を複数のサンプリング回路によって行なうことがで
き、１つの動作を行なう処理時間を長く設定できる。そ
の結果、サンプリング回路の個数倍の高周波数において
もジッタの少ない再生クロックを生成できる。
作を複数のサンプリング回路によって行なうことがで
き、１つの動作を行なう処理時間を長く設定できる。そ
の結果、サンプリング回路の個数倍の高周波数において
もジッタの少ない再生クロックを生成できる。
【００２３】好ましくは、サンプリング回路は、チャー
ジポンプ回路から放出される第２の電荷をサンプリング
して保持する容量素子、伝達信号によって制御される第
１のスイッチ、リセット信号によって制御される第２の
スイッチ、および容量素子を制御電圧に等しくするアナ
ログバッファから成る。
ジポンプ回路から放出される第２の電荷をサンプリング
して保持する容量素子、伝達信号によって制御される第
１のスイッチ、リセット信号によって制御される第２の
スイッチ、および容量素子を制御電圧に等しくするアナ
ログバッファから成る。
【００２４】容量素子は、チャージポンプ回路から放出
される第２の電荷をサンプリングして保持する。そし
て、伝達信号が入力されると第１のスイッチがオンして
第２の電荷はループフィルタ回路へ伝達され、リセット
信号が入力されると、第２のスイッチがオンされてアナ
ログバッファから電荷が供給されて第２の電荷はキャン
セルされる。
される第２の電荷をサンプリングして保持する。そし
て、伝達信号が入力されると第１のスイッチがオンして
第２の電荷はループフィルタ回路へ伝達され、リセット
信号が入力されると、第２のスイッチがオンされてアナ
ログバッファから電荷が供給されて第２の電荷はキャン
セルされる。
【００２５】したがって、この発明によれば、容量素子
を用いて容易にサンプリング回路を実現できる。
を用いて容易にサンプリング回路を実現できる。
【００２６】好ましくは、リカバリー回路の制御電圧調
整回路は、ダウン信号の第２の成分をディジタル信号処
理によってキャンセルする。
整回路は、ダウン信号の第２の成分をディジタル信号処
理によってキャンセルする。
【００２７】制御電圧調整回路は、位相比較回路から入
力された第２の成分をディジタル的にキャンセルする。
力された第２の成分をディジタル的にキャンセルする。
【００２８】したがって、この発明によれば、第２の成
分を迅速にキャンセルできる。好ましくは、リカバリー
回路の電圧制御発振器は、位相の異なる複数のクロック
をさらに生成し、制御電圧調整回路は、電圧制御発振器
へ制御電圧を供給する出力ノードと、複数のクロックを
入力し、位相比較回路から入力されたダウン信号の第１
および第２の成分を複数のクロックによってサンプリン
グして第１の成分のみを再生した再生信号を出力するサ
ンプリング回路と、位相比較回路からのアップ信号に基
づいて制御電圧を上昇させるための第１の電荷をループ
フィルタ回路へ供給し、サンプリング回路からの再生信
号に基づいて制御電圧を降下させるための第２の電荷を
ループフィルタ回路から受給するチャージポンプ回路
と、第１の電荷に基づいて出力ノード上の制御電圧を上
昇させ、第２の電荷に基づいて出力ノード上の前記制御
電圧を降下させるループフィルタ回路とを含む。
分を迅速にキャンセルできる。好ましくは、リカバリー
回路の電圧制御発振器は、位相の異なる複数のクロック
をさらに生成し、制御電圧調整回路は、電圧制御発振器
へ制御電圧を供給する出力ノードと、複数のクロックを
入力し、位相比較回路から入力されたダウン信号の第１
および第２の成分を複数のクロックによってサンプリン
グして第１の成分のみを再生した再生信号を出力するサ
ンプリング回路と、位相比較回路からのアップ信号に基
づいて制御電圧を上昇させるための第１の電荷をループ
フィルタ回路へ供給し、サンプリング回路からの再生信
号に基づいて制御電圧を降下させるための第２の電荷を
ループフィルタ回路から受給するチャージポンプ回路
と、第１の電荷に基づいて出力ノード上の制御電圧を上
昇させ、第２の電荷に基づいて出力ノード上の前記制御
電圧を降下させるループフィルタ回路とを含む。
【００２９】サンプリング回路は、位相比較回路から入
力されたダウン信号の第１および第２の成分と、複数の
クロックとに基づいて、第２の成分をキャンセルし、第
１の成分のみを再生した再生信号を生成する。チャージ
ポンプ回路は、位相比較回路からのアップ信号に基づい
て第１の電荷をループフィルタ回路へ供給し、サンプリ
ング回路からの再生信号に基づいて第２の電荷をループ
フィルタ回路へ供給する。そして、ループフィルタ回路
は、第１または第２の電荷に基づいて制御電圧を上昇さ
せ、または降下させる。つまり、信号処理段階において
第２の成分をキャンセルし、第１の成分のみを再生した
後に、電荷のやり取りが行なわれて制御電圧の調整が行
なわれる。
力されたダウン信号の第１および第２の成分と、複数の
クロックとに基づいて、第２の成分をキャンセルし、第
１の成分のみを再生した再生信号を生成する。チャージ
ポンプ回路は、位相比較回路からのアップ信号に基づい
て第１の電荷をループフィルタ回路へ供給し、サンプリ
ング回路からの再生信号に基づいて第２の電荷をループ
フィルタ回路へ供給する。そして、ループフィルタ回路
は、第１または第２の電荷に基づいて制御電圧を上昇さ
せ、または降下させる。つまり、信号処理段階において
第２の成分をキャンセルし、第１の成分のみを再生した
後に、電荷のやり取りが行なわれて制御電圧の調整が行
なわれる。
【００３０】したがって、この発明によれば、電荷のや
り取りをせずに第２の成分をキャンセルできる。
り取りをせずに第２の成分をキャンセルできる。
【００３１】好ましくは、リカバリー回路の位相比較回
路は、リセット信号をさらに出力し、サンプリング回路
は、複数のクロックによってダウン信号の第２の成分に
続いてリセット信号をサンプリングしたとき、ダウン信
号の第２の成分をキャンセルする。
路は、リセット信号をさらに出力し、サンプリング回路
は、複数のクロックによってダウン信号の第２の成分に
続いてリセット信号をサンプリングしたとき、ダウン信
号の第２の成分をキャンセルする。
【００３２】複数のクロックによるダウン信号の第２の
成分のサンプリングに続いて、複数のクロックによって
リセット信号がサンプリングされると、第２の成分はキ
ャンセルされる。
成分のサンプリングに続いて、複数のクロックによって
リセット信号がサンプリングされると、第２の成分はキ
ャンセルされる。
【００３３】したがって、リセット信号の有無によって
第２の成分をキャンセルできる。好ましくは、リカバリ
ー回路のサンプリング回路は、電流を一定に保持し、ダ
ウン信号の第１の成分の幅に応じて電流を流す時間を変
化させることによってチャージポンプ回路が第２の電荷
を受給するように再生信号を再生する。
第２の成分をキャンセルできる。好ましくは、リカバリ
ー回路のサンプリング回路は、電流を一定に保持し、ダ
ウン信号の第１の成分の幅に応じて電流を流す時間を変
化させることによってチャージポンプ回路が第２の電荷
を受給するように再生信号を再生する。
【００３４】サンプリング回路は、ダウン信号の第１の
成分の幅をチャージポンプ回路に電流が流れ込むときの
時間に対する重み付けに変換して再生信号を再生する。
そして、再生信号に基づいて決定される時間だけチャー
ジポンプ回路へ電流が流れ込み、チャージポンプ回路は
第２の電荷を受給する。
成分の幅をチャージポンプ回路に電流が流れ込むときの
時間に対する重み付けに変換して再生信号を再生する。
そして、再生信号に基づいて決定される時間だけチャー
ジポンプ回路へ電流が流れ込み、チャージポンプ回路は
第２の電荷を受給する。
【００３５】したがって、この発明によれば、ループフ
ィルタ回路へ電流が流れ込む時間をダウン信号の第１の
成分の幅に応じて変化させることによって第１の成分を
ループフィルタ回路へ伝達するのに必要な電荷のやり取
りを行なうことができる。
ィルタ回路へ電流が流れ込む時間をダウン信号の第１の
成分の幅に応じて変化させることによって第１の成分を
ループフィルタ回路へ伝達するのに必要な電荷のやり取
りを行なうことができる。
【００３６】好ましくは、リカバリー回路のサンプリン
グ回路は、電流を流す時間を一定に保持し、ダウン信号
の第１の成分の幅に応じて電流値を変化させることによ
ってチャージポンプ回路が第２の電荷を受給するように
再生信号を再生する。
グ回路は、電流を流す時間を一定に保持し、ダウン信号
の第１の成分の幅に応じて電流値を変化させることによ
ってチャージポンプ回路が第２の電荷を受給するように
再生信号を再生する。
【００３７】サンプリング回路は、ダウン信号の第１の
成分の幅をチャージポンプ回路に電流が流れ込むときの
電流値に対する重み付けに変換して再生信号を再生す
る。そして、再生信号に基づいて決定される電流値の電
流がチャージポンプ回路へ流れ込み、チャージポンプ回
路は第２の電荷を受給する。
成分の幅をチャージポンプ回路に電流が流れ込むときの
電流値に対する重み付けに変換して再生信号を再生す
る。そして、再生信号に基づいて決定される電流値の電
流がチャージポンプ回路へ流れ込み、チャージポンプ回
路は第２の電荷を受給する。
【００３８】したがって、この発明によれば、ループフ
ィルタ回路へ電流が流れ込むときの電流値をダウン信号
の第１の成分の幅に応じて変化させることによって第１
の成分をループフィルタ回路へ伝達するのに必要な電荷
のやり取りを行なうことができる。
ィルタ回路へ電流が流れ込むときの電流値をダウン信号
の第１の成分の幅に応じて変化させることによって第１
の成分をループフィルタ回路へ伝達するのに必要な電荷
のやり取りを行なうことができる。
【００３９】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
【００４０】［実施の形態１］図１を参照して、本発明
によるリカバリー回路を用いた通信装置４０について説
明する。通信装置４０は、データの受信部２０とデータ
の送信部３０とを備える。受信部２０は、レシーバ１０
と、リカバリー回路１１と、入力ラッチ回路１２と、ｎ
分の１分周器１３と、デマルチプレクサ１４とを含む。
レシーバ１０は、通信ケーブル１から受信データＤＩＮ
を受取り、その受取った受信データＤＩＮをリカバリー
回路１１、および入力ラッチ回路１２へ出力する。リカ
バリー回路１１は、後述する方法によって受信データＤ
ＩＮの位相に同期した再生クロックＣＬＫを生成する。
入力ラッチ回路１２は、レシーバ１０からの受信データ
ＤＩＮを、リカバリー回路１１からの再生クロックＣＬ
Ｋの立ち上がりエッジに同期して一定期間ラッチし、そ
のラッチした受信データＤＩＮをデマルチプレクサ１４
へ出力する。デマルチプレクサ１４は、ｎ分の１分周器
１３によって再生クロックＣＬＫをｎ分の１に分周した
クロックＣＬＫｎに同期して、受信データＤＩＮをｎビ
ットの並列データに変換し、そのｎビットの並列データ
をＤＳＰへ出力する。
によるリカバリー回路を用いた通信装置４０について説
明する。通信装置４０は、データの受信部２０とデータ
の送信部３０とを備える。受信部２０は、レシーバ１０
と、リカバリー回路１１と、入力ラッチ回路１２と、ｎ
分の１分周器１３と、デマルチプレクサ１４とを含む。
レシーバ１０は、通信ケーブル１から受信データＤＩＮ
を受取り、その受取った受信データＤＩＮをリカバリー
回路１１、および入力ラッチ回路１２へ出力する。リカ
バリー回路１１は、後述する方法によって受信データＤ
ＩＮの位相に同期した再生クロックＣＬＫを生成する。
入力ラッチ回路１２は、レシーバ１０からの受信データ
ＤＩＮを、リカバリー回路１１からの再生クロックＣＬ
Ｋの立ち上がりエッジに同期して一定期間ラッチし、そ
のラッチした受信データＤＩＮをデマルチプレクサ１４
へ出力する。デマルチプレクサ１４は、ｎ分の１分周器
１３によって再生クロックＣＬＫをｎ分の１に分周した
クロックＣＬＫｎに同期して、受信データＤＩＮをｎビ
ットの並列データに変換し、そのｎビットの並列データ
をＤＳＰへ出力する。
【００４１】また、送信部３０は、ＰＬＬ回路１５と、
ｎ分の１分周器１６と、マルチプレクサ１７と、出力ラ
ッチ回路１８と、ドライバ１９とを含む。ＰＬＬ回路１
５は、システムクロックＳＣＫに同期した送信クロック
ＴＣＫを生成する。マルチプレクサ１７は、ｎ分の１分
周器１６によって送信クロックＴＣＫをｎ分の１に分周
したクロックＴＣＫｎ同期して、ＤＳＰからのｎビット
の並列データを１ビットのデータに多重して出力ラッチ
回路１８へ出力する。出力ラッチ回路１８は、送信クロ
ックＴＣＫに同期してマルチプレクサ１７からの１ビッ
トに多重されたデータをラッチし、ドライバ１９へ出力
する。ドライバ１９は、通信ケーブル１を介してデータ
を送信する。
ｎ分の１分周器１６と、マルチプレクサ１７と、出力ラ
ッチ回路１８と、ドライバ１９とを含む。ＰＬＬ回路１
５は、システムクロックＳＣＫに同期した送信クロック
ＴＣＫを生成する。マルチプレクサ１７は、ｎ分の１分
周器１６によって送信クロックＴＣＫをｎ分の１に分周
したクロックＴＣＫｎ同期して、ＤＳＰからのｎビット
の並列データを１ビットのデータに多重して出力ラッチ
回路１８へ出力する。出力ラッチ回路１８は、送信クロ
ックＴＣＫに同期してマルチプレクサ１７からの１ビッ
トに多重されたデータをラッチし、ドライバ１９へ出力
する。ドライバ１９は、通信ケーブル１を介してデータ
を送信する。
【００４２】したがって、本発明によるリカバリー回路
１１は、通信装置４０の受信部２０に用いられ、受信デ
ータＤＩＮをｎビットの並列データの変換し、受信デー
タＤＩＮの処理を行なうＤＳＰへ受信データＤＩＮを伝
達する際の基準になる再生クロックＣＬＫを生成するも
のである。
１１は、通信装置４０の受信部２０に用いられ、受信デ
ータＤＩＮをｎビットの並列データの変換し、受信デー
タＤＩＮの処理を行なうＤＳＰへ受信データＤＩＮを伝
達する際の基準になる再生クロックＣＬＫを生成するも
のである。
【００４３】図２を参照して、本発明によるリカバリー
回路１１は、位相比較回路１１０と、チャージポンプ１
１１と、サンプリング回路１１２と、ループフィルタ１
１３と、電圧制御発振器１１４とを備える。位相比較回
路１１０は、再生クロックＣＬＫの位相を受信データＤ
ＩＮの位相と比較し、後述するようにアップ信号ＵＰ、
ダウン信号ＤＷＮ、およびリセット信号ＲＳＴを出力す
る。チャージポンプ１１１は、後述するように、位相比
較回路１１０からのアップ信号ＵＰまたはダウン信号Ｄ
ＷＮに応じて、電圧制御発振器１１４へ出力する制御電
圧を調整するための電荷をサンプリング回路１１２へ出
力する。
回路１１は、位相比較回路１１０と、チャージポンプ１
１１と、サンプリング回路１１２と、ループフィルタ１
１３と、電圧制御発振器１１４とを備える。位相比較回
路１１０は、再生クロックＣＬＫの位相を受信データＤ
ＩＮの位相と比較し、後述するようにアップ信号ＵＰ、
ダウン信号ＤＷＮ、およびリセット信号ＲＳＴを出力す
る。チャージポンプ１１１は、後述するように、位相比
較回路１１０からのアップ信号ＵＰまたはダウン信号Ｄ
ＷＮに応じて、電圧制御発振器１１４へ出力する制御電
圧を調整するための電荷をサンプリング回路１１２へ出
力する。
【００４４】サンプリング回路１１２は、後述する方法
によって、アップ信号ＵＰに基づくチャージポンプ１１
１からの電荷をそのままループフィルタ１１３へ供給
し、受信データＤＩＮのエッジにおいて検出されたダウ
ン信号に応じてチャージポンプ１１１から出力された電
荷を保持し、その保持した電荷をループフィルタ１１３
へ供給する。また、位相比較回路１１０が再生クロック
ＣＬＫのＬ（論理ロー）レベルの期間において、受信デ
ータＤＩＮのエッジを検出しなかったとき、サンプリン
グ回路１１２は位相比較回路１１０から入力されたダウ
ン信号をキャンセルする。
によって、アップ信号ＵＰに基づくチャージポンプ１１
１からの電荷をそのままループフィルタ１１３へ供給
し、受信データＤＩＮのエッジにおいて検出されたダウ
ン信号に応じてチャージポンプ１１１から出力された電
荷を保持し、その保持した電荷をループフィルタ１１３
へ供給する。また、位相比較回路１１０が再生クロック
ＣＬＫのＬ（論理ロー）レベルの期間において、受信デ
ータＤＩＮのエッジを検出しなかったとき、サンプリン
グ回路１１２は位相比較回路１１０から入力されたダウ
ン信号をキャンセルする。
【００４５】ループフィルタ１１３は、供給される電荷
によって制御電圧を調整し、その調整した制御電圧を電
圧制御発振器１１４へ出力する。電圧制御発振器１１４
は、ループフィルタ１１３からの制御電圧によって位相
を変換させた再生クロックＣＬＫを生成し、その生成し
た再生クロックＣＬＫを位相比較回路１１０へ出力す
る。
によって制御電圧を調整し、その調整した制御電圧を電
圧制御発振器１１４へ出力する。電圧制御発振器１１４
は、ループフィルタ１１３からの制御電圧によって位相
を変換させた再生クロックＣＬＫを生成し、その生成し
た再生クロックＣＬＫを位相比較回路１１０へ出力す
る。
【００４６】図３を参照して、位相比較回路１１０は、
エッジ検出回路１１００と、ＲＳラッチ１１０１，１１
０２と、フリップフロップ１１０３と、ＡＮＤゲート１
１０４〜１１０６とを含む。エッジ検出回路１１００
は、受信データＤＩＮが入力され、受信データＤＩＮの
エッジを後述する方法によって検出し、エッジ検出信号
ＥＤＧを出力する。ＲＳラッチ回路１１０１は、リセッ
ト優先のラッチ回路であり、エッジ検出回路１１００か
らのエッジ検出信号ＥＤＧをラッチしたアップ信号ＵＰ
を出力する。ＲＳラッチ回路１１０１は、再生クロック
ＣＬＫの反転クロック／ＣＬＫによってリセットされ
る。ＲＳラッチ回路１１０２は、リセット優先のラッチ
回路であり、エッジ検出回路１１００からのエッジ検出
信号ＥＤＧをラッチしたセット出力信号をフリップフロ
ップ１１０３へ出力し、リセット出力信号をＡＮＤゲー
ト１１０４へ出力する。ＲＳラッチ回路１１０２は、再
生クロックＣＬＫによってリセットされる。フリップフ
ロップ１１０３は、ＲＳラッチ回路１１０２のセット出
力信号を、再生クロックＣＬＫの１周期分だけ遅延させ
た出力信号をＡＮＤゲート１１０５へ出力し、反転出力
信号をＡＮＤゲート１１０６へ出力する。
エッジ検出回路１１００と、ＲＳラッチ１１０１，１１
０２と、フリップフロップ１１０３と、ＡＮＤゲート１
１０４〜１１０６とを含む。エッジ検出回路１１００
は、受信データＤＩＮが入力され、受信データＤＩＮの
エッジを後述する方法によって検出し、エッジ検出信号
ＥＤＧを出力する。ＲＳラッチ回路１１０１は、リセッ
ト優先のラッチ回路であり、エッジ検出回路１１００か
らのエッジ検出信号ＥＤＧをラッチしたアップ信号ＵＰ
を出力する。ＲＳラッチ回路１１０１は、再生クロック
ＣＬＫの反転クロック／ＣＬＫによってリセットされ
る。ＲＳラッチ回路１１０２は、リセット優先のラッチ
回路であり、エッジ検出回路１１００からのエッジ検出
信号ＥＤＧをラッチしたセット出力信号をフリップフロ
ップ１１０３へ出力し、リセット出力信号をＡＮＤゲー
ト１１０４へ出力する。ＲＳラッチ回路１１０２は、再
生クロックＣＬＫによってリセットされる。フリップフ
ロップ１１０３は、ＲＳラッチ回路１１０２のセット出
力信号を、再生クロックＣＬＫの１周期分だけ遅延させ
た出力信号をＡＮＤゲート１１０５へ出力し、反転出力
信号をＡＮＤゲート１１０６へ出力する。
【００４７】ＡＮＤゲート１１０４は、ＲＳラッチ回路
１１０２のセット出力信号と再生クロックＣＬＫの反転
クロック／ＣＬＫとの論理積を演算し、ダウン信号ＤＷ
Ｎを出力する。ＡＮＤゲート１１０５は、フリップフロ
ップ１１０３の出力信号と再生クロックＣＬＫとの論理
積を演算し、伝達信号ＥＸＥを出力する。ＡＮＤゲート
１１０６は、フリップフロップ１１０３の反転出力信号
と再生クロックＣＬＫとの論理積とを演算し、リセット
信号ＲＳＴを出力する。
１１０２のセット出力信号と再生クロックＣＬＫの反転
クロック／ＣＬＫとの論理積を演算し、ダウン信号ＤＷ
Ｎを出力する。ＡＮＤゲート１１０５は、フリップフロ
ップ１１０３の出力信号と再生クロックＣＬＫとの論理
積を演算し、伝達信号ＥＸＥを出力する。ＡＮＤゲート
１１０６は、フリップフロップ１１０３の反転出力信号
と再生クロックＣＬＫとの論理積とを演算し、リセット
信号ＲＳＴを出力する。
【００４８】図４を参照して、エッジ検出回路１１００
は、インバータ１１１０〜１１１６と、ＡＮＤゲート１
１１７，１１１８と、ＯＲゲート１１１９とを含む。Ａ
ＮＤゲート１１１７は、インバータ１１１１の出力信号
とインバータ１１１６の出力信号との論理積を演算し、
ＯＲゲート１１１９の一方の端子へ出力する。ＡＮＤゲ
ート１１１８は、インバータ１１１０の出力信号とイン
バータ１１１５の出力信号との論理積を演算し、ＯＲゲ
ート１１１９の他方の端子へ出力する。
は、インバータ１１１０〜１１１６と、ＡＮＤゲート１
１１７，１１１８と、ＯＲゲート１１１９とを含む。Ａ
ＮＤゲート１１１７は、インバータ１１１１の出力信号
とインバータ１１１６の出力信号との論理積を演算し、
ＯＲゲート１１１９の一方の端子へ出力する。ＡＮＤゲ
ート１１１８は、インバータ１１１０の出力信号とイン
バータ１１１５の出力信号との論理積を演算し、ＯＲゲ
ート１１１９の他方の端子へ出力する。
【００４９】図５を参照して、インバータ１１１０は受
信データＤＩＮを反転させて遅延させた信号ＤＩＮＤ３
をインバータ１１１１およびＡＮＤゲート１１１８へ出
力する。インバータ１１１１は、信号ＤＩＮＤ３を反転
させて遅延させた信号ＤＩＮをＡＮＤゲート１１１７お
よびインバータ１１１２へ出力する。インバータ１１１
１は、受信データＤＩＮを２回反転させた信号を出力す
るので、図５においては、インバータ１１１１の出力信
号を受信データＤＩＮと同じ信号ＤＩＮにしている。イ
ンバータ１１１２〜１１１６は、信号ＤＩＮを５回反転
させて遅延させた信号ＤＩＮＤ１をＡＮＤゲート１１１
７へ出力する。また、インバータ１１１２〜１１１５
は、信号ＤＩＮを４回反転させて遅延させた信号ＤＩＮ
Ｄ２をＡＮＤゲート１１１８へ出力する。
信データＤＩＮを反転させて遅延させた信号ＤＩＮＤ３
をインバータ１１１１およびＡＮＤゲート１１１８へ出
力する。インバータ１１１１は、信号ＤＩＮＤ３を反転
させて遅延させた信号ＤＩＮをＡＮＤゲート１１１７お
よびインバータ１１１２へ出力する。インバータ１１１
１は、受信データＤＩＮを２回反転させた信号を出力す
るので、図５においては、インバータ１１１１の出力信
号を受信データＤＩＮと同じ信号ＤＩＮにしている。イ
ンバータ１１１２〜１１１６は、信号ＤＩＮを５回反転
させて遅延させた信号ＤＩＮＤ１をＡＮＤゲート１１１
７へ出力する。また、インバータ１１１２〜１１１５
は、信号ＤＩＮを４回反転させて遅延させた信号ＤＩＮ
Ｄ２をＡＮＤゲート１１１８へ出力する。
【００５０】ＡＮＤゲート１１１７は、信号ＤＩＮと信
号ＤＩＮＤ１との論理積を演算してエッジ信号ＥＤＧ１
をＯＲゲート１１１９の一方の端子へ出力する。ＡＮＤ
ゲート１１１８は、信号ＤＩＮＤ２と信号ＤＩＮＤ３と
の論理積を演算してエッジ信号ＥＤＧ２をＯＲゲート１
１１９の他方の端子へ出力する。そうすると、ＯＲゲー
ト１１１９は、エッジ信号ＥＤＧ１とエッジ信号ＥＤＧ
２との論理和を演算してエッジ検出信号ＥＤＧを出力す
る。
号ＤＩＮＤ１との論理積を演算してエッジ信号ＥＤＧ１
をＯＲゲート１１１９の一方の端子へ出力する。ＡＮＤ
ゲート１１１８は、信号ＤＩＮＤ２と信号ＤＩＮＤ３と
の論理積を演算してエッジ信号ＥＤＧ２をＯＲゲート１
１１９の他方の端子へ出力する。そうすると、ＯＲゲー
ト１１１９は、エッジ信号ＥＤＧ１とエッジ信号ＥＤＧ
２との論理和を演算してエッジ検出信号ＥＤＧを出力す
る。
【００５１】図３および図６を参照して、エッジ検出回
路１１００は、図４，５を参照して説明した方法によっ
てエッジ検出信号ＥＤＧを出力する。再生クロックＣＬ
Ｋの位相が受信データＤＩＮの位相よりも遅れている場
合（図６の（ｂ）参照）、ＲＳラッチ回路１１０１は、
再生クロックＣＬＫの反転クロック／ＣＬＫをリセット
信号としてエッジ検出信号ＥＤＧをラッチし、アップ信
号ＵＰ１を出力する。すなわち、アップ信号ＵＰ１は再
生クロックＣＬＫがＨ（論理ハイ）レベルの期間に、受
信データＤＩＮのエッジと再生クロックＣＬＫの立下り
との差に相当する幅を有する信号として出力される。Ｒ
Ｓラッチ回路１１０２は、再生クロックＣＬＫをリセッ
ト信号としてエッジ検出信号ＥＤＧをラッチし、セット
出力信号をフリップフロップ１１０３へ出力し、リセッ
ト出力信号をＡＮＤゲート１１０４へ出力する。
路１１００は、図４，５を参照して説明した方法によっ
てエッジ検出信号ＥＤＧを出力する。再生クロックＣＬ
Ｋの位相が受信データＤＩＮの位相よりも遅れている場
合（図６の（ｂ）参照）、ＲＳラッチ回路１１０１は、
再生クロックＣＬＫの反転クロック／ＣＬＫをリセット
信号としてエッジ検出信号ＥＤＧをラッチし、アップ信
号ＵＰ１を出力する。すなわち、アップ信号ＵＰ１は再
生クロックＣＬＫがＨ（論理ハイ）レベルの期間に、受
信データＤＩＮのエッジと再生クロックＣＬＫの立下り
との差に相当する幅を有する信号として出力される。Ｒ
Ｓラッチ回路１１０２は、再生クロックＣＬＫをリセッ
ト信号としてエッジ検出信号ＥＤＧをラッチし、セット
出力信号をフリップフロップ１１０３へ出力し、リセッ
ト出力信号をＡＮＤゲート１１０４へ出力する。
【００５２】そうすると、ＡＮＤゲート１１０４は、Ｒ
Ｓラッチ回路１１０２のリセット出力信号と、再生クロ
ックＣＬＫの反転クロック／ＣＬＫとの論理積を演算し
てダウン信号ＤＷＮ１を出力する。この場合、ダウン信
号ＤＷＮ１は、受信データＤＩＮのエッジと無関係に再
生クロックＣＬＫがＬ（論理ロー）レベルの期間に出力
され、再生クロックＣＬＫの半周期分の幅を有する成分
Ｋ１から成る。また、フリップフロップ１１０３は、Ｒ
Ｓラッチ回路１１０２のセット出力信号を再生クロック
ＣＬＫの１周期分だけ遅延させた出力信号をＡＮＤゲー
ト１１０５へ出力し、反転出力信号をＡＮＤゲート１１
０６へ出力する。そして、ＡＮＤゲート１１０５は、フ
リップフロップ１１０３の出力信号と再生クロックＣＬ
Ｋとの論理積を演算して伝達信号ＥＸＥ１を出力する。
この場合、ダウン信号ＤＷＮ１は、受信データＤＩＮの
エッジに起因した信号成分を含まないので、伝達信号Ｅ
ＸＥはＬレベルである。また、ＡＮＤゲート１１０６
は、フリップフロップ１１０３の反転出力信号と再生ク
ロックＣＬＫとの論理積を演算してリセット信号ＲＳＴ
１を出力する。
Ｓラッチ回路１１０２のリセット出力信号と、再生クロ
ックＣＬＫの反転クロック／ＣＬＫとの論理積を演算し
てダウン信号ＤＷＮ１を出力する。この場合、ダウン信
号ＤＷＮ１は、受信データＤＩＮのエッジと無関係に再
生クロックＣＬＫがＬ（論理ロー）レベルの期間に出力
され、再生クロックＣＬＫの半周期分の幅を有する成分
Ｋ１から成る。また、フリップフロップ１１０３は、Ｒ
Ｓラッチ回路１１０２のセット出力信号を再生クロック
ＣＬＫの１周期分だけ遅延させた出力信号をＡＮＤゲー
ト１１０５へ出力し、反転出力信号をＡＮＤゲート１１
０６へ出力する。そして、ＡＮＤゲート１１０５は、フ
リップフロップ１１０３の出力信号と再生クロックＣＬ
Ｋとの論理積を演算して伝達信号ＥＸＥ１を出力する。
この場合、ダウン信号ＤＷＮ１は、受信データＤＩＮの
エッジに起因した信号成分を含まないので、伝達信号Ｅ
ＸＥはＬレベルである。また、ＡＮＤゲート１１０６
は、フリップフロップ１１０３の反転出力信号と再生ク
ロックＣＬＫとの論理積を演算してリセット信号ＲＳＴ
１を出力する。
【００５３】また、再生クロックＣＬＫの位相が受信デ
ータＤＩＮの位相よりも進んでいる場合（図６の（ｃ）
参照）、エッジ検出信号ＥＤＧは再生クロックＣＬＫが
Ｌレベルの期間に存在するので、ＲＳラッチ回路１１０
１はＬレベルのアップ信号ＵＰ２を出力する。また、Ａ
ＮＤゲート１１０４は、再生クロックＣＬＫがＬレベル
の期間に、再生クロックＣＬＫの半周期分の幅を有する
成分ｋ１と再生クロックＣＬＫの立下りと受信データＤ
ＩＮのエッジとの差に相当する幅を有する成分ｋ２とか
ら成るダウン信号ＤＷＮを出力する。そして、ＡＮＤゲ
ート１１０５は、再生クロックＣＬＫがＨレベルの期間
に伝達信号ＥＸＥ２を出力する。伝達信号ＥＸＥ２は、
ダウン信号ＤＷＮ２の成分ｋ２が検出される再生クロッ
クＣＬＫの期間に隣接するＨレベルの期間に検出され
る。また、ＡＮＤゲート１１０６は、再生クロックＣＬ
ＫがＬレベルの期間にリセット信号ＲＳＴ２を出力す
る。リセット信号ＲＳＴ２は、ダウン信号ＤＷＮ２の成
分ｋ１が検出される再生クロックＣＬＫの期間に隣接す
るＨレベルの期間に検出される。
ータＤＩＮの位相よりも進んでいる場合（図６の（ｃ）
参照）、エッジ検出信号ＥＤＧは再生クロックＣＬＫが
Ｌレベルの期間に存在するので、ＲＳラッチ回路１１０
１はＬレベルのアップ信号ＵＰ２を出力する。また、Ａ
ＮＤゲート１１０４は、再生クロックＣＬＫがＬレベル
の期間に、再生クロックＣＬＫの半周期分の幅を有する
成分ｋ１と再生クロックＣＬＫの立下りと受信データＤ
ＩＮのエッジとの差に相当する幅を有する成分ｋ２とか
ら成るダウン信号ＤＷＮを出力する。そして、ＡＮＤゲ
ート１１０５は、再生クロックＣＬＫがＨレベルの期間
に伝達信号ＥＸＥ２を出力する。伝達信号ＥＸＥ２は、
ダウン信号ＤＷＮ２の成分ｋ２が検出される再生クロッ
クＣＬＫの期間に隣接するＨレベルの期間に検出され
る。また、ＡＮＤゲート１１０６は、再生クロックＣＬ
ＫがＬレベルの期間にリセット信号ＲＳＴ２を出力す
る。リセット信号ＲＳＴ２は、ダウン信号ＤＷＮ２の成
分ｋ１が検出される再生クロックＣＬＫの期間に隣接す
るＨレベルの期間に検出される。
【００５４】さらに、再生クロックＣＬＫの位相が受信
データＤＩＮの位相に一致しているとき、すなわち、再
生クロックＣＬＫが受信データＤＩＮにロックしている
場合（図６の（ａ）参照）、ＲＳラッチ回路１１０１
は、再生クロックＣＬＫがＨレベルの期間にアップ信号
ＵＰ３を出力する。再生クロックＣＬＫが受信データＤ
ＩＮにロックしている場合、アップ信号ＵＰは、本来、
受信データＤＩＮのエッジに起因した信号成分を含まな
い。しかし、再生クロックＣＬＫの位相が受信データＤ
ＩＮの位相と、若干、ずれていることも考えられるた
め、図６の（ａ）においては、スパイク状の信号成分を
含むアップ信号ＵＰが示されている。また、ＡＮＤゲー
ト１１０４は、再生クロックＣＬＫがＬレベルの期間に
ダウン信号ＤＷＮ３を出力する。ダウン信号ＤＷＮ３
は、受信データＤＩＮのエッジに無関係な再生クロック
ＣＬＫの半周期分の幅を有する成分ｋ１と、スパイク状
の成分とから成る。この場合も、ダウン信号ＤＷＮは、
本来、受信データＤＩＮのエッジに起因した信号成分を
含まないが、アップ信号ＵＰの場合と同様な理由により
スパイク状の成分を含むダウン信号ＤＷＮが示されてい
る。そして、ＡＮＤゲート１１０５は、再生クロックＣ
ＬＫがＨレベルの期間に伝達信号ＥＸＥ３を出力する。
伝達信号ＥＸＥ３は、ダウン信号ＤＷＮ３のスパイク状
の成分が検出される再生クロックＣＬＫの期間に隣接す
るＨレベルの期間に検出される。また、ＡＮＤゲート１
１０６は、再生クロックＣＬＫがＬレベルの期間にリセ
ット信号ＲＳＴ３を出力する。リセット信号ＲＳＴ３
は、ダウン信号ＤＷＮ３の成分ｋ１が検出される再生ク
ロックＣＬＫの期間に隣接するＨレベルの期間に検出さ
れる。
データＤＩＮの位相に一致しているとき、すなわち、再
生クロックＣＬＫが受信データＤＩＮにロックしている
場合（図６の（ａ）参照）、ＲＳラッチ回路１１０１
は、再生クロックＣＬＫがＨレベルの期間にアップ信号
ＵＰ３を出力する。再生クロックＣＬＫが受信データＤ
ＩＮにロックしている場合、アップ信号ＵＰは、本来、
受信データＤＩＮのエッジに起因した信号成分を含まな
い。しかし、再生クロックＣＬＫの位相が受信データＤ
ＩＮの位相と、若干、ずれていることも考えられるた
め、図６の（ａ）においては、スパイク状の信号成分を
含むアップ信号ＵＰが示されている。また、ＡＮＤゲー
ト１１０４は、再生クロックＣＬＫがＬレベルの期間に
ダウン信号ＤＷＮ３を出力する。ダウン信号ＤＷＮ３
は、受信データＤＩＮのエッジに無関係な再生クロック
ＣＬＫの半周期分の幅を有する成分ｋ１と、スパイク状
の成分とから成る。この場合も、ダウン信号ＤＷＮは、
本来、受信データＤＩＮのエッジに起因した信号成分を
含まないが、アップ信号ＵＰの場合と同様な理由により
スパイク状の成分を含むダウン信号ＤＷＮが示されてい
る。そして、ＡＮＤゲート１１０５は、再生クロックＣ
ＬＫがＨレベルの期間に伝達信号ＥＸＥ３を出力する。
伝達信号ＥＸＥ３は、ダウン信号ＤＷＮ３のスパイク状
の成分が検出される再生クロックＣＬＫの期間に隣接す
るＨレベルの期間に検出される。また、ＡＮＤゲート１
１０６は、再生クロックＣＬＫがＬレベルの期間にリセ
ット信号ＲＳＴ３を出力する。リセット信号ＲＳＴ３
は、ダウン信号ＤＷＮ３の成分ｋ１が検出される再生ク
ロックＣＬＫの期間に隣接するＨレベルの期間に検出さ
れる。
【００５５】以上により、位相比較回路１１０は、再生
クロックＣＬＫの位相と受信データＤＩＮの位相との位
相差に応じて、アップ信号ＵＰ１〜３、ダウン信号ＤＷ
Ｎ１〜３、伝達信号ＥＸＥ１〜３、およびリセット信号
ＲＳＴ１〜３を出力する。
クロックＣＬＫの位相と受信データＤＩＮの位相との位
相差に応じて、アップ信号ＵＰ１〜３、ダウン信号ＤＷ
Ｎ１〜３、伝達信号ＥＸＥ１〜３、およびリセット信号
ＲＳＴ１〜３を出力する。
【００５６】図７を参照して、チャージポンプ１１１
は、電流源１００１，１００４と、スイッチ１００２，
１００３とを備える。電流源１００１およびスイッチ１
００２は、電源ノード１００５と出力ノード１１３５と
の間に直列に接続される。また、スイッチ１００２は位
相比較回路１１０からのアップ信号ＵＰによってオン、
オフされる。スイッチ１００３および電流源１００４
は、接地ノード１００６と出力ノード１００７との間に
直列に接続される。また、スイッチ１００３は、位相比
較回路１１０からのダウン信号ＤＷＮによってオン、オ
フされる。チャージポンプ１１１は、位相比較回路１１
０からアップ信号ＵＰが入力されるとスイッチ１００２
がオンされ、電流源１００１によって出力ノード１１３
５へ電流（電荷）を供給する。また、チャージポンプ１
１１は、位相比較回路１１０からダウン信号ＤＷＮが入
力されると、スイッチ１００３がオンされ、電流源１０
０４によって出力ノード１００７から接地ノード１００
６へ電流（電荷）が供給される。
は、電流源１００１，１００４と、スイッチ１００２，
１００３とを備える。電流源１００１およびスイッチ１
００２は、電源ノード１００５と出力ノード１１３５と
の間に直列に接続される。また、スイッチ１００２は位
相比較回路１１０からのアップ信号ＵＰによってオン、
オフされる。スイッチ１００３および電流源１００４
は、接地ノード１００６と出力ノード１００７との間に
直列に接続される。また、スイッチ１００３は、位相比
較回路１１０からのダウン信号ＤＷＮによってオン、オ
フされる。チャージポンプ１１１は、位相比較回路１１
０からアップ信号ＵＰが入力されるとスイッチ１００２
がオンされ、電流源１００１によって出力ノード１１３
５へ電流（電荷）を供給する。また、チャージポンプ１
１１は、位相比較回路１１０からダウン信号ＤＷＮが入
力されると、スイッチ１００３がオンされ、電流源１０
０４によって出力ノード１００７から接地ノード１００
６へ電流（電荷）が供給される。
【００５７】サンプリング回路１１２は、スイッチ１１
２０，１１２２と、キャパシタ１１２１と、増幅器１１
２３とを備える。スイッチ１１２０は、出力ノード１０
０７と出力ノード１１３５との間に配置され、位相比較
回路１１０からの伝達信号ＥＸＥによってオン、オフさ
れる。キャパシタ１１２１は、出力ノード１００７と接
地ノード１１２４との間に配置される。そして、キャパ
シタ１１２１は、スイッチ１１２２がオンされると充電
され、スイッチ１００３または１１２０がオンされると
放電される。スイッチ１１２２は、ノード１１２５と増
幅器１１２３との間に配置され、位相比較回路１１０か
らのリセット信号ＲＳＴによってオン、オフされる。増
幅器１１２３は、スイッチ１１２２と接点１１３３との
間に配置される。そして、増幅器１１２３は、スイッチ
１１２２がオンされると、接点１１３３の電圧を増幅し
てキャパシタ１１２１を充電する。
２０，１１２２と、キャパシタ１１２１と、増幅器１１
２３とを備える。スイッチ１１２０は、出力ノード１０
０７と出力ノード１１３５との間に配置され、位相比較
回路１１０からの伝達信号ＥＸＥによってオン、オフさ
れる。キャパシタ１１２１は、出力ノード１００７と接
地ノード１１２４との間に配置される。そして、キャパ
シタ１１２１は、スイッチ１１２２がオンされると充電
され、スイッチ１００３または１１２０がオンされると
放電される。スイッチ１１２２は、ノード１１２５と増
幅器１１２３との間に配置され、位相比較回路１１０か
らのリセット信号ＲＳＴによってオン、オフされる。増
幅器１１２３は、スイッチ１１２２と接点１１３３との
間に配置される。そして、増幅器１１２３は、スイッチ
１１２２がオンされると、接点１１３３の電圧を増幅し
てキャパシタ１１２１を充電する。
【００５８】ループフィルタ１１３は、抵抗１１３０
と、キャパシタ１１３１とを備える。抵抗１１３０およ
びキャパシタ１１３１は、出力ノード１１３５と接地ノ
ード１１３２との間に直列に接続される。そして、スイ
ッチ１００２がオンされると、キャパシタ１１３１は充
電される。また、スイッチ１１２０がオンされると、キ
ャパシタ１１３１は放電される。出力ノード１１３５は
電圧制御発振器１１４へ制御電圧ＶＣを供給する。
と、キャパシタ１１３１とを備える。抵抗１１３０およ
びキャパシタ１１３１は、出力ノード１１３５と接地ノ
ード１１３２との間に直列に接続される。そして、スイ
ッチ１００２がオンされると、キャパシタ１１３１は充
電される。また、スイッチ１１２０がオンされると、キ
ャパシタ１１３１は放電される。出力ノード１１３５は
電圧制御発振器１１４へ制御電圧ＶＣを供給する。
【００５９】位相比較回路１１０からＨレベルのアップ
信号ＵＰが入力されると、スイッチ１００２がオンさ
れ、電流源１００１は出力ノード１１３５へ電流（電
荷）を供給する。そうすると、ループフィルタ１１３の
キャパシタ１１３１は、アップ信号ＵＰのパルス幅に相
当する分だけ充電され、出力ノード１１３５上の制御電
圧ＶＣの電圧レベルが上昇する。また、位相比較回路１
１０からＨレベルのダウン信号ＤＷＮが入力されると、
スイッチ１００３がオンされ、キャパシタ１１２１は、
電流源１００４を介して接地ノード１００６へ放電され
る。キャパシタ１１２１が放電されることによって、ダ
ウン信号ＤＷＮはサンプリング回路１１２にサンプリン
グされる。そして、位相比較回路１１０からＨレベルの
伝達信号ＥＸＥが入力されると、スイッチ１１２０がオ
ンされてキャパシタ１１２１が充電されるため、出力ノ
ード１１３５の電位が下がり、制御電圧ＶＣの電圧レベ
ルが低下する。この場合、サンプリング回路１１２のキ
ャパシタ１１２１は電荷をチャージポンプ１１１へ放出
し、蓄積された電荷は減少する。そして、減少した電荷
によってダウン信号ＤＷＮを保持する。したがって、チ
ャージポンプ１１１は、ダウン信号ＤＷＮを保持するた
めの電荷をサンプリング回路１１２に供給することにな
る。同様に、サンプリング回路１１２のキャパシタ１１
２１は、ループフィルタ１１３のキャパシタ１１３１か
ら、チャージポンプ１１１へ放出した電荷を補給するこ
とによって、ループフィルタ１１３のキャパシタ１１３
１は電荷が減少し、その減少した電荷によって制御電圧
ＶＣの電圧レベルを低下させる。したがって、サンプリ
ング回路１１２は、制御電圧ＶＣの電圧レベルを降下さ
せる電荷をループフィルタ１１３へ供給することにな
る。
信号ＵＰが入力されると、スイッチ１００２がオンさ
れ、電流源１００１は出力ノード１１３５へ電流（電
荷）を供給する。そうすると、ループフィルタ１１３の
キャパシタ１１３１は、アップ信号ＵＰのパルス幅に相
当する分だけ充電され、出力ノード１１３５上の制御電
圧ＶＣの電圧レベルが上昇する。また、位相比較回路１
１０からＨレベルのダウン信号ＤＷＮが入力されると、
スイッチ１００３がオンされ、キャパシタ１１２１は、
電流源１００４を介して接地ノード１００６へ放電され
る。キャパシタ１１２１が放電されることによって、ダ
ウン信号ＤＷＮはサンプリング回路１１２にサンプリン
グされる。そして、位相比較回路１１０からＨレベルの
伝達信号ＥＸＥが入力されると、スイッチ１１２０がオ
ンされてキャパシタ１１２１が充電されるため、出力ノ
ード１１３５の電位が下がり、制御電圧ＶＣの電圧レベ
ルが低下する。この場合、サンプリング回路１１２のキ
ャパシタ１１２１は電荷をチャージポンプ１１１へ放出
し、蓄積された電荷は減少する。そして、減少した電荷
によってダウン信号ＤＷＮを保持する。したがって、チ
ャージポンプ１１１は、ダウン信号ＤＷＮを保持するた
めの電荷をサンプリング回路１１２に供給することにな
る。同様に、サンプリング回路１１２のキャパシタ１１
２１は、ループフィルタ１１３のキャパシタ１１３１か
ら、チャージポンプ１１１へ放出した電荷を補給するこ
とによって、ループフィルタ１１３のキャパシタ１１３
１は電荷が減少し、その減少した電荷によって制御電圧
ＶＣの電圧レベルを低下させる。したがって、サンプリ
ング回路１１２は、制御電圧ＶＣの電圧レベルを降下さ
せる電荷をループフィルタ１１３へ供給することにな
る。
【００６０】また、スイッチ１００３がオンされてキャ
パシタ１１２１が放電することによってダウン信号ＤＷ
Ｎがサンプリング回路１１２にサンプリングされた後
に、位相比較回路１１０からＨレベルのリセット信号Ｒ
ＳＴが入力されると、スイッチ１１２２がオンされてキ
ャパシタ１１２１は増幅器１１２３によって充電され
る。その結果、サンプリングされたダウン信号ＤＷＮが
キャンセルされる。この場合、サンプリング回路１１２
のキャパシタ１１２１は電荷をチャージポンプ１１１へ
放出し、蓄積された電荷は減少する。そして、減少した
電荷によってダウン信号ＤＷＮを保持する。したがっ
て、チャージポンプ１１１は、ダウン信号ＤＷＮを保持
するための電荷をサンプリング回路１１２に供給するこ
とになる。
パシタ１１２１が放電することによってダウン信号ＤＷ
Ｎがサンプリング回路１１２にサンプリングされた後
に、位相比較回路１１０からＨレベルのリセット信号Ｒ
ＳＴが入力されると、スイッチ１１２２がオンされてキ
ャパシタ１１２１は増幅器１１２３によって充電され
る。その結果、サンプリングされたダウン信号ＤＷＮが
キャンセルされる。この場合、サンプリング回路１１２
のキャパシタ１１２１は電荷をチャージポンプ１１１へ
放出し、蓄積された電荷は減少する。そして、減少した
電荷によってダウン信号ＤＷＮを保持する。したがっ
て、チャージポンプ１１１は、ダウン信号ＤＷＮを保持
するための電荷をサンプリング回路１１２に供給するこ
とになる。
【００６１】図６に示すように伝達信号ＥＸＥは、ダウ
ン信号ＤＷＮのうち、信号成分ｋ２が検出された再生ク
ロックＣＬＫの期間の次のＨレベルの期間にサンプリン
グ回路１１２へ出力される。したがって、再生クロック
ＣＬＫと受信データＤＩＮのエッジとの位相差を表す信
号成分ｋ２は、スイッチ１００３をオンにしてキャパシ
タ１１２１を放電させるため、一旦、サンプリング回路
１１２へサンプリングされる。そして、その後、伝達信
号ＥＸＥによってスイッチ１１２０がオンされて、キャ
パシタ１１３１に蓄積された電荷によってキャパシタ１
１２１が充電され、出力ノード１１３５の電位が下がる
ことによってサンプリングされた信号成分ｋ２は出力ノ
ード１１３５へ伝達される。そして、制御電圧ＶＣの電
圧レベルが下がる。
ン信号ＤＷＮのうち、信号成分ｋ２が検出された再生ク
ロックＣＬＫの期間の次のＨレベルの期間にサンプリン
グ回路１１２へ出力される。したがって、再生クロック
ＣＬＫと受信データＤＩＮのエッジとの位相差を表す信
号成分ｋ２は、スイッチ１００３をオンにしてキャパシ
タ１１２１を放電させるため、一旦、サンプリング回路
１１２へサンプリングされる。そして、その後、伝達信
号ＥＸＥによってスイッチ１１２０がオンされて、キャ
パシタ１１３１に蓄積された電荷によってキャパシタ１
１２１が充電され、出力ノード１１３５の電位が下がる
ことによってサンプリングされた信号成分ｋ２は出力ノ
ード１１３５へ伝達される。そして、制御電圧ＶＣの電
圧レベルが下がる。
【００６２】また、図６に示すようにリセット信号ＲＳ
Ｔは、ダウン信号ＤＷＮのうち、信号成分ｋ１が検出さ
れた再生クロックＣＬＫの期間の次のＨレベルの期間に
サンプリング回路１１２へ出力される。したがって、再
生クロックＣＬＫと受信データＤＩＮのエッジとの位相
差に無関係な信号成分ｋ１は、スイッチ１００３をオン
してキャパシタ１１２１を放電させるため、一旦、サン
プリング回路１１２へサンプリングされる。そして、そ
の後、リセット信号ＲＳＴによってスイッチ１１２２が
オンされて、キャパシタ１１２１が増幅器１１２３によ
って充電されることによってサンプリングされた信号成
分ｋ１はキャンセルされる。この場合、制御電圧ＶＣの
電圧レベルは変化しない。
Ｔは、ダウン信号ＤＷＮのうち、信号成分ｋ１が検出さ
れた再生クロックＣＬＫの期間の次のＨレベルの期間に
サンプリング回路１１２へ出力される。したがって、再
生クロックＣＬＫと受信データＤＩＮのエッジとの位相
差に無関係な信号成分ｋ１は、スイッチ１００３をオン
してキャパシタ１１２１を放電させるため、一旦、サン
プリング回路１１２へサンプリングされる。そして、そ
の後、リセット信号ＲＳＴによってスイッチ１１２２が
オンされて、キャパシタ１１２１が増幅器１１２３によ
って充電されることによってサンプリングされた信号成
分ｋ１はキャンセルされる。この場合、制御電圧ＶＣの
電圧レベルは変化しない。
【００６３】つまり、サンプリング回路１１２は、受信
データＤＩＮのエッジに基づくアップ信号ＵＰ、または
受信データＤＩＮのエッジに基づくダウン信号ＤＷＮ
（信号成分ｋ２）が入力されると、アップ信号ＵＰまた
はダウン信号ＤＷＮをループフィルタ１１３へ伝達し、
受信データＤＩＮのエッジに無関係なダウン信号ＤＷＮ
（信号成分ｋ１）が入力されると、そのダウン信号ＤＷ
Ｎをキャンセルする。したがって、再生クロックＣＬＫ
の位相が受信データＤＩＮの位相に一致している場合、
位相比較回路１１０から信号成分ｋ１から成るダウン信
号ＤＷＮが入力されても、サンプリング回路１１２は、
そのダウン信号ＤＷＮをキャンセルするので、信号成分
ｋ１が入力されることによってキャパシタ１１３１が放
電して制御電圧ＶＣの電圧レベルが低下することがな
い。つまり、再生クロックＣＬＫの位相が受信データＤ
ＩＮの位相にロックしているとき、ループフィルタ１１
３から出力される制御電圧ＶＣは一定の電圧レベルを保
持する。
データＤＩＮのエッジに基づくアップ信号ＵＰ、または
受信データＤＩＮのエッジに基づくダウン信号ＤＷＮ
（信号成分ｋ２）が入力されると、アップ信号ＵＰまた
はダウン信号ＤＷＮをループフィルタ１１３へ伝達し、
受信データＤＩＮのエッジに無関係なダウン信号ＤＷＮ
（信号成分ｋ１）が入力されると、そのダウン信号ＤＷ
Ｎをキャンセルする。したがって、再生クロックＣＬＫ
の位相が受信データＤＩＮの位相に一致している場合、
位相比較回路１１０から信号成分ｋ１から成るダウン信
号ＤＷＮが入力されても、サンプリング回路１１２は、
そのダウン信号ＤＷＮをキャンセルするので、信号成分
ｋ１が入力されることによってキャパシタ１１３１が放
電して制御電圧ＶＣの電圧レベルが低下することがな
い。つまり、再生クロックＣＬＫの位相が受信データＤ
ＩＮの位相にロックしているとき、ループフィルタ１１
３から出力される制御電圧ＶＣは一定の電圧レベルを保
持する。
【００６４】上述したように、チャージポンプ１１１、
サンプリング回路１１２、およびループフィルタ１１３
は、位相比較回路１１０における比較結果に基づいて制
御電圧ＶＣの電圧レベルを調整する。したがって、チャ
ージポンプ１１１、サンプリング回路１１２、およびル
ープフィルタ１１３は、制御電圧調整回路を構成する。
そして、制御電圧調整回路は、位相比較回路１１０から
のアップ信号ＵＰに基づいて、再生クロックＣＬＫの位
相が受信データＤＩＮの位相に一致する最適制御電圧に
なるように、制御電圧の電圧レベルを上昇させる。ま
た、制御電圧調整回路は、位相比較回路１１０からのダ
ウン信号ＤＷＮの信号成分ｋ２に基づいて、再生クロッ
クＣＬＫの位相が受信データＤＩＮの位相に一致する最
適制御電圧になるように、制御電圧の電圧レベルを降下
させる。
サンプリング回路１１２、およびループフィルタ１１３
は、位相比較回路１１０における比較結果に基づいて制
御電圧ＶＣの電圧レベルを調整する。したがって、チャ
ージポンプ１１１、サンプリング回路１１２、およびル
ープフィルタ１１３は、制御電圧調整回路を構成する。
そして、制御電圧調整回路は、位相比較回路１１０から
のアップ信号ＵＰに基づいて、再生クロックＣＬＫの位
相が受信データＤＩＮの位相に一致する最適制御電圧に
なるように、制御電圧の電圧レベルを上昇させる。ま
た、制御電圧調整回路は、位相比較回路１１０からのダ
ウン信号ＤＷＮの信号成分ｋ２に基づいて、再生クロッ
クＣＬＫの位相が受信データＤＩＮの位相に一致する最
適制御電圧になるように、制御電圧の電圧レベルを降下
させる。
【００６５】図８を参照して、電圧制御発振器１１４
は、ＰチャネルＭＯＳトランジスタ１１４１，１１４
２，１１４９〜１１５５と、ＮチャネルＭＯＳトランジ
スタ１１４３，１１４４，１１６３〜１１６９と、抵抗
１１４５，１１４６と、インバータ１１５６〜１１６２
とを備える。ＰチャネルＭＯＳトランジスタ１１４１、
ＮチャネルＭＯＳトランジスタ１１４３、および抵抗１
１４５は電源ノード１１４７と接地ノード１１４８との
間に直列に接続される。そして、ＮチャネルＭＯＳトラ
ンジスタ１１４３は、ループフィルタ１１３からの制御
電圧ＶＣをゲート端子に受ける。また、ＰチャネルＭＯ
Ｓトランジスタ１１４２、ＮチャネルＭＯＳトランジス
タ１１４４、および抵抗１１４６は、電源ノード１１４
７と接地ノード１１４８との間に直列に接続される。そ
して、ＮチャネルＭＯＳトランジスタ１１４４はダイオ
ード接続として接続される。
は、ＰチャネルＭＯＳトランジスタ１１４１，１１４
２，１１４９〜１１５５と、ＮチャネルＭＯＳトランジ
スタ１１４３，１１４４，１１６３〜１１６９と、抵抗
１１４５，１１４６と、インバータ１１５６〜１１６２
とを備える。ＰチャネルＭＯＳトランジスタ１１４１、
ＮチャネルＭＯＳトランジスタ１１４３、および抵抗１
１４５は電源ノード１１４７と接地ノード１１４８との
間に直列に接続される。そして、ＮチャネルＭＯＳトラ
ンジスタ１１４３は、ループフィルタ１１３からの制御
電圧ＶＣをゲート端子に受ける。また、ＰチャネルＭＯ
Ｓトランジスタ１１４２、ＮチャネルＭＯＳトランジス
タ１１４４、および抵抗１１４６は、電源ノード１１４
７と接地ノード１１４８との間に直列に接続される。そ
して、ＮチャネルＭＯＳトランジスタ１１４４はダイオ
ード接続として接続される。
【００６６】ＰチャネルＭＯＳトランジスタ１１４９〜
１１５５、インバータ１１５６〜１１６２、およびＮチ
ャネルＭＯＳトランジスタ１１６３〜１１６９は、リン
グオシレータを構成する。そして、図８は、７段のリン
グオシレータを示す。ＰチャネルＭＯＳトランジスタ１
１４９，インバータ１１５６，およびＮチャネルＭＯＳ
トランジスタ１１６３、ＰチャネルＭＯＳトランジスタ
１１５０，インバータ１１５７，およびＮチャネルＭＯ
Ｓトランジスタ１１６４、ＰチャネルＭＯＳトランジス
タ１１５１，インバータ１１５８，およびＮチャネルＭ
ＯＳトランジスタ１１６５、ＰチャネルＭＯＳトランジ
スタ１１５２，インバータ１１５９，およびＮチャネル
ＭＯＳトランジスタ１１６６、ＰチャネルＭＯＳトラン
ジスタ１１５３，インバータ１１６０，およびＮチャネ
ルＭＯＳトランジスタ１１６７、ＰチャネルＭＯＳトラ
ンジスタ１１５４，インバータ１１６１，およびＮチャ
ネルＭＯＳトランジスタ１１６８、ＰチャネルＭＯＳト
ランジスタ１１５５，インバータ１１５９，およびＮチ
ャネルＭＯＳトランジスタ１１６９の各々は、電源ノー
ド１１４７と接地ノード１１４８との間に直列に接続さ
れ、７段のリングオシレータの各段を構成する。
１１５５、インバータ１１５６〜１１６２、およびＮチ
ャネルＭＯＳトランジスタ１１６３〜１１６９は、リン
グオシレータを構成する。そして、図８は、７段のリン
グオシレータを示す。ＰチャネルＭＯＳトランジスタ１
１４９，インバータ１１５６，およびＮチャネルＭＯＳ
トランジスタ１１６３、ＰチャネルＭＯＳトランジスタ
１１５０，インバータ１１５７，およびＮチャネルＭＯ
Ｓトランジスタ１１６４、ＰチャネルＭＯＳトランジス
タ１１５１，インバータ１１５８，およびＮチャネルＭ
ＯＳトランジスタ１１６５、ＰチャネルＭＯＳトランジ
スタ１１５２，インバータ１１５９，およびＮチャネル
ＭＯＳトランジスタ１１６６、ＰチャネルＭＯＳトラン
ジスタ１１５３，インバータ１１６０，およびＮチャネ
ルＭＯＳトランジスタ１１６７、ＰチャネルＭＯＳトラ
ンジスタ１１５４，インバータ１１６１，およびＮチャ
ネルＭＯＳトランジスタ１１６８、ＰチャネルＭＯＳト
ランジスタ１１５５，インバータ１１５９，およびＮチ
ャネルＭＯＳトランジスタ１１６９の各々は、電源ノー
ド１１４７と接地ノード１１４８との間に直列に接続さ
れ、７段のリングオシレータの各段を構成する。
【００６７】ＮチャネルＭＯＳトランジスタ１１４３の
ゲート端子に印加される制御電圧ＶＣの電圧レベルによ
って、電源ノード１１４７からＰチャネルＭＯＳトラン
ジスタ１１４１、ＮチャネルＭＯＳトランジスタ１１４
３、および抵抗１１４５を介して接地ノード１１４８へ
流れる電流値が異なり、ノード１１７０における電圧レ
ベルも異なる。ノード１１７０における電圧は、Ｐチャ
ネルＭＯＳトランジスタ１１４２のゲート端子にも印加
されるため、ノード１１７０における電圧は、電源ノー
ド１１４７からＰチャネルＭＯＳトランジスタ１１４
２、ＮチャネルＭＯＳトランジスタ１１４４、および抵
抗１１４６を介して接地ノード１１４８へ流れる電流値
を制御する。その結果、ノード１１７１における電圧レ
ベルは、ノード１１７０における電圧レベルによって異
なる。
ゲート端子に印加される制御電圧ＶＣの電圧レベルによ
って、電源ノード１１４７からＰチャネルＭＯＳトラン
ジスタ１１４１、ＮチャネルＭＯＳトランジスタ１１４
３、および抵抗１１４５を介して接地ノード１１４８へ
流れる電流値が異なり、ノード１１７０における電圧レ
ベルも異なる。ノード１１７０における電圧は、Ｐチャ
ネルＭＯＳトランジスタ１１４２のゲート端子にも印加
されるため、ノード１１７０における電圧は、電源ノー
ド１１４７からＰチャネルＭＯＳトランジスタ１１４
２、ＮチャネルＭＯＳトランジスタ１１４４、および抵
抗１１４６を介して接地ノード１１４８へ流れる電流値
を制御する。その結果、ノード１１７１における電圧レ
ベルは、ノード１１７０における電圧レベルによって異
なる。
【００６８】ノード１１７０における電圧は、７段のリ
ングオシレータのＰチャネルＭＯＳトランジスタ１１４
９〜１１５５のゲート端子にも印加される。また、ノー
ド１１７１における電圧は、７段のリングオシレータの
ＮチャネルＭＯＳトランジスタ１１６３〜１１６９のゲ
ート端子に印加される。さらに、７段目のインバータ１
１６２から出力される再生クロックＣＬＫは、１段目の
インバータ１１５６へフィードバックされる。したがっ
て、制御電圧ＶＣの電圧レベルが変動すると、ノート１
１７０，１１７１における電圧が変動し、その電圧レベ
ルに応じて７段のリングシレータの各段における遅延時
間が変化し、位相の異なる再生クロックＣＬＫが生成さ
れる。また、ノード１１７２〜１１７８の各々から、そ
れぞれ、位相の異なる再生クロックＣＬＫ０〜ＣＬＫ６
が出力される。
ングオシレータのＰチャネルＭＯＳトランジスタ１１４
９〜１１５５のゲート端子にも印加される。また、ノー
ド１１７１における電圧は、７段のリングオシレータの
ＮチャネルＭＯＳトランジスタ１１６３〜１１６９のゲ
ート端子に印加される。さらに、７段目のインバータ１
１６２から出力される再生クロックＣＬＫは、１段目の
インバータ１１５６へフィードバックされる。したがっ
て、制御電圧ＶＣの電圧レベルが変動すると、ノート１
１７０，１１７１における電圧が変動し、その電圧レベ
ルに応じて７段のリングシレータの各段における遅延時
間が変化し、位相の異なる再生クロックＣＬＫが生成さ
れる。また、ノード１１７２〜１１７８の各々から、そ
れぞれ、位相の異なる再生クロックＣＬＫ０〜ＣＬＫ６
が出力される。
【００６９】図６〜８を参照して、再生クロックＣＬＫ
の位相が受信データＤＩＮの位相よりも進んでいる場合
（図６の（ｃ）参照）、サンプリング回路１１２は、位
相比較回路１１０から入力されるダウン信号ＤＷＮの信
号成分ｋ２をループフィルタ１１３へ伝達し、ループフ
ィルタ１１３は、電圧レベルを下げた制御電圧ＶＣを出
力する。この場合、ダウン信号ＤＷＮの信号成分ｋ１は
キャンセルされる。そうすると、電圧制御発振器１１４
のノード１１７０，１１７１における電位は低下し、イ
ンバータ１１５６〜１１６２の各々に高い電圧が印加さ
れる。そうすると、電圧制御発振器１１４は、位相を大
きく遅延させた再生クロックＣＬＫを生成する。これに
より、再生クロックＣＬＫの位相が徐々に遅延されて受
信データＤＩＮの位相に一致する。
の位相が受信データＤＩＮの位相よりも進んでいる場合
（図６の（ｃ）参照）、サンプリング回路１１２は、位
相比較回路１１０から入力されるダウン信号ＤＷＮの信
号成分ｋ２をループフィルタ１１３へ伝達し、ループフ
ィルタ１１３は、電圧レベルを下げた制御電圧ＶＣを出
力する。この場合、ダウン信号ＤＷＮの信号成分ｋ１は
キャンセルされる。そうすると、電圧制御発振器１１４
のノード１１７０，１１７１における電位は低下し、イ
ンバータ１１５６〜１１６２の各々に高い電圧が印加さ
れる。そうすると、電圧制御発振器１１４は、位相を大
きく遅延させた再生クロックＣＬＫを生成する。これに
より、再生クロックＣＬＫの位相が徐々に遅延されて受
信データＤＩＮの位相に一致する。
【００７０】また、再生クロックＣＬＫの位相が受信デ
ータＤＩＮの位相よりも遅れている場合（図６の（ｂ）
参照）、サンプリング回路１１２は、位相比較回路１１
０からのアップ信号ＵＰをループフィルタ１１３へ伝達
し、ループフィルタ１１３は、電圧レベルを上げた制御
電圧ＶＣを出力する。この場合、サンプリング回路１１
２は、位相比較回路１１０から入力されたダウン信号Ｄ
ＷＮの信号成分ｋ１をキャンセルする。そうすると、電
圧制御発振器１１４のノード１１７０，１１７１におけ
る電位は上昇し、インバータ１１５６〜１１６２の各々
に低い電圧が印加される。そうすると、電圧制御発振器
１１４は、位相を小さく遅延させた再生クロックＣＬＫ
を生成する。これにより、再生クロックＣＬＫの位相が
徐々に進み、受信データＤＩＮの位相に一致する。
ータＤＩＮの位相よりも遅れている場合（図６の（ｂ）
参照）、サンプリング回路１１２は、位相比較回路１１
０からのアップ信号ＵＰをループフィルタ１１３へ伝達
し、ループフィルタ１１３は、電圧レベルを上げた制御
電圧ＶＣを出力する。この場合、サンプリング回路１１
２は、位相比較回路１１０から入力されたダウン信号Ｄ
ＷＮの信号成分ｋ１をキャンセルする。そうすると、電
圧制御発振器１１４のノード１１７０，１１７１におけ
る電位は上昇し、インバータ１１５６〜１１６２の各々
に低い電圧が印加される。そうすると、電圧制御発振器
１１４は、位相を小さく遅延させた再生クロックＣＬＫ
を生成する。これにより、再生クロックＣＬＫの位相が
徐々に進み、受信データＤＩＮの位相に一致する。
【００７１】さらに、再生クロックＣＬＫの位相が受信
データＤＩＮの位相にロックしている場合（図６の
（ａ）参照）、サンプリング回路１１２は、位相比較回
路１１０からのアップ信号ＵＰのスパイク状の信号成
分、およびダウン信号ＤＷＮのスパイク状の信号成分を
ループフィルタ１１３へ伝達し、ダウン信号ＤＷＮの信
号成分ｋ１をキャンセルする。アップ信号ＵＰのスパイ
ク状の信号成分によってチャージポンプ１１１のスイッ
チ１００２は、一瞬、オンされ、微少な電流が出力ノー
ド１１３５へ流れるが、これによって制御電圧ＶＣは殆
ど変化しない。同様に、ダウン信号ＤＷＮのスパイク状
の信号成分によってチャージポンプ１１１のスイッチ１
００４は、一瞬、オンされ、キャパシタ１１２１は、一
瞬、放電される。しかし、キャパシタ１１２１における
放電量は少ないので、ノード１１２５における電位は殆
ど変化しない。その結果、伝達信号ＥＸＥによってスイ
ッチ１１２０がオンされても、制御電圧ＶＣは殆ど変化
しない。また、サンプリング回路１１２は、上述したよ
うにダウン信号ＤＷＮの信号成分ｋ１をキャンセルする
ので、制御電圧ＶＣは、信号成分ｋ１によって変化しな
い。したがって、再生クロックＣＬＫの位相が受信デー
タＤＩＮの位相にロックしている場合、ループフィルタ
１１３は、殆ど、一定に保持された制御電圧ＶＣを電圧
制御発振器１１４へ出力する。その結果、電圧制御発振
器１１４は、一定の位相を有する再生クロックＣＬＫを
生成する。
データＤＩＮの位相にロックしている場合（図６の
（ａ）参照）、サンプリング回路１１２は、位相比較回
路１１０からのアップ信号ＵＰのスパイク状の信号成
分、およびダウン信号ＤＷＮのスパイク状の信号成分を
ループフィルタ１１３へ伝達し、ダウン信号ＤＷＮの信
号成分ｋ１をキャンセルする。アップ信号ＵＰのスパイ
ク状の信号成分によってチャージポンプ１１１のスイッ
チ１００２は、一瞬、オンされ、微少な電流が出力ノー
ド１１３５へ流れるが、これによって制御電圧ＶＣは殆
ど変化しない。同様に、ダウン信号ＤＷＮのスパイク状
の信号成分によってチャージポンプ１１１のスイッチ１
００４は、一瞬、オンされ、キャパシタ１１２１は、一
瞬、放電される。しかし、キャパシタ１１２１における
放電量は少ないので、ノード１１２５における電位は殆
ど変化しない。その結果、伝達信号ＥＸＥによってスイ
ッチ１１２０がオンされても、制御電圧ＶＣは殆ど変化
しない。また、サンプリング回路１１２は、上述したよ
うにダウン信号ＤＷＮの信号成分ｋ１をキャンセルする
ので、制御電圧ＶＣは、信号成分ｋ１によって変化しな
い。したがって、再生クロックＣＬＫの位相が受信デー
タＤＩＮの位相にロックしている場合、ループフィルタ
１１３は、殆ど、一定に保持された制御電圧ＶＣを電圧
制御発振器１１４へ出力する。その結果、電圧制御発振
器１１４は、一定の位相を有する再生クロックＣＬＫを
生成する。
【００７２】実施の形態１によれば、リカバリー回路１
１は、受信データＤＩＮのエッジに無関係なダウン信号
ＤＷＮをキャンセルするので、再生クロックＣＬＫの位
相が受信データＤＩＮの位相にロックした状態において
ジッタの少ない再生クロックＣＬＫを生成できる。
１は、受信データＤＩＮのエッジに無関係なダウン信号
ＤＷＮをキャンセルするので、再生クロックＣＬＫの位
相が受信データＤＩＮの位相にロックした状態において
ジッタの少ない再生クロックＣＬＫを生成できる。
【００７３】［実施の形態２］図９を参照して、実施の
形態２によるリカバリー回路１１Ａは、実施の形態１に
よるリカバリー回路１１の位相比較回路１１０、チャー
ジポンプ１１１、およびサンプリング回路１１２を、そ
れぞれ、位相比較回路１１０Ａ、チャージポンプ１１１
Ａ、およびサンプリング回路１１２Ａに代えたものであ
り、その他はリカバリー回路１１と同じである。位相比
較回路１１０Ａは、アップ信号ＵＰ、およびダウン信号
ＤＷＮ０，ＤＷＮ００をチャージポンプ１１１Ａへ出力
し、リセット信号ＲＳＴ０，ＲＳＴ００をサンプリング
回路１１２Ａへ出力する。
形態２によるリカバリー回路１１Ａは、実施の形態１に
よるリカバリー回路１１の位相比較回路１１０、チャー
ジポンプ１１１、およびサンプリング回路１１２を、そ
れぞれ、位相比較回路１１０Ａ、チャージポンプ１１１
Ａ、およびサンプリング回路１１２Ａに代えたものであ
り、その他はリカバリー回路１１と同じである。位相比
較回路１１０Ａは、アップ信号ＵＰ、およびダウン信号
ＤＷＮ０，ＤＷＮ００をチャージポンプ１１１Ａへ出力
し、リセット信号ＲＳＴ０，ＲＳＴ００をサンプリング
回路１１２Ａへ出力する。
【００７４】図１０を参照して、位相比較回路１１０Ａ
は、位相比較回路１１０にデマルチプレクサ１１０７〜
１１０９と、フリップフロップ１５００〜１５０３とを
追加したものであり、その他は位相比較回路１１０と同
じである。デマルチプレクサ１１０７は、再生クロック
ＣＬＫに同期してダウン信号ＤＷＮをダウン信号ＤＷＮ
０，ＤＷＮ００に分離する。デマルチプレクサ１１０８
は、再生クロックＣＬＫに同期して伝達信号ＥＸＥを伝
達信号ＥＸＥ０１，ＥＸＥ０２に分離する。デマルチプ
レクサ１１０９は、再生クロックＣＬＫに同期してリセ
ット信号ＲＳＴをリセット信号ＲＳＴ０１，ＲＳＴ０２
に分離する。
は、位相比較回路１１０にデマルチプレクサ１１０７〜
１１０９と、フリップフロップ１５００〜１５０３とを
追加したものであり、その他は位相比較回路１１０と同
じである。デマルチプレクサ１１０７は、再生クロック
ＣＬＫに同期してダウン信号ＤＷＮをダウン信号ＤＷＮ
０，ＤＷＮ００に分離する。デマルチプレクサ１１０８
は、再生クロックＣＬＫに同期して伝達信号ＥＸＥを伝
達信号ＥＸＥ０１，ＥＸＥ０２に分離する。デマルチプ
レクサ１１０９は、再生クロックＣＬＫに同期してリセ
ット信号ＲＳＴをリセット信号ＲＳＴ０１，ＲＳＴ０２
に分離する。
【００７５】フリップフロップ１５００は、伝達信号Ｅ
ＸＥ０１のパルス幅を２倍した伝達信号ＥＸＥ０を出力
する。フリップフロップ１５０１は、伝達信号ＥＸＥ０
２のパルス幅を２倍した伝達信号ＥＸＥ００を出力す
る。フリップフロップ１５０２は、リセット信号ＲＳＴ
０１のパルス幅を２倍したリセット信号ＲＳＴ０を出力
する。フリップフロップ１５０３は、リセット信号ＲＳ
Ｔ０２のパルス幅を２倍したリセット信号ＲＳＴ００を
出力する。
ＸＥ０１のパルス幅を２倍した伝達信号ＥＸＥ０を出力
する。フリップフロップ１５０１は、伝達信号ＥＸＥ０
２のパルス幅を２倍した伝達信号ＥＸＥ００を出力す
る。フリップフロップ１５０２は、リセット信号ＲＳＴ
０１のパルス幅を２倍したリセット信号ＲＳＴ０を出力
する。フリップフロップ１５０３は、リセット信号ＲＳ
Ｔ０２のパルス幅を２倍したリセット信号ＲＳＴ００を
出力する。
【００７６】図１１を参照して、再生クロックＣＬＫの
位相が受信データＤＩＮの位相よりも進んでいる場合の
ダウン信号ＤＷＮ０，ＤＷＮ００、伝達信号ＥＸＥ０，
ＥＸＥ００、およびリセット信号ＲＳＴ０，ＲＳＴ００
の生成について説明する。図１１は、実施の形態１にお
ける図６の（ｃ）に相当する図である。ＡＮＤゲート１
１０４が図６の（ｃ）に示すダウン信号ＤＷＮ２に相当
するダウン信号ＤＷＮを出力すると、デマルチプレクサ
１１０７は再生クロックＣＬＫの各立下りに同期してダ
ウン信号ＤＷＮ２を時分割したダウン信号ＤＷＮ０とダ
ウン信号ＤＷＮ００とを出力する。
位相が受信データＤＩＮの位相よりも進んでいる場合の
ダウン信号ＤＷＮ０，ＤＷＮ００、伝達信号ＥＸＥ０，
ＥＸＥ００、およびリセット信号ＲＳＴ０，ＲＳＴ００
の生成について説明する。図１１は、実施の形態１にお
ける図６の（ｃ）に相当する図である。ＡＮＤゲート１
１０４が図６の（ｃ）に示すダウン信号ＤＷＮ２に相当
するダウン信号ＤＷＮを出力すると、デマルチプレクサ
１１０７は再生クロックＣＬＫの各立下りに同期してダ
ウン信号ＤＷＮ２を時分割したダウン信号ＤＷＮ０とダ
ウン信号ＤＷＮ００とを出力する。
【００７７】また、ＡＮＤゲート１１０５が図６の
（ｃ）に示す伝達信号ＥＸＥ２に相当する伝達信号ＥＸ
Ｅを出力すると、デマルチプレクサ１１０８は、再生ク
ロックＣＬＫの各立下りに同期して伝達信号ＥＸＥ２を
時分割した伝達信号ＥＸＥ０１と伝達信号ＥＸＥ０２と
を出力する。さらに、ＡＮＤゲート１１０６が図６の
（ｃ）に示すリセット信号ＲＳＴ２に相当するリセット
信号ＲＳＴを出力すると、デマルチプレクサ１１０９
は、再生クロックＣＬＫの各立下りに同期してリセット
信号ＲＳＴ２を時分割したリセット信号ＲＳＴ０１とリ
セット信号ＲＳＴ０２とを出力する。
（ｃ）に示す伝達信号ＥＸＥ２に相当する伝達信号ＥＸ
Ｅを出力すると、デマルチプレクサ１１０８は、再生ク
ロックＣＬＫの各立下りに同期して伝達信号ＥＸＥ２を
時分割した伝達信号ＥＸＥ０１と伝達信号ＥＸＥ０２と
を出力する。さらに、ＡＮＤゲート１１０６が図６の
（ｃ）に示すリセット信号ＲＳＴ２に相当するリセット
信号ＲＳＴを出力すると、デマルチプレクサ１１０９
は、再生クロックＣＬＫの各立下りに同期してリセット
信号ＲＳＴ２を時分割したリセット信号ＲＳＴ０１とリ
セット信号ＲＳＴ０２とを出力する。
【００７８】そうすると、フリップフロップ１５００
は、伝達信号ＥＸＥ０１のパルス幅を２倍した伝達信号
ＥＸＥ０を出力する。フリップフロップ１５０１は、伝
達信号ＥＸＥ０２のパルス幅を２倍した伝達信号ＥＸＥ
００を出力する。
は、伝達信号ＥＸＥ０１のパルス幅を２倍した伝達信号
ＥＸＥ０を出力する。フリップフロップ１５０１は、伝
達信号ＥＸＥ０２のパルス幅を２倍した伝達信号ＥＸＥ
００を出力する。
【００７９】また、フリップフロップ１５０２は、リセ
ット信号ＲＳＴ０１のパルス幅を２倍したリセット信号
ＲＳＴ０を出力する。フリップフロップ１５０３は、リ
セット信号ＲＳＴ０２のパルス幅を２倍したリセット信
号ＲＳＴ００を出力する。
ット信号ＲＳＴ０１のパルス幅を２倍したリセット信号
ＲＳＴ０を出力する。フリップフロップ１５０３は、リ
セット信号ＲＳＴ０２のパルス幅を２倍したリセット信
号ＲＳＴ００を出力する。
【００８０】図１１においては、伝達信号ＥＸＥ０およ
びリセット信号ＲＳＴ００はＬレベルの信号であるが、
これは、デマルチプレクサ１１０８，１１０９における
時分割のタイミングに起因するものである。
びリセット信号ＲＳＴ００はＬレベルの信号であるが、
これは、デマルチプレクサ１１０８，１１０９における
時分割のタイミングに起因するものである。
【００８１】なお、再生クロックＣＬＫの位相が受信デ
ータＤＩＮの位相よりも遅れている場合、および再生ク
ロックＣＬＫの位相が受信データＤＩＮの位相に一致し
ている場合も、図１１に示すのと同じようにダウン信号
ＤＷＮ０，ＤＷＮ００、およびリセット信号ＲＳＴ０，
ＲＳＴ００が生成される。
ータＤＩＮの位相よりも遅れている場合、および再生ク
ロックＣＬＫの位相が受信データＤＩＮの位相に一致し
ている場合も、図１１に示すのと同じようにダウン信号
ＤＷＮ０，ＤＷＮ００、およびリセット信号ＲＳＴ０，
ＲＳＴ００が生成される。
【００８２】図１２を参照して、サンプリング回路１１
２Ａは、サンプリング回路１２００Ａとサンプリング回
路１２００Ｂとからなる。そして、サンプリング回路１
２００Ａ，１２００Ｂは、チャージポンプ１１１Ａとル
ープフィルタ１１３との間に並列に接続される。
２Ａは、サンプリング回路１２００Ａとサンプリング回
路１２００Ｂとからなる。そして、サンプリング回路１
２００Ａ，１２００Ｂは、チャージポンプ１１１Ａとル
ープフィルタ１１３との間に並列に接続される。
【００８３】チャージポンプ１１１Ａは、電流源１００
１，１００４と、スイッチ１００２，１００３Ａ，１０
０３Ｂとを含む。電流源１００１，１００４、およびス
イッチ１００２は、実施の形態１と同じである。スイッ
チ１００３Ａは、位相比較回路１１０Ａから入力される
ダウン信号ＤＷＮ０によってオン、オフされる。また、
スイッチ１００３Ｂは、位相比較回路１１０Ａから入力
されるダウン信号ＤＷＮ００によってオン、オフされ
る。
１，１００４と、スイッチ１００２，１００３Ａ，１０
０３Ｂとを含む。電流源１００１，１００４、およびス
イッチ１００２は、実施の形態１と同じである。スイッ
チ１００３Ａは、位相比較回路１１０Ａから入力される
ダウン信号ＤＷＮ０によってオン、オフされる。また、
スイッチ１００３Ｂは、位相比較回路１１０Ａから入力
されるダウン信号ＤＷＮ００によってオン、オフされ
る。
【００８４】サンプリング回路１２００Ａは、スイッチ
１１２０Ａ，１１２２Ａと、キャパシタ１１２１Ａと、
増幅器１１２３とを含む。スイッチ１１２０Ａは、位相
比較回路１１０Ａから入力される伝達信号ＥＸＥ０によ
ってオン、オフされる。スイッチ１１２２Ａは、位相比
較回路１１０Ａから入力されるリセット信号ＲＳＴ０に
よってオン、オフされる。キャパシタ１１２１Ａは、ダ
ウン信号ＤＷＮ０によってチャージポンプ１１１Ａのス
イッチ１００３Ａがオンされると放電され、伝達信号Ｅ
ＸＥ０によってスイッチ１１２０Ａがオンされると出力
ノード１１３５から電荷が注入されて充電される。キャ
パシタ１１２１Ａが放電されることによってダウン信号
ＤＷＮ０がサンプリング回路１２００Ａにサンプリング
され、その後、キャパシタ１１２１Ａが充電されること
によってダウン信号ＤＷＮ０がループフィルタ１１３へ
伝達される。また、キャパシタ１１２１Ａが放電された
後、リセット信号ＲＳＴ０によってスイッチ１１２２Ａ
がオンされるとキャパシタ１１２１Ａは増幅器１１２３
によって充電される。これによって、サンプリング回路
１２００Ａは、一旦、サンプリングしたダウン信号ＤＷ
Ｎ０をキャンセルする。
１１２０Ａ，１１２２Ａと、キャパシタ１１２１Ａと、
増幅器１１２３とを含む。スイッチ１１２０Ａは、位相
比較回路１１０Ａから入力される伝達信号ＥＸＥ０によ
ってオン、オフされる。スイッチ１１２２Ａは、位相比
較回路１１０Ａから入力されるリセット信号ＲＳＴ０に
よってオン、オフされる。キャパシタ１１２１Ａは、ダ
ウン信号ＤＷＮ０によってチャージポンプ１１１Ａのス
イッチ１００３Ａがオンされると放電され、伝達信号Ｅ
ＸＥ０によってスイッチ１１２０Ａがオンされると出力
ノード１１３５から電荷が注入されて充電される。キャ
パシタ１１２１Ａが放電されることによってダウン信号
ＤＷＮ０がサンプリング回路１２００Ａにサンプリング
され、その後、キャパシタ１１２１Ａが充電されること
によってダウン信号ＤＷＮ０がループフィルタ１１３へ
伝達される。また、キャパシタ１１２１Ａが放電された
後、リセット信号ＲＳＴ０によってスイッチ１１２２Ａ
がオンされるとキャパシタ１１２１Ａは増幅器１１２３
によって充電される。これによって、サンプリング回路
１２００Ａは、一旦、サンプリングしたダウン信号ＤＷ
Ｎ０をキャンセルする。
【００８５】サンプリング回路１２００Ｂは、スイッチ
１１２０Ｂ，１１２２Ｂと、キャパシタ１１２１Ｂと、
増幅器１１２３とを含む。スイッチ１１２０Ｂは、伝達
信号ＥＸＥ００によってオン、オフされる。スイッチ１
１２２Ｂは、リセット信号ＲＳＴ００によってオン、オ
フされる。キャパシタ１１２１Ｂは、ダウン信号ＤＷＮ
００によってチャージポンプ１１１Ａのスイッチ１００
３Ｂがオンされると放電され、伝達信号ＥＸＥ００によ
ってスイッチ１１２０Ｂがオンされると出力ノード１１
３５から電荷が注入されて充電される。キャパシタ１１
２１Ｂが放電されることによってダウン信号ＤＷＮ００
がサンプリング回路１２００Ｂにサンプリングされ、そ
の後、キャパシタ１１２１Ｂが充電されることによって
ダウン信号ＤＷＮ００がループフィルタ１１３へ伝達さ
れる。また、キャパシタ１１２１Ｂが放電された後、リ
セット信号ＲＳＴ００によってスイッチ１１２２Ｂがオ
ンされるとキャパシタ１１２１Ｂは増幅器１１２３によ
って充電される。これによって、サンプリング回路１２
００Ｂは、一旦、サンプリングしたダウン信号ＤＷＮ０
０をキャンセルする。
１１２０Ｂ，１１２２Ｂと、キャパシタ１１２１Ｂと、
増幅器１１２３とを含む。スイッチ１１２０Ｂは、伝達
信号ＥＸＥ００によってオン、オフされる。スイッチ１
１２２Ｂは、リセット信号ＲＳＴ００によってオン、オ
フされる。キャパシタ１１２１Ｂは、ダウン信号ＤＷＮ
００によってチャージポンプ１１１Ａのスイッチ１００
３Ｂがオンされると放電され、伝達信号ＥＸＥ００によ
ってスイッチ１１２０Ｂがオンされると出力ノード１１
３５から電荷が注入されて充電される。キャパシタ１１
２１Ｂが放電されることによってダウン信号ＤＷＮ００
がサンプリング回路１２００Ｂにサンプリングされ、そ
の後、キャパシタ１１２１Ｂが充電されることによって
ダウン信号ＤＷＮ００がループフィルタ１１３へ伝達さ
れる。また、キャパシタ１１２１Ｂが放電された後、リ
セット信号ＲＳＴ００によってスイッチ１１２２Ｂがオ
ンされるとキャパシタ１１２１Ｂは増幅器１１２３によ
って充電される。これによって、サンプリング回路１２
００Ｂは、一旦、サンプリングしたダウン信号ＤＷＮ０
０をキャンセルする。
【００８６】図１１に示すダウン信号ＤＷＮ０の信号成
分Ｄ１によってスイッチ１００３Ａがオンされるとキャ
パシタ１１２１Ａが放電し、サンプリング回路１２００
Ａは信号成分Ｄ１をサンプリングする。そして、伝達信
号ＥＸＥ０はＬレベルであるのでスイッチ１１２０Ａは
オフのままであり、サンプリング回路１２００Ａは、サ
ンプリングした信号成分Ｄ１をループフィルタ１１３へ
伝達しない。その後、位相比較回路１１０Ａからリセッ
ト信号ＲＳＴ０が入力されると、スイッチ１１２２Ａが
再生クロックＣＬＫの期間Ｔ１だけオンされ、キャパシ
タ１１２１Ａは増幅器１１２３によって充電される。そ
の結果、サンプリングされた信号成分Ｄ１はキャンセル
される。同様に、ダウン信号ＤＷＮ０の信号成分Ｄ２
は、サンプリング回路１２００Ａにサンプリングされ
る、そして、再生クロックＣＬＫの期間Ｔ２においてキ
ャパシタ１１２１Ａが増幅器１１２３によって充電され
る。その結果、サンプリングされた信号成分Ｄ２はキャ
ンセルされる。つまり、サンプリング回路１２００Ａ
は、受信データＤＩＮのエッジに無関係なダウン信号Ｄ
ＷＮ０をキャンセルする。
分Ｄ１によってスイッチ１００３Ａがオンされるとキャ
パシタ１１２１Ａが放電し、サンプリング回路１２００
Ａは信号成分Ｄ１をサンプリングする。そして、伝達信
号ＥＸＥ０はＬレベルであるのでスイッチ１１２０Ａは
オフのままであり、サンプリング回路１２００Ａは、サ
ンプリングした信号成分Ｄ１をループフィルタ１１３へ
伝達しない。その後、位相比較回路１１０Ａからリセッ
ト信号ＲＳＴ０が入力されると、スイッチ１１２２Ａが
再生クロックＣＬＫの期間Ｔ１だけオンされ、キャパシ
タ１１２１Ａは増幅器１１２３によって充電される。そ
の結果、サンプリングされた信号成分Ｄ１はキャンセル
される。同様に、ダウン信号ＤＷＮ０の信号成分Ｄ２
は、サンプリング回路１２００Ａにサンプリングされ
る、そして、再生クロックＣＬＫの期間Ｔ２においてキ
ャパシタ１１２１Ａが増幅器１１２３によって充電され
る。その結果、サンプリングされた信号成分Ｄ２はキャ
ンセルされる。つまり、サンプリング回路１２００Ａ
は、受信データＤＩＮのエッジに無関係なダウン信号Ｄ
ＷＮ０をキャンセルする。
【００８７】また、図１１に示すダウン信号ＤＷＮ００
の信号成分Ｄ３によってスイッチ１００３Ｂがオンされ
ると、キャパシタ１１２１Ｂが放電し、サンプリング回
路１２００Ｂは信号成分Ｄ３をサンプリングする。そし
て、位相比較回路１１０Ａから伝達信号ＥＸＥ００が入
力されると、再生クロックＣＬＫの期間Ｔ３においてス
イッチ１１２０Ｂがオンされ、出力ノード１１３５から
キャパシタ１１２１Ｂへ電荷が注入される。これによ
り、キャパシタ１１２１Ｂは、再生クロックＣＬＫの期
間Ｔ３において充電され、サンプリングされた信号成分
Ｄ３はループフィルタ１１３へ伝達される。そして、ル
ープフィルタ１１３は、信号成分Ｄ３による降下された
電圧レベルの制御電圧ＶＣを電圧制御発振器１１４へ出
力し、電圧制御発振器１１４は、入力された制御電圧Ｖ
Ｃに基づいて位相を調整した再生クロックＣＬＫを生成
する。
の信号成分Ｄ３によってスイッチ１００３Ｂがオンされ
ると、キャパシタ１１２１Ｂが放電し、サンプリング回
路１２００Ｂは信号成分Ｄ３をサンプリングする。そし
て、位相比較回路１１０Ａから伝達信号ＥＸＥ００が入
力されると、再生クロックＣＬＫの期間Ｔ３においてス
イッチ１１２０Ｂがオンされ、出力ノード１１３５から
キャパシタ１１２１Ｂへ電荷が注入される。これによ
り、キャパシタ１１２１Ｂは、再生クロックＣＬＫの期
間Ｔ３において充電され、サンプリングされた信号成分
Ｄ３はループフィルタ１１３へ伝達される。そして、ル
ープフィルタ１１３は、信号成分Ｄ３による降下された
電圧レベルの制御電圧ＶＣを電圧制御発振器１１４へ出
力し、電圧制御発振器１１４は、入力された制御電圧Ｖ
Ｃに基づいて位相を調整した再生クロックＣＬＫを生成
する。
【００８８】同様に、ダウン信号ＤＷＮ００の信号成分
Ｄ４もサンプリング回路１２００Ｂにサンプリングさ
れ、その後、伝達信号ＥＸＥ００によって再生クロック
ＣＬＫの期間Ｔ４においてスイッチ１１２０Ｂがオンさ
れ、キャパシタ１１２１Ｂが充電される。そして、信号
成分Ｄ４は、ループフィルタ１１３へ伝達され、上述し
たように再生クロックＣＬＫの位相調整が行なわれる。
つまり、サンプリング回路１２００Ｂは、受信データＤ
ＩＮのエッジと再生クロックＣＬＫとの位相差に基づく
ダウン信号ＤＷＮをループフィルタ１１３へ伝達する。
なお、リセット信号ＲＳＴ００はＬレベルであるので、
スイッチ１１２２Ｂはオフされたままであり、サンプリ
ング回路１２００Ｂへサンプリングされた信号成分Ｄ
３，４はキャンセルされない。
Ｄ４もサンプリング回路１２００Ｂにサンプリングさ
れ、その後、伝達信号ＥＸＥ００によって再生クロック
ＣＬＫの期間Ｔ４においてスイッチ１１２０Ｂがオンさ
れ、キャパシタ１１２１Ｂが充電される。そして、信号
成分Ｄ４は、ループフィルタ１１３へ伝達され、上述し
たように再生クロックＣＬＫの位相調整が行なわれる。
つまり、サンプリング回路１２００Ｂは、受信データＤ
ＩＮのエッジと再生クロックＣＬＫとの位相差に基づく
ダウン信号ＤＷＮをループフィルタ１１３へ伝達する。
なお、リセット信号ＲＳＴ００はＬレベルであるので、
スイッチ１１２２Ｂはオフされたままであり、サンプリ
ング回路１２００Ｂへサンプリングされた信号成分Ｄ
３，４はキャンセルされない。
【００８９】なお、位相比較回路１１０Ａからアップ信
号ＵＰが入力されると、実施の形態１と同様にして制御
電圧ＶＣの電圧レベルが調整される。
号ＵＰが入力されると、実施の形態１と同様にして制御
電圧ＶＣの電圧レベルが調整される。
【００９０】上述したように、サンプリング回路１２０
０Ａは、再生クロックＣＬＫの１周期の期間にダウン信
号ＤＷＮ０をキャンセルし、サンプリング回路１２００
Ｂは、再生クロックＣＬＫの１周期の期間にダウン信号
ＤＷＮ００をループフィルタ１１３へ伝達する。したが
って、２個のサンプリング回路１２００Ａ，１２００Ｂ
を用いることによって、位相比較回路１１０Ａからのダ
ウン信号ＤＷＮ００をループフィルタ１１３へ伝達する
期間、および位相比較回路１１０Ａからのダウン信号Ｄ
ＷＮ０をキャンセルする期間を実施の形態１の場合に比
べ、２倍にすることができる。その結果、リカバリー回
路１１Ａの周波数が２倍になっても再生クロックＣＬＫ
の位相を受信データＤＩＮの位相に一致させ、かつ、ジ
ッタの少ない再生クロックＣＬＫを生成できる。
０Ａは、再生クロックＣＬＫの１周期の期間にダウン信
号ＤＷＮ０をキャンセルし、サンプリング回路１２００
Ｂは、再生クロックＣＬＫの１周期の期間にダウン信号
ＤＷＮ００をループフィルタ１１３へ伝達する。したが
って、２個のサンプリング回路１２００Ａ，１２００Ｂ
を用いることによって、位相比較回路１１０Ａからのダ
ウン信号ＤＷＮ００をループフィルタ１１３へ伝達する
期間、および位相比較回路１１０Ａからのダウン信号Ｄ
ＷＮ０をキャンセルする期間を実施の形態１の場合に比
べ、２倍にすることができる。その結果、リカバリー回
路１１Ａの周波数が２倍になっても再生クロックＣＬＫ
の位相を受信データＤＩＮの位相に一致させ、かつ、ジ
ッタの少ない再生クロックＣＬＫを生成できる。
【００９１】実施の形態１においては、受信データＤＩ
Ｎのエッジに無関係なダウン信号ＤＷＮの成分ｋ１をキ
ャンセルする動作、および受信データＤＩＮのエッジを
検出したダウン信号ＤＷＮの成分ｋ２をループフィルタ
１１３へ伝達する動作は、１つのサンプリング回路１１
２によって行なわれる。したがって、実施の形態１にお
いては、ＡＮＤゲート１１０５によって出力された伝達
信号ＥＸＥのパルス成分、およびＡＮＤゲート１１０６
によって出力されたリセット信号ＲＳＴのパルス成分を
単に２倍にするだけでは、上記２つの動作期間を２倍に
することができない。伝達信号ＥＸＥとリセット信号Ｒ
ＳＴとを単に２倍しただけでは、スイッチ１１２０，１
１２２が同時にオンされる期間が存在し、上記２つの動
作を正確に行なうことができないからである。
Ｎのエッジに無関係なダウン信号ＤＷＮの成分ｋ１をキ
ャンセルする動作、および受信データＤＩＮのエッジを
検出したダウン信号ＤＷＮの成分ｋ２をループフィルタ
１１３へ伝達する動作は、１つのサンプリング回路１１
２によって行なわれる。したがって、実施の形態１にお
いては、ＡＮＤゲート１１０５によって出力された伝達
信号ＥＸＥのパルス成分、およびＡＮＤゲート１１０６
によって出力されたリセット信号ＲＳＴのパルス成分を
単に２倍にするだけでは、上記２つの動作期間を２倍に
することができない。伝達信号ＥＸＥとリセット信号Ｒ
ＳＴとを単に２倍しただけでは、スイッチ１１２０，１
１２２が同時にオンされる期間が存在し、上記２つの動
作を正確に行なうことができないからである。
【００９２】そこで、実施の形態２のサンプリング回路
１１２Ａのように２個のサンプリング回路を並列に接続
することが、上記２つの動作を行なう期間を長くするた
めの必須用件である。
１１２Ａのように２個のサンプリング回路を並列に接続
することが、上記２つの動作を行なう期間を長くするた
めの必須用件である。
【００９３】また、実施の形態２によるリカバリー回路
は、図１３に示すリカバリー回路１１Ｂであっても良
い。リカバリー回路１１Ｂは、リカバリー回路１１の位
相比較回路１１０、チャージポンプ１１１、およびサン
プリング回路１１２を、それぞれ、位相比較回路１１０
Ｂ、チャージポンプ１１１Ｂ、およびサンプリング回路
１１２Ｂに代えたものであり、その他は、リカバリー回
路１１と同じである。
は、図１３に示すリカバリー回路１１Ｂであっても良
い。リカバリー回路１１Ｂは、リカバリー回路１１の位
相比較回路１１０、チャージポンプ１１１、およびサン
プリング回路１１２を、それぞれ、位相比較回路１１０
Ｂ、チャージポンプ１１１Ｂ、およびサンプリング回路
１１２Ｂに代えたものであり、その他は、リカバリー回
路１１と同じである。
【００９４】位相比較回路１１０Ｂは、アップ信号Ｕ
Ｐ、ダウン信号ＤＷＮ０，ＤＷＮ００，ＤＷＮ０００を
チャージポンプ１１１Ｂへ出力し、リセット信号ＲＳＴ
０，ＲＳＴ００，ＲＳＴ０００をサンプリング回路１１
２Ｂへ出力する。
Ｐ、ダウン信号ＤＷＮ０，ＤＷＮ００，ＤＷＮ０００を
チャージポンプ１１１Ｂへ出力し、リセット信号ＲＳＴ
０，ＲＳＴ００，ＲＳＴ０００をサンプリング回路１１
２Ｂへ出力する。
【００９５】図１４を参照して、位相比較回路１１０Ｂ
は、位相比較回路１１０にデマルチプレクサ１５０４〜
１５０６と、フリップフロップ１５０７〜１５１２とを
追加したものであり、その他は位相比較回路１１０と同
じである。デマルチプレクサ１５０４は、再生クロック
ＣＬＫに同期してダウン信号ＤＷＮをダウン信号ＤＷＮ
０，ＤＷＮ００，ＤＷＮ０００に分離する。デマルチプ
レクサ１５０５は、再生クロックＣＬＫに同期して伝達
信号ＥＸＥを伝達信号ＥＸＥ０１，ＥＸＥ０２，ＥＸＥ
０３に分離する。デマルチプレクサ１５０６は、再生ク
ロックＣＬＫに同期してリセット信号ＲＳＴをリセット
信号ＲＳＴ０１，ＲＳＴ０２，ＲＳＴ０３に分離する。
は、位相比較回路１１０にデマルチプレクサ１５０４〜
１５０６と、フリップフロップ１５０７〜１５１２とを
追加したものであり、その他は位相比較回路１１０と同
じである。デマルチプレクサ１５０４は、再生クロック
ＣＬＫに同期してダウン信号ＤＷＮをダウン信号ＤＷＮ
０，ＤＷＮ００，ＤＷＮ０００に分離する。デマルチプ
レクサ１５０５は、再生クロックＣＬＫに同期して伝達
信号ＥＸＥを伝達信号ＥＸＥ０１，ＥＸＥ０２，ＥＸＥ
０３に分離する。デマルチプレクサ１５０６は、再生ク
ロックＣＬＫに同期してリセット信号ＲＳＴをリセット
信号ＲＳＴ０１，ＲＳＴ０２，ＲＳＴ０３に分離する。
【００９６】フリップフロップ１５０７は、伝達信号Ｅ
ＸＥ０１のパルス幅を２倍した伝達信号ＥＸＥ０を出力
する。フリップフロップ１５０８は、伝達信号ＥＸＥ０
２のパルス幅を２倍した伝達信号ＥＸＥ００を出力す
る。フリップフロップ１５０９は、伝達信号ＥＸＥ０３
のパルス幅を２倍した伝達信号ＥＸＥ０００を出力す
る。フリップフロップ１５１０は、リセット信号ＲＳＴ
０１のパルス幅を２倍したリセット信号ＲＳＴ０を出力
する。フリップフロップ１５１１は、リセット信号ＲＳ
Ｔ０２のパルス幅を２倍したリセット信号ＲＳＴ００を
出力する。フリップフロップ１５１２は、リセット信号
ＲＳＴ０３のパルス幅を２倍したリセット信号ＲＳＴ０
００を出力する。
ＸＥ０１のパルス幅を２倍した伝達信号ＥＸＥ０を出力
する。フリップフロップ１５０８は、伝達信号ＥＸＥ０
２のパルス幅を２倍した伝達信号ＥＸＥ００を出力す
る。フリップフロップ１５０９は、伝達信号ＥＸＥ０３
のパルス幅を２倍した伝達信号ＥＸＥ０００を出力す
る。フリップフロップ１５１０は、リセット信号ＲＳＴ
０１のパルス幅を２倍したリセット信号ＲＳＴ０を出力
する。フリップフロップ１５１１は、リセット信号ＲＳ
Ｔ０２のパルス幅を２倍したリセット信号ＲＳＴ００を
出力する。フリップフロップ１５１２は、リセット信号
ＲＳＴ０３のパルス幅を２倍したリセット信号ＲＳＴ０
００を出力する。
【００９７】図１５を参照して、サンプリング回路１１
２Ｂは、サンプリング回路１２００Ａ、サンプリング回
路１２００Ｂ、およびサンプリング回路１２００Ｃから
なる。そして、サンプリング回路１２００Ａ，１２００
Ｂ，１２００Ｃは、チャージポンプ１１１Ｂとループフ
ィルタ１１３との間に並列に接続される。
２Ｂは、サンプリング回路１２００Ａ、サンプリング回
路１２００Ｂ、およびサンプリング回路１２００Ｃから
なる。そして、サンプリング回路１２００Ａ，１２００
Ｂ，１２００Ｃは、チャージポンプ１１１Ｂとループフ
ィルタ１１３との間に並列に接続される。
【００９８】チャージポンプ１１１Ａは、電流源１００
１，１００４と、スイッチ１００２，１００３Ａ，１０
０３Ｂ，１００３Ｃとを含む。電流源１００１，１００
４、およびスイッチ１００２は、実施の形態１と同じで
ある。スイッチ１００３Ａは、位相比較回路１１０Ｂか
ら入力されるダウン信号ＤＷＮ０によってオン、オフさ
れる。また、スイッチ１００３Ｂは、位相比較回路１１
０Ｂから入力されるダウン信号ＤＷＮ００によってオ
ン、オフされる。さらに、スイッチ１００３Ｃは、位相
比較回路１１０Ｂから入力されるダウン信号ＤＷＮ００
０によってオン、オフされる。
１，１００４と、スイッチ１００２，１００３Ａ，１０
０３Ｂ，１００３Ｃとを含む。電流源１００１，１００
４、およびスイッチ１００２は、実施の形態１と同じで
ある。スイッチ１００３Ａは、位相比較回路１１０Ｂか
ら入力されるダウン信号ＤＷＮ０によってオン、オフさ
れる。また、スイッチ１００３Ｂは、位相比較回路１１
０Ｂから入力されるダウン信号ＤＷＮ００によってオ
ン、オフされる。さらに、スイッチ１００３Ｃは、位相
比較回路１１０Ｂから入力されるダウン信号ＤＷＮ００
０によってオン、オフされる。
【００９９】サンプリング回路１２００Ａは、スイッチ
１１２０Ａ，１１２２Ａと、キャパシタ１１２１Ａと、
増幅器１１２３Ａとを含む。スイッチ１１２０Ａは、位
相比較回路１１０Ｂから入力される伝達信号ＥＸＥ０に
よってオン、オフされる。スイッチ１１２２Ａは、位相
比較回路１１０Ｂから入力されるリセット信号ＲＳＴ０
によってオン、オフされる。キャパシタ１１２１Ａは、
ダウン信号ＤＷＮ０によってチャージポンプ１１１Ｂの
スイッチ１００３Ａがオンされると放電され、伝達信号
ＥＸＥ０によってスイッチ１１２０Ａがオンされると出
力ノード１１３５から電荷が注入されて充電される。キ
ャパシタ１１２１Ａが放電されることによってダウン信
号ＤＷＮ０がサンプリング回路１２００Ａにサンプリン
グされ、その後、キャパシタ１１２１Ａが充電されるこ
とによってダウン信号ＤＷＮ０がループフィルタ１１３
へ伝達される。また、キャパシタ１１２１Ａが放電され
た後、リセット信号ＲＳＴ０によってスイッチ１１２２
Ａがオンされるとキャパシタ１１２１Ａは増幅器１１２
３Ａによって充電される。これによって、サンプリング
回路１２００Ａは、一旦、サンプリングしたダウン信号
ＤＷＮ０をキャンセルする。
１１２０Ａ，１１２２Ａと、キャパシタ１１２１Ａと、
増幅器１１２３Ａとを含む。スイッチ１１２０Ａは、位
相比較回路１１０Ｂから入力される伝達信号ＥＸＥ０に
よってオン、オフされる。スイッチ１１２２Ａは、位相
比較回路１１０Ｂから入力されるリセット信号ＲＳＴ０
によってオン、オフされる。キャパシタ１１２１Ａは、
ダウン信号ＤＷＮ０によってチャージポンプ１１１Ｂの
スイッチ１００３Ａがオンされると放電され、伝達信号
ＥＸＥ０によってスイッチ１１２０Ａがオンされると出
力ノード１１３５から電荷が注入されて充電される。キ
ャパシタ１１２１Ａが放電されることによってダウン信
号ＤＷＮ０がサンプリング回路１２００Ａにサンプリン
グされ、その後、キャパシタ１１２１Ａが充電されるこ
とによってダウン信号ＤＷＮ０がループフィルタ１１３
へ伝達される。また、キャパシタ１１２１Ａが放電され
た後、リセット信号ＲＳＴ０によってスイッチ１１２２
Ａがオンされるとキャパシタ１１２１Ａは増幅器１１２
３Ａによって充電される。これによって、サンプリング
回路１２００Ａは、一旦、サンプリングしたダウン信号
ＤＷＮ０をキャンセルする。
【０１００】サンプリング回路１２００Ｂは、スイッチ
１１２０Ｂ，１１２２Ｂと、キャパシタ１１２１Ｂと、
増幅器１１２３Ｂとを含む。スイッチ１１２０Ｂは、伝
達信号ＥＸＥ００によってオン、オフされる。スイッチ
１１２２Ｂは、リセット信号ＲＳＴ００によってオン、
オフされる。キャパシタ１１２１Ｂは、ダウン信号ＤＷ
Ｎ００によってチャージポンプ１１１Ｂのスイッチ１０
０３Ｂがオンされると放電され、伝達信号ＥＸＥ００に
よってスイッチ１１２０Ｂがオンされると出力ノード１
１３５から電荷が注入されて充電される。キャパシタ１
１２１Ｂが放電されることによってダウン信号ＤＷＮ０
０がサンプリング回路１２００Ｂにサンプリングされ、
その後、キャパシタ１１２１Ｂが充電されることによっ
てダウン信号ＤＷＮ００がループフィルタ１１３へ伝達
される。また、キャパシタ１１２１Ｂが放電された後、
リセット信号ＲＳＴ００によってスイッチ１１２２Ｂが
オンされるとキャパシタ１１２１Ｂは増幅器１１２３Ｂ
によって充電される。これによって、サンプリング回路
１２００Ｂは、一旦、サンプリングしたダウン信号ＤＷ
Ｎ００をキャンセルする。
１１２０Ｂ，１１２２Ｂと、キャパシタ１１２１Ｂと、
増幅器１１２３Ｂとを含む。スイッチ１１２０Ｂは、伝
達信号ＥＸＥ００によってオン、オフされる。スイッチ
１１２２Ｂは、リセット信号ＲＳＴ００によってオン、
オフされる。キャパシタ１１２１Ｂは、ダウン信号ＤＷ
Ｎ００によってチャージポンプ１１１Ｂのスイッチ１０
０３Ｂがオンされると放電され、伝達信号ＥＸＥ００に
よってスイッチ１１２０Ｂがオンされると出力ノード１
１３５から電荷が注入されて充電される。キャパシタ１
１２１Ｂが放電されることによってダウン信号ＤＷＮ０
０がサンプリング回路１２００Ｂにサンプリングされ、
その後、キャパシタ１１２１Ｂが充電されることによっ
てダウン信号ＤＷＮ００がループフィルタ１１３へ伝達
される。また、キャパシタ１１２１Ｂが放電された後、
リセット信号ＲＳＴ００によってスイッチ１１２２Ｂが
オンされるとキャパシタ１１２１Ｂは増幅器１１２３Ｂ
によって充電される。これによって、サンプリング回路
１２００Ｂは、一旦、サンプリングしたダウン信号ＤＷ
Ｎ００をキャンセルする。
【０１０１】サンプリング回路１２００Ｃは、スイッチ
１１２０Ｃ，１１２２Ｃと、キャパシタ１１２１Ｃと、
増幅器１１２３Ｃとを含む。スイッチ１１２０Ｃは、伝
達信号ＥＸＥ０００によってオン、オフされる。スイッ
チ１１２２Ｃは、リセット信号ＲＳＴ０００によってオ
ン、オフされる。キャパシタ１１２１Ｃは、ダウン信号
ＤＷＮ０００によってチャージポンプ１１１Ｂのスイッ
チ１００３Ｃがオンされると放電され、伝達信号ＥＸＥ
０００によってスイッチ１１２０Ｃがオンされると出力
ノード１１３５から電荷が注入されて充電される。キャ
パシタ１１２１Ｃが放電されることによってダウン信号
ＤＷＮ０００がサンプリング回路１２００Ｃにサンプリ
ングされ、その後、キャパシタ１１２１Ｃが充電される
ことによってダウン信号ＤＷＮ０００がループフィルタ
１１３へ伝達される。また、キャパシタ１１２１Ｃが放
電された後、リセット信号ＲＳＴ０００によってスイッ
チ１１２２Ｃがオンされるとキャパシタ１１２１Ｃは増
幅器１１２３Ｃによって充電される。これによって、サ
ンプリング回路１２００Ｃは、一旦、サンプリングした
ダウン信号ＤＷＮ０００をキャンセルする。
１１２０Ｃ，１１２２Ｃと、キャパシタ１１２１Ｃと、
増幅器１１２３Ｃとを含む。スイッチ１１２０Ｃは、伝
達信号ＥＸＥ０００によってオン、オフされる。スイッ
チ１１２２Ｃは、リセット信号ＲＳＴ０００によってオ
ン、オフされる。キャパシタ１１２１Ｃは、ダウン信号
ＤＷＮ０００によってチャージポンプ１１１Ｂのスイッ
チ１００３Ｃがオンされると放電され、伝達信号ＥＸＥ
０００によってスイッチ１１２０Ｃがオンされると出力
ノード１１３５から電荷が注入されて充電される。キャ
パシタ１１２１Ｃが放電されることによってダウン信号
ＤＷＮ０００がサンプリング回路１２００Ｃにサンプリ
ングされ、その後、キャパシタ１１２１Ｃが充電される
ことによってダウン信号ＤＷＮ０００がループフィルタ
１１３へ伝達される。また、キャパシタ１１２１Ｃが放
電された後、リセット信号ＲＳＴ０００によってスイッ
チ１１２２Ｃがオンされるとキャパシタ１１２１Ｃは増
幅器１１２３Ｃによって充電される。これによって、サ
ンプリング回路１２００Ｃは、一旦、サンプリングした
ダウン信号ＤＷＮ０００をキャンセルする。
【０１０２】サンプリング回路１２００Ａ，１２００
Ｂ，１２００Ｃは、それぞれ、ダウン信号ＤＷＮ０、ダ
ウン信号ＤＷＮ００、ダウン信号ＤＷＮ０００が受信デ
ータＤＩＮのエッジに無関係なダウン信号ＤＷＮの信号
成分ｋ１（図６参照）を含むときは、信号成分ｋ１をキ
ャンセルする動作を行なう。また、サンプリング回路１
２００Ａ，１２００Ｂ，１２００Ｃは、それぞれ、ダウ
ン信号ＤＷＮ０、ダウン信号ＤＷＮ００、ダウン信号Ｄ
ＷＮ０００が受信データＤＩＮのエッジを検出した信号
成分ｋ２（図６参照）を含むときは、信号成分ｋ２をル
ープフィルタ１１３へ伝達する動作を行なう。
Ｂ，１２００Ｃは、それぞれ、ダウン信号ＤＷＮ０、ダ
ウン信号ＤＷＮ００、ダウン信号ＤＷＮ０００が受信デ
ータＤＩＮのエッジに無関係なダウン信号ＤＷＮの信号
成分ｋ１（図６参照）を含むときは、信号成分ｋ１をキ
ャンセルする動作を行なう。また、サンプリング回路１
２００Ａ，１２００Ｂ，１２００Ｃは、それぞれ、ダウ
ン信号ＤＷＮ０、ダウン信号ＤＷＮ００、ダウン信号Ｄ
ＷＮ０００が受信データＤＩＮのエッジを検出した信号
成分ｋ２（図６参照）を含むときは、信号成分ｋ２をル
ープフィルタ１１３へ伝達する動作を行なう。
【０１０３】信号成分ｋ１をキャンセルする動作、およ
び信号成分ｋ２をループフィルタ１１３へ伝達する動作
は、上述した動作と同じである。
び信号成分ｋ２をループフィルタ１１３へ伝達する動作
は、上述した動作と同じである。
【０１０４】上述したように、チャージポンプ１１１Ｂ
とループふぃるた１１３との間に３個のサンプリング回
路１２００Ａ，１２００Ｂ，１２００Ｃを並列に接続す
ることによって、信号成分ｋ１をキャンセルする動作期
間、および信号成分ｋ２をループフィルタ１１３へ伝達
する動作期間を、実施の形態１における動作期間に対し
て３倍にすることができる。その結果、リカバリー回路
１１Ｂの周波数が３倍になっても、再生クロックＣＬＫ
を受信データＤＩＮの位相に一致させ、かつ、ジッタの
少ない再生クロックＣＬＫを正確に生成することができ
る。
とループふぃるた１１３との間に３個のサンプリング回
路１２００Ａ，１２００Ｂ，１２００Ｃを並列に接続す
ることによって、信号成分ｋ１をキャンセルする動作期
間、および信号成分ｋ２をループフィルタ１１３へ伝達
する動作期間を、実施の形態１における動作期間に対し
て３倍にすることができる。その結果、リカバリー回路
１１Ｂの周波数が３倍になっても、再生クロックＣＬＫ
を受信データＤＩＮの位相に一致させ、かつ、ジッタの
少ない再生クロックＣＬＫを正確に生成することができ
る。
【０１０５】本発明においては、チャージポンプとルー
プフィルタとの間に並列に接続するサンプリング回路
は、２および３に限らず、一般に複数個であれば良い。
その場合、位相比較回路は、サンプリング回路の個数に
相当する数のダウン信号とリセット信号とを上述したの
と同じ方法によって生成し、出力する。
プフィルタとの間に並列に接続するサンプリング回路
は、２および３に限らず、一般に複数個であれば良い。
その場合、位相比較回路は、サンプリング回路の個数に
相当する数のダウン信号とリセット信号とを上述したの
と同じ方法によって生成し、出力する。
【０１０６】実施の形態２によれば、リカバリー回路に
おいては、受信データのエッジを検出した結果をループ
フィルタへ伝達する動作期間、および受信データのエッ
ジに無関係なダウン信号をキャンセルする動作期間を長
くすることができるので、高周波数の再生クロックを生
成する場合にも、ジッタの少ない再生クロックを生成で
きる。
おいては、受信データのエッジを検出した結果をループ
フィルタへ伝達する動作期間、および受信データのエッ
ジに無関係なダウン信号をキャンセルする動作期間を長
くすることができるので、高周波数の再生クロックを生
成する場合にも、ジッタの少ない再生クロックを生成で
きる。
【０１０７】［実施の形態３］図１６を参照して、実施
の形態３によるリカバリー回路１１Ｃは、実施の形態１
によるリカバリー回路１１におけるサンプリング回路１
１２をチャージポンプ１１１と置換え、その置換えたサ
ンプリング回路１１２をサンプリング回路１１２Ｃに代
えたものであり、その他はリカバリー回路１１と同じで
ある。
の形態３によるリカバリー回路１１Ｃは、実施の形態１
によるリカバリー回路１１におけるサンプリング回路１
１２をチャージポンプ１１１と置換え、その置換えたサ
ンプリング回路１１２をサンプリング回路１１２Ｃに代
えたものであり、その他はリカバリー回路１１と同じで
ある。
【０１０８】位相比較回路１１０は、アップ信号ＵＰを
チャージポンプ１１１へ出力し、ダウン信号ＤＷＮおよ
びリセット信号ＲＳＴをサンプリング回路１１２Ｃへ出
力する。また、電圧制御発振器１１４は、位相の異なる
７つのクロックＣＬＫ０〜ＣＬＫ６をサンプリング回路
１１２Ｃへ出力する。
チャージポンプ１１１へ出力し、ダウン信号ＤＷＮおよ
びリセット信号ＲＳＴをサンプリング回路１１２Ｃへ出
力する。また、電圧制御発振器１１４は、位相の異なる
７つのクロックＣＬＫ０〜ＣＬＫ６をサンプリング回路
１１２Ｃへ出力する。
【０１０９】図１７を参照して、サンプリング回路１１
２Ｃは、後述するように、位相比較回路１１０から入力
されたダウン信号ＤＷＮおよびリセット信号ＲＳＴと、
電圧制御発振器１１４からのクロックＣＬＫ０〜ＣＬＫ
６とに基づいて、受信データＤＩＮのエッジに無関係な
ダウン信号をキャンセルし、受信データＤＩＮのエッジ
を検出したダウン信号ＤＷＮを再生した再生信号ＤＷＸ
を生成し、チャージポンプ１１１のスイッチ１００３へ
出力する。また、位相比較回路１１０は、アップ信号Ｕ
Ｐをチャージポンプ１１１のスイッチ１００２へ出力す
る。
２Ｃは、後述するように、位相比較回路１１０から入力
されたダウン信号ＤＷＮおよびリセット信号ＲＳＴと、
電圧制御発振器１１４からのクロックＣＬＫ０〜ＣＬＫ
６とに基づいて、受信データＤＩＮのエッジに無関係な
ダウン信号をキャンセルし、受信データＤＩＮのエッジ
を検出したダウン信号ＤＷＮを再生した再生信号ＤＷＸ
を生成し、チャージポンプ１１１のスイッチ１００３へ
出力する。また、位相比較回路１１０は、アップ信号Ｕ
Ｐをチャージポンプ１１１のスイッチ１００２へ出力す
る。
【０１１０】アップ信号ＵＰがチャージポンプ１１１に
入力されると、スイッチ１００２がオンされ、電流源１
００１によって電源ノード１００５から出力ノード１１
３５へ電流が供給される。そうすると、ループフィルタ
１１３のキャパシタ１１３１が充電され、制御電圧ＶＣ
の電圧レベルが上昇する。そして、ループフィルタ１１
３は、上昇した制御電圧ＶＣを電圧制御発振器１１４へ
出力し、上述したように位相を調整した再生クロックＣ
ＬＫを生成する。
入力されると、スイッチ１００２がオンされ、電流源１
００１によって電源ノード１００５から出力ノード１１
３５へ電流が供給される。そうすると、ループフィルタ
１１３のキャパシタ１１３１が充電され、制御電圧ＶＣ
の電圧レベルが上昇する。そして、ループフィルタ１１
３は、上昇した制御電圧ＶＣを電圧制御発振器１１４へ
出力し、上述したように位相を調整した再生クロックＣ
ＬＫを生成する。
【０１１１】再生信号ＤＷＸがサンプリング回路１１２
Ｃからチャージポンプ１１１へ入力されると、スイッチ
１００３がオンされ、電流源１００４によってキャパシ
タ１１３１の電荷が出力ノード１１３５を介して接地ノ
ード１００６へ放電される。そして、制御電圧ＶＣの電
圧レベルが低下し、ループフィルタ１１３は、低下した
制御電圧ＶＣを電圧制御発振器１１４へ出力し、上述し
たように位相を調整した再生クロックＣＬＫを生成す
る。
Ｃからチャージポンプ１１１へ入力されると、スイッチ
１００３がオンされ、電流源１００４によってキャパシ
タ１１３１の電荷が出力ノード１１３５を介して接地ノ
ード１００６へ放電される。そして、制御電圧ＶＣの電
圧レベルが低下し、ループフィルタ１１３は、低下した
制御電圧ＶＣを電圧制御発振器１１４へ出力し、上述し
たように位相を調整した再生クロックＣＬＫを生成す
る。
【０１１２】図１８を参照して、サンプリング回路１１
２Ｃは、フリップフロップ１６００〜１６０３と、ＡＮ
Ｄゲート１６０４〜１６０８と、ＯＲゲート１６０９
と、ＲＳラッチ１６１０とを備える。フリップフロップ
１６００は、電圧制御発振器１１４から入力されたクロ
ックＣＬＫ０の立下りエッジＣ０に同期してダウン信号
ＤＷＮをサンプリングし、ＡＮＤゲート１６０４へ出力
する。フリップフロップ１６０１は、電圧制御発振器１
１４から入力されたクロックＣＬＫ１の立下りエッジＣ
１に同期してダウン信号ＤＷＮをサンプリングし、その
反転信号をＡＮＤゲート１６０５へ出力する。フリップ
フロップ１６０２は、電圧制御発振器１１４から入力さ
れたクロックＣＬＫ２の立下りエッジＣ２に同期してダ
ウン信号ＤＷＮをサンプリングし、その反転信号をＡＮ
Ｄゲート１６０６へ出力する。フリップフロップ１６０
３は、電圧制御発振器１１４から入力されたクロックＣ
ＬＫ３の立下りエッジＣ３に同期してダウン信号ＤＷＮ
をサンプリングし、その反転信号をＡＮＤゲート１６０
７へ出力する。
２Ｃは、フリップフロップ１６００〜１６０３と、ＡＮ
Ｄゲート１６０４〜１６０８と、ＯＲゲート１６０９
と、ＲＳラッチ１６１０とを備える。フリップフロップ
１６００は、電圧制御発振器１１４から入力されたクロ
ックＣＬＫ０の立下りエッジＣ０に同期してダウン信号
ＤＷＮをサンプリングし、ＡＮＤゲート１６０４へ出力
する。フリップフロップ１６０１は、電圧制御発振器１
１４から入力されたクロックＣＬＫ１の立下りエッジＣ
１に同期してダウン信号ＤＷＮをサンプリングし、その
反転信号をＡＮＤゲート１６０５へ出力する。フリップ
フロップ１６０２は、電圧制御発振器１１４から入力さ
れたクロックＣＬＫ２の立下りエッジＣ２に同期してダ
ウン信号ＤＷＮをサンプリングし、その反転信号をＡＮ
Ｄゲート１６０６へ出力する。フリップフロップ１６０
３は、電圧制御発振器１１４から入力されたクロックＣ
ＬＫ３の立下りエッジＣ３に同期してダウン信号ＤＷＮ
をサンプリングし、その反転信号をＡＮＤゲート１６０
７へ出力する。
【０１１３】ＡＮＤゲート１６０４は、電圧制御発振器
１１４からのクロックＣＬＫ４の立下りエッジＣ４に同
期して、リセット信号ＲＳＴの反転信号と、フリップフ
ロップ１６００の出力信号との論理積を演算し、その演
算結果をＲＳラッチ回路１６１０のセット入力へ入力す
る。ＡＮＤゲート１６０５は、電圧制御発振器１１４か
らのクロックＣＬＫ５の立下りエッジＣ５に同期して、
フリップフロップ１６０１の反転出力がＨレベルのとき
ＲＳラッチ回路１６１０をリセットする。ＡＮＤゲート
１６０６は、電圧制御発振器１１４からのクロックＣＬ
Ｋ６の立下りエッジＣ６に同期して、フリップフロップ
１６０２の反転出力がＨレベルのときＲＳラッチ回路１
６１０をリセットする。ＡＮＤゲート１６０７は、クロ
ックＣＬＫ０の立下りエッジＣ０に同期して、フリップ
フロップ１６０３の反転出力がＨレベルのときＲＳラッ
チ回路１６１０をリセットする。ＡＮＤゲート１６０８
は、クロックＣＬＫ２のエッジＣ２、およびクロックＣ
ＬＫ３のエッジＣ３におけるサンプリングがＨレベルか
Ｌレベルに応じてＲＳラッチ回路１６１０をリセットす
る。ＯＲゲート１６０９は、ＡＮＤゲート１６０５の出
力信号、ＡＮＤゲート１６０６の出力信号、ＡＮＤゲー
ト１６０７の出力信号、およびＡＮＤゲート１６０８の
出力信号の論理和を演算し、その演算結果をＲＳラッチ
回路１６１０のリセット入力へ入力する。ＲＳラッチ回
路１６１０は、ＡＮＤゲート１６０４の出力信号をＯＲ
ゲート１６０９の出力信号によってリセットし、再生信
号ＤＷＸを出力する。
１１４からのクロックＣＬＫ４の立下りエッジＣ４に同
期して、リセット信号ＲＳＴの反転信号と、フリップフ
ロップ１６００の出力信号との論理積を演算し、その演
算結果をＲＳラッチ回路１６１０のセット入力へ入力す
る。ＡＮＤゲート１６０５は、電圧制御発振器１１４か
らのクロックＣＬＫ５の立下りエッジＣ５に同期して、
フリップフロップ１６０１の反転出力がＨレベルのとき
ＲＳラッチ回路１６１０をリセットする。ＡＮＤゲート
１６０６は、電圧制御発振器１１４からのクロックＣＬ
Ｋ６の立下りエッジＣ６に同期して、フリップフロップ
１６０２の反転出力がＨレベルのときＲＳラッチ回路１
６１０をリセットする。ＡＮＤゲート１６０７は、クロ
ックＣＬＫ０の立下りエッジＣ０に同期して、フリップ
フロップ１６０３の反転出力がＨレベルのときＲＳラッ
チ回路１６１０をリセットする。ＡＮＤゲート１６０８
は、クロックＣＬＫ２のエッジＣ２、およびクロックＣ
ＬＫ３のエッジＣ３におけるサンプリングがＨレベルか
Ｌレベルに応じてＲＳラッチ回路１６１０をリセットす
る。ＯＲゲート１６０９は、ＡＮＤゲート１６０５の出
力信号、ＡＮＤゲート１６０６の出力信号、ＡＮＤゲー
ト１６０７の出力信号、およびＡＮＤゲート１６０８の
出力信号の論理和を演算し、その演算結果をＲＳラッチ
回路１６１０のリセット入力へ入力する。ＲＳラッチ回
路１６１０は、ＡＮＤゲート１６０４の出力信号をＯＲ
ゲート１６０９の出力信号によってリセットし、再生信
号ＤＷＸを出力する。
【０１１４】図１９に示すように、電圧制御発振器１１
４から入力されるクロックＣＬＫ０〜ＣＬＫ６は一定の
位相差を有する。クロックＣＬＫ０〜ＣＬＫ６の各々
は、図８に示すリングオシレータの各段から出力される
クロックである。
４から入力されるクロックＣＬＫ０〜ＣＬＫ６は一定の
位相差を有する。クロックＣＬＫ０〜ＣＬＫ６の各々
は、図８に示すリングオシレータの各段から出力される
クロックである。
【０１１５】図２０を参照して、サンプリング回路１１
２Ｃにおける再生信号ＤＷＸの生成動作について説明す
る。図２０は、再生クロックＣＬＫの位相が受信データ
ＤＩＮの位相よりも進んでいる場合を示す。位相比較回
路１１０は、上述した方法によって再生クロックＣＬＫ
の位相を受信データＤＩＮの位相と比較し、ダウン信号
ＤＷＮとリセット信号ＲＳＴとをサンプリング回路１１
２Ｃへ出力する。
２Ｃにおける再生信号ＤＷＸの生成動作について説明す
る。図２０は、再生クロックＣＬＫの位相が受信データ
ＤＩＮの位相よりも進んでいる場合を示す。位相比較回
路１１０は、上述した方法によって再生クロックＣＬＫ
の位相を受信データＤＩＮの位相と比較し、ダウン信号
ＤＷＮとリセット信号ＲＳＴとをサンプリング回路１１
２Ｃへ出力する。
【０１１６】まず、ダウン信号ＤＷＮのパルス成分Ｐ１
の再生について説明する。サンプリング回路１１２Ｃの
フリップフロップ１６００は、クロックＣＬＫ０の立下
りエッジＣ０に同期してダウン信号ＤＷＮのパルス成分
Ｐ１をサンプリングし、Ｈレベルの信号をＡＮＤゲート
１６０４へ出力する。フリップフロップ１６０１は、ク
ロックＣＬＫ１の立下りエッジＣ１に同期してダウン信
号ＤＷＮをサンプリングし、Ｈレベルの信号を反転した
Ｌレベルの信号をＡＮＤゲート１６０５へ出力する。フ
リップフロップ１６０２は、クロックＣＬＫ２の立下り
エッジＣ２に同期してダウン信号ＤＷＮをサンプリング
し、Ｈレベルの信号を反転したＬレベルの信号をＡＮＤ
ゲート１６０６へ出力する。フリップフロップ１６０３
は、クロックＣＬＫ３の立下りエッジＣ３に同期してダ
ウン信号ＤＷＮをサンプリングし、Ｌレベルの信号を反
転したＨレベルの信号をＡＮＤゲート１６０７へ出力す
る。
の再生について説明する。サンプリング回路１１２Ｃの
フリップフロップ１６００は、クロックＣＬＫ０の立下
りエッジＣ０に同期してダウン信号ＤＷＮのパルス成分
Ｐ１をサンプリングし、Ｈレベルの信号をＡＮＤゲート
１６０４へ出力する。フリップフロップ１６０１は、ク
ロックＣＬＫ１の立下りエッジＣ１に同期してダウン信
号ＤＷＮをサンプリングし、Ｈレベルの信号を反転した
Ｌレベルの信号をＡＮＤゲート１６０５へ出力する。フ
リップフロップ１６０２は、クロックＣＬＫ２の立下り
エッジＣ２に同期してダウン信号ＤＷＮをサンプリング
し、Ｈレベルの信号を反転したＬレベルの信号をＡＮＤ
ゲート１６０６へ出力する。フリップフロップ１６０３
は、クロックＣＬＫ３の立下りエッジＣ３に同期してダ
ウン信号ＤＷＮをサンプリングし、Ｌレベルの信号を反
転したＨレベルの信号をＡＮＤゲート１６０７へ出力す
る。
【０１１７】クロックＣＬＫ４の立下りエッジＣ４にお
いてリセット信号ＲＳＴはＬレベルであり、フリップフ
ロップ１６００の出力信号はＨレベルであるので、ＡＮ
Ｄゲート１６０４は、Ｈレベルの信号をＲＳラッチ回路
１６１０のセット入力へ衆力する。そうすると、ＲＳラ
ッチ回路１６１０は、エッジＣ４においてＨレベルの再
生信号ＤＷＸを出力する。
いてリセット信号ＲＳＴはＬレベルであり、フリップフ
ロップ１６００の出力信号はＨレベルであるので、ＡＮ
Ｄゲート１６０４は、Ｈレベルの信号をＲＳラッチ回路
１６１０のセット入力へ衆力する。そうすると、ＲＳラ
ッチ回路１６１０は、エッジＣ４においてＨレベルの再
生信号ＤＷＸを出力する。
【０１１８】フリップフロップ１６０１は、Ｌレベルの
信号をＡＮＤゲート１６０５へ出力するので、ＡＮＤゲ
ート１６０５はクロックＣＬＫ５の立下りエッジＣ５に
おいてＲＳラッチ回路１６１０をリセットせず、ＲＳラ
ッチ回路１６１０はＨレベルの再生信号ＤＷＸを出力す
る。フリップフロップ１６０２は、Ｌレベルの信号をＡ
ＮＤゲート１６０６へ出力するので、ＡＮＤゲート１６
０６はクロックＣＬＫ６の立下りエッジＣ６においてＲ
Ｓラッチ回路１６１０をリセットせず、ＲＳラッチ回路
１６１０はＨレベルの再生信号ＤＷＸを出力する。フリ
ップフロップ１６０３は、Ｈレベルの信号をＡＮＤゲー
ト１６０７へ出力するので、ＡＮＤゲート１６０７はク
ロックＣＬＫ０の立下りエッジＣ０においてＲＳラッチ
回路１６１０をリセットし、ＲＳラッチ回路１６１０は
Ｌレベルの再生信号ＤＷＸを出力する。これによって、
ダウン信号ＤＷＮのパルス成分Ｐ１は、再生信号成分Ｐ
１Ｘとして再生される。
信号をＡＮＤゲート１６０５へ出力するので、ＡＮＤゲ
ート１６０５はクロックＣＬＫ５の立下りエッジＣ５に
おいてＲＳラッチ回路１６１０をリセットせず、ＲＳラ
ッチ回路１６１０はＨレベルの再生信号ＤＷＸを出力す
る。フリップフロップ１６０２は、Ｌレベルの信号をＡ
ＮＤゲート１６０６へ出力するので、ＡＮＤゲート１６
０６はクロックＣＬＫ６の立下りエッジＣ６においてＲ
Ｓラッチ回路１６１０をリセットせず、ＲＳラッチ回路
１６１０はＨレベルの再生信号ＤＷＸを出力する。フリ
ップフロップ１６０３は、Ｈレベルの信号をＡＮＤゲー
ト１６０７へ出力するので、ＡＮＤゲート１６０７はク
ロックＣＬＫ０の立下りエッジＣ０においてＲＳラッチ
回路１６１０をリセットし、ＲＳラッチ回路１６１０は
Ｌレベルの再生信号ＤＷＸを出力する。これによって、
ダウン信号ＤＷＮのパルス成分Ｐ１は、再生信号成分Ｐ
１Ｘとして再生される。
【０１１９】同様にして、ダウン信号ＤＷＮのパルス成
分Ｐ２は、クロックＣＬＫ０の立下りエッジＣ０、クロ
ックＣＬＫ１の立下りエッジＣ１、クロックＣＬＫ２の
立下りエッジＣ２、クロックＣＬＫ３の立下りエッジＣ
３によってサンプリングされる。したがって、フリップ
フロップ１６００は、Ｈレベルの信号をＡＮＤゲート１
６０４へ出力し、フリップフロップ１６０１は、Ｌレベ
ルの信号をＡＮＤゲート１６０５へ出力する。また、フ
リップフロップ１６０２は、Ｌレベルの信号をＡＮＤゲ
ート１６０６へ出力し、フリップフロップ１６０３は、
Ｌレベルの信号をＡＮＤゲート１６０６へ出力する。
分Ｐ２は、クロックＣＬＫ０の立下りエッジＣ０、クロ
ックＣＬＫ１の立下りエッジＣ１、クロックＣＬＫ２の
立下りエッジＣ２、クロックＣＬＫ３の立下りエッジＣ
３によってサンプリングされる。したがって、フリップ
フロップ１６００は、Ｈレベルの信号をＡＮＤゲート１
６０４へ出力し、フリップフロップ１６０１は、Ｌレベ
ルの信号をＡＮＤゲート１６０５へ出力する。また、フ
リップフロップ１６０２は、Ｌレベルの信号をＡＮＤゲ
ート１６０６へ出力し、フリップフロップ１６０３は、
Ｌレベルの信号をＡＮＤゲート１６０６へ出力する。
【０１２０】そうすると、クロックＣＬＫ４の立下りエ
ッジＣ４においてリセット信号ＲＳＴはＨレベルである
ので、ＡＮＤゲート１６０４はＬレベルの信号をＲＳラ
ッチ回路１６１０のセット入力へ出力する。そして、Ｒ
Ｓラッチ回路１６１０は、Ｌレベルの再生信号ＤＷＸを
出力する。フリップフロップ１６０１は、Ｌレベルの信
号を出力するので、ＡＮＤゲート１６０５は、クロック
ＣＬＫ５の立下りエッジＣ５に同期してＲＳラッチ回路
１６１０をリセットせず、ＲＳラッチ回路１６１０はＬ
レベルの再生信号ＤＷＸを出力する。フリップフロップ
１６０２は、Ｌレベルの信号を出力するので、ＡＮＤゲ
ート１６０６は、クロックＣＬＫ６の立下りエッジＣ６
においてＲＳラッチ回路１６１０をリセットせず、ＲＳ
ラッチ回路１６１０はＬレベルの再生信号ＤＷＸを出力
する。フリップフロップ１６０３は、Ｌレベルの信号を
出力するので、ＡＮＤゲート１６０７は、クロックＣＬ
Ｋ０の立下りエッジＣ０においてＲＳラッチ回路１６１
０をリセットせず、ＲＳラッチ回路１６１０はＬレベル
の再生信号ＤＷＸを出力する。これによって、ダウン信
号ＤＷＮのパルス成分Ｐ２はキャンセルされる。
ッジＣ４においてリセット信号ＲＳＴはＨレベルである
ので、ＡＮＤゲート１６０４はＬレベルの信号をＲＳラ
ッチ回路１６１０のセット入力へ出力する。そして、Ｒ
Ｓラッチ回路１６１０は、Ｌレベルの再生信号ＤＷＸを
出力する。フリップフロップ１６０１は、Ｌレベルの信
号を出力するので、ＡＮＤゲート１６０５は、クロック
ＣＬＫ５の立下りエッジＣ５に同期してＲＳラッチ回路
１６１０をリセットせず、ＲＳラッチ回路１６１０はＬ
レベルの再生信号ＤＷＸを出力する。フリップフロップ
１６０２は、Ｌレベルの信号を出力するので、ＡＮＤゲ
ート１６０６は、クロックＣＬＫ６の立下りエッジＣ６
においてＲＳラッチ回路１６１０をリセットせず、ＲＳ
ラッチ回路１６１０はＬレベルの再生信号ＤＷＸを出力
する。フリップフロップ１６０３は、Ｌレベルの信号を
出力するので、ＡＮＤゲート１６０７は、クロックＣＬ
Ｋ０の立下りエッジＣ０においてＲＳラッチ回路１６１
０をリセットせず、ＲＳラッチ回路１６１０はＬレベル
の再生信号ＤＷＸを出力する。これによって、ダウン信
号ＤＷＮのパルス成分Ｐ２はキャンセルされる。
【０１２１】次に、ダウン信号ＤＷＮのパルス成分Ｐ３
の再生について説明する。フリップフロップ１６００
は、クロックＣＬＫ０の立下りエッジＣ０に同期してダ
ウン信号ＤＷＮをサンプリングし、Ｈレベルの信号をＡ
ＮＤゲート１６０４へ出力する。フリップフロップ１６
０１は、クロックＣＬＫ１の立下りエッジＣ１に同期し
てダウン信号ＤＷＮをサンプリングし、Ｌレベルの信号
をＡＮＤゲート１６０５へ出力する。フリップフロップ
１６０２は、クロックＣＬＫ２の立下りエッジＣ２に同
期してダウン信号ＤＷＮをサンプリングし、Ｈレベルの
信号をＡＮＤゲート１６０６へ出力する。フリップフロ
ップ１６０３は、クロックＣＬＫ３の立下りエッジＣ３
に同期してダウン信号ＤＷＮをサンプリングし、Ｈレベ
ルの信号をＡＮＤゲート１６０６へ出力する。
の再生について説明する。フリップフロップ１６００
は、クロックＣＬＫ０の立下りエッジＣ０に同期してダ
ウン信号ＤＷＮをサンプリングし、Ｈレベルの信号をＡ
ＮＤゲート１６０４へ出力する。フリップフロップ１６
０１は、クロックＣＬＫ１の立下りエッジＣ１に同期し
てダウン信号ＤＷＮをサンプリングし、Ｌレベルの信号
をＡＮＤゲート１６０５へ出力する。フリップフロップ
１６０２は、クロックＣＬＫ２の立下りエッジＣ２に同
期してダウン信号ＤＷＮをサンプリングし、Ｈレベルの
信号をＡＮＤゲート１６０６へ出力する。フリップフロ
ップ１６０３は、クロックＣＬＫ３の立下りエッジＣ３
に同期してダウン信号ＤＷＮをサンプリングし、Ｈレベ
ルの信号をＡＮＤゲート１６０６へ出力する。
【０１２２】クロックＣＬＫ４の立下りエッジＣ４にお
いてリセット信号ＲＳＴはＬレベルであり、フリップフ
ロップ１６００はＨレベルの信号を出力するので、ＡＮ
Ｄゲート１６０４はＨレベルの信号をＲＳラッチ回路１
６１０のセット入力へ出力する。そして、ＲＳラッチ回
路１６１０はＨレベルの再生信号ＤＷＸを出力する。フ
リップフロップ１６０１はＬレベルの信号を出力するの
で、ＡＮＤゲート１６０５はクロックＣＬＫ５の立下り
エッジＣ５に同期してＲＳラッチ回路１６１０をリセッ
トせず、ＲＳラッチ回路１６１０はＨレベルの再生信号
ＤＷＸを出力する。フリップフロップ１６０２はＨレベ
ルの信号を出力するので、ＡＮＤゲート１６０６はクロ
ックＣＬＫ６の立下りエッジＣ６に同期してＲＳラッチ
回路１６１０をリセットし、ＲＳラッチ回路１６１０は
Ｌレベルの再生信号ＤＷＸを出力する。フリップフロッ
プ１６０３はＨレベルの信号を出力するので、ＡＮＤゲ
ート１６０７はクロックＣＬＫ０の立下りエッジＣ０に
同期してＲＳラッチ回路１６１０をリセットし、ＲＳラ
ッチ回路１６１０はＬレベルの再生信号ＤＷＸを出力す
る。これによってダウン信号ＤＷＮのパルス成分Ｐ３
は、再生信号成分Ｐ３Ｘとして再生される。
いてリセット信号ＲＳＴはＬレベルであり、フリップフ
ロップ１６００はＨレベルの信号を出力するので、ＡＮ
Ｄゲート１６０４はＨレベルの信号をＲＳラッチ回路１
６１０のセット入力へ出力する。そして、ＲＳラッチ回
路１６１０はＨレベルの再生信号ＤＷＸを出力する。フ
リップフロップ１６０１はＬレベルの信号を出力するの
で、ＡＮＤゲート１６０５はクロックＣＬＫ５の立下り
エッジＣ５に同期してＲＳラッチ回路１６１０をリセッ
トせず、ＲＳラッチ回路１６１０はＨレベルの再生信号
ＤＷＸを出力する。フリップフロップ１６０２はＨレベ
ルの信号を出力するので、ＡＮＤゲート１６０６はクロ
ックＣＬＫ６の立下りエッジＣ６に同期してＲＳラッチ
回路１６１０をリセットし、ＲＳラッチ回路１６１０は
Ｌレベルの再生信号ＤＷＸを出力する。フリップフロッ
プ１６０３はＨレベルの信号を出力するので、ＡＮＤゲ
ート１６０７はクロックＣＬＫ０の立下りエッジＣ０に
同期してＲＳラッチ回路１６１０をリセットし、ＲＳラ
ッチ回路１６１０はＬレベルの再生信号ＤＷＸを出力す
る。これによってダウン信号ＤＷＮのパルス成分Ｐ３
は、再生信号成分Ｐ３Ｘとして再生される。
【０１２３】ダウン信号ＤＷＮのパルス成分Ｐ４は、ク
ロックＣＬＫ０の立下りエッジＣ０、クロックＣＬＫ１
の立下りエッジＣ１、クロックＣＬＫ２の立下りエッジ
Ｃ２、クロックＣＬＫ３の立下りエッジＣ３によってサ
ンプリングされる。したがって、フリップフロップ１６
００は、Ｈレベルの信号をＡＮＤゲート１６０４へ出力
し、フリップフロップ１６０１は、Ｌレベルの信号をＡ
ＮＤゲート１６０５へ出力する。また、フリップフロッ
プ１６０２は、Ｌレベルの信号をＡＮＤゲート１６０６
へ出力し、フリップフロップ１６０３は、Ｌレベルの信
号をＡＮＤゲート１６０６へ出力する。
ロックＣＬＫ０の立下りエッジＣ０、クロックＣＬＫ１
の立下りエッジＣ１、クロックＣＬＫ２の立下りエッジ
Ｃ２、クロックＣＬＫ３の立下りエッジＣ３によってサ
ンプリングされる。したがって、フリップフロップ１６
００は、Ｈレベルの信号をＡＮＤゲート１６０４へ出力
し、フリップフロップ１６０１は、Ｌレベルの信号をＡ
ＮＤゲート１６０５へ出力する。また、フリップフロッ
プ１６０２は、Ｌレベルの信号をＡＮＤゲート１６０６
へ出力し、フリップフロップ１６０３は、Ｌレベルの信
号をＡＮＤゲート１６０６へ出力する。
【０１２４】そうすると、クロックＣＬＫ４の立下りエ
ッジＣ４においてリセット信号ＲＳＴはＨレベルである
ので、ＡＮＤゲート１６０４はＬレベルの信号をＲＳラ
ッチ回路１６１０のセット入力へ出力する。そして、Ｒ
Ｓラッチ回路１６１０は、Ｌレベルの再生信号ＤＷＸを
出力する。フリップフロップ１６０１は、Ｌレベルの信
号を出力するので、ＡＮＤゲート１６０５は、クロック
ＣＬＫ５の立下りエッジＣ５に同期してＲＳラッチ回路
１６１０をリセットせず、ＲＳラッチ回路１６１０はＬ
レベルの再生信号ＤＷＸを出力する。フリップフロップ
１６０２は、Ｌレベルの信号を出力するので、ＡＮＤゲ
ート１６０６は、クロックＣＬＫ６の立下りエッジＣ６
においてＲＳラッチ回路１６１０をリセットせず、ＲＳ
ラッチ回路１６１０はＬレベルの再生信号ＤＷＸを出力
する。フリップフロップ１６０３は、Ｌレベルの信号を
出力するので、ＡＮＤゲート１６０７は、クロックＣＬ
Ｋ０の立下りエッジＣ０においてＲＳラッチ回路１６１
０をリセットせず、ＲＳラッチ回路１６１０はＬレベル
の再生信号ＤＷＸを出力する。これによって、ダウン信
号ＤＷＮのパルス成分Ｐ４はキャンセルされる。
ッジＣ４においてリセット信号ＲＳＴはＨレベルである
ので、ＡＮＤゲート１６０４はＬレベルの信号をＲＳラ
ッチ回路１６１０のセット入力へ出力する。そして、Ｒ
Ｓラッチ回路１６１０は、Ｌレベルの再生信号ＤＷＸを
出力する。フリップフロップ１６０１は、Ｌレベルの信
号を出力するので、ＡＮＤゲート１６０５は、クロック
ＣＬＫ５の立下りエッジＣ５に同期してＲＳラッチ回路
１６１０をリセットせず、ＲＳラッチ回路１６１０はＬ
レベルの再生信号ＤＷＸを出力する。フリップフロップ
１６０２は、Ｌレベルの信号を出力するので、ＡＮＤゲ
ート１６０６は、クロックＣＬＫ６の立下りエッジＣ６
においてＲＳラッチ回路１６１０をリセットせず、ＲＳ
ラッチ回路１６１０はＬレベルの再生信号ＤＷＸを出力
する。フリップフロップ１６０３は、Ｌレベルの信号を
出力するので、ＡＮＤゲート１６０７は、クロックＣＬ
Ｋ０の立下りエッジＣ０においてＲＳラッチ回路１６１
０をリセットせず、ＲＳラッチ回路１６１０はＬレベル
の再生信号ＤＷＸを出力する。これによって、ダウン信
号ＤＷＮのパルス成分Ｐ４はキャンセルされる。
【０１２５】上述したようにサンプリング回路１１２Ｃ
は、ダウン信号ＤＷＮの信号成分Ｐ１，Ｐ３を再生し、
信号成分Ｐ３，Ｐ４をキャンセルする。信号成分Ｐ１，
Ｐ３は、受信データＤＩＮのエッジを検出した信号成分
であり、信号成分Ｐ２，Ｐ４は、受信データＤＩＮのエ
ッジと無関係な信号成分である。したがって、サンプリ
ング回路１１２Ｃは、受信データＤＩＮのエッジを検出
した信号成分Ｐ１，Ｐ３を再生信号Ｐ１Ｘ，Ｐ３Ｘとし
て再生し、受信データＤＩＮのエッジと無関係な信号成
分Ｐ２，Ｐ４をキャンセルする。
は、ダウン信号ＤＷＮの信号成分Ｐ１，Ｐ３を再生し、
信号成分Ｐ３，Ｐ４をキャンセルする。信号成分Ｐ１，
Ｐ３は、受信データＤＩＮのエッジを検出した信号成分
であり、信号成分Ｐ２，Ｐ４は、受信データＤＩＮのエ
ッジと無関係な信号成分である。したがって、サンプリ
ング回路１１２Ｃは、受信データＤＩＮのエッジを検出
した信号成分Ｐ１，Ｐ３を再生信号Ｐ１Ｘ，Ｐ３Ｘとし
て再生し、受信データＤＩＮのエッジと無関係な信号成
分Ｐ２，Ｐ４をキャンセルする。
【０１２６】再び、図１７を参照して、チャージポンプ
１１１は、サンプリング回路１１２Ｃから再生信号ＤＷ
Ｘが入力されると、信号成分Ｐ１Ｘ，Ｐ３Ｘによってス
イッチ１００３がオンされる。そして、ループフィルタ
１１３のキャパシタ１１３１は放電し、制御電圧ＶＣの
電圧レベルは低下する。この場合、電流源１００４は、
再生信号Ｐ１Ｘ，Ｐ３Ｘの幅に応じた電流を出力ノード
１１３５から接地ノード１００６へ流す。すなわち、電
流源１００４の電流値を［Ｉ］とすると、再生信号Ｐ１
Ｘによって出力ノード１１３５から接地ノード１００６
へ流れる電流値は、［Ｉ］×３（クロックＣＬＫ４の立
下りエッジＣ４からクロックＣＬＫＣ０の立下りエッジ
Ｃ０までの間）であり、再生信号Ｐ３Ｘによって出力ノ
ード１１３５から接地ノード１００６へ流れる電流値
は、［Ｉ］×２（クロックＣＬＫ４の立下りエッジＣ４
からクロックＣＬＫＣ６の立下りエッジＣ６までの間）
である。
１１１は、サンプリング回路１１２Ｃから再生信号ＤＷ
Ｘが入力されると、信号成分Ｐ１Ｘ，Ｐ３Ｘによってス
イッチ１００３がオンされる。そして、ループフィルタ
１１３のキャパシタ１１３１は放電し、制御電圧ＶＣの
電圧レベルは低下する。この場合、電流源１００４は、
再生信号Ｐ１Ｘ，Ｐ３Ｘの幅に応じた電流を出力ノード
１１３５から接地ノード１００６へ流す。すなわち、電
流源１００４の電流値を［Ｉ］とすると、再生信号Ｐ１
Ｘによって出力ノード１１３５から接地ノード１００６
へ流れる電流値は、［Ｉ］×３（クロックＣＬＫ４の立
下りエッジＣ４からクロックＣＬＫＣ０の立下りエッジ
Ｃ０までの間）であり、再生信号Ｐ３Ｘによって出力ノ
ード１１３５から接地ノード１００６へ流れる電流値
は、［Ｉ］×２（クロックＣＬＫ４の立下りエッジＣ４
からクロックＣＬＫＣ６の立下りエッジＣ６までの間）
である。
【０１２７】これにより、受信データＤＩＮのエッジを
検出したダウン信号ＤＷＮの信号成分Ｐ１，Ｐ３は、ル
ープフィルタ１１３へ伝達される。そして、ループフィ
ルタ１１３は、電圧レベルが低下した制御電圧ＶＣを電
圧制御発振器１１４へ出力し、制御電圧ＶＣの電圧レベ
ルに応じた位相を有する再生クロックＣＬＫが生成され
る。
検出したダウン信号ＤＷＮの信号成分Ｐ１，Ｐ３は、ル
ープフィルタ１１３へ伝達される。そして、ループフィ
ルタ１１３は、電圧レベルが低下した制御電圧ＶＣを電
圧制御発振器１１４へ出力し、制御電圧ＶＣの電圧レベ
ルに応じた位相を有する再生クロックＣＬＫが生成され
る。
【０１２８】なお、位相比較回路１１０からチャージポ
ンプ１１１へアップ信号ＵＰが入力されたときの再生ク
ロックＣＬＫの位相調整の動作は実施の形態１と同じで
ある。
ンプ１１１へアップ信号ＵＰが入力されたときの再生ク
ロックＣＬＫの位相調整の動作は実施の形態１と同じで
ある。
【０１２９】実施の形態３によるリカバリー回路は、図
２１に示すリカバリー回路１１Ｄであっても良い。リカ
バリー回路１１Ｄは、リカバリー回路１１Ｃのチャージ
ポンプ１１１をチャージポンプ１１１Ｄに代え、サンプ
リング回路１１２Ｃをサンプリング回路１１２Ｄに代え
たものであり、その他はリカバリー回路１１Ｃと同じで
ある。
２１に示すリカバリー回路１１Ｄであっても良い。リカ
バリー回路１１Ｄは、リカバリー回路１１Ｃのチャージ
ポンプ１１１をチャージポンプ１１１Ｄに代え、サンプ
リング回路１１２Ｃをサンプリング回路１１２Ｄに代え
たものであり、その他はリカバリー回路１１Ｃと同じで
ある。
【０１３０】チャージポンプ１１１Ｄは、電流源１００
１，１７０３〜１７０５と、スイッチ１００２，１７０
０〜１７０２とを含む。電流源１００１およびスイッチ
１００２は、実施の形態１と同じである。スイッチ１７
００および電流源１７０３は、出力ノード１１３５と接
地ノード１００６との間に直列に接続され、スイッチ１
７００がオンされることによって、電流源１７０３は、
電流値［Ｉ］を出力ノード１１３５から接地ノード１０
０６へ流す。スイッチ１７０１および電流源１７０４
は、出力ノード１１３５と接地ノード１００６との間に
直列に接続され、スイッチ１７０１がオンされることに
よって、電流源１７０４は、電流値［Ｉ］×２を出力ノ
ード１１３５から接地ノード１００６へ流す。スイッチ
１７０２および電流源１７０５は、出力ノード１１３５
と接地ノード１００６との間に直列に接続され、スイッ
チ１７０２がオンされることによって、電流源１７０５
は、電流値［Ｉ］×４を出力ノード１１３５から接地ノ
ード１００６へ流す。
１，１７０３〜１７０５と、スイッチ１００２，１７０
０〜１７０２とを含む。電流源１００１およびスイッチ
１００２は、実施の形態１と同じである。スイッチ１７
００および電流源１７０３は、出力ノード１１３５と接
地ノード１００６との間に直列に接続され、スイッチ１
７００がオンされることによって、電流源１７０３は、
電流値［Ｉ］を出力ノード１１３５から接地ノード１０
０６へ流す。スイッチ１７０１および電流源１７０４
は、出力ノード１１３５と接地ノード１００６との間に
直列に接続され、スイッチ１７０１がオンされることに
よって、電流源１７０４は、電流値［Ｉ］×２を出力ノ
ード１１３５から接地ノード１００６へ流す。スイッチ
１７０２および電流源１７０５は、出力ノード１１３５
と接地ノード１００６との間に直列に接続され、スイッ
チ１７０２がオンされることによって、電流源１７０５
は、電流値［Ｉ］×４を出力ノード１１３５から接地ノ
ード１００６へ流す。
【０１３１】サンプリング回路１１２Ｄは、位相比較回
路１１０からのダウン信号ＤＷＮおよびリセット信号Ｒ
ＳＴと、電圧制御発振器１１４からのクロックＣＬＫ０
〜ＣＬＫ６とに基づいて、後述する方法によって再生信
号ＤＷＸ１，ＤＷＸ２，ＤＷＸ４を生成し、それぞれ、
スイッチ１７００，１７０１，１７０２へ出力する。
路１１０からのダウン信号ＤＷＮおよびリセット信号Ｒ
ＳＴと、電圧制御発振器１１４からのクロックＣＬＫ０
〜ＣＬＫ６とに基づいて、後述する方法によって再生信
号ＤＷＸ１，ＤＷＸ２，ＤＷＸ４を生成し、それぞれ、
スイッチ１７００，１７０１，１７０２へ出力する。
【０１３２】図２２を参照して、サンプリング回路１１
２Ｄは、フリップフロップ１７１０〜１７１３と、ＡＮ
Ｄゲート１７１４〜１７１７，１７２０〜１７２２と、
ＯＲゲート１７１８，１７１９とを含む。フリップフロ
ップ１７１０は、電圧制御発振器１１４からのクロック
ＣＬＫ０の立下りエッジＣ０に同期して位相比較回路１
１０からのダウン信号ＤＷＮをサンプリングし、ＡＮＤ
ゲート１７１４へ出力する。フリップフロップ１７１１
は、電圧制御発振器１１４からのクロックＣＬＫ１の立
下りエッジＣ１に同期して位相比較回路１１０からのダ
ウン信号ＤＷＮをサンプリングし、出力信号をＡＮＤゲ
ート１７１５へ出力し、反転出力信号をＡＮＤゲート１
７１４へ出力する。フリップフロップ１７１２は、電圧
制御発振器１１４からのクロックＣＬＫ２の立下りエッ
ジＣ２に同期して位相比較回路１１０からのダウン信号
ＤＷＮをサンプリングし、出力信号をＡＮＤゲート１７
１６へ出力し、反転出力信号をＡＮＤゲート１７１５へ
出力する。フリップフロップ１７１３は、電圧制御発振
器１１４からのクロックＣＬＫ３の立下りエッジＣ３に
同期して位相比較回路１１０からのダウン信号ＤＷＮを
サンプリングし、出力信号をＡＮＤゲート１７２２へ出
力し、反転出力信号をＡＮＤゲート１７１６へ出力す
る。
２Ｄは、フリップフロップ１７１０〜１７１３と、ＡＮ
Ｄゲート１７１４〜１７１７，１７２０〜１７２２と、
ＯＲゲート１７１８，１７１９とを含む。フリップフロ
ップ１７１０は、電圧制御発振器１１４からのクロック
ＣＬＫ０の立下りエッジＣ０に同期して位相比較回路１
１０からのダウン信号ＤＷＮをサンプリングし、ＡＮＤ
ゲート１７１４へ出力する。フリップフロップ１７１１
は、電圧制御発振器１１４からのクロックＣＬＫ１の立
下りエッジＣ１に同期して位相比較回路１１０からのダ
ウン信号ＤＷＮをサンプリングし、出力信号をＡＮＤゲ
ート１７１５へ出力し、反転出力信号をＡＮＤゲート１
７１４へ出力する。フリップフロップ１７１２は、電圧
制御発振器１１４からのクロックＣＬＫ２の立下りエッ
ジＣ２に同期して位相比較回路１１０からのダウン信号
ＤＷＮをサンプリングし、出力信号をＡＮＤゲート１７
１６へ出力し、反転出力信号をＡＮＤゲート１７１５へ
出力する。フリップフロップ１７１３は、電圧制御発振
器１１４からのクロックＣＬＫ３の立下りエッジＣ３に
同期して位相比較回路１１０からのダウン信号ＤＷＮを
サンプリングし、出力信号をＡＮＤゲート１７２２へ出
力し、反転出力信号をＡＮＤゲート１７１６へ出力す
る。
【０１３３】ＡＮＤゲート１７１４は、フリップフロッ
プ１７１０の出力信号と、フリップフロップ１７１１の
反転出力信号との論理積を演算し、その演算結果をＯＲ
ゲート１７１８へ出力する。ＡＮＤゲート１７１５は、
フリップフロップ１７１１の出力信号と、フリップフロ
ップ１７１２の反転出力信号との論理積を演算し、その
演算結果をＯＲゲート１７１９へ出力する。ＡＮＤゲー
ト１７１６は、フリップフロップ１７１２の出力信号
と、フリップフロップ１７１３の反転出力信号との論理
積を演算し、その演算結果をＯＲゲート１７１８，１７
１９へ出力する。
プ１７１０の出力信号と、フリップフロップ１７１１の
反転出力信号との論理積を演算し、その演算結果をＯＲ
ゲート１７１８へ出力する。ＡＮＤゲート１７１５は、
フリップフロップ１７１１の出力信号と、フリップフロ
ップ１７１２の反転出力信号との論理積を演算し、その
演算結果をＯＲゲート１７１９へ出力する。ＡＮＤゲー
ト１７１６は、フリップフロップ１７１２の出力信号
と、フリップフロップ１７１３の反転出力信号との論理
積を演算し、その演算結果をＯＲゲート１７１８，１７
１９へ出力する。
【０１３４】ＡＮＤゲート１７１７は、リセット信号Ｒ
ＳＴがＬレベルのとき、クロックＣＬＫ５の立下りエッ
ジＣ５と、クロックＣＬＫ６の立下りエッジＣ６との間
に再生信号ＤＷＸ１，ＤＷＸ２，ＤＷＸ４を再生する。
ＯＲゲート１７１８は、ＡＮＤゲート１７１４の出力信
号と、ＡＮＤゲート１７１６の出力信号との論理和を演
算し、その演算結果をＡＮＤゲート１７２０へ出力す
る。ＯＲゲート１７１９は、ＡＮＤゲート１７１５の出
力信号と、ＡＮＤゲート１７１６の出力信号との論理和
を演算し、その演算結果をＡＮＤゲート１７２１へ出力
する。ＡＮＤゲート１７２０は、ＡＮＤゲート１７１７
の出力信号がＨレベルのとき、再生信号ＤＷＸ１を出力
する。ＡＮＤゲート１７２１は、ＡＮＤゲート１７１７
の出力信号がＨレベルのとき、再生信号ＤＷＸ２を出力
する。ＡＮＤゲート１７２２は、ＡＮＤゲート１７１７
の出力信号がＨレベルのとき、再生信号ＤＷＸ４を出力
する。
ＳＴがＬレベルのとき、クロックＣＬＫ５の立下りエッ
ジＣ５と、クロックＣＬＫ６の立下りエッジＣ６との間
に再生信号ＤＷＸ１，ＤＷＸ２，ＤＷＸ４を再生する。
ＯＲゲート１７１８は、ＡＮＤゲート１７１４の出力信
号と、ＡＮＤゲート１７１６の出力信号との論理和を演
算し、その演算結果をＡＮＤゲート１７２０へ出力す
る。ＯＲゲート１７１９は、ＡＮＤゲート１７１５の出
力信号と、ＡＮＤゲート１７１６の出力信号との論理和
を演算し、その演算結果をＡＮＤゲート１７２１へ出力
する。ＡＮＤゲート１７２０は、ＡＮＤゲート１７１７
の出力信号がＨレベルのとき、再生信号ＤＷＸ１を出力
する。ＡＮＤゲート１７２１は、ＡＮＤゲート１７１７
の出力信号がＨレベルのとき、再生信号ＤＷＸ２を出力
する。ＡＮＤゲート１７２２は、ＡＮＤゲート１７１７
の出力信号がＨレベルのとき、再生信号ＤＷＸ４を出力
する。
【０１３５】図２３を参照して、ダウン信号ＤＷＮの再
生について説明する。図２３は、再生クロックＣＬＫの
位相が受信データＤＩＮの位相よりも進んでいる場合を
示す。まず、ダウン信号ＤＷＮのパルス成分Ｐ１の再生
について説明する。フリップフロップ１７１０は、クロ
ックＣＬＫ０の立下りエッジＣ０に同期して、パルス成
分Ｐ１をサンプリングし、Ｈレベルの信号をＡＮＤゲー
ト１７１４へ出力する。フリップフロップ１７１１は、
クロックＣＬＫ１の立下りエッジＣ１に同期して、パル
ス成分Ｐ１をサンプリングし、Ｈレベルの出力信号をＡ
ＮＤゲート１７１５へ出力し、Ｌレベルの反転出力信号
をＡＮＤゲート１７１４へ出力する。フリップフロップ
１７１２は、クロックＣＬＫ２の立下りエッジＣ２に同
期して、パルス成分Ｐ１をサンプリングし、Ｈレベルの
出力信号をＡＮＤゲート１７１６へ出力し、Ｌレベルの
反転出力信号をＡＮＤゲート１７１５へ出力する。フリ
ップフロップ１７１３は、クロックＣＬＫ３の立下りエ
ッジＣ３に同期して、パルス成分Ｐ１をサンプリング
し、Ｌレベルの出力信号をＡＮＤゲート１７２２へ出力
し、Ｈレベルの反転出力信号をＡＮＤゲート１７１６へ
出力する。
生について説明する。図２３は、再生クロックＣＬＫの
位相が受信データＤＩＮの位相よりも進んでいる場合を
示す。まず、ダウン信号ＤＷＮのパルス成分Ｐ１の再生
について説明する。フリップフロップ１７１０は、クロ
ックＣＬＫ０の立下りエッジＣ０に同期して、パルス成
分Ｐ１をサンプリングし、Ｈレベルの信号をＡＮＤゲー
ト１７１４へ出力する。フリップフロップ１７１１は、
クロックＣＬＫ１の立下りエッジＣ１に同期して、パル
ス成分Ｐ１をサンプリングし、Ｈレベルの出力信号をＡ
ＮＤゲート１７１５へ出力し、Ｌレベルの反転出力信号
をＡＮＤゲート１７１４へ出力する。フリップフロップ
１７１２は、クロックＣＬＫ２の立下りエッジＣ２に同
期して、パルス成分Ｐ１をサンプリングし、Ｈレベルの
出力信号をＡＮＤゲート１７１６へ出力し、Ｌレベルの
反転出力信号をＡＮＤゲート１７１５へ出力する。フリ
ップフロップ１７１３は、クロックＣＬＫ３の立下りエ
ッジＣ３に同期して、パルス成分Ｐ１をサンプリング
し、Ｌレベルの出力信号をＡＮＤゲート１７２２へ出力
し、Ｈレベルの反転出力信号をＡＮＤゲート１７１６へ
出力する。
【０１３６】ＡＮＤゲート１７１４は、フリップフロッ
プ１７１０からのＨレベルの出力信号と、フリップフロ
ップ１７１１からのＬレベルの反転出力信号との論理積
を演算し、Ｌレベルの信号をＯＲゲート１７１８へ出力
する。ＡＮＤゲート１７１５は、フリップフロップ１７
１１からのＨレベルの出力信号と、フリップフロップ１
７１２からのＬレベルの反転出力信号との論理積を演算
し、Ｌレベルの信号をＯＲゲート１７１９へ出力する。
ＡＮＤゲート１７１６は、フリップフロップ１７１２か
らのＨレベルの出力信号と、フリップフロップ１７１３
からのＨレベルの反転出力信号との論理積を演算し、Ｈ
レベルの信号をＯＲゲート１７１８，１７１９へ出力す
る。
プ１７１０からのＨレベルの出力信号と、フリップフロ
ップ１７１１からのＬレベルの反転出力信号との論理積
を演算し、Ｌレベルの信号をＯＲゲート１７１８へ出力
する。ＡＮＤゲート１７１５は、フリップフロップ１７
１１からのＨレベルの出力信号と、フリップフロップ１
７１２からのＬレベルの反転出力信号との論理積を演算
し、Ｌレベルの信号をＯＲゲート１７１９へ出力する。
ＡＮＤゲート１７１６は、フリップフロップ１７１２か
らのＨレベルの出力信号と、フリップフロップ１７１３
からのＨレベルの反転出力信号との論理積を演算し、Ｈ
レベルの信号をＯＲゲート１７１８，１７１９へ出力す
る。
【０１３７】そうすると、ＯＲゲート１７１８，１７１
９は、Ｈレベルの信号を、それぞれ、ＡＮＤゲート１７
２０，１７２１へ出力する。クロックＣＬＫ５の立下り
エッジＣ５、およびクロックＣＬＫ６の立下りエッジＣ
６において、リセット信号ＲＳＴはＬレベルであるの
で、エッジＣ５においてＡＮＤゲート１７１７はＨレベ
ルの信号を出力し、エッジＣ６においてＡＮＤゲート１
７１７はＬレベルの信号を出力する。したがって、エッ
ジＣ５において、ＡＮＤゲート１７２０，１７２１はＨ
レベルの再生信号ＤＷＸ１，ＤＷＸ２を出力し、ＡＮＤ
ゲート１７２２は、フリップフロップ１７１３からＬレ
ベルの信号が入力されるため、Ｌレベルの再生信号ＤＷ
Ｘ４を出力する。そして、エッジＣ６において、ＡＮＤ
ゲート１７１７はＬレベルの信号を出力するため、ＡＮ
Ｄゲート１７２０〜１７２２は、Ｌレベルの再生信号Ｄ
ＷＸ１，ＤＷＸ２，ＤＷＸ４を出力する。
９は、Ｈレベルの信号を、それぞれ、ＡＮＤゲート１７
２０，１７２１へ出力する。クロックＣＬＫ５の立下り
エッジＣ５、およびクロックＣＬＫ６の立下りエッジＣ
６において、リセット信号ＲＳＴはＬレベルであるの
で、エッジＣ５においてＡＮＤゲート１７１７はＨレベ
ルの信号を出力し、エッジＣ６においてＡＮＤゲート１
７１７はＬレベルの信号を出力する。したがって、エッ
ジＣ５において、ＡＮＤゲート１７２０，１７２１はＨ
レベルの再生信号ＤＷＸ１，ＤＷＸ２を出力し、ＡＮＤ
ゲート１７２２は、フリップフロップ１７１３からＬレ
ベルの信号が入力されるため、Ｌレベルの再生信号ＤＷ
Ｘ４を出力する。そして、エッジＣ６において、ＡＮＤ
ゲート１７１７はＬレベルの信号を出力するため、ＡＮ
Ｄゲート１７２０〜１７２２は、Ｌレベルの再生信号Ｄ
ＷＸ１，ＤＷＸ２，ＤＷＸ４を出力する。
【０１３８】ダウン信号ＤＷＮのパルス成分Ｐ２のキャ
ンセルについて説明する。フリップフロップ１７１０
は、クロックＣＬＫ０の立下りエッジＣ０に同期してパ
ルス成分Ｐ２をサンプリングし、Ｈレベルの信号をＡＮ
Ｄゲート１７１４へ出力する。フリップフロップ１７１
１は、クロックＣＬＫ１の立下りエッジＣ１に同期して
パルス成分Ｐ２をサンプリングし、Ｈレベルの信号をＡ
ＮＤゲート１７１５へ出力し、Ｌレベルの信号をＡＮＤ
ゲート１７１４へ出力する。フリップフロップ１７１２
は、クロックＣＬＫ２の立下りエッジＣ２に同期してパ
ルス成分Ｐ２をサンプリングし、Ｈレベルの信号をＡＮ
Ｄゲート１７１６へ出力し、Ｌレベルの信号をＡＮＤゲ
ート１７１５へ出力する。フリップフロップ１７１３
は、クロックＣＬＫ３の立下りエッジＣ３に同期してパ
ルス成分Ｐ２をサンプリングし、Ｈレベルの信号をＡＮ
Ｄゲート１７２２へ出力し、Ｌレベルの信号をＡＮＤゲ
ート１７１６へ出力する。
ンセルについて説明する。フリップフロップ１７１０
は、クロックＣＬＫ０の立下りエッジＣ０に同期してパ
ルス成分Ｐ２をサンプリングし、Ｈレベルの信号をＡＮ
Ｄゲート１７１４へ出力する。フリップフロップ１７１
１は、クロックＣＬＫ１の立下りエッジＣ１に同期して
パルス成分Ｐ２をサンプリングし、Ｈレベルの信号をＡ
ＮＤゲート１７１５へ出力し、Ｌレベルの信号をＡＮＤ
ゲート１７１４へ出力する。フリップフロップ１７１２
は、クロックＣＬＫ２の立下りエッジＣ２に同期してパ
ルス成分Ｐ２をサンプリングし、Ｈレベルの信号をＡＮ
Ｄゲート１７１６へ出力し、Ｌレベルの信号をＡＮＤゲ
ート１７１５へ出力する。フリップフロップ１７１３
は、クロックＣＬＫ３の立下りエッジＣ３に同期してパ
ルス成分Ｐ２をサンプリングし、Ｈレベルの信号をＡＮ
Ｄゲート１７２２へ出力し、Ｌレベルの信号をＡＮＤゲ
ート１７１６へ出力する。
【０１３９】そうすると、ＡＮＤゲート１７１４は、Ｌ
レベルの信号をＯＲゲート１７１８へ出力し、ＡＮＤゲ
ート１７１５は、Ｌレベルの信号をＯＲゲート１７１９
へ出力し、ＡＮＤゲート１７１６は、Ｌレベルの信号を
ＯＲゲート１７１８，１７１９へ出力する。そして、Ｏ
Ｒゲート１７１８はＬレベルの信号をＡＮＤゲート１７
２０へ出力し、ＯＲゲート１７１９はＬレベルの信号を
ＡＮＤゲート１７２１へ出力する。
レベルの信号をＯＲゲート１７１８へ出力し、ＡＮＤゲ
ート１７１５は、Ｌレベルの信号をＯＲゲート１７１９
へ出力し、ＡＮＤゲート１７１６は、Ｌレベルの信号を
ＯＲゲート１７１８，１７１９へ出力する。そして、Ｏ
Ｒゲート１７１８はＬレベルの信号をＡＮＤゲート１７
２０へ出力し、ＯＲゲート１７１９はＬレベルの信号を
ＡＮＤゲート１７２１へ出力する。
【０１４０】クロックＣＬＫ４の立下りエッジＣ４、ク
ロックＣＬＫ５の立下りエッジＣ５、およびクロックＣ
ＬＫ６の立下りエッジＣ６においてリセット信号ＲＳＴ
はＨレベルであるため、ＡＮＤゲート１７１７はＬレベ
ルの信号をＡＮＤゲート１７２０〜１７２２の各々へ出
力する。したがって、ＡＮＤゲート１７２０〜１７２２
の各々はＬレベルの信号を出力し、ダウン信号ＤＷＮの
パルス成分Ｐ２はキャンセルされる。
ロックＣＬＫ５の立下りエッジＣ５、およびクロックＣ
ＬＫ６の立下りエッジＣ６においてリセット信号ＲＳＴ
はＨレベルであるため、ＡＮＤゲート１７１７はＬレベ
ルの信号をＡＮＤゲート１７２０〜１７２２の各々へ出
力する。したがって、ＡＮＤゲート１７２０〜１７２２
の各々はＬレベルの信号を出力し、ダウン信号ＤＷＮの
パルス成分Ｐ２はキャンセルされる。
【０１４１】ダウン信号ＤＷＮのパルス成分Ｐ３の検出
について説明する。フリップフロップ１７１０は、クロ
ックＣＬＫ０の立下りエッジＣ０に同期してパルス成分
Ｐ３をサンプリングし、Ｈレベルの信号をＡＮＤゲート
１７１４へ出力する。フリップフロップ１７１１は、ク
ロックＣＬＫ１の立下りエッジＣ１に同期してパルス成
分Ｐ３をサンプリングし、Ｈレベルの信号をＡＮＤゲー
ト１７１５へ出力し、Ｌレベルの信号をＡＮＤゲート１
７１４へ出力する。フリップフロップ１７１２は、クロ
ックＣＬＫ２の立下りエッジＣ２に同期してパルス成分
Ｐ３をサンプリングし、Ｌレベルの信号をＡＮＤゲート
１７１６へ出力し、Ｈレベルの信号をＡＮＤゲート１７
１５へ出力する。フリップフロップ１７１３は、クロッ
クＣＬＫ３の立下りエッジＣ３に同期してパルス成分Ｐ
３をサンプリングし、Ｌレベルの信号をＡＮＤゲート１
７２２へ出力し、Ｈレベルの信号をＡＮＤゲート１７１
６へ出力する。
について説明する。フリップフロップ１７１０は、クロ
ックＣＬＫ０の立下りエッジＣ０に同期してパルス成分
Ｐ３をサンプリングし、Ｈレベルの信号をＡＮＤゲート
１７１４へ出力する。フリップフロップ１７１１は、ク
ロックＣＬＫ１の立下りエッジＣ１に同期してパルス成
分Ｐ３をサンプリングし、Ｈレベルの信号をＡＮＤゲー
ト１７１５へ出力し、Ｌレベルの信号をＡＮＤゲート１
７１４へ出力する。フリップフロップ１７１２は、クロ
ックＣＬＫ２の立下りエッジＣ２に同期してパルス成分
Ｐ３をサンプリングし、Ｌレベルの信号をＡＮＤゲート
１７１６へ出力し、Ｈレベルの信号をＡＮＤゲート１７
１５へ出力する。フリップフロップ１７１３は、クロッ
クＣＬＫ３の立下りエッジＣ３に同期してパルス成分Ｐ
３をサンプリングし、Ｌレベルの信号をＡＮＤゲート１
７２２へ出力し、Ｈレベルの信号をＡＮＤゲート１７１
６へ出力する。
【０１４２】そうすると、ＡＮＤゲート１７１４は、Ｌ
レベルの信号をＯＲゲート１７１８へ出力し、ＡＮＤゲ
ート１７１５は、Ｈレベルの信号をＯＲゲート１７１９
へ出力し、ＡＮＤゲート１７１６は、Ｌレベルの信号を
ＯＲゲート１７１８，１７１９へ出力する。そして、Ｏ
Ｒゲート１７１８はＬレベルの信号をＡＮＤゲート１７
２０へ出力し、ＯＲゲート１７１９はＨレベルの信号を
ＡＮＤゲート１７２１へ出力する。
レベルの信号をＯＲゲート１７１８へ出力し、ＡＮＤゲ
ート１７１５は、Ｈレベルの信号をＯＲゲート１７１９
へ出力し、ＡＮＤゲート１７１６は、Ｌレベルの信号を
ＯＲゲート１７１８，１７１９へ出力する。そして、Ｏ
Ｒゲート１７１８はＬレベルの信号をＡＮＤゲート１７
２０へ出力し、ＯＲゲート１７１９はＨレベルの信号を
ＡＮＤゲート１７２１へ出力する。
【０１４３】クロックＣＬＫ５の立下りエッジＣ５、お
よびクロックＣＬＫ６の立下りエッジＣ６においてリセ
ット信号ＲＳＴはＬレベルであるので、ＡＮＤゲート１
７１７は、エッジＣ５からエッジＣ６までの期間、Ｈレ
ベルの信号をＡＮＤゲート１７２０〜１７２２の各々へ
出力する。その結果、ＡＮＤゲート１７２０はＬレベル
の再生信号ＤＷＸ１を出力し、ＡＮＤゲート１７２１は
Ｈレベルの再生信号ＤＷＸ２を出力し、ＡＮＤゲート１
７２２はＬレベルの再生信号ＤＷＸ４を出力する。これ
によって、ダウン信号ＤＷＮのパルス成分Ｐ３が再生信
号ＤＷＸ２として再生される。
よびクロックＣＬＫ６の立下りエッジＣ６においてリセ
ット信号ＲＳＴはＬレベルであるので、ＡＮＤゲート１
７１７は、エッジＣ５からエッジＣ６までの期間、Ｈレ
ベルの信号をＡＮＤゲート１７２０〜１７２２の各々へ
出力する。その結果、ＡＮＤゲート１７２０はＬレベル
の再生信号ＤＷＸ１を出力し、ＡＮＤゲート１７２１は
Ｈレベルの再生信号ＤＷＸ２を出力し、ＡＮＤゲート１
７２２はＬレベルの再生信号ＤＷＸ４を出力する。これ
によって、ダウン信号ＤＷＮのパルス成分Ｐ３が再生信
号ＤＷＸ２として再生される。
【０１４４】ダウン信号ＤＷＮのパルス成分Ｐ４のキャ
ンセルについてはパルス成分Ｐ２のキャンセルと同じで
ある。
ンセルについてはパルス成分Ｐ２のキャンセルと同じで
ある。
【０１４５】ダウン信号ＤＷＮのうち、パルス成分Ｐ
１，Ｐ３は受信データＤＩＮのエッジを検出した信号成
分であり、パルス成分Ｐ２，Ｐ４は受信データＤＩＮの
エッジに無関係な信号成分である。したがって、サンプ
リング回路１１２Ｄは、受信データＤＩＮのエッジを検
出したダウン信号ＤＷＮの信号成分Ｐ１，Ｐ３を、それ
ぞれ、再生信号ＤＷＸ１，ＤＷＸ２、再生信号ＤＷＸ２
として再生し、受信デーらＤＩＮのエッジに無関係な信
号成分Ｐ２，Ｐ４をキャンセルする。
１，Ｐ３は受信データＤＩＮのエッジを検出した信号成
分であり、パルス成分Ｐ２，Ｐ４は受信データＤＩＮの
エッジに無関係な信号成分である。したがって、サンプ
リング回路１１２Ｄは、受信データＤＩＮのエッジを検
出したダウン信号ＤＷＮの信号成分Ｐ１，Ｐ３を、それ
ぞれ、再生信号ＤＷＸ１，ＤＷＸ２、再生信号ＤＷＸ２
として再生し、受信デーらＤＩＮのエッジに無関係な信
号成分Ｐ２，Ｐ４をキャンセルする。
【０１４６】サンプリング回路１１２Ｄは、クロックＣ
ＬＫ０のエッジＣ０に同期したダウン信号ＤＷＮのサン
プリングがＨレベルであり、クロックＣＬＫ１のエッジ
Ｃ１、クロックＣＬＫ２のエッジＣ２、およびクロック
ＣＬＫ３のエッジＣ３におけるダウン信号ＤＷＮのサン
プリングがＬレベルのとき、再生信号ＤＷＸ１を再生
し、クロックＣＬＫ０のエッジＣ０、およびクロックＣ
ＬＫ１のエッジＣ１に同期したダウン信号ＤＷＮのサン
プリングがＨレベルであり、クロックＣＬＫ２のエッジ
Ｃ２、およびクロックＣＬＫ３のエッジＣ３におけるダ
ウン信号ＤＷＮのサンプリングがＬレベルのとき、再生
信号ＤＷＸ２を再生する。
ＬＫ０のエッジＣ０に同期したダウン信号ＤＷＮのサン
プリングがＨレベルであり、クロックＣＬＫ１のエッジ
Ｃ１、クロックＣＬＫ２のエッジＣ２、およびクロック
ＣＬＫ３のエッジＣ３におけるダウン信号ＤＷＮのサン
プリングがＬレベルのとき、再生信号ＤＷＸ１を再生
し、クロックＣＬＫ０のエッジＣ０、およびクロックＣ
ＬＫ１のエッジＣ１に同期したダウン信号ＤＷＮのサン
プリングがＨレベルであり、クロックＣＬＫ２のエッジ
Ｃ２、およびクロックＣＬＫ３のエッジＣ３におけるダ
ウン信号ＤＷＮのサンプリングがＬレベルのとき、再生
信号ＤＷＸ２を再生する。
【０１４７】また、サンプリング回路１１２Ｄは、クロ
ックＣＬＫ０のエッジＣ０、クロックＣＬＫ１のエッジ
Ｃ１、およびクロックＣＬＫ２のエッジＣ２に同期した
ダウン信号ＤＷＮのサンプリングがＨレベルであり、ク
ロックＣＬＫ３のエッジＣ３におけるダウン信号ＤＷＮ
のサンプリングがＬレベルのとき、再生信号ＤＷＸ１，
ＤＷＸ２を再生し、クロックＣＬＫ０のエッジＣ０、ク
ロックＣＬＫ１のエッジＣ１、クロックＣＬＫ２のエッ
ジＣ２、およびクロックＣＬＫ３のエッジＣ３に同期し
たダウン信号ＤＷＮのサンプリングがＨレベルであると
き、再生信号ＤＷＸ４を再生する。
ックＣＬＫ０のエッジＣ０、クロックＣＬＫ１のエッジ
Ｃ１、およびクロックＣＬＫ２のエッジＣ２に同期した
ダウン信号ＤＷＮのサンプリングがＨレベルであり、ク
ロックＣＬＫ３のエッジＣ３におけるダウン信号ＤＷＮ
のサンプリングがＬレベルのとき、再生信号ＤＷＸ１，
ＤＷＸ２を再生し、クロックＣＬＫ０のエッジＣ０、ク
ロックＣＬＫ１のエッジＣ１、クロックＣＬＫ２のエッ
ジＣ２、およびクロックＣＬＫ３のエッジＣ３に同期し
たダウン信号ＤＷＮのサンプリングがＨレベルであると
き、再生信号ＤＷＸ４を再生する。
【０１４８】再び、図２１を参照して、サンプリング回
路１１２Ｄが再生信号ＤＷＸ１のみ、Ｈレベルの信号を
出力したとき、スイッチ１７００がオンされ、スイッチ
１７０１，１７０２がオフされる。そして、ループフィ
ルタ１１３のキャパシタ１１３１は放電し、キャパシタ
１１３１に蓄積された電荷は、電流源１７０３を介して
電流値［Ｉ］として出力ノード１１３５４から接地ノー
ド１００６へ流れる。
路１１２Ｄが再生信号ＤＷＸ１のみ、Ｈレベルの信号を
出力したとき、スイッチ１７００がオンされ、スイッチ
１７０１，１７０２がオフされる。そして、ループフィ
ルタ１１３のキャパシタ１１３１は放電し、キャパシタ
１１３１に蓄積された電荷は、電流源１７０３を介して
電流値［Ｉ］として出力ノード１１３５４から接地ノー
ド１００６へ流れる。
【０１４９】また、サンプリング回路１１２Ｄが再生信
号ＤＷＸ２のみ、Ｈレベルの信号を出力したとき、スイ
ッチ１７０１がオンされ、スイッチ１７００，１７０２
がオフされる。そして、ループフィルタ１１３のキャパ
シタ１１３１は放電し、キャパシタ１１３１に蓄積され
た電荷は、電流源１７０４を介して電流値２×［Ｉ］と
して出力ノード１１３５４から接地ノード１００６へ流
れる。
号ＤＷＸ２のみ、Ｈレベルの信号を出力したとき、スイ
ッチ１７０１がオンされ、スイッチ１７００，１７０２
がオフされる。そして、ループフィルタ１１３のキャパ
シタ１１３１は放電し、キャパシタ１１３１に蓄積され
た電荷は、電流源１７０４を介して電流値２×［Ｉ］と
して出力ノード１１３５４から接地ノード１００６へ流
れる。
【０１５０】さらに、サンプリング回路１１２Ｄが再生
信号ＤＷＸ４のみ、Ｈレベルの信号を出力したとき、ス
イッチ１７０２がオンされ、スイッチ１７００，１７０
１がオフされる。そして、ループフィルタ１１３のキャ
パシタ１１３１は放電し、キャパシタ１１３１に蓄積さ
れた電荷は、電流源１７０５を介して電流値４×［Ｉ］
として出力ノード１１３５４から接地ノード１００６へ
流れる。
信号ＤＷＸ４のみ、Ｈレベルの信号を出力したとき、ス
イッチ１７０２がオンされ、スイッチ１７００，１７０
１がオフされる。そして、ループフィルタ１１３のキャ
パシタ１１３１は放電し、キャパシタ１１３１に蓄積さ
れた電荷は、電流源１７０５を介して電流値４×［Ｉ］
として出力ノード１１３５４から接地ノード１００６へ
流れる。
【０１５１】またさらに、サンプリング回路１１２Ｄが
Ｈレベルの再生信号ＤＷＸ１、およびＨレベルの再生信
号ＤＷＸ２を出力したとき、スイッチ１７００，１７０
１がオンされ、スイッチ１７０２がオフされる。そし
て、ループフィルタ１１３のキャパシタ１１３１は放電
し、キャパシタ１１３１に蓄積された電荷は、電流源１
７０３，１７０４を介して電流値［Ｉ］＋２×［Ｉ］＝
３×［Ｉ］として出力ノード１１３５４から接地ノード
１００６へ流れる。
Ｈレベルの再生信号ＤＷＸ１、およびＨレベルの再生信
号ＤＷＸ２を出力したとき、スイッチ１７００，１７０
１がオンされ、スイッチ１７０２がオフされる。そし
て、ループフィルタ１１３のキャパシタ１１３１は放電
し、キャパシタ１１３１に蓄積された電荷は、電流源１
７０３，１７０４を介して電流値［Ｉ］＋２×［Ｉ］＝
３×［Ｉ］として出力ノード１１３５４から接地ノード
１００６へ流れる。
【０１５２】したがって、サンプリング回路１１２Ｄか
ら出力される再生信号ＤＷＸ１，ＤＷＸ２，ＤＷＸ４
は、チャージポンプ１１１Ｄにおいて出力ノード１１３
５から接地ノード１００６へ流れる電流値の重み付けを
行ない、ダウン信号ＤＷＮのうち、パルス幅の異なるパ
ルス成分Ｐ１，Ｐ３をチャージポンプ１１１Ｄへ伝達す
る信号である。つまり、３個のクロックのエッジＣ０〜
Ｃ２によってサンプリングされるパルス成分Ｐ１は、電
流値としての重み付けが１×［Ｉ］の再生信号ＤＷＸ
１、および電流値としての重み付けが２×［Ｉ］の再生
信号ＤＷＸ２として再生される。また、２個のクロック
のエッジＣ０，Ｃ１によってサンプリングされるパルス
成分Ｐ３は、電流値としての重み付けが２×［Ｉ］の再
生信号ＤＷＸ２として再生される。その他のパルス成分
についても同様である。
ら出力される再生信号ＤＷＸ１，ＤＷＸ２，ＤＷＸ４
は、チャージポンプ１１１Ｄにおいて出力ノード１１３
５から接地ノード１００６へ流れる電流値の重み付けを
行ない、ダウン信号ＤＷＮのうち、パルス幅の異なるパ
ルス成分Ｐ１，Ｐ３をチャージポンプ１１１Ｄへ伝達す
る信号である。つまり、３個のクロックのエッジＣ０〜
Ｃ２によってサンプリングされるパルス成分Ｐ１は、電
流値としての重み付けが１×［Ｉ］の再生信号ＤＷＸ
１、および電流値としての重み付けが２×［Ｉ］の再生
信号ＤＷＸ２として再生される。また、２個のクロック
のエッジＣ０，Ｃ１によってサンプリングされるパルス
成分Ｐ３は、電流値としての重み付けが２×［Ｉ］の再
生信号ＤＷＸ２として再生される。その他のパルス成分
についても同様である。
【０１５３】再生信号ＤＷＸ１，ＤＷＸ２，ＤＷＸ４は
チャージポンプ１１１Ｄへ入力されると、上述したよう
に、キャパシタ１１３１各電流値に相当する電荷を放電
する。そうすると、制御電圧ＶＣの電圧レベルが、電荷
の放電量に応じて低下し、ループフィルタ１１３は、電
圧レベルが低下した制御電圧ＶＣを電圧制御発振器１１
４へ出力する。
チャージポンプ１１１Ｄへ入力されると、上述したよう
に、キャパシタ１１３１各電流値に相当する電荷を放電
する。そうすると、制御電圧ＶＣの電圧レベルが、電荷
の放電量に応じて低下し、ループフィルタ１１３は、電
圧レベルが低下した制御電圧ＶＣを電圧制御発振器１１
４へ出力する。
【０１５４】その後、実施の形態１における動作と同じ
動作によって、制御電圧ＶＣの電圧レベルに応じた位相
を有する再生クロックＣＬＫが再生される。
動作によって、制御電圧ＶＣの電圧レベルに応じた位相
を有する再生クロックＣＬＫが再生される。
【０１５５】図１７に示すリカバリー回路１１Ｃは、受
信データＤＩＮのエッジを検出したダウン信号ＤＷＮの
パルス成分を、単一の電流源１００４を介して流れる電
流の時間に対して重み付けを行なった信号として再生す
る。これに対して、図２１に示すリカバリー回路１１Ｄ
は、上述したように、受信データＤＩＮのエッジを検出
したダウン信号ＤＷＮのパルス成分を、一定時間内に流
れる電流の電流値に対して重み付けを行なった信号とし
て再生する。したがって、２つのリカバリー回路１１
Ｃ，１１Ｄは、受信データＤＩＮのエッジを検出したダ
ウン信号ＤＷＮのパルス成分のパルス幅に応じた電荷を
ループフィルタ１１３のキャパシタ１１３１が放電する
ように、ダウン信号ＤＷＮをループフィルタ１１３へ伝
達する点で共通する。
信データＤＩＮのエッジを検出したダウン信号ＤＷＮの
パルス成分を、単一の電流源１００４を介して流れる電
流の時間に対して重み付けを行なった信号として再生す
る。これに対して、図２１に示すリカバリー回路１１Ｄ
は、上述したように、受信データＤＩＮのエッジを検出
したダウン信号ＤＷＮのパルス成分を、一定時間内に流
れる電流の電流値に対して重み付けを行なった信号とし
て再生する。したがって、２つのリカバリー回路１１
Ｃ，１１Ｄは、受信データＤＩＮのエッジを検出したダ
ウン信号ＤＷＮのパルス成分のパルス幅に応じた電荷を
ループフィルタ１１３のキャパシタ１１３１が放電する
ように、ダウン信号ＤＷＮをループフィルタ１１３へ伝
達する点で共通する。
【０１５６】また、リカバリー回路１１Ｃ，１１Ｄは、
受信データＤＩＮのエッジに無関係な信号成分をディジ
タル的な信号処理によってキャンセルする点でも共通す
る。
受信データＤＩＮのエッジに無関係な信号成分をディジ
タル的な信号処理によってキャンセルする点でも共通す
る。
【０１５７】実施の形態３によれば、受信データのエッ
ジを検出したダウン信号の信号成分はディジタル的に再
生してループフィルタへ伝達され、受信データのエッジ
に無関係な信号成分はディジタル的にキャンセルされる
ので、ループフィルタは再生クロックの位相調整な必要
なダウン信号が伝達されたときのみ、制御電圧の電圧レ
ベルを低下させれば良く、リカバリー回路はジッタの少
ない再生クロックを生成できる。また、ダウン信号の信
号成分は、ディジタル的に再生またはキャンセルされる
ので、迅速な再生クロックの位相調整を行なうことがで
きる。
ジを検出したダウン信号の信号成分はディジタル的に再
生してループフィルタへ伝達され、受信データのエッジ
に無関係な信号成分はディジタル的にキャンセルされる
ので、ループフィルタは再生クロックの位相調整な必要
なダウン信号が伝達されたときのみ、制御電圧の電圧レ
ベルを低下させれば良く、リカバリー回路はジッタの少
ない再生クロックを生成できる。また、ダウン信号の信
号成分は、ディジタル的に再生またはキャンセルされる
ので、迅速な再生クロックの位相調整を行なうことがで
きる。
【０１５８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【０１５９】
【発明の効果】本発明によれば、リカバリー回路は、受
信データのエッジに無関係なダウン信号をキャンセルす
るので、再生クロックの位相が受信データの位相にロッ
クした状態においてジッタの少ない再生クロックＣＬＫ
を生成できる。
信データのエッジに無関係なダウン信号をキャンセルす
るので、再生クロックの位相が受信データの位相にロッ
クした状態においてジッタの少ない再生クロックＣＬＫ
を生成できる。
【図１】 通信装置の送受信部の回路図である。
【図２】 実施の形態１によるリカバリー回路の概略ブ
ロック図である。
ロック図である。
【図３】 図２に示すリカバリー回路の位相比較回路の
回路図である。
回路図である。
【図４】 図３に示す位相比較回路のエッジ検出回路の
回路図である。
回路図である。
【図５】 図４に示すエッジ検出回路における信号のタ
イミング図である。
イミング図である。
【図６】 図３に示す位相比較回路から出力される信号
のタイミング図である。
のタイミング図である。
【図７】 図２に示すリカバリー回路のチャージポン
プ、サンプリング回路、およびループフィルタの回路図
である。
プ、サンプリング回路、およびループフィルタの回路図
である。
【図８】 図２に示すリカバリー回路における電圧制御
発振器の回路図である。
発振器の回路図である。
【図９】 実施の形態２によるリカバリー回路の概略ブ
ロック図である。
ロック図である。
【図１０】 図９に示すリカバリー回路における位相比
較回路の回路図である。
較回路の回路図である。
【図１１】 １０に示す位相比較回路から出力される信
号のタイミング図である。
号のタイミング図である。
【図１２】 図９に示すリカバリー回路におけるチャー
ジポンプ、サンプリング回路、およびループフィルタの
回路図である。
ジポンプ、サンプリング回路、およびループフィルタの
回路図である。
【図１３】 実施の形態２によるリカバリー回路の他の
概略ブロック図である。
概略ブロック図である。
【図１４】 図１３に示すリカバリー回路における位相
比較回路の回路図である。
比較回路の回路図である。
【図１５】 図１３に示すリカバリー回路におけるチャ
ージポンプ、サンプリング回路、およびループフィルタ
の回路図である。
ージポンプ、サンプリング回路、およびループフィルタ
の回路図である。
【図１６】 実施の形態３によるリカバリー回路の概略
ブロック図である。
ブロック図である。
【図１７】 図１６に示すリカバリー回路の動作を説明
するためのブロック図および回路図である。
するためのブロック図および回路図である。
【図１８】 図１６に示すリカバリー回路におけるサン
プリング回路の回路図である。
プリング回路の回路図である。
【図１９】 図１６に示すリカバリー回路における電圧
制御発振器から出力されるクロックのタイミング図であ
る。
制御発振器から出力されるクロックのタイミング図であ
る。
【図２０】 図１９に示すサンプリング回路におけるダ
ウン信号の再生とキャンセルの動作を説明するための信
号のタイミング図である。
ウン信号の再生とキャンセルの動作を説明するための信
号のタイミング図である。
【図２１】 実施の形態３によるリカバリー回路の他の
概略ブロック図である。
概略ブロック図である。
【図２２】 図２１に示すリカバリー回路におけるサン
プリング回路の回路図である。
プリング回路の回路図である。
【図２３】 図２２に示すサンプリング回路におけるダ
ウン信号の再生とキャンセルの動作を説明するための信
号のタイミング図である。
ウン信号の再生とキャンセルの動作を説明するための信
号のタイミング図である。
【図２４】 従来の位相比較回路の回路図である。
【図２５】 図２４に示す位相比較回路における信号の
タイミング図である。
タイミング図である。
１ 通信ケーブル、１０ レシーバ、１１，１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄリカバリー回路、１２ 入力ラッ
チ回路、１３，１６ ｎ分の１分周器、１４，１１０７
〜１１０９，１５０４〜１５０６ デマルチプレクサ、
１５ ＰＬＬ回路、１７ マルチプレクサ、１８ 出力
ラッチ回路、１９ ドライバ、２０受信部、３０ 送信
部、４０ 通信装置、１１０，１１０Ａ，１１０Ｂ，５
００位相比較回路、１１１，１１１Ａ，１１１Ｂ，１１
１Ｄ チャージポンプ、１１２，１１２Ａ，１１２Ｂ，
１１２Ｃ，１１２Ｄ，１２００Ａ，１２００Ｂ、１２０
０Ｃ サンプリング回路、１１３ ループフィルタ、１
１４ 電圧制御発振器、５３０，５４０ ＥＸ−ＯＲゲ
ート、５１０，５２０，１５００〜１５０３，１５０７
〜１５１２，１６００〜１６０３，１７１０〜１７１３
フリップフロップ、１００１，１００４，１７０３〜
１７０５ 電流源、１００２，１００３，１００３Ａ，
１００３Ｂ，１００３Ｃ、１１２０，１１２０Ａ，１１
２０Ｂ，１１２０Ｃ、１１２２，１１２２Ａ，１１２２
Ｂ、１１２２Ｃ，１７００〜１７０２ スイッチ、１０
０５，１１４７ 電源ノード、１００６，１１２４，１
１３２，１１４８ 接地ノード、１００７，１１３５
出力ノード、１１００エッジ検出回路、１１０１，１１
０２，１６１０ ＲＳラッチ回路、１１０３フリップフ
ロップ、１１０４〜１１０６，１１１７，１１１８，１
６０４〜１６０８，１７１４〜１７１７，１７２０〜１
７２２ ＡＮＤゲート、１１１０〜１１１６，１１５６
〜１１６２ インバータ、１１１９，１６０９，１７１
８，１７１９ ＯＲゲート、１１２１，１１２１Ａ，１
１２１Ｂ，１１２１Ｃ、１１３１ キャパシタ、１１２
３、１１２３Ａ，１１２３Ｂ、１１２３Ｃ 増幅器、１
１２５，１１３３，１１７０〜１１７８ ノード、１１
３０，１１４５，１１４６ 抵抗、１１４１，１１４
２，１１４９〜１１５５ ＰチャネルＭＯＳトランジス
タ、１１４３，１１４４，１１６３〜１１６９ Ｎチャ
ネルＭＯＳトランジスタ。
１Ｂ，１１Ｃ，１１Ｄリカバリー回路、１２ 入力ラッ
チ回路、１３，１６ ｎ分の１分周器、１４，１１０７
〜１１０９，１５０４〜１５０６ デマルチプレクサ、
１５ ＰＬＬ回路、１７ マルチプレクサ、１８ 出力
ラッチ回路、１９ ドライバ、２０受信部、３０ 送信
部、４０ 通信装置、１１０，１１０Ａ，１１０Ｂ，５
００位相比較回路、１１１，１１１Ａ，１１１Ｂ，１１
１Ｄ チャージポンプ、１１２，１１２Ａ，１１２Ｂ，
１１２Ｃ，１１２Ｄ，１２００Ａ，１２００Ｂ、１２０
０Ｃ サンプリング回路、１１３ ループフィルタ、１
１４ 電圧制御発振器、５３０，５４０ ＥＸ−ＯＲゲ
ート、５１０，５２０，１５００〜１５０３，１５０７
〜１５１２，１６００〜１６０３，１７１０〜１７１３
フリップフロップ、１００１，１００４，１７０３〜
１７０５ 電流源、１００２，１００３，１００３Ａ，
１００３Ｂ，１００３Ｃ、１１２０，１１２０Ａ，１１
２０Ｂ，１１２０Ｃ、１１２２，１１２２Ａ，１１２２
Ｂ、１１２２Ｃ，１７００〜１７０２ スイッチ、１０
０５，１１４７ 電源ノード、１００６，１１２４，１
１３２，１１４８ 接地ノード、１００７，１１３５
出力ノード、１１００エッジ検出回路、１１０１，１１
０２，１６１０ ＲＳラッチ回路、１１０３フリップフ
ロップ、１１０４〜１１０６，１１１７，１１１８，１
６０４〜１６０８，１７１４〜１７１７，１７２０〜１
７２２ ＡＮＤゲート、１１１０〜１１１６，１１５６
〜１１６２ インバータ、１１１９，１６０９，１７１
８，１７１９ ＯＲゲート、１１２１，１１２１Ａ，１
１２１Ｂ，１１２１Ｃ、１１３１ キャパシタ、１１２
３、１１２３Ａ，１１２３Ｂ、１１２３Ｃ 増幅器、１
１２５，１１３３，１１７０〜１１７８ ノード、１１
３０，１１４５，１１４６ 抵抗、１１４１，１１４
２，１１４９〜１１５５ ＰチャネルＭＯＳトランジス
タ、１１４３，１１４４，１１６３〜１１６９ Ｎチャ
ネルＭＯＳトランジスタ。
フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC24 CC38 CC41 DD01 DD05 DD08 DD10 DD32 DD42 DD43 DD48 EE15 GG07 GG15 HH03 JJ02 JJ08 KK25 LL01 LL02 LL04 5K047 AA06 GG08 KK12 MM28 MM38 MM46 MM50 MM63
Claims (10)
- 【請求項１】 再生クロックの位相を受信データの位相
と比較し、前記再生クロックの位相が前記受信データの
位相よりも遅れており、かつ、前記再生クロックが第１
の論理である第１の期間に前記受信データのエッジを検
出したときアップ信号を出力し、前記再生クロックの位
相が前記受信データの位相よりも進んでいるとき、前記
再生クロックが第２の論理である第２の期間に前記受信
データのエッジを検出した第１の成分と、前記第２の期
間において前記受信データの論理が一定であることを検
出した第２の成分とから成るダウン信号を出力する位相
比較回路と、 前記アップ信号が入力されると、制御電圧を上昇させ、
前記ダウン信号の前記第１の成分が入力されると、前記
制御電圧を降下させ、前記ダウン信号の前記第２の成分
が入力されると、前記第２の成分をキャンセルして前記
制御電圧を保持する制御電圧調整回路と、 前記制御電圧のレベルに応じて位相を変化させた再生ク
ロックを生成し、その生成した再生クロックを前記位相
比較回路へ出力する電圧制御発振器とを備えるリカバリ
ー回路。 - 【請求項２】 前記制御電圧調整回路は、 供給される電荷に基づいて、前記制御電圧を上昇させ、
または前記制御電圧を降下させるループフィルタ回路
と、 前記アップ信号に基づいて前記制御電圧を上昇させるた
めの第１の電荷を供給し、前記ダウン信号に基づいて前
記制御電圧を降下させるための第２の電荷を供給するチ
ャージポンプ回路と、 前記第１の電荷を前記ループフィルタ回路へ供給し、前
記第１の成分が入力された場合、前記第２の電荷を一定
期間保持した後に前記ループフィルタ回路へ供給し、前
記第２の成分が入力された場合、前記第２の電荷をキャ
ンセルするサンプリング回路とを含む、請求項１に記載
のリカバリー回路。 - 【請求項３】 前記位相比較回路は、前記第１の成分が
入力された場合、前記第２の電荷を前記ループフィルタ
回路へ伝達するための伝達信号と、前記第２の成分が入
力された場合、前記第２の電荷をキャンセルするための
リセット信号とをさらに出力し、 前記サンプリング回路は、 前記ダウン信号が前記チャージポンプ回路へ入力される
と前記第２の電荷をサンプリングして保持し、前記伝達
信号が入力されると前記ループフィルタ回路と導通し、 前記リセット信号が入力されると、前記制御電圧を一定
に保持し、かつ、サンプリング値を前記制御電圧と等し
くする、請求項２に記載のリカバリー回路。 - 【請求項４】 前記チャージポンプ回路と前記ループフ
ィルタ回路との間に並列に接続された複数個の前記サン
プリング回路を含む、請求項３に記載のリカバリー回
路。 - 【請求項５】 前記サンプリング回路は、前記チャージ
ポンプ回路から放出される前記第２の電荷をサンプリン
グして保持する容量素子、前記伝達信号によって制御さ
れる第１のスイッチ、前記リセット信号によって制御さ
れる第２のスイッチ、および前記容量素子を制御電圧に
等しくするアナログバッファから成る、請求項３または
請求項４に記載のリカバリー回路。 - 【請求項６】 前記制御電圧調整回路は、前記ダウン信
号の前記第２の成分をディジタル信号処理によってキャ
ンセルする、請求項１に記載のリカバリー回路。 - 【請求項７】 前記電圧制御発振器は、位相の異なる複
数のクロックをさらに生成し、 前記制御電圧調整回路は、 前記電圧制御発振器へ前記制御電圧を供給する出力ノー
ドと、 前記複数のクロックを入力し、前記位相比較回路から入
力された前記ダウン信号の第１および第２の成分を前記
複数のクロックによってサンプリングして前記第１の成
分のみを再生した再生信号を出力するサンプリング回路
と、 前記位相比較回路からの前記アップ信号に基づいて前記
制御電圧を上昇させるための第１の電荷を前記ループフ
ィルタ回路へ供給し、前記サンプリング回路からの前記
再生信号に基づいて前記制御電圧を降下させるための第
２の電荷を前記ループフィルタ回路から受給するチャー
ジポンプ回路と、 前記第１の電荷に基づいて前記出力ノード上の前記制御
電圧を上昇させ、前記第２の電荷に基づいて前記出力ノ
ード上の前記制御電圧を降下させるループフィルタ回路
とを含む、請求項６に記載のリカバリー回路。 - 【請求項８】 前記位相比較回路は、リセット信号をさ
らに出力し、 前記サンプリング回路は、前記複数のクロックによって
前記ダウン信号の第２の成分に続いて前記リセット信号
をサンプリングしたとき、前記ダウン信号の第２の成分
をキャンセルする、請求項７に記載のリカバリー回路。 - 【請求項９】 前記サンプリング回路は、電流を一定に
保持し、前記ダウン信号の第１の成分の幅に応じて前記
電流を流す時間を変化させることによって前記チャージ
ポンプ回路が前記第２の電荷を受給するように前記再生
信号を再生する、請求項７に記載のリカバリー回路。 - 【請求項１０】 前記サンプリング回路は、電流を流す
時間を一定に保持し、前記ダウン信号の第１の成分の幅
に応じて電流値を変化させることによって前記チャージ
ポンプ回路が前記第２の電荷を受給するように前記再生
信号を再生する、請求項７に記載のリカバリー回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262770A JP2002077124A (ja) | 2000-08-31 | 2000-08-31 | リカバリー回路 |
| US09/897,931 US6563355B2 (en) | 2000-08-31 | 2001-07-05 | Recovery circuit generating low jitter reproduction clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262770A JP2002077124A (ja) | 2000-08-31 | 2000-08-31 | リカバリー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002077124A true JP2002077124A (ja) | 2002-03-15 |
Family
ID=18750401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000262770A Withdrawn JP2002077124A (ja) | 2000-08-31 | 2000-08-31 | リカバリー回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6563355B2 (ja) |
| JP (1) | JP2002077124A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7149914B1 (en) * | 2003-09-26 | 2006-12-12 | Altera Corporation | Clock data recovery circuitry and phase locked loop circuitry with dynamically adjustable bandwidths |
| GB2498937A (en) * | 2012-01-31 | 2013-08-07 | Texas Instruments Ltd | A high data rate SerDes receiver arranged to receive input from a low data rate SerDes transmitter |
| KR20210034136A (ko) | 2019-09-19 | 2021-03-30 | 삼성디스플레이 주식회사 | 클록 데이터 복원기 및 이를 포함하는 표시 장치 |
| KR20210073299A (ko) * | 2019-12-10 | 2021-06-18 | 삼성전자주식회사 | 클록 데이터 복원 회로 및 이를 포함하는 장치 |
| US11171656B2 (en) * | 2019-12-13 | 2021-11-09 | Arizona Board Of Regents On Behalf Of Arizona State University | Dividerless PLL with sampled lowpass filter structure |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0758171A3 (en) * | 1995-08-09 | 1997-11-26 | Symbios Logic Inc. | Data sampling and recovery |
| US6323910B1 (en) * | 1998-03-26 | 2001-11-27 | Clark, Iii William T. | Method and apparatus for producing high-fidelity images by synchronous phase coherent digital image acquisition |
| US6114888A (en) * | 1998-09-25 | 2000-09-05 | Conexant Systems, Inc. | Digital phase lock loop divider cycling method, apparatus, and communication system incorporating the same |
| EP1032133A1 (de) * | 1999-02-23 | 2000-08-30 | Siemens Aktiengesellschaft | Phasenregelkreis mit geringem Phasenfehler |
-
2000
- 2000-08-31 JP JP2000262770A patent/JP2002077124A/ja not_active Withdrawn
-
2001
- 2001-07-05 US US09/897,931 patent/US6563355B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6563355B2 (en) | 2003-05-13 |
| US20020025015A1 (en) | 2002-02-28 |
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