KR20210034136A - 클록 데이터 복원기 및 이를 포함하는 표시 장치 - Google Patents

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박민영
심종민
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Abstract

본 발명의 표시 장치는, 제1 노드의 클록 신호 및 입력 신호를 비교하여 위상 조정 신호를 출력하는 위상 검출기; 상기 위상 조정 신호에 따라 제2 노드의 차지 량(charge amount)을 조절하는 차지 펌프; 일단이 상기 제2 노드에 연결되고 타단이 제3 노드에 연결된 제1 스위치; 일단에 바이어스 전압이 인가되고, 타단이 상기 제3 노드에 연결된 제2 스위치; 제1 전극이 상기 제3 노드에 연결된 커패시터; 및 전압 제어 단자들이 상기 제3 노드에 연결되고, 출력 단자들이 제3 스위치들을 통해서 상기 제1 노드에 연결된 전압 제어 발진기들을 포함한다.

Description

클록 데이터 복원기 및 이를 포함하는 표시 장치{CLOCK DATA RECOVERY CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 클록 데이터 복원기 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 타이밍 제어부 및 적어도 적어도 하나의 드라이버 유닛을 포함할 수 있다. 타이밍 제어부는 드라이버 유닛에 계조 값들을 공급할 수 있다. 드라이버 유닛은 계조 값들에 대응하는 데이터 전압들을 화소들에 공급할 수 있다. 화소들이 데이터 전압들에 대응하는 휘도로 발광함으로써, 표시 장치는 영상을 표시할 수 있다.
이때, 타이밍 제어부는 계조 값들 및 기타 데이터들을 다양한 속도로 공급할 수 있다. 예를 들어, 제품에 따라, 타이밍 제어부의 데이터 공급 속도는 1 Gbps 내지 4 Gbps의 범위를 가질 수 있다. 드라이버 유닛은 타이밍 제어부의 데이터 공급 속도에 대응하는 주파수를 갖도록 클록 신호를 생성할 필요가 있다.
하지만, 타이밍 제어부가 넓은 범위의 데이터 공급 속도를 가질수록, 드라이버 유닛은 대응하는 주파수의 클록 신호를 생성하기까지 오랜 시간이 걸린다는 문제점이 있다.
해결하고자 하는 기술적 과제는, 다양한 데이터 공급 속도들에 대응하여 적절한 주파수의 클록 신호를 빠르게 생성할 수 있는 클록 데이터 복원기 및 이를 포함하는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 클록 데이터 복원기는, 제1 노드의 클록 신호 및 입력 신호를 비교하여 위상 조정 신호를 출력하는 위상 검출기; 상기 위상 조정 신호에 따라 제2 노드의 차지 량(charge amount)을 조절하는 차지 펌프; 일단이 상기 제2 노드에 연결되고 타단이 제3 노드에 연결된 제1 스위치; 일단에 바이어스 전압이 인가되고, 타단이 상기 제3 노드에 연결된 제2 스위치; 제1 전극이 상기 제3 노드에 연결된 커패시터; 및 제어 단자들이 상기 제3 노드에 연결되고, 출력 단자들이 제3 스위치들을 통해서 상기 제1 노드에 연결된 전압 제어 발진기들을 포함한다.
상기 제1 스위치 및 상기 제2 스위치의 턴-온 기간은 서로 중첩되지 않고, 상기 제3 스위치들의 턴-온 기간은 서로 중첩되지 않을 수 있다.
상기 제3 스위치들 중 하나가 턴-온 상태일 때, 상기 제1 스위치는 턴-온 상태이고, 상기 제2 스위치는 턴-오프 상태일 수 있다.
상기 제3 스위치들 모두가 턴-오프 상태일 때, 상기 제1 스위치는 턴-오프 상태이고, 상기 제2 스위치는 턴-온 상태일 수 있다.
상기 클록 데이터 복원기는, 일단이 상기 전압 제어 발진기들 중 최고 주파수 대역을 갖는 전압 제어 발진기의 출력 단자에 연결되고, 타단이 상기 제1 노드에 연결된 제4 스위치를 더 포함할 수 있다.
상기 제4 스위치가 턴-온 상태일 때, 상기 제1 스위치는 턴-오프 상태이고, 상기 제2 스위치는 턴-온 상태일 수 있다.
상기 클록 데이터 복원기는, 레지스터; 및 일단이 상기 위상 검출기의 제4 노드에 연결되고, 타단이 상기 레지스터에 연결되는 제5 스위치를 더 포함할 수 있다.
상기 제5 스위치가 턴-온 상태일 때, 상기 제1 스위치는 턴-오프 상태이고, 상기 제2 스위치는 턴-온 상태이고, 상기 제4 스위치는 턴-온 상태일 수 있다.
상기 클록 데이터 복원기는, 상기 레지스터에 저장된 값들을 참조하여, 상기 제3 스위치들 중 하나를 턴-온시키고, 상기 제3 스위치들 중 나머지들을 턴-오프 상태로 유지시키는 발진기 제어부를 더 포함할 수 있다.
상기 클록 데이터 복원기는, 잠금 신호, 클록 트레이닝 신호, 및 인에이블 신호를 수신하는 NOR 게이트; 및 입력단을 통해서 상기 NOR 게이트의 출력 신호를 수신하고, 제어단을 통해서 동기 신호를 수신하고, 상기 제1 스위치, 상기 제2 스위치, 상기 제4 스위치, 및 상기 제5 스위치에 대한 제어 신호를 출력하는 제1 플립플롭을 더 포함할 수 있다.
상기 동기 신호는 상기 클록 신호와 다른 신호일 수 있다.
상기 발진기 제어부는 상기 제3 스위치들 중 하나를 턴-온시키는 경우, 상기 인에이블 신호의 레벨을 전환시킬 수 있다.
상기 인에이블 신호는 상기 잠금 신호가 락 레벨에서 언락 레벨로 전환될 때 레벨이 전환될 수 있다.
상기 발진기 제어부는 상기 잠금 신호가 상기 락 레벨에서 상기 언락 레벨로 전환될 때, 상기 제3 스위치들을 모두 턴-오프시킬 수 있다.
상기 위상 검출기는: 입력단을 통해서 상기 입력 신호를 수신하고, 제어단을 통해서 상기 클록 신호를 수신하고, 출력단이 상기 제4 노드에 연결된 제2 플립플롭; 입력단이 상기 제2 플립플롭의 출력단과 연결되고, 제어단을 통해서 상기 클록 신호를 수신하는 제3 플립플롭; 및 제1 입력단이 상기 제4 노드와 연결되고, 제2 입력단이 상기 제3 플립플롭의 출력단과 연결되고, 출력단이 상기 위상 조정 신호의 일부를 출력하는 제1 XOR 게이트를 포함할 수 있다.
상기 위상 검출기는: 입력단을 통해서 상기 입력 신호를 수신하고, 제어단을 통해서 상기 클록 신호의 반전 신호를 수신하는 제4 플립플롭; 입력단이 상기 제4 플립플롭의 출력단과 연결되고, 제어단을 통해서 상기 클록 신호를 수신하는 제5 플립플롭; 및 제1 입력단이 상기 제5 플립플롭의 출력단과 연결되고, 제2 입력단이 상기 제4 플립플롭의 출력단과 연결되고, 출력단이 상기 위상 조정 신호의 나머지를 출력하는 제2 XOR 게이트를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 표시 장치는, 데이터 라인들에 연결된 화소들; 및 상기 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동부를 포함하고, 상기 데이터 구동부는: 클록 데이터 라인을 통해 클록 데이터 신호를 수신하고, 상기 클록 데이터 신호 중 클록 트레이닝 패턴을 이용하여 클록 신호를 생성하는 클록 데이터 복원기; 상기 클록 신호를 이용하여 상기 클록 데이터 신호 중 계조 값들을 디코딩하는 디코더; 및 상기 계조 값들을 상기 데이터 전압들로 변환하는 데이터 전압 생성기를 포함하고, 상기 클록 데이터 복원기는: 제1 노드의 클록 신호 및 입력 신호를 비교하여 위상 조정 신호를 출력하는 위상 검출기; 상기 위상 조정 신호에 따라 제2 노드의 차지 량을 조절하는 차지 펌프; 일단이 상기 제2 노드에 연결되고 타단이 제3 노드에 연결된 제1 스위치; 일단에 바이어스 전압이 인가되고, 타단이 상기 제3 노드에 연결된 제2 스위치; 제1 전극이 상기 제3 노드에 연결된 커패시터; 및 제어 단자들이 상기 제3 노드에 연결되고, 출력 단자들이 제3 스위치들을 통해서 상기 제1 노드에 연결된 전압 제어 발진기들을 포함한다.
상기 클록 데이터 복원기는: 일단이 상기 전압 제어 발진기들 중 최고 주파수 대역을 갖는 전압 제어 발진기의 출력 단자에 연결되고, 타단이 상기 제1 노드에 연결된 제4 스위치; 레지스터; 및 일단이 상기 위상 검출기의 제4 노드에 연결되고, 타단이 상기 레지스터에 연결되는 제5 스위치를 더 포함할 수 있다.
상기 클록 데이터 복원기는: 상기 레지스터에 저장된 값들을 참조하여, 상기 제3 스위치들 중 하나를 턴-온시키고, 상기 제3 스위치들 중 나머지들은 턴-오프 상태를 유지시키는 발진기 제어부; 잠금 신호, 클록 트레이닝 신호, 및 인에이블 신호를 수신하는 NOR 게이트; 및 입력단을 통해서 상기 NOR 게이트의 출력 신호를 수신하고, 제어단을 통해서 동기 신호를 수신하고, 상기 제1 스위치, 상기 제2 스위치, 상기 제4 스위치, 및 상기 제5 스위치에 대한 제어 신호를 출력하는 제1 플립플롭을 더 포함할 수 있다.
상기 위상 검출기는: 입력단을 통해서 상기 입력 신호를 수신하고, 제어단을 통해서 상기 클록 신호를 수신하고, 출력단이 상기 제4 노드에 연결된 제2 플립플롭; 입력단이 상기 제2 플립플롭의 출력단과 연결되고, 제어단을 통해서 상기 클록 신호를 수신하는 제3 플립플롭; 제1 입력단이 상기 제4 노드와 연결되고, 제2 입력단이 상기 제3 플립플롭의 출력단과 연결되고, 출력단이 상기 위상 조정 신호의 일부를 출력하는 제1 XOR 게이트; 입력단을 통해서 상기 입력 신호를 수신하고, 제어단을 통해서 상기 클록 신호의 반전 신호를 수신하는 제4 플립플롭; 입력단이 상기 제4 플립플롭의 출력단과 연결되고, 제어단을 통해서 상기 클록 신호를 수신하는 제5 플립플롭; 및 제1 입력단이 상기 제5 플립플롭의 출력단과 연결되고, 제2 입력단이 상기 제4 플립플롭의 출력단과 연결되고, 출력단이 상기 위상 조정 신호의 나머지를 출력하는 제2 XOR 게이트를 포함할 수 있다.
본 발명에 따른 클록 데이터 복원기 및 이를 포함하는 표시 장치는 다양한 데이터 공급 속도들에 대응하여 적절한 주파수의 클록 신호를 빠르게 생성할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 데이터 구동부를 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 드라이버 유닛을 설명하기 위한 도면이다.
도 5 내지 도 7은 타이밍 제어부에서 제공하는 신호들의 예시를 설명하기 위한 도면이다.
도 8은 본 발명의 한 실시예에 따른 송수신기를 설명하기 위한 도면이다.
도 9는 본 발명의 한 실시예에 따른 클록 데이터 복원기를 설명하기 위한 도면이다.
도 10 내지 도 14는 도 9의 클록 데이터 복원기의 캘리브레이션 모드에서의 동작을 설명하기 위한 도면이다.
도 15는 도 9의 클록 데이터 복원기의 일반 모드에서의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 한 실시예에 따른 데이터 전압 생성기를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 및 화소부(14)를 포함할 수 있다.
타이밍 제어부(11)는 외부 프로세서로부터 각각의 프레임(frame)에 대한 계조 값들 및 제어 신호들을 수신할 수 있다. 타이밍 제어부(11)는 표시 장치(10)의 사양(specification)에 대응하도록 계조 값들을 렌더링(rendering)할 수 있다. 예를 들어, 외부 프로세서는 각각의 단위 도트(unit dot)에 대해서 적색 계조 값, 녹색 계조 값, 청색 계조 값을 제공할 수 있다. 하지만, 예를 들어, 화소부(14)가 펜타일(pentile) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조 값에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조 값들의 렌더링이 필요하다. 각각의 계조 값에 화소가 1대 1 대응하는 경우, 계조 값들의 렌더링이 불필요할 수도 있다. 렌더링되거나 렌더링되지 않은 계조 값들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 프레임 표시를 위하여 데이터 구동부(12), 주사 구동부(13) 등에 각각의 사양에 적합한 제어 신호들을 제공할 수 있다.
데이터 구동부(12)는 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, DL3, DLn)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소행 단위로 데이터 라인들(DL1~DLn)에 인가할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여, 주사 라인들(SL1, SL2, SL3, SLm)에 제공할 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 주사 라인들(SL1~SLm)에 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 주사 구동부(13)는 시프트 레지스터들(shift registers) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인 및 주사 라인에 연결될 수 있다. i 및 j는 0보다 큰 정수일 수 있다. 화소(PXij)는 스캔 트랜지스터가 i 번째 주사 라인 및 j 번째 데이터 라인과 연결된 화소를 의미할 수 있다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 화소(PXij)는 트랜지스터들(T1, T2), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)를 포함한다.
이하에서는 N형 트랜지스터로 구성된 회로를 예로 들어 설명한다. 하지만 당업자라면 게이트 단자에 인가되는 전압의 극성을 달리하여, P형 트랜지스터로 구성된 회로를 설계할 수 있을 것이다. 유사하게, 당업자라면 P형 트랜지스터 및 N형 트랜지스터의 조합으로 구성된 회로를 설계할 수 있을 것이다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
제1 트랜지스터(T1)는 게이트 전극이 스토리지 커패시터(Cst)의 제1 전극에 연결되고, 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 스토리지 커패시터(Cst)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다.
제2 트랜지스터(T2)는 게이트 전극이 i 번째 주사 라인(SLi)에 연결되고, 제1 전극이 j 번째 데이터 라인(DLj)에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 트랜지스터로 명명될 수 있다.
발광 다이오드(LD)는 애노드가 제1 트랜지스터(T1)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등으로 구성될 수 있다.
제1 전원 라인(ELVDDL)에는 제1 전원 전압이 인가되고, 제2 전원 라인(ELVSSL)에는 제2 전원 전압이 인가될 수 있다. 예를 들어, 제1 전원 전압은 제2 전원 전압보다 클 수 있다.
주사 라인(SLi)을 통해서 턴-온 레벨(여기서, 하이 레벨)의 주사 신호가 인가되면, 제2 트랜지스터(T2)는 턴-온 상태가 된다. 이때, 데이터 라인(DLj)에 인가된 데이터 전압이 스토리지 커패시터(Cst)의 제1 전극에 저장되게 된다.
제1 트랜지스터(T1)의 제1 전극 및 제2 전극 사이에는 스토리지 커패시터(Cst)의 제1 전극과 제2 전극의 전압 차이에 대응하는 양의 구동 전류가 흐르게 된다. 이에 따라, 발광 다이오드(LD)는 데이터 전압에 대응하는 휘도로 발광하게 된다.
다음으로, 주사 라인(SLi)을 통해서 턴-오프 레벨(여기서, 로우 레벨)의 주사 신호가 인가되면, 제2 트랜지스터(T2)가 턴-오프되고, 데이터 라인(DLj)과 스토리지 커패시터(Cst)의 제1 전극이 전기적으로 분리된다. 따라서, 데이터 라인(DLj)의 데이터 전압이 변동되더라도, 스토리지 커패시터(Cst)의 제1 전극에 저장된 전압은 변동되지 않는다.
실시예들은 도 2의 화소(PXij) 뿐만 아니라, 다른 회로의 화소에도 적용될 수 있다.
도 3은 본 발명의 한 실시예에 따른 데이터 구동부를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 한 실시예에 따른 데이터 구동부(12)는 하나 또는 복수의 드라이버 유닛들(120)을 포함할 수 있다. 표시 장치(10)가 하나의 드라이버 유닛(120)만 포함하는 경우, 드라이버 유닛(120)과 데이터 구동부(12)는 동일할 수 있다. 이때, 전체 데이터 라인들(DL1~DLn)은 하나의 드라이버 유닛(120)에 연결될 수 있다. 표시 장치(10)가 복수의 드라이버 유닛들(120)을 포함하는 경우, 데이터 라인들(DL1~DLn)은 그룹화될 수 있고, 각각의 데이터 라인 그룹은 대응하는 드라이버 유닛(120)에 연결될 수 있다.
드라이버 유닛(120)은 하나의 클록 트레이닝 라인(clock training line, SFC)을 공통 버스 라인(common bus line)으로 이용할 수 있다. 예를 들어, 타이밍 제어부(11)는 클록 트레이닝 패턴을 공급한다는 알림 신호를 하나의 클록 트레이닝 라인(SFC)을 통해서 전체 드라이버 유닛(120)에 동시에 전달할 수 있다.
드라이버 유닛(120)은 전용의 클록 데이터 라인(DCSL)으로 타이밍 제어부(11)와 연결될 수 있다. 예를 들어, 표시 장치(10)가 복수의 드라이버 유닛들(120)을 포함하는 경우, 각각의 드라이버 유닛들(120)은 각각의 클록 데이터 라인(DCSL)을 통해서 타이밍 제어부(11)와 연결될 수 있다.
드라이버 유닛(120)의 클록 데이터 라인(DCSL)은 최소한 한 개 이상일 수 있다. 예를 들어, 하나의 클록 데이터 라인(DCSL)만으로는 전송 신호의 목적하는 대역폭 달성이 부족한 경우에 이를 보충하기 위하여 각 드라이버 유닛(120)에 복수의 클록 데이터 라인들(DCSL)이 연결될 수 있다. 또한, 공통 모드 노이즈 제거를 위해 클록 데이터 라인(DCSL)을 차동 신호 라인으로 구성하는 경우에도, 각 드라이버 유닛(120)은 복수의 클록 데이터 라인들(DCSL)이 필요할 수 있다.
도 4는 본 발명의 한 실시예에 따른 드라이버 유닛을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 한 실시예에 따른 드라이버 유닛(120)은 송수신기(121) 및 데이터 전압 생성기(122)를 포함할 수 있다.
송수신기(121)는 타이밍 제어부(11)로부터 클록 데이터 라인(DCSL)을 통해서 클록 데이터 신호를 수신할 수 있다. 송수신기(121)는 타이밍 제어부(11)로부터 클록 트레이닝 라인(SFC)을 통해서 클록 트레이닝 신호를 수신할 수 있다.
송수신기(121)는 클록 트레이닝 신호 및 클록 데이터 신호를 이용하여 클록 신호를 생성하고, 생성된 클록 신호를 이용하여 클록 데이터 신호로부터 데이터 신호(DCD)를 샘플링할 수 있다. 송수신기(121)는 샘플링된 데이터 신호(DCD)를 데이터 전압 생성기(122)로 제공할 수 있다. 또한, 송수신기(121)는 소스 쉬프트 클록(source shift clock, SSC)을 데이터 전압 생성기(122)로 제공할 수 있다.
데이터 전압 생성기(122)는 송수신기(121)로부터 데이터 신호(DCD) 및 소스 쉬프트 클록(SSC)을 수신할 수 있다. 데이터 전압 생성기(122)는 소스 쉬프트 클록(SSC) 및 데이터 신호(DCD)를 이용하여 데이터 전압들을 생성할 수 있다.
데이터 전압 생성기(122)는 주사 라인에 턴-온 레벨의 주사 신호가 인가되는 기간과 동기화되어, 해당 주사 라인에 연결된 화소들의 계조 값들에 대응하는 데이터 전압들을 데이터 라인들(DLj~DLn)에 인가할 수 있다. 예를 들어, 주사 라인(SLi)에 턴-온 레벨의 주사 신호가 인가될 때, 데이터 전압 생성기(122)는 화소(PXij)의 계조 값에 대응하는 데이터 전압을 데이터 라인(DLj)에 인가할 수 있다.
도 5 내지 도 7은 타이밍 제어부에서 제공하는 신호들의 예시를 설명하기 위한 도면이다.
도 5를 참조하면, 각각의 영상 프레임에 대한 프레임 기간은 수직 블랭크 기간과 액티브 데이터 기간을 포함할 수 있다. 예를 들어, n 번째 프레임 기간(FRPn)은 n 번째 수직 블랭크 기간(VBPn) 및 n 번째 액티브 데이터 기간(ADPn)을 포함할 수 있다.
액티브 데이터 기간들(ADP(n-1), ADPn)은 화소부(14)가 표시할 영상 프레임을 구성하는 계조 값들의 공급 기간일 수 있다. 계조 값들은 픽셀 데이터(PXD)에 포함될 수 있다.
수직 블랭크 기간(VBPn)은 이전 프레임의 액티브 데이터 기간(ADP(n-1))과 현재 프레임의 액티브 데이터 기간(ADPn) 사이에 위치할 수 있다. 수직 블랭크 기간(VBPn) 동안에 클록 트레이닝, 프레임 설정, 더미 데이터 공급이 수행될 수 있다. 수직 블랭크 기간(VBPn)은 더미 데이터(DMD)의 공급 기간, 클록 트레이닝 패턴(CTP)의 공급 기간, 프레임 데이터(FRD)의 공급 기간, 및 더미 데이터(DMD)의 공급 기간을 순차적으로 포함할 수 있다.
타이밍 제어부(11)는 수직 블랭크 기간(VBPn) 중 클록 트레이닝 라인(SFC)에 로우 로직 레벨(low logic level, L)의 클록 트레이닝 신호를 인가함으로써, 클록 데이터 라인(DCSL)에 클록 트레이닝 패턴(CTP)이 공급되고 있음을 데이터 구동부(12)에 알릴 수 있다. 타이밍 제어부(11)는 클록 트레이닝 패턴(CTP)이 공급되지 않을 때는 클록 트레이닝 라인(SFC)에 하이 로직 레벨(high logic level, H)의 클록 트레이닝 신호를 인가할 수 있다.
도 6을 참조하면, 예시적인 클록 트레이닝 패턴(CTP)이 도시된다. 예를 들어, 클록 트레이닝 패턴(CTP)은 10 비트(AD, D0, D1, D2, D3, D4, D5, D6, D7, D8)가 단위 데이터를 구성할 수 있다. 클록 데이터 라인(DCSL)에 단위 비트가 공급되는 기간을 1 UI(unit interval)라고 할 수 있다. 클록 데이터 라인(DCSL)에 단위 데이터가 공급되는 기간을 1 주기라고 할 수 있다. 각 단위 데이터는 하이 레벨 대 로우 레벨의 비율이 6대 4 및 4대 6을 반복하고 있다. 클록 트레이닝 패턴(CTP)은 제품에 따라 달리 설정될 수 있다.
도 7을 참조하면, 예시적인 데이터 제어 신호들(HBP, SOL, CONF)이 도시되어 있다. 예를 들어, 데이터 제어 신호들(HBP, SOL, CONF)은 10 비트(AD, D0, D1, D2, D3, D4, D5, D6, D7, D8)가 단위 데이터를 이룰 수 있다. 각각의 단위 데이터는 천이 비트(AD)를 포함하고 있다. 제품에 따라 달리 설정될 수 있지만, 천이 비트(AD)는 직전 비트와 레벨이 다르도록 설정될 수 있다. 제품에 따라, 천이 비트(AD)는 이후 비트와 레벨이 다르도록 설정될 수도 있다.
수평 블랭크 기간 신호(horizontal blank period signal, HBP)는 픽셀 데이터(PXD)에 대응하는 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들)이 변경됨을 드라이버 유닛(120)에 알릴 수 있다. 본 실시예에서는 수평 블랭크 기간 신호(HBP)가 1110011000으로 구성되었지만, 이는 제품에 따라 달라질 수 있다.
라인 시작 신호(start of line, SOL)는 변경된 화소 행에 대한 신호의 공급이 시작됨을 드라이버 유닛(200)에 알릴 수 있다. 본 실시예에서는 라인 시작 신호(SOL)의 단위 데이터열이 1111111111로 구성되었지만, 이는 제품에 따라 달라질 수 있다.
설정 신호(CONF)는 드라이버 유닛(120)의 동작 옵션(option)을 포함할 수 있다. 예를 들어, 설정 신호(CONFp)는 후속하는 데이터가 픽셀 데이터(PXD) 또는 더미 데이터(DMD)임을 가리킬 수 있다. 예를 들어, 설정 신호(CONFf)는 후속하는 데이터가 프레임 데이터(FRD)임을 가리킬 수 있다.
도시되진 않았지만, 픽셀 데이터(PXD)는 단위 데이터의 천이 비트(AD)를 제외한 나머지 비트(D0, D1, D2, D3, D4, D5, D6, D7, D8)가 대응하는 화소의 계조 값을 표현할 수 있다. 픽셀 데이터(PXD)의 구성은 제품에 따라 달라질 수 있다.
도 8은 본 발명의 한 실시예에 따른 송수신기를 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명의 한 실시예에 따른 송수신기(121)는 클록 데이터 복원기(1211), 디코더(1212), 잠금 검출기(1213), 및 분주기(1214)를 포함할 수 있다.
클록 데이터 복원기(1211)는 클록 데이터 라인(DCSL)을 통해 클록 데이터 신호를 수신하고, 클록 데이터 신호 중 클록 트레이닝 패턴(CTP)을 이용하여 클록 신호(CLK)를 생성할 수 있다. 클록 데이터 복원기(1211)는 클록 트레이닝 라인(SFC)을 통해서 클록 트레이닝 신호를 수신할 수 있다. 클록 데이터 복원기(1211)는 잠금 검출기(1213)로부터 잠금 신호(FL)를 수신할 수 있다.
디코더(1212)는 클록 신호(CLK)를 이용하여 클록 데이터 신호 중 계조 값들 및 기타 데이터들을 디코딩할 수 있다. 예를 들어, 디코더(1212)는 클록 신호(CLK)를 이용하여 클록 데이터 신호로부터 데이터 신호(DCD)를 샘플링할 수 있다.
잠금 검출기(lock detector, 1213)는 클록 신호(CLK)와 클록 데이터 신호를 비교하여 클록 신호(CLK)의 잠금 여부에 대한 잠금 신호(FL)를 출력할 수 있다. 잠금 신호(FL)는 잠금이 성공한 경우 락 레벨(lock level)을 가질 수 있고, 잠금이 실패한 경우 언락 레벨(unlock level)을 가질 수 있다.
분주기(divider, 1214)는 클록 신호(CLK)를 이용하여 주파수가 변환된 소스 쉬프트 클록(SSC)을 생성할 수 있다.
도 9는 본 발명의 한 실시예에 따른 클록 데이터 복원기를 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명의 한 실시예에 따른 클록 데이터 복원기(1211)는 위상 검출기(PD), 차지 펌프(CP), 루프 필터(LPF), 전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4), 제3 스위치들(SW31, SW32, SW33, SW34), 제4 스위치(SW4), 제5 스위치(SW5), 레지스터(REG), 발진기 제어부(VCC), NOR 게이트(NOR), 및 제1 플립플롭(FF1)을 포함할 수 있다.
이하에서, 플립플롭들(FF1, FF2, FF3, FF4, FF5)은 D-플립플롭(D-flip-flop)임을 가정하고 설명하나, 다른 종류의 플립플롭이 사용될 수도 있다.
위상 검출기(PD)는 제1 노드(N1)의 클록 신호(CLK) 및 입력 신호를 비교하여 위상 조정 신호를 출력할 수 있다. 입력 신호는 클록 데이터 라인(DCSL)을 통해 입력되는 클록 데이터 신호일 수 있다. 위상 조정 신호는 업 신호(up signal) 및 다운 신호(down signal)를 포함할 수 있다. 예를 들어, 위상 조정 신호의 일부는 제7 스위치(SW7)를 턴-온시키는 다운 신호일 수 있다. 위상 조정 신호의 나머지는 제6 스위치(SW6)를 턴-온시키는 업 신호일 수 있다.
예를 들어, 위상 검출기(PD)는 제2 플립플롭(FF2), 제3 플립플롭(FF3), 제4 플립플롭(FF4), 제5 플립플롭(FF5), 제1 XOR 게이트(XOR1), 및 제2 XOR 게이트(XOR2)를 포함할 수 있다.
제2 플립플롭(FF2)은 입력단을 통해서 입력 신호를 수신하고, 제어단을 통해서 클록 신호(CLK)를 수신하고, 출력단이 제4 노드(N4)에 연결될 수 있다. 제3 플립플롭(FF3)은 입력단이 제2 플립플롭(FF2)의 출력단과 연결되고, 제어단을 통해서 클록 신호(CLK)를 수신할 수 있다. 제1 XOR 게이트(XOR1)는 제1 입력단이 제4 노드(N4)와 연결되고, 제2 입력단이 제3 플립플롭(FF3)의 출력단과 연결되고, 출력단이 위상 조정 신호의 일부를 출력할 수 있다. 즉, 제1 XOR 게이트(XOR1)는 제1 입력단 및 제2 입력단에 서로 다른 로직 레벨의 신호들이 인가될 때, 하이 로직 레벨의 다운 신호를 출력할 수 있다. 제1 XOR 게이트(XOR1)는, 나머지 경우, 로우 로직 레벨의 신호를 출력할 수 있다.
제4 플립플롭(FF4)은 입력단을 통해서 입력 신호를 수신하고, 제어단을 통해서 클록 신호(CLK)의 반전 신호(CLKB)를 수신할 수 있다. 제5 플립플롭(FF5)은 입력단이 제4 플립플롭(FF4)의 출력단과 연결되고, 제어단을 통해서 클록 신호(CLK)를 수신할 수 있다. 제2 XOR 게이트(XOR2)는 제1 입력단이 제5 플립플롭(FF5)의 출력단과 연결되고, 제2 입력단이 제4 플립플롭(FF4)의 출력단과 연결되고, 출력단이 위상 조정 신호의 나머지를 출력할 수 있다. 즉, 제2 XOR 게이트(XOR2)는 제1 입력단 및 제2 입력단에 서로 다른 로직 레벨의 신호들이 인가될 때, 하이 로직 레벨의 업 신호를 출력할 수 있다. 제2 XOR 게이트(XOR2)는, 나머지 경우, 로우 로직 레벨의 신호를 출력할 수 있다.
차지 펌프(CP)는 위상 조정 신호에 따라 제2 노드(N2)의 차지 량(charge amount)을 조절할 수 있다. 예를 들어, 차지 펌프(CP)는 제1 전류원(CS1), 제6 스위치(SW6), 제7 스위치(SW7), 및 제2 전류원(CS2)을 포함할 수 있다.
제6 스위치(SW6)는 일단이 제1 전류원(CS1)과 연결되고, 타단이 제2 노드(N2)와 연결될 수 있다. 제6 스위치(SW6)가 턴-온되면 제1 전류원(CS1)은 제2 노드(N2)의 차지 량을 증가시킬 수 있다.
제7 스위치(SW7)는 일단이 제2 노드(N2)와 연결되고, 타단이 제2 전류원(CS2)과 연결될 수 있다. 제7 스위치(SW7)가 턴-온되면 제2 전류원(CS2)은 제2 노드(N2)의 차지 량을 감소시킬 수 있다.
제1 스위치(SW1)는 일단이 제2 노드(N2)에 연결되고 타단이 제3 노드(N3)에 연결될 수 있다. 제1 스위치(SW1)는 캘리브레이션 신호(CAL)의 반전 신호(CALB)에 따라 제어될 수 있다.
루프 필터(LPF)는 차지 펌프(CP)가 제어하는 차지 량에 대응하여 커패시터(CAP) 제1 전극(즉, 제3 노드(N3))에 전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4)의 제어 전압을 생성할 수 있다.
예를 들어, 루프 필터(LPF)는 제2 스위치(SW2) 및 커패시터(CAP)를 포함할 수 있다. 제2 스위치(SW2)는 일단에 바이어스 전압(VB)이 인가되고, 타단이 제3 노드(N3)와 연결될 수 있다. 제2 스위치(SW2)는 캘리브레이션 신호(CAL)에 따라 제어될 수 있다. 커패시터(CAP)는 제1 전극이 제3 노드(N3)에 연결될 수 있다. 커패시터(CAP)의 제2 전극은 기준 노드(예를 들어, 그라운드 단자)에 연결될 수 있다. 바이어스 전압(VB)은 전압 제어 발진기들(VCO1, VCO2, VCOk)이 수용할 수 있는 제어 전압 중 최대 전압(maximum voltage)일 수 있다. 예를 들어, 전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4)은 제어 전압이 클수록 더 높은 주파수의 클록 신호(CLK)를 생성할 수 있다.
전압 제어 발진기들(voltage controlled oscillator, VCO1, VCO2, VCO3, VCO4)은 제어 단자들이 제3 노드(N3)에 연결되고, 출력 단자들이 제3 스위치들(SW31, SW32, SW33, SW34)을 통해서 제1 노드(N1)에 연결될 수 있다. 제3 스위치들(SW31, SW32, SW33, SW34)은 발진기 제어부(VCC)에 의해 제어될 수 있다.
전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4) 각각의 주파수 대역은 서로 다를 수 있다. 예를 들어, 제1 전압 제어 발진기(VCO1)가 최고 주파수 대역을 가질 수 있다. 제2 전압 제어 발진기(VCO2)는 제1 전압 제어 발진기(VCO1)의 주파수 대역보다는 낮고 제3 전압 제어 발진기(VCO3)의 주파수 대역보다는 높은 주파수 대역을 가질 수 있다. 제3 전압 제어 발진기(VCO3)는 제2 전압 제어 발진기(VCO2)의 주파수 대역보다는 낮고 제4 전압 제어 발진기(VCO4)의 주파수 대역보다는 높은 주파수 대역을 가질 수 있다 제4 전압 제어 발진기(VCO4)는 최저 주파수 대역을 가질 수 있다.
한 실시예에서, 전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4)의 주파수 대역들은 서로 중첩되지 않을 수 있다. 예를 들어, 제1 전압 제어 발진기(VCO1)는 3 GHz 초과 4 GHz 이하의 주파수 대역을 가질 수 있다. 제2 전압 제어 발진기(VCO2)는 2 GHz 초과 3 GHz 이하의 주파수 대역을 가질 수 있다. 제3 전압 제어 발진기(VCO3)는 1 GHz 초과 2 GHz 이하의 주파수 대역을 가질 수 있다. 제4 전압 제어 발진기(VCO4)는 0 GHz 초과 1 GHz 이하의 주파수 대역을 가질 수 있다.
다른 실시예서, 전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4)의 주파수 대역들은 서로 일부 중첩될 수도 있다. 예를 들어, 제1 전압 제어 발진기(VCO1)는 2.9 GHz 이상 4 GHz 이하의 주파수 대역을 가질 수 있다. 제2 전압 제어 발진기(VCO2)는 1.9 GHz 이상 3 GHz 이하의 주파수 대역을 가질 수 있다. 제3 전압 제어 발진기(VCO3)는 0.9 GHz 이상 2 GHz 이하의 주파수 대역을 가질 수 있다. 제4 전압 제어 발진기(VCO4)는 0 GHz 이상 1 GHz 이하의 주파수 대역을 가질 수 있다.
전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4)의 개수는 전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4)의 사양(specification)에 따라 달리 정해질 수 있다. 본 실시예에서는 클록 데이터 복원기(1211)가 4 개의 전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4)을 포함하는 것으로 가정한다.
제4 스위치(SW4)는 일단이 전압 제어 발진기들(VCO1, VCO2, VCO3, VCO4) 중 최고 주파수 대역을 갖는 제1 전압 제어 발진기(VCO1)의 출력 단자에 연결되고, 타단이 제1 노드(N1)에 연결될 수 있다. 제4 스위치(SW4)는 캘리브레이션 신호(CAL)에 따라 제어될 수 있다.
제5 스위치(SW5)는 일단이 위상 검출기(PD)의 제4 노드(N4)에 연결되고, 타단이 레지스터(REG)에 연결될 수 있다. 제5 스위치(SW5)는 캘리브레이션 신호(CAL)에 따라 제어될 수 있다.
레지스터(REG)는, 제5 스위치(SW5)가 턴-온 상태일 때, 제4 노드(N4)로부터 샘플링 신호를 순차적으로 수신하여 저장할 수 있다. 레지스터(REG)의 최소 용량은 클록 트레이닝 패턴(CTP)의 최악 패턴(worst pattern), 타이밍 제어부(11)의 최저 데이터 공급 속도, 및 제1 전압 제어 발진기(VCO1)의 최고 주파수에 따라 설정될 수 있다. 예를 들어, 도 11을 참조하는 경우, 클록 트레이닝 패턴(CTP)의 최악 패턴은 6 UI의 로우 레벨 신호(또는 하이 레벨 신호) 및 6 UI의 하이 레벨 신호(또는 로우 레벨 신호)가 연속적으로 클록 데이터 라인(DCSL)에 인가되는 경우이다. 예를 들어, 타이밍 제어부(11)의 최저 데이터 공급 속도는 1 Gbps일 수 있다. 예를 들어, 제1 전압 제어 발진기(VCO1)의 최고 주파수는 4 GHz일 수 있다. 이러한 경우, 클록 트레이닝 패턴(CTP)을 인식하기 위해서, 레지스터(REG)는 최소한 50 UI의 저장 공간이 필요할 수 있다. 예를 들어, 6 UI의 로우 레벨 신호(또는 하이 레벨 신호)을 인식하기 위해서 24 UI 저장 공간이 필요하고, 6 UI의 하이 레벨 신호(또는 로우 레벨 신호)을 인식하기 위해서 24 UI 저장 공간이 필요하고, 전/후 마진들(beofre/after margins)로 2 UI의 저장 공간이 더 필요할 수 있다.
발진기 제어부(VCC)는 레지스터(REG)에 저장된 값들을 참조하여, 제3 스위치들(SW31, SW32, SW33, SW34) 중 하나를 턴-온시키고, 제3 스위치들(SW31, SW32, SW33, SW34) 중 나머지들을 턴-오프 상태로 유지시킬 수 있다.
발진기 제어부(VCC)는 제3 스위치들(SW31, SW32, SW33, SW34) 중 하나를 턴-온시키는 경우, 인에이블 신호(EN)의 레벨을 전환시킬 수 있다. 예를 들어, 발진기 제어부(VCC)는 제3 스위치들(SW31, SW32, SW33, SW34) 중 하나를 턴-온시키는 경우, 인에이블 신호(EN)의 레벨을 하이 로직 레벨로 전환시킬 수 있다.
발진기 제어부(VCC)는 잠금 신호(FL)가 락 레벨에서 언락 레벨로 전환될 때, 제3 스위치들(SW31, SW32, SW33, SW34)을 모두 턴-오프시킬 수 있다. 따라서, 이후 캘리브레이션 모드에서 제3 스위치들(SW31, SW32, SW33, SW34) 중 어느 하나와 제4 스위치(SW4)가 동시에 제1 노드(N1)에 연결되는 경우를 방지할 수 있다.
NOR 게이트(NOR)는 잠금 신호(FL), 클록 트레이닝 신호, 및 인에이블 신호(EN)를 수신할 수 있다. NOR 게이트(NOR)는 잠금 신호(FL), 클록 트레이닝 신호, 및 인에이블 신호(EN)가 모두 로우 로직 레벨일 때, 하이 로직 레벨의 출력 신호를 제공할 수 있다. NOR 게이트(NOR)는, 나머지 경우에서, 로우 로직 레벨의 출력 신호를 제공할 수 있다.
인에이블 신호(EN)는 잠금 신호(FL)가 락 레벨에서 언락 레벨로 전환될 때 레벨이 전환될 수 있다. 예를 들어, 인에이블 신호(EN)는 잠금 신호(FL)가 락 레벨에서 언락 레벨로 전환될 때 로우 로직 레벨로 전환될 수 있다.
예를 들어, 잠금 신호(FL)는 락 상태일 때 하이 로직 레벨이고, 언락 상태일 때 로우 로직 레벨일 수 있다.
제1 플립플롭(FF1)은 입력단을 통해서 NOR 게이트(NOR)의 출력 신호를 수신하고, 제어단을 통해서 동기 신호(SYNC)를 수신하고, 제1 스위치(SW1), 제2 스위치(SW2), 제4 스위치(SW4), 및 제5 스위치(SW5)에 대한 제어 신호를 출력할 수 있다. 제어 신호는 캘리브레이션 신호(CAL)일 수 있다. 동기 신호(SYNC)는 클록 신호(CLK)와 다른 신호일 수 있다. 예를 들어, 동기 신호(SYNC)는 수평 주기 신호(horizontal synchronization signal)일 수 있다. 수평 주기 신호의 주기는 도 5의 수평 블랭크 기간 신호(HBP)의 주기와 동일할 수 있다.
도 10 내지 도 14는 도 9의 클록 데이터 복원기의 캘리브레이션 모드에서의 동작을 설명하기 위한 도면이다.
클록 데이터 복원기(1211)는 캘리브레이션 모드(calibration mode) 또는 일반 모드(normal mode)로 구동될 수 있다. 캘리브레이션 모드는 캘리브레이션 신호(CAL)가 하이 로직 레벨인 경우를 의미할 수 있다. 일반 모드는 캘리브레이션 신호(CAL)가 로우 로직 레벨인 경우를 의미할 수 있다.
예를 들어, 표시 장치(10)가 파워-온(power-on) 될 때, 잠금 신호(FL), 클록 트레이닝 신호, 및 인에이블 신호(EN)는 모두 로직 로우 레벨일 수 있다. 이에 따라, NOR 게이트(NOR)는 하이 로직 레벨을 출력할 수 있다.
이때, 발진기 제어부(VCC)는 제3 스위치들(SW31, SW32, SW33, SW34)을 모두 턴-오프시킬 수 있다.
제1 플립플롭(FF1)은 동기 신호(SYNC)의 공급 타이밍에 맞춰 캘리브레이션 신호(CAL)를 출력할 수 있다. 이때, 캘리브레이션 신호(CAL)는 하이 로직 레벨이고, 캘리브레이션 신호(CAL)의 반전 신호(CALB)는 로우 로직 레벨일 수 있다.
하이 로직 레벨의 캘리브레이션 신호(CAL)가 출력되면, 제2 스위치(SW2), 제4 스위치(SW4) 및 제5 스위치(SW5)는 턴-온될 수 있다. 이때, 캘리브레이션 신호(CAL)의 반전 신호(CALB)에 의해서, 제1 스위치(SW1)는 턴-오프될 수 있다. 이에 따라, 제2 노드(N2)와 제3 노드(N3)는 분리되고, 제3 노드(N3)는 위상 검출기(PD) 및 차지 펌프(CP)의 동작에 영향받지 않는다(도 10 참조).
이에 따라, 바이어스 전압(VB)이 제3 노드(N3)로 인가되고, 제1 전압 제어 발진기(VCO1)의 최고 주파수에 해당하는 클록 신호(CLK)가 제1 노드(N1)로 출력된다. 예를 들어, 이때의 클록 신호(CLK)는 4 GHz일 수 있다.
이에 따라, 제2 플립플롭(FF2)은 클록 신호(CLK)에 따라 클록 데이터 라인(DCSL)의 클록 트레이닝 패턴(CTP)을 샘플링하여 샘플링 신호를 생성할 수 있다. 생성된 샘플링 신호는 레지스터(REG)에 저장될 수 있다.
발진기 제어부(VCC)는 레지스터(REG)에 저장된 값들을 참조하여, 타이밍 제어부(11)의 데이터 공급 속도에 대응하는 주파수 대역을 갖는 전압 제어 발진기에 연결된 제3 스위치를 턴-온시킬 수 있다. 발진기 제어부(VCC)는 제3 스위치들(SW31, SW32, SW33, SW34) 중 나머지들을 턴-오프 상태로 유지시킬 수 있다.
예를 들어서, 도 11을 참조하면, 타이밍 제어부(11)가 1 Gbps로 클록 트레이닝 패턴(CTP)을 공급하는 경우를 가정한다. 이때, 샘플링 신호는 24 UI의 하이 로직 레벨, 16 UI의 로우 로직 레벨, 16 UI의 하이 로직 레벨, 및 24 UI의 로우 로직 레벨을 반복한다. 발진기 제어부(VCC)는 레지스터(REG)에 저장된 값들을 참조하여, 타이밍 제어부(11)의 데이터 공급 속도가 1 Gbps에 해당함을 알 수 있고, 0 GHz 초과 1 GHz 이하의 주파수 대역을 갖는 제4 전압 제어 발진기(VCO4)에 연결된 제3 스위치(SW34)를 턴-온시킬 수 있다.
예를 들어서, 도 12를 참조하면, 타이밍 제어부(11)가 2 Gbps로 클록 트레이닝 패턴(CTP)을 공급하는 경우를 가정한다. 이때, 샘플링 신호는 12 UI의 하이 로직 레벨, 8 UI의 로우 로직 레벨, 8 UI의 하이 로직 레벨, 및 12 UI의 로우 로직 레벨을 반복한다. 발진기 제어부(VCC)는 레지스터(REG)에 저장된 값들을 참조하여, 타이밍 제어부(11)의 데이터 공급 속도가 2 Gbps에 해당함을 알 수 있고, 1 GHz 초과 2 GHz 이하의 주파수 대역을 갖는 제3 전압 제어 발진기(VCO3)에 연결된 제3 스위치(SW33)를 턴-온시킬 수 있다.
예를 들어서, 도 13을 참조하면, 타이밍 제어부(11)가 3 Gbps로 클록 트레이닝 패턴(CTP)을 공급하는 경우를 가정한다. 이때, 샘플링 신호는 8 UI의 하이 로직 레벨, 6(또는 5) UI의 로우 로직 레벨, 5(또는 6) UI의 하이 로직 레벨, 및 8 UI의 로우 로직 레벨을 반복한다. 발진기 제어부(VCC)는 레지스터(REG)에 저장된 값들을 참조하여, 타이밍 제어부(11)의 데이터 공급 속도가 3 Gbps에 해당함을 알 수 있고, 2 GHz 초과 3 GHz 이하의 주파수 대역을 갖는 제2 전압 제어 발진기(VCO2)에 연결된 제3 스위치(SW32)를 턴-온시킬 수 있다.
예를 들어서, 도 14를 참조하면, 타이밍 제어부(11)가 4 Gbps로 클록 트레이닝 패턴(CTP)을 공급하는 경우를 가정한다. 이때, 샘플링 신호는 6 UI의 하이 로직 레벨, 4 UI의 로우 로직 레벨, 4 UI의 하이 로직 레벨, 및 6 UI의 로우 로직 레벨을 반복한다. 발진기 제어부(VCC)는 레지스터(REG)에 저장된 값들을 참조하여, 타이밍 제어부(11)의 데이터 공급 속도가 4 Gbps에 해당함을 알 수 있고, 3 GHz 초과 4 GHz 이하의 주파수 대역을 갖는 제1 전압 제어 발진기(VCO1)에 연결된 제3 스위치(SW31)를 턴-온시킬 수 있다.
발진기 제어부(VCC)는 제3 스위치들(SW31, SW32, SW33, SW34) 중 하나를 턴-온시키는 경우, 인에이블 신호(EN)의 레벨을 하이 로직 레벨로 전환시킬 수 있다. 한 실시예에 따르면, 발진기 제어부(VCC)는 제4 스위치(SW4)가 턴-오프된 이후에 선택된 제3 스위치를 턴-온시킴으로써, 2 개 이상의 전압 제어 발진기들이 제1 노드(N1)에 동시에 연결되는 것을 방지할 수 있다.
도 15는 도 9의 클록 데이터 복원기의 일반 모드에서의 동작을 설명하기 위한 도면이다.
도 15에서는 설명의 편의를 위해서, 제3 스위치(SW33)가 턴-온되어 제3 전압 제어 발진기(VCO3)가 선택된 경우를 가정하였다.
전술한 바와 같이, 인에이블 신호(EN)의 레벨이 하이 로직 레벨로 전환되었으므로, NOR 게이트(NOR) 및 제1 플립플롭(FF1)을 통해서, 로우 로직 레벨의 캘리브레이션 신호(CAL)가 출력될 수 있다. 이때, 반전 신호(CALB)는 하이 로직 레벨이 된다.
로우 로직 레벨의 캘리브레이션 신호(CAL)가 출력되면, 제2 스위치(SW2), 제4 스위치(SW4) 및 제5 스위치(SW5)는 턴-오프될 수 있다. 이때, 캘리브레이션 신호(CAL)의 반전 신호(CALB)에 의해서, 제1 스위치(SW1)는 턴-온될 수 있다. 이에 따라, 제2 노드(N2)와 제3 노드(N3)는 연결될 수 있다. 따라서, 제3 노드(N3)는 위상 검출기(PD) 및 차지 펌프(CP)의 동작에 영향받게 된다.
즉, 캘리브레이션 모드에서 선택된 제3 전압 제어 발진기(VCO3)에 의해서, 일반 모드에서 클록 신호(CLK)의 락 동작(lock operation)이 수행될 수 있다. 즉, 제3 전압 제어 발진기(VCO3)에서 출력하는 클록 신호(CLK)의 주파수 및 위상이, 위상 검출기(PD), 차지 펌프(CP), 및 루프 필터(LPF)의 동작에 의해서, 클록 트레이닝 패턴(CTP)의 주파수 및 위상을 추종(following)할 수 있다.
일반 모드에 진입한 시점부터 클록 신호(CLK)가 클록 트레이닝 패턴(CTP)의 주파수 및 위상을 추종하기까지 걸린 시간, 즉 잠금 신호(FL)가 언락 레벨에서 락 레벨로 바뀌는데 걸리는 시간을 락 타임(lock time)이라고 할 수 있다.
본 실시예에 따르면, 캘리브레이션 모드에서 타이밍 제어부(11)의 데이터 공급 속도에 적합한 주파수 대역을 갖는 전압 제어 발진기를 이용하여, 클록 신호(CLK)의 락 동작이 수행되므로, 락 타임을 감소시킬 수 있다는 장점이 있다. 예를 들어, 캘리브레이션 모드가 없는 종래의 클록 데이터 복원기에서 4 GHz의 클록 주파수를 순차적으로 낮춤으로써 1.1 Gbps의 데이터 공급 속도를 추종하기 까지의 락 타임을 제1 시간이라고 할 수 있다. 또한, 본 실시예의 클록 데이터 복원기(1211)에서 캘리브레이션 모드를 진행하여 제3 전압 제어 발진기(VCO3)를 선택하는 시간을 제2 시간이라고 할 수 있다. 또한, 본 실시예의 제3 전압 제어 발진기(VCO3)가 일반 모드에서 2 GHz의 클록 주파수를 1.1 Gbps의 데이터 공급 속도를 추종하기까지의 락 타임을 제3 시간이라고 할 수 있다.
레지스터(REG)의 저장 공간이 50 UI로 설정된 경우, 제2 시간은 대략 20 ns 소요될 수 있다. 실험 결과, 제2 시간과 제3 시간을 합산하여도, 제1 시간의 대략 1/4 정도에 해당하였다.
따라서, 본 실시예에 따르면, 락 타임을 감소시킴으로써, 타이밍 제어부(11)의 다양한 데이터 공급 속도들에 대응하여 적절한 주파수의 클록 신호(CLK)를 빠르게 생성할 수 있다.
추가적으로, 영상 프레임 표시 중 클록 신호(CLK)가 언락 상태가 되었을 경우에도, 클록 데이터 복원기(1211)는 캘리브레이션 모드로 진입할 수 있다. 클록 신호(CLK)가 언락 상태가 되면, 잠금 신호(FL)는 락 레벨에서 언락 레벨로 전환될 수 있다. 이때, 인에이블 신호(EN)는 로우 로직 레벨로 전환될 수 있다. 표시 장치(10)가 수직 블랭크 기간(VBPn)에 진입하면, 클록 트레이닝 신호는 로우 로직 레벨로 전환될 수 있다. 따라서, NOR 게이트(NOR) 및 제1 플립플롭(FF1)을 통해서 캘리브레이션 신호(CAL)가 출력되며, 수직 블랭크 기간(VBPn) 중 전술한 캘리브레이션 모드가 다시 수행될 수 있다.
도 16은 본 발명의 한 실시예에 따른 데이터 전압 생성기를 설명하기 위한 도면이다.
도 16을 참조하면, 본 발명의 한 실시예에 따른 데이터 전압 생성기(122)는 쉬프트 레지스터(SHR), 샘플링 래치(SLU), 홀딩 래치(HLU), 디지털-아날로그 변환기(DAU), 및 출력 버퍼(BFU)를 포함할 수 있다.
송수신기(121)로부터 수신된 데이터 신호(DCD)는 소스 스타트 펄스(SSP, source start pulse), 계조 값들(GD), 소스 출력 인에이블 신호(SOE, source output enable) 등을 포함할 수 있다.
쉬프트 레지스터(SHR)는 소스 쉬프트 클록(SSC)의 1 주기마다 소스 스타트 펄스(SSP)를 쉬프트시키면서 샘플링 신호들을 순차적으로 생성할 수 있다. 샘플링 신호들의 개수는 데이터 라인들(DLj~DLn)의 개수와 대응할 수 있다. 예를 들어, 샘플링 신호들의 개수는 데이터 라인들(DLj~DLn)의 개수와 동일할 수 있다. 다른 예를 들어, 표시 장치(10)가 데이터 구동부(12)와 데이터 라인들(DLj~DLn) 사이에 디멀티플렉서를 더 포함한다면, 샘플링 신호들의 개수는 데이터 라인들(DLj~DLn)의 개수보다 작을 수도 있다. 설명의 편의를 위해서, 이하에선 디멀티플렉서가 없는 경우를 가정한다.
샘플링 래치(SLU)는 데이터 라인들(DLj~DLn)의 개수와 대응하는 개수의 샘플링 래치 유닛들을 포함할 수 있고, 타이밍 제어부(11)로부터 영상 프레임에 대한 계조 값들(GD)을 순차적으로 제공받을 수 있다. 샘플링 래치(SLU)는 쉬프트 레지스터(SHR)로부터 순차적으로 공급받은 샘플링 신호들에 응답하여, 타이밍 제어부(11)로부터 순차적으로 제공받은 계조 값들(GD)을 대응하는 샘플링 래치들에 저장할 수 있다.
홀딩 래치(HLU)는 데이터 라인들(DLj~DLn)의 개수와 대응하는 개수의 홀딩 래치 유닛들을 포함할 수 있다. 홀딩 래치(HLU)는 소스 출력 인에이블 신호(SOE)가 입력될 때, 샘플링 래치 유닛들에 저장된 계조 값들(GD)을 홀딩 래치 유닛들에 저장할 수 있다.
디지털-아날로그 변환기(DAU)는 데이터 라인들(DLj~DLn)의 개수와 대응하는 개수의 디지털-아날로그 변환 유닛들을 포함할 수 있다. 예를 들어, 디지털-아날로그 변환 유닛들의 개수는 데이터 라인들(DLj~DLn)의 개수와 동일할 수 있다. 각각의 디지털-아날로그 변환 유닛들은 대응하는 홀딩 래치에 저장된 계조 값(GD)에 대응하는 계조 전압(GV)을 대응하는 데이터 라인에 인가할 수 있다.
계조 전압(GV)은 계조 전압 생성부(미도시)로부터 제공될 수 있다. 계조 전압 생성부는 적색 계조 전압 생성부, 녹색 계조 전압 생성부, 및 청색 계조 전압 생성부를 포함할 수 있다. 이때, 각 계조에 대응하는 휘도가 감마 곡선을 따르도록, 계조 전압(GV)이 설정될 수 있다.
출력 버퍼(BFU)는 버퍼 유닛들(BUFj~BUFn)을 포함할 수 있다. 예를 들어, 각각의 버퍼 유닛들(BUFj~BUFn)은 연산 증폭기(operational amplifier)일 수 있다. 각각의 버퍼 유닛들(BUFj~BUFn)은 전압 팔로워(voltage follower) 형태로 구성되어 디지털-아날로그 변환 유닛의 출력을 대응하는 데이터 라인에 인가할 수 있다. 예를 들어, 각각의 버퍼 유닛들(BUFj~BUFn)의 반전 단자는 자신의 출력 단자와 연결되고, 비반전 단자는 디지털-아날로그 변환 유닛의 출력 단자와 연결될 수 있다. 버퍼 유닛들(BUFj~BUFn)의 출력들은 데이터 전압들일 수 있다.
예를 들어, j 번째 버퍼 유닛(BUFj)은 j 번째 데이터 라인(DLj)에 출력 단자가 연결되고, 버퍼 전원 전압(VDD) 및 그라운드 전원 전압(GND)을 제공받을 수 있다. 버퍼 전원 전압(VDD)은 버퍼 유닛(BUFj)의 출력 전압(즉, 데이터 전압)의 상한을 결정할 수 있다. 또한, 그라운드 전원 전압(GND)은 버퍼 유닛(BUFj)의 출력 전압의 하한을 결정할 수 있다. 버퍼 유닛(BUFj)은 그 구성에 따라 버퍼 전원 전압(VDD) 및 그라운드 전원 전압(GND)이 아닌 다른 전압들이 더 인가될 수도 있다. 이러한 다른 전압들은 버퍼 유닛(BUFj)의 슬루율(slew rate)을 결정하는 제어 전압들일 수 있다. 이러한 제어 전압들은 버퍼 유닛(BUFj)의 출력 전압의 상한 또는 하한을 결정하는 전압들이 아닌 점에서, 버퍼 전원 전압(VDD)과 차이가 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1211: 클록 데이터 복원기
PD: 위상 검출기
CP: 차지 펌프
LPF: 루프 필터
VCO1~VCOk: 전압 제어 발진기들
REG: 레지스터
VCC: 발진기 제어부

Claims (20)

  1. 제1 노드의 클록 신호 및 입력 신호를 비교하여 위상 조정 신호를 출력하는 위상 검출기;
    상기 위상 조정 신호에 따라 제2 노드의 차지 량(charge amount)을 조절하는 차지 펌프;
    일단이 상기 제2 노드에 연결되고 타단이 제3 노드에 연결된 제1 스위치;
    일단에 바이어스 전압이 인가되고, 타단이 상기 제3 노드에 연결된 제2 스위치;
    제1 전극이 상기 제3 노드에 연결된 커패시터; 및
    제어 단자들이 상기 제3 노드에 연결되고, 출력 단자들이 제3 스위치들을 통해서 상기 제1 노드에 연결된 전압 제어 발진기들을 포함하는,
    클록 데이터 복원기.
  2. 제1 항에 있어서,
    상기 제1 스위치 및 상기 제2 스위치의 턴-온 기간은 서로 중첩되지 않고,
    상기 제3 스위치들의 턴-온 기간은 서로 중첩되지 않는,
    클록 데이터 복원기.
  3. 제1 항에 있어서,
    상기 제3 스위치들 중 하나가 턴-온 상태일 때, 상기 제1 스위치는 턴-온 상태이고, 상기 제2 스위치는 턴-오프 상태인,
    클록 데이터 복원기.
  4. 제3 항에 있어서,
    상기 제3 스위치들 모두가 턴-오프 상태일 때, 상기 제1 스위치는 턴-오프 상태이고, 상기 제2 스위치는 턴-온 상태인,
    클록 데이터 복원기.
  5. 제1 항에 있어서,
    일단이 상기 전압 제어 발진기들 중 최고 주파수 대역을 갖는 전압 제어 발진기의 출력 단자에 연결되고, 타단이 상기 제1 노드에 연결된 제4 스위치를 더 포함하는,
    클록 데이터 복원기.
  6. 제5 항에 있어서,
    상기 제4 스위치가 턴-온 상태일 때, 상기 제1 스위치는 턴-오프 상태이고, 상기 제2 스위치는 턴-온 상태인,
    클록 데이터 복원기.
  7. 제5 항에 있어서,
    레지스터; 및
    일단이 상기 위상 검출기의 제4 노드에 연결되고, 타단이 상기 레지스터에 연결되는 제5 스위치를 더 포함하는,
    클록 데이터 복원기.
  8. 제7 항에 있어서,
    상기 제5 스위치가 턴-온 상태일 때, 상기 제1 스위치는 턴-오프 상태이고, 상기 제2 스위치는 턴-온 상태이고, 상기 제4 스위치는 턴-온 상태인,
    클록 데이터 복원기.
  9. 제7 항에 있어서,
    상기 레지스터에 저장된 값들을 참조하여, 상기 제3 스위치들 중 하나를 턴-온시키고, 상기 제3 스위치들 중 나머지들을 턴-오프 상태로 유지시키는 발진기 제어부를 더 포함하는,
    클록 데이터 복원기.
  10. 제9 항에 있어서,
    잠금 신호, 클록 트레이닝 신호, 및 인에이블 신호를 수신하는 NOR 게이트; 및
    입력단을 통해서 상기 NOR 게이트의 출력 신호를 수신하고, 제어단을 통해서 동기 신호를 수신하고, 상기 제1 스위치, 상기 제2 스위치, 상기 제4 스위치, 및 상기 제5 스위치에 대한 제어 신호를 출력하는 제1 플립플롭을 더 포함하는,
    클록 데이터 복원기.
  11. 제10 항에 있어서,
    상기 동기 신호는 상기 클록 신호와 다른 신호인,
    클록 데이터 복원기.
  12. 제10 항에 있어서,
    상기 발진기 제어부는 상기 제3 스위치들 중 하나를 턴-온시키는 경우, 상기 인에이블 신호의 레벨을 전환시키는,
    클록 데이터 복원기.
  13. 제12 항에 있어서,
    상기 인에이블 신호는 상기 잠금 신호가 락 레벨에서 언락 레벨로 전환될 때 레벨이 전환되는,
    클록 데이터 복원기.
  14. 제13 항에 있어서,
    상기 발진기 제어부는 상기 잠금 신호가 상기 락 레벨에서 상기 언락 레벨로 전환될 때, 상기 제3 스위치들을 모두 턴-오프시키는,
    클록 데이터 복원기.
  15. 제10 항에 있어서,
    상기 위상 검출기는:
    입력단을 통해서 상기 입력 신호를 수신하고, 제어단을 통해서 상기 클록 신호를 수신하고, 출력단이 상기 제4 노드에 연결된 제2 플립플롭;
    입력단이 상기 제2 플립플롭의 출력단과 연결되고, 제어단을 통해서 상기 클록 신호를 수신하는 제3 플립플롭; 및
    제1 입력단이 상기 제4 노드와 연결되고, 제2 입력단이 상기 제3 플립플롭의 출력단과 연결되고, 출력단이 상기 위상 조정 신호의 일부를 출력하는 제1 XOR 게이트를 포함하는,
    클록 데이터 복원기.
  16. 제15 항에 있어서,
    상기 위상 검출기는:
    입력단을 통해서 상기 입력 신호를 수신하고, 제어단을 통해서 상기 클록 신호의 반전 신호를 수신하는 제4 플립플롭;
    입력단이 상기 제4 플립플롭의 출력단과 연결되고, 제어단을 통해서 상기 클록 신호를 수신하는 제5 플립플롭; 및
    제1 입력단이 상기 제5 플립플롭의 출력단과 연결되고, 제2 입력단이 상기 제4 플립플롭의 출력단과 연결되고, 출력단이 상기 위상 조정 신호의 나머지를 출력하는 제2 XOR 게이트를 더 포함하는,
    클록 데이터 복원기.
  17. 데이터 라인들에 연결된 화소들; 및
    상기 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동부를 포함하고,
    상기 데이터 구동부는:
    클록 데이터 라인을 통해 클록 데이터 신호를 수신하고, 상기 클록 데이터 신호 중 클록 트레이닝 패턴을 이용하여 클록 신호를 생성하는 클록 데이터 복원기;
    상기 클록 신호를 이용하여 상기 클록 데이터 신호 중 계조 값들을 디코딩하는 디코더; 및
    상기 계조 값들을 상기 데이터 전압들로 변환하는 데이터 전압 생성기를 포함하고,
    상기 클록 데이터 복원기는:
    제1 노드의 클록 신호 및 입력 신호를 비교하여 위상 조정 신호를 출력하는 위상 검출기;
    상기 위상 조정 신호에 따라 제2 노드의 차지 량을 조절하는 차지 펌프;
    일단이 상기 제2 노드에 연결되고 타단이 제3 노드에 연결된 제1 스위치;
    일단에 바이어스 전압이 인가되고, 타단이 상기 제3 노드에 연결된 제2 스위치;
    제1 전극이 상기 제3 노드에 연결된 커패시터; 및
    제어 단자들이 상기 제3 노드에 연결되고, 출력 단자들이 제3 스위치들을 통해서 상기 제1 노드에 연결된 전압 제어 발진기들을 포함하는,
    표시 장치.
  18. 제17 항에 있어서,
    상기 클록 데이터 복원기는:
    일단이 상기 전압 제어 발진기들 중 최고 주파수 대역을 갖는 전압 제어 발진기의 출력 단자에 연결되고, 타단이 상기 제1 노드에 연결된 제4 스위치;
    레지스터; 및
    일단이 상기 위상 검출기의 제4 노드에 연결되고, 타단이 상기 레지스터에 연결되는 제5 스위치를 더 포함하는,
    표시 장치.
  19. 제18 항에 있어서,
    상기 클록 데이터 복원기는:
    상기 레지스터에 저장된 값들을 참조하여, 상기 제3 스위치들 중 하나를 턴-온시키고, 상기 제3 스위치들 중 나머지들은 턴-오프 상태를 유지시키는 발진기 제어부;
    잠금 신호, 클록 트레이닝 신호, 및 인에이블 신호를 수신하는 NOR 게이트; 및
    입력단을 통해서 상기 NOR 게이트의 출력 신호를 수신하고, 제어단을 통해서 동기 신호를 수신하고, 상기 제1 스위치, 상기 제2 스위치, 상기 제4 스위치, 및 상기 제5 스위치에 대한 제어 신호를 출력하는 제1 플립플롭을 더 포함하는,
    표시 장치.
  20. 제19 항에 있어서,
    상기 위상 검출기는:
    입력단을 통해서 상기 입력 신호를 수신하고, 제어단을 통해서 상기 클록 신호를 수신하고, 출력단이 상기 제4 노드에 연결된 제2 플립플롭;
    입력단이 상기 제2 플립플롭의 출력단과 연결되고, 제어단을 통해서 상기 클록 신호를 수신하는 제3 플립플롭;
    제1 입력단이 상기 제4 노드와 연결되고, 제2 입력단이 상기 제3 플립플롭의 출력단과 연결되고, 출력단이 상기 위상 조정 신호의 일부를 출력하는 제1 XOR 게이트;
    입력단을 통해서 상기 입력 신호를 수신하고, 제어단을 통해서 상기 클록 신호의 반전 신호를 수신하는 제4 플립플롭;
    입력단이 상기 제4 플립플롭의 출력단과 연결되고, 제어단을 통해서 상기 클록 신호를 수신하는 제5 플립플롭; 및
    제1 입력단이 상기 제5 플립플롭의 출력단과 연결되고, 제2 입력단이 상기 제4 플립플롭의 출력단과 연결되고, 출력단이 상기 위상 조정 신호의 나머지를 출력하는 제2 XOR 게이트를 포함하는,
    표시 장치.
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