KR20230129108A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230129108A
KR20230129108A KR1020220026142A KR20220026142A KR20230129108A KR 20230129108 A KR20230129108 A KR 20230129108A KR 1020220026142 A KR1020220026142 A KR 1020220026142A KR 20220026142 A KR20220026142 A KR 20220026142A KR 20230129108 A KR20230129108 A KR 20230129108A
Authority
KR
South Korea
Prior art keywords
transistor
node
electrode
voltage
electrode connected
Prior art date
Application number
KR1020220026142A
Other languages
English (en)
Inventor
인해정
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220026142A priority Critical patent/KR20230129108A/ko
Priority to US18/081,687 priority patent/US11955087B2/en
Priority to CN202211650289.2A priority patent/CN116665581A/zh
Publication of KR20230129108A publication Critical patent/KR20230129108A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Abstract

본 발명의 표시 장치는, 주사 라인들에 연결된 화소들; 및 상기 주사 라인들에 주사 신호들을 공급하는 스테이지들을 포함하는 주사 구동부를 포함하고, 상기 스테이지들 각각은: 제1 노드의 전압을 설정하는 제1 노드 설정부; 상기 제1 노드의 전압에 기초하여 제2 노드의 전압을 설정하는 제2 노드 설정부; 상기 제2 노드의 전압에 기초하여 제3 노드의 전압을 설정하는 제3 노드 설정부; 및 상기 제3 노드의 전압에 기초하여 주사 신호를 출력하는 출력부를 포함하고, 상기 제1 노드 설정부, 상기 제2 노드 설정부, 상기 제3 노드 설정부, 및 상기 출력부 각각은 적어도 하나의 N형 트랜지스터를 포함하고, 상기 주사 구동부는 상기 적어도 하나의 N형 트랜지스터의 백 게이트에 제1 바이어스 전압을 공급하는 제1 차지 펌프를 더 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치의 각 화소는 데이터 라인을 통해 공급된 데이터 전압에 대응하는 휘도로 발광할 수 있다. 표시 장치는 화소들의 발광 조합으로 영상 프레임을 표시할 수 있다.
각 데이터 라인에는 복수의 화소들이 연결될 수 있다. 따라서, 복수의 화소들 중 데이터 전압이 공급될 화소를 선택하기 위한 주사 신호를 제공하는 주사 구동부가 필요하다. 또한, 화소의 발광 기간을 결정하기 위한 발광 신호를 제공하는 발광 구동부가 필요하다. 주사 구동부 또는 발광 구동부는 시프트 레지스터 형태로 구성되어, 턴-온 레벨의 주사 신호 또는 턴-오프 레벨의 발광 신호를 순차적으로 제공할 수 있다.
하지만 종래의 PMOS로 구성된 주사 구동부 및 발광 구동부는 주사 신호 또는 발광 신호의 펄스의 출력 파형이 중간 계단(middle step) 형상을 갖는다. 이러한 중간 계단 형상의 전압은 공정 산포에 따라 위치 별로 크기가 달라질 수 있어, 영상 표시 시에 가로줄 불량을 야기시킬 수 있다.
해결하고자 하는 기술적 과제는, 주사 신호 또는 발광 신호의 펄스가 중간 계단 형상을 갖지 않아 가로줄 불량이 완화되고, 소비 전력을 저감할 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 주사 라인들에 연결된 화소들; 및 상기 주사 라인들에 주사 신호들을 공급하는 스테이지들을 포함하는 주사 구동부를 포함하고, 상기 스테이지들 각각은: 주사 시작 신호 또는 캐리 신호가 로직 하이 레벨이고, 제1 클록 신호 또는 제2 클록 신호가 로직 하이 레벨일 때, 제1 노드의 전압을 로직 로우 레벨로 방전하는 제1 노드 설정부; 상기 제1 노드의 전압이 로직 로우 레벨일 때 제2 노드의 전압을 로직 하이 레벨로 충전하고, 상기 제1 노드의 전압이 로직 하이 레벨일 때 상기 제2 노드의 전압을 로직 로우 레벨로 방전하는 제2 노드 설정부; 상기 제2 노드의 전압이 로직 로우 레벨일 때 제3 노드의 전압을 로직 하이 레벨로 충전하고, 상기 제2 노드의 전압이 로직 하이 레벨일 때 상기 제3 노드의 전압을 로직 로우 레벨로 방전하는 제3 노드 설정부; 및 상기 제3 노드의 전압이 로직 로우 레벨일 때 로직 하이 레벨의 주사 신호를 출력하고, 상기 제3 노드의 전압이 로직 하이 레벨일 때 로직 로우 레벨의 주사 신호를 출력하는 출력부를 포함하고, 상기 제1 노드 설정부 및 상기 제3 노드 설정부 각각은 적어도 하나의 N형 트랜지스터를 포함하고, 상기 주사 구동부는 상기 제1 노드 설정부 및 상기 제3 노드 설정부 각각에 포함된 상기 적어도 하나의 N형 트랜지스터의 백 게이트 전극에 제1 바이어스 전압을 공급하는 제1 차지 펌프를 더 포함한다.
상기 스테이지들 각각은: 초기화 신호의 로직 레벨에 따라서, 상기 제1 노드, 상기 제2 노드, 및 상기 제3 노드 중 하나를 초기화하는 초기화부를 더 포함할 수 있다.
상기 제1 노드 설정부는: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 상기 주사 시작 신호 또는 상기 캐리 신호를 수신하고, P형인 제1 트랜지스터; 제1 전극이 상기 제1 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 제1 클록 신호를 수신하고, P형인 제2 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하고, 게이트 전극이 상기 제2 클록 신호를 수신하고, N형인 제3 트랜지스터; 및 제1 전극이 상기 제3 트랜지스터의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 주사 시작 신호 또는 상기 캐리 신호를 수신하고, N형인 제4 트랜지스터를 포함할 수 있다.
상기 제1 노드 설정부는: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 상기 제2 노드에 연결되고, P형인 제5 트랜지스터; 제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 제2 클록 신호를 수신하고, P형인 제6 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하고, 게이트 전극이 상기 제1 클록 신호를 수신하고, N형인 제7 트랜지스터; 및 제1 전극이 상기 제7 트랜지스터의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제2 노드에 연결되고, N형인 제8 트랜지스터를 더 포함할 수 있다.
상기 초기화부는: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 초기화 신호를 수신하고, P형인 제9 트랜지스터를 포함할 수 있다.
상기 제2 노드 설정부는: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 상기 제2 노드에 연결되고, 게이트 전극이 상기 제1 노드에 연결되고, P형인 제10 트랜지스터; 및 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제1 노드에 연결되고, N형인 제11 트랜지스터를 포함할 수 있다.
상기 제3 노드 설정부는: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 상기 제3 노드에 연결되고, 게이트 전극이 상기 제2 노드에 연결되고, P형인 제12 트랜지스터; 및 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제2 노드에 연결되고, N형인 제13 트랜지스터를 포함할 수 있다.
상기 출력부는: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 출력 단자에 연결되고, 게이트 전극이 상기 제3 노드에 연결되고, P형인 제14 트랜지스터; 및 제1 전극이 상기 출력 단자에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제3 노드에 연결되고, N형인 제15 트랜지스터를 포함할 수 있다.
상기 스테이지들 각각은: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 상기 제2 노드에 연결된 제1 커패시터를 더 포함할 수 있다.
상기 제1 차지 펌프는: 게이트 전극 및 제1 전극이 제1 기준 전압을 수신하고, 제2 전극이 제4 노드에 연결된 제16 트랜지스터; 제1 전극이 상기 제4 노드에 연결되고, 제2 전극을 포함하는 제2 커패시터; 제1 전극이 상기 제2 커패시터의 제2 전극에 연결되고, 제2 전극이 상기 제1 클록 신호 또는 상기 제2 클록 신호를 수신하고, 게이트 전극이 상기 제4 노드에 연결된 제17 트랜지스터; 및 제1 전극 및 게이트 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 바이어스 전압을 공급하는 제18 트랜지스터를 포함할 수 있다.
상기 제1 차지 펌프는: 제1 전극이 상기 제1 기준 전압을 수신하고, 제2 전극이 상기 제18 트랜지스터의 제2 전극과 연결되는 제3 커패시터를 더 포함할 수 있다.
상기 제2 노드 설정부 및 상기 출력부 각각은 적어도 하나의 N형 트랜지스터를 포함하고, 상기 제1 차지 펌프는 상기 제2 노드 설정부 및 상기 출력부 각각에 포함된 상기 적어도 하나의 N형 트랜지스터의 백 게이트 전극에 상기 제1 바이어스 전압을 공급할 수 있다.
상기 제1 바이어스 전압은 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터, 상기 제8 트랜지스터, 상기 제11 트랜지스터, 상기 제13 트랜지스터, 및 상기 제15 트랜지스터의 백 게이트 전극들에 공급될 수 있다.
상기 제2 노드 설정부 및 상기 출력부 각각은 적어도 하나의 N형 트랜지스터를 포함하고, 상기 스테이지들 각각은: 상기 제2 노드 설정부 및 상기 출력부 각각에 포함된 상기 적어도 하나의 N형 트랜지스터의 백 게이트 전극에 제2 바이어스 전압을 공급하는 제2 차지 펌프를 더 포함할 수 있다.
상기 제1 바이어스 전압은 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터, 상기 제8 트랜지스터, 및 상기 제13 트랜지스터의 백 게이트 전극들에 공급되고, 상기 제2 바이어스 전압은 상기 제11 트랜지스터 및 상기 제15 트랜지스터의 백 게이트 전극들에 공급될 수 있다.
상기 제2 차지 펌프는: 게이트 전극 및 제1 전극이 제2 기준 전압을 수신하고, 제2 전극이 제5 노드에 연결된 제19 트랜지스터; 제1 전극을 포함하고, 제2 전극이 상기 제5 노드에 연결된 제4 커패시터; 제1 전극이 상기 제1 클록 신호 또는 상기 제2 클록 신호를 수신하고, 제2 전극이 상기 제4 커패시터의 제1 전극에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제20 트랜지스터; 및 제1 전극 및 게이트 전극이 상기 제5 노드에 연결되고, 제2 전극이 상기 제2 바이어스 전압을 공급하는 제21 트랜지스터를 포함할 수 있다.
상기 제1 기준 전압 및 상기 제2 기준 전압은 초기 값이 동일하게 설정되고, 시간이 지남에 따라서 상기 제2 기준 전압이 상기 제1 기준 전압보다 크게 설정될 수 있다.
상기 주사 구동부는 상기 제1 바이어스 전압을 공급하는 제2 차지 펌프를 더 포함하고, 상기 제1 차지 펌프는 상기 제2 클록 신호에 기초하여 동작하고, 상기 제2 차지 펌프는 상기 제1 클록 신호에 기초하여 동작하고, 상기 제1 클록 신호 및 상기 제2 클록 신호는 위상이 180도 서로 다를 수 있다.
상기 제1 노드 설정부는: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 상기 제1 클록 신호를 수신하고, P형인 제1 트랜지스터; 제1 전극이 상기 제1 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 주사 시작 신호 또는 상기 캐리 신호를 수신하고, P형인 제2 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하고, 게이트 전극이 상기 주사 시작 신호 또는 상기 캐리 신호를 수신하고, N형인 제3 트랜지스터; 및 제1 전극이 상기 제3 트랜지스터의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제2 클록 신호를 수신하고, N형인 제4 트랜지스터를 포함할 수 있다.
상기 제1 노드 설정부는: 제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 상기 제2 클록 신호를 수신하고, P형인 제5 트랜지스터; 제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 제2 노드에 연결되고, P형인 제6 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하고, 게이트 전극이 상기 제2 노드에 연결되고, N형인 제7 트랜지스터; 및 제1 전극이 상기 제7 트랜지스터의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제1 클록 신호를 수신하고, N형인 제8 트랜지스터를 더 포함할 수 있다.
본 발명에 따른 표시 장치는 주사 신호 또는 발광 신호의 펄스가 중간 계단 형상을 갖지 않아 가로줄 불량이 완화되고, 소비 전력을 저감할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 고주파 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 데이터 쓰기 기간을 설명하기 위한 도면이다.
도 5는 본 발명의 한 실시예에 따른 저주파 구동 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 한 실시예에 따른 바이어스 리프레시 기간을 설명하기 위한 도면이다.
도 7은 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 8은 본 발명의 한 실시예에 따른 스테이지를 설명하기 위한 도면이다.
도 9는 도 8의 스테이지의 예시적인 동작을 설명하기 위한 도면이다.
도 10은 제1 바이어스 전압을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 12 내지 도 17은 본 발명의 다른 실시예들에 따른 스테이지들을 설명하기 위한 도면이다.
도 18 및 도 19는 본 발명의 또 다른 실시예들에 따른 주사 구동부들을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 한 실시예에 따른 표시 장치(9)는 타이밍 제어부(10), 데이터 구동부(20), 주사 구동부(30), 발광 구동부(40), 및 화소부(50)를 포함할 수 있다.
타이밍 제어부(10)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(horizontal synchronization signal), 수평 동기 신호(vertical synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터 신호(RGB data signals) 등을 포함할 수 있다.
수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호의 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 수평 동기 신호의 인접한 펄스들 간의 간격이 1 수평 기간에 해당할 수 있다. 데이터 인에이블 신호는 특정 수평 기간들에 대해서 인에이블 레벨을 가질 수 있고, 나머지 기간에서 디스에이블 레벨을 가질 수 있다. 데이터 인에이블 신호가 인에이블 레벨일 때, 해당 수평 기간들에서 RGB 데이터 신호가 공급됨을 가리킬 수 있다. RGB 데이터 신호는 각각의 해당 수평 기간들에서 화소행 단위로 공급될 수 있다. 타이밍 제어부(10)는 표시 장치(9)의 사양(specification)에 대응하도록 RGB 데이터 신호에 기초하여 계조 값들을 생성할 수 있다. 타이밍 제어부(10)는 표시 장치(9)의 사양에 대응하도록 외부 입력 신호에 기초하여 데이터 구동부(20), 주사 구동부(30), 발광 구동부(40) 등에 공급될 제어 신호들을 생성할 수 있다.
데이터 구동부(20)는 타이밍 제어부(10)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, ..., DLx, ...)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(20)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소행(예를 들어, 동일한 주사 라인들 및 발광 라인에 연결된 화소들) 단위로 데이터 라인들(DL1, DL2, ..., DLx, ...)에 공급할 수 있다. 여기서 x는 0보다 큰 정수일 수 있다.
주사 구동부(30)는 타이밍 제어부(10)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(GI1, GC1, GW1, GB1, ..., GIq, GCr, GWs, GBt, ...)에 제공할 주사 신호들을 생성할 수 있다. 여기서 q, r, s, 및 t는 0보다 큰 정수일 수 있다.
주사 구동부(30)는 복수의 서브 주사 구동부들을 포함할 수 있다. 예를 들어, 제1 서브 주사 구동부는 제1 주사 라인들(GI1, ..., GIq, ...)에 제공하는 주사 신호들을 생성할 수 있다. 제2 서브 주사 구동부는 제2 주사 라인들(GC1, ..., GCr, ...)에 제공하는 주사 신호들을 생성할 수 있다. 제3 서브 주사 구동부는 제3 주사 라인들(GW1, ..., GWs, ...)에 제공하는 주사 신호들을 생성할 수 있다. 제4 서브 주사 구동부는 제4 주사 라인들(GB1, ..., GBt, ...)에 제공하는 주사 신호들을 생성할 수 있다. 각각의 서브 주사 구동부들은 시프트 레지스터 형태로 연결된 복수의 스테이지들을 포함할 수 있다. 예를 들어, 주사 시작 라인으로 공급되는 주사 시작 신호의 턴-온 레벨의 펄스를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. 실시예에 따라, 일부 서브 주사 구동부들을 통합될 수 있다.
발광 구동부(40)는 타이밍 제어부(10)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들(EM1, EM2, ..., EMp, ...)에 제공할 발광 신호들을 생성할 수 있다. 여기서 p는 0보다 큰 정수일 수 있다. 예를 들어, 발광 구동부(40)는 발광 라인들(EM1, EM2, ..., EMp, ...)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(40)는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 발광 중지 신호의 턴-오프 레벨의 펄스를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다.
화소부(50)는 화소들을 포함한다. 예를 들어, 화소(PXsx)는 대응하는 데이터 라인(DLx), 주사 라인들(GIq, GCr, GWs, GBt), 및 발광 라인(EMp)에 연결될 수 있다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 한 실시예에 따른 화소(PXsx)는 트랜지스터들(M1, M2, M3, M4, M5, M6, M7), 커패시터(Cst), 및 발광 소자(LD)를 포함한다.
트랜지스터(M1)는 게이트 전극이 노드(N1)에 연결되고, 제1 전극이 노드(N2)에 연결되고, 제2 전극이 노드(N3)에 연결될 수 있다. 트랜지스터(M1)는 구동 트랜지스터로 명명될 수도 있다.
트랜지스터(M2)는 게이트 전극이 제3 주사 신호들 중 하나를 수신하고, 제1 전극이 데이터 라인(DLx)에 연결되고, 제2 전극이 노드(N2)에 연결될 수 있다. 트랜지스터(M2)의 게이트 전극은 제3 주사 라인(GWs)과 연결될 수 있다. 트랜지스터(M2)는 스캔 트랜지스터로 명명될 수도 있다.
트랜지스터(M3)는 게이트 전극이 제2 주사 신호들 중 하나를 수신하고, 제1 전극이 노드(N1)에 연결되고, 제2 전극이 노드(N3)에 연결될 수 있다. 트랜지스터(M3)의 게이트 전극은 제2 주사 라인(GCr)에 연결될 수 있다. 트랜지스터(M3)는 다이오드 연결 트랜지스터로 명명될 수도 있다.
트랜지스터(M4)는 게이트 전극이 제1 주사 신호들 중 하나를 수신하고, 제1 전극이 노드(N1)에 연결되고, 제2 전극이 제1 초기화 라인(VINTL1)에 연결될 수 있다. 트랜지스터(M4)의 게이트 전극은 제1 주사 라인(GIq)에 연결될 수 있다. 트랜지스터(M4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
트랜지스터(M5)는 게이트 전극이 발광 신호들 중 하나를 수신하고, 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 노드(N2)에 연결될 수 있다. 트랜지스터(M5)의 게이트 전극은 발광 라인(EMp)에 연결될 수 있다. 트랜지스터(M5)는 제1 발광 트랜지스터로 명명될 수 있다.
트랜지스터(M6)는 게이트 전극이 발광 신호들 중 하나를 수신하고, 제1 전극이 노드(N3)에 연결되고, 제2 전극을 포함할 수 있다. 트랜지스터(M6)의 게이트 전극은 발광 라인(EMp)에 연결될 수 있다. 트랜지스터(M6)는 제2 발광 트랜지스터로 명명될 수 있다.
트랜지스터(M7)는 게이트 전극이 제4 주사 신호들 중 하나를 수신하고, 제1 전극이 제2 초기화 라인(VINTL2)에 연결되고, 제2 전극을 포함할 수 있다. 트랜지스터(M7)의 게이트 전극은 제4 주사 라인(GBt)에 연결될 수 있다. 트랜지스터(M7)는 애노드 초기화 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(M7)의 게이트 전극은 제3 주사 라인(GWs)과 연결될 수도 있다.
커패시터(Cst)는 제1 전극이 제1 전원 라인(ELVDDL)과 연결되고, 제2 전극이 노드(N1)와 연결될 수 있다.
발광 소자(LD)는 제1 전극(예를 들어, 애노드)이 트랜지스터(M6)의 제2 전극 및 트랜지스터(M7)의 제2 전극과 연결되고, 제2 전극(예를 들어, 캐소드)이 제2 전원 라인(ELVSSL)과 연결될 수 있다. 발광 소자(LD)의 발광 기간 동안, 제2 전원 라인(ELVSSL)에 인가된 전압은 제1 전원 라인(ELVDDL)에 인가된 전압보다 낮게 설정될 수 있다. 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷/웰 발광 다이오드(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 한편, 도 2의 화소(PXsx)는 한 개의 발광 소자(LD)를 포함하도록 예시적으로 도시되었으나, 다른 실시예에서 화소(PXsx)는 직렬, 병렬, 또는 직병렬로 연결된 복수의 발광 소자들을 포함할 수도 있다.
트랜지스터들(M1, M2, M5, M6, M7)은 P형 트랜지스터들일 수 있다. 트랜지스터들(M1, M2, M5, M6, M7)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
트랜지스터들(M3, M4)은 N형 트랜지스터들일 수 있다. 트랜지스터들(M3, M4)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들은 턴-오프 상태에서 발생하는 누설 전류 량이 폴리 실리콘 트랜지스터들에 비해 작다.
도 3은 본 발명의 한 실시예에 따른 고주파 구동 방법을 설명하기 위한 도면이다.
화소부(50)가 제1 구동 주파수로 프레임들을 표시하는 경우, 표시 장치(9)는 제1 표시 모드로 구동된다고 할 수 있다. 또한, 화소부(50)가 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 경우, 표시 장치(9)는 제2 표시 모드로 구동된다고 할 수 있다.
제1 표시 모드에서, 화소부(50)는 20Hz 이상, 예를 들어 60Hz로 프레임들을 표시할 수 있다. 제2 표시 모드에서, 화소부(50)는 20Hz 미만, 예를 들어 1Hz로 프레임들을 표시할 수 있다. 제2 표시 모드는 저전력 표시 모드일 수 있다. 기간(1TP)은 제1 표시 모드 및 제2 표시 모드를 비교하기 위해 임의로 정의된 기간이다. 기간(1TP)은 제1 표시 모드 및 제2 표시 모드에서 동일한 시간 간격을 의미할 수 있다.
제1 표시 모드에서, 기간(1TP)은 복수의 프레임 기간들(1FP)을 포함할 수 있다. 제1 표시 모드에서, 각각의 프레임 기간들(1FP)은 데이터 쓰기 기간(WP) 및 발광 기간(EP)을 순차적으로 포함할 수 있다. 여기서, 각각의 기간들(1TP, 1FP, WP, EP)은 각각의 화소행에 대해서 정의될 수 있다.
따라서, 화소는, 기간(1TP) 동안, 데이터 쓰기 기간들(WP)에 수신한 데이터 전압들에 기초하여 프레임 기간들(1FP)의 개수에 대응하는 복수의 영상 프레임들을 표시할 수 있다.
도 4는 본 발명의 한 실시예에 따른 데이터 쓰기 기간을 설명하기 위한 도면이다.
도 4를 참조하면, 화소(PXsx)에 대한 데이터 쓰기 기간(WP) 및 발광 기간(EP)의 구동 방법이 예시적으로 도시된다.
시점(t1a)에서, 턴-오프 레벨(예를 들어, 로직 하이 레벨)의 발광 신호가 발광 라인(EMp)에 인가될 수 있다. 이에 따라서, 트랜지스터(M5) 및 트랜지스터(M6)가 턴-오프되고, 발광 소자(LD)가 비발광 상태가 될 수 있다.
또한, 시점(t1a)에서, 턴-온 레벨(예를 들어, 로직 하이 레벨)의 제1 주사 신호가 제1 주사 라인(GIq)에 인가될 수 있다. 이에 따라서, 트랜지스터(M4)가 턴-온되고, 노드(N1)와 제1 초기화 라인(VINTL1)이 전기적으로 연결될 수 있다. 이에 따라서, 노드(N1)는 제1 초기화 라인(VINTL1)의 제1 초기화 전압으로 초기화될 수 있다. 제1 초기화 전압은 노드(N2)의 전압보다 충분히 낮은 전압일 수 있다. 따라서, 트랜지스터(M1)는 온-바이어스(ON-biased)될 수 있고, 이전 프레임 기간의 계조에 의존하는 히스테리시스 현상을 방지할 수 있다.
시점(t2a)에서, 턴-온 레벨(예를 들어, 로직 하이 레벨)의 제2 주사 신호가 제2 주사 라인(GCr)에 인가될 수 있다. 이에 따라서, 제3 트랜지스터가 턴-온되고, 트랜지스터(M1)가 다이오드 형태로 연결된다.
시점(t3a)에서, 턴-온 레벨(예를 들어, 로직 로우 레벨)의 제4 주사 신호가 제4 주사 라인(GBt)에 인가될 수 있다. 이에 따라서, 트랜지스터(M7)가 턴-온되고, 제2 초기화 라인(VINTL2)과 발광 소자(LD)의 제1 전극이 연결될 수 있다. 예를 들어, 제2 초기화 전압은 충분히 낮은 전압일 수 있고, 이에 따라서 발광 소자(LD)의 블랙 계조 또는 저계조 표현이 용이할 수 있다. 예를 들어, 제2 초기화 전압은 제2 전원 라인(ELVSSL)의 전압과 동일하거나 더 작은 전압일 수 있다.
시점(t4a)에서, 턴-온 레벨(예를 들어, 로직 로우 레벨)의 제3 주사 신호가 제3 주사 라인(GWs)에 인가될 수 있다. 이에 따라서, 트랜지스터(M2)가 턴-온되고, 데이터 라인(DLx)과 노드(N2)가 전기적으로 연결될 수 있다. 데이터 라인(DLx)에는 각 화소행에 대응하는 데이터 전압들(D(s-1), Ds, D(s+1), D(s+2))이 순차적으로 인가되는데, 시점(t4a)에서 데이터 라인(DLx)에는 화소(PXsx)에 대응하는 데이터 전압(Ds)이 인가된 상태일 수 있다. 데이터 전압(Ds)의 크기는 화소(PXsx)의 계조에 대응할 수 있다. 데이터 전압(Ds)은 트랜지스터(M2), 트랜지스터(M1), 및 트랜지스터(M3)를 순차적으로 경유하여 트랜지스터(M1)의 게이트 전극에 인가될 수 있다. 이때, 트랜지스터(M1)의 게이트 전극에 인가된 전압은 트랜지스터(M1)의 문턱 전압에 대응하는 감소분을 포함하는 보상된 데이터 전압(Ds)이다. 보상된 데이터 전압(Ds)은 커패시터(Cst)에 의해서 유지된다.
시점(t5a)에서, 턴-온 레벨(예를 들어, 로직 로우 레벨)의 제4 주사 신호가 제4 주사 라인(GBt)에 인가될 수 있다. 또한, 시점(t6a)에서, 턴-온 레벨(예를 들어, 로직 로우 레벨)의 제3 주사 신호가 제3 주사 라인(GWs)에 인가될 수 있다. 시점(t5a) 및 시점(t6a)의 신호 인가는 도 6의 시점(t5b) 및 시점(6b)의 신호 인가와 타이밍을 맞춤으로서, 고주파 구동 시와 저주파 구동 시의 발광 소자(LD)의 출광 파형을 유사하게 하기 위한 것일 수 있다.
시점(t7a)에서, 턴-온 레벨(예를 들어, 로직 로우 레벨)의 발광 신호가 발광 라인(EMp)에 인가될 수 있다. 이에 따라서, 트랜지스터(M5) 및 트랜지스터(M6)가 턴-온되고, 발광 소자(LD)는 발광 상태가 될 수 있다.
도 5는 본 발명의 한 실시예에 따른 저주파 구동 방법을 설명하기 위한 도면이다.
제2 표시 모드에서, 기간(1TP)과 1 프레임 기간(1FP)은 동일한 길이를 가질 수 있다. 제2 표시 모드에서, 각각의 프레임 기간들(1FP)은 데이터 쓰기 기간(WP), 발광 기간(EP), 바이어스 리프레시 기간(bias refresh period, BP), 및 발광 기간(EP)을 순차적으로 포함할 수 있다.
화소(PXsx)의 트랜지스터들(M3, M4)은 바이어스 리프레시 기간들(BP)에서 턴-오프 상태를 유지하므로, 커패시터(Cst)는 동일한 데이터 전압을 1 프레임 기간(1FP) 동안 유지하게 된다. 특히, 트랜지스터들(M3, M4)은 산화물 반도체 트랜지스터들로 구성될 수 있으므로, 누설 전류는 최소화될 수 있다.
따라서, 화소(PXsx)는 데이터 쓰기 기간(WP)에 공급받은 데이터 전압(Ds)에 기초하여, 기간(1TP) 동안 동일한 단일 영상 프레임을 표시할 수 있다.
도 6은 본 발명의 한 실시예에 따른 바이어스 리프레시 기간을 설명하기 위한 도면이다.
도 6의 시점들(t1b, t5b, t6b, t7b)에서 신호 라인들(EMp, GWs, GBt)의 신호 인가 방법은 도 4의 시점들(t1a, t5a, t6a, t7a)에서 신호 라인들(EMp, GWs, GBt)의 신호 인가 방법과 각각 대응할 수 있다. 따라서, 저주파 구동 시의 발광 소자(LD)의 출광 파형이 고주파 구동 시와 유사하게 됨으로써, 사용자에게 플리커(flicker)가 시인되지 않을 수 있다.
바이어스 리프레시 기간(BP) 동안, 제1 주사 라인(GIq) 및 제2 주사 라인(GCr)에는 턴-오프 레벨(예를 들어, 로직 로우 레벨)의 주사 신호들이 유지될 수 있다. 이로써, 노드(N1)의 전압이 1 프레임 기간(1FP) 동안 유지될 수 있다.
바이어스 리프레시 기간(BP) 동안, 데이터 라인(DLx)은 기준 전압(Vref)으로 유지될 수 있다. 다른 예를 들어, 데이터 전압이 공급되지 않거나, 화소(PXsx)의 계조와 무관한 다른 전압 레벨의 데이터 전압이 공급될 수도 있다.
도 7은 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
이하에서, 주사 구동부(31_1)는 제2 주사 라인들(GC1, GC2, GC3, GC4, ...)에 제2 주사 신호들을 공급하는 제2 서브 주사 구동부인 것으로 가정한다. 하지만, 도 4의 신호들을 참조하면, 제1 주사 라인(GIq) 및 발광 라인(EMp)에도 포지티브 펄스(positive pulse)가 인가되므로, 제1 주사 라인(GIq)에 연결되는 제1 서브 주사 구동부 및 발광 라인(EMp)에 연결되는 발광 구동부(40)도 주사 구동부(31_1)와 동일한 구성을 가질 수 있음을 알 수 있다(클록 신호들의 주기 및 타이밍만 다르게 설정됨). 이하에서는 설명의 편의를 위해서, 주사 구동부(31_1)는 제2 주사 라인들(GC1, GC2, GC3, GC4, ...)에 제2 주사 신호들을 공급하는 제2 서브 주사 구동부임을 가정하고 설명한다.
도 7을 참조하면, 주사 구동부(31_1)는 복수의 스테이지들(ST1_1, ST2_1, ST3_1, ST4_1, ...)을 포함할 수 있다.
각각의 스테이지들(ST1_1~ST4_1)은 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력 단자(130), 공통 입력 단자들, 및 출력 단자(201)를 포함할 수 있다. 각각의 스테이지들(ST1_1~ST4_1)은 공통 입력 단자들을 통해서 고전압(VGH), 저전압(VGL), 제1 기준 전압(VREF1), 및 초기화 신호(SESR)를 수신할 수 있다.
제1 스테이지(ST1_1)의 제1 입력 단자(101)는 주사 시작 신호(STP)를 수신할 수 있다. 제1 스테이지(ST1_1) 이후 스테이지들(ST2_1, ST3_1, ST4_1, ...)의 제1 입력 단자들(101)은 이전 스테이지의 출력 단자(201)와 연결될 수 있다. 제1 스테이지(ST1_1) 이후 스테이지들(ST2_1, ST3_1, ST4_1, ...)의 제1 입력 단자들(101)은 이전 스테이지에서 출력되는 제2 주사 신호를 캐리 신호로서 수신할 수 있다.
각각의 스테이지들(ST1_1~ST4_1)의 제2 입력 단자(102) 및 제3 입력 단자(103)는 서로 다른 클록 신호들(CK1, CK2)을 수신할 수 있다. 예를 들어, 스테이지들(ST1_1~ST4_1)의 제2 입력 단자들(102)은 제1 클록 신호(CK1) 및 제2 클록 신호(CK2)를 교번하여 수신할 수 있다. 예를 들어, 홀수 번째 스테이지들(ST1_1, ST3_1)의 제2 입력 단자들(102)은 제1 클록 신호(CK1)를 수신할 수 있다. 이때, 짝수 번째 스테이지들(ST2_1, ST4_1)의 제2 입력 단자들(102)은 제2 클록 신호(CK2)를 수신할 수 있다.
한편, 스테이지들(ST1_1~ST4_1)의 제3 입력 단자들(103)은 제2 클록 신호(CK2) 및 제1 클록 신호(CK1)를 교번하여 수신할 수 있다. 예를 들어, 홀수 번째 스테이지들(ST1_1, ST3_1)의 제3 입력 단자들(103)은 제2 클록 신호(CK2)를 수신할 수 있다. 이때, 짝수 번째 스테이지들(ST2_1, ST4_1)의 제3 입력 단자들(103)은 제1 클록 신호(CK1)를 수신할 수 있다.
도 8은 본 발명의 한 실시예에 따른 스테이지를 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명의 한 실시예에 따른 제1 스테이지(ST1_1)는 제1 노드 설정부(401_1), 초기화부(402_1), 제2 노드 설정부(403_1), 제3 노드 설정부(404_1), 출력부(405_1), 및 제1 차지 펌프(CP1_1)를 포함할 수 있다. 다른 스테이지들(ST2_1, ST3_1, ST4_1, ...)은 제1 입력 단자(101)가 캐리 신호를 수신하는 것을 제외하고는 제1 스테이지(ST1_1)와 구성이 동일하므로, 중복 설명은 생략한다.
제1 노드 설정부(401_1)는 주사 시작 신호(STP)가 로직 하이 레벨이고, 제2 클록 신호(CK2)가 로직 하이 레벨일 때, 제1 노드(QB)의 전압을 로직 로우 레벨로 방전할 수 있다. 제1 노드 설정부(401_1)는 제1 내지 제8 트랜지스터들(T1~T8)을 포함할 수 있다. 제1 노드 설정부(401_1)는 적어도 하나의 N형 트랜지스터(T3, T4, T7, T8)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극을 포함하고, 게이트 전극이 주사 시작 신호(STP)를 수신하고, P형일 수 있다.
제2 트랜지스터(T2)는 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극이 제1 노드(QB)에 연결되고, 게이트 전극이 제1 클록 신호(CK1)를 수신하고, P형일 수 있다.
제3 트랜지스터(T3)는 제1 전극이 제1 노드(QB)에 연결되고, 제2 전극을 포함하고, 게이트 전극이 제2 클록 신호(CK2)를 수신하고, N형일 수 있다.
제4 트랜지스터(T4)는 제1 전극이 제3 트랜지스터(T3)의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압(VGL)을 수신하고, 게이트 전극이 주사 시작 신호(STP)를 수신하고, N형일 수 있다.
제5 트랜지스터(T5)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극을 포함하고, 게이트 전극이 제2 노드(Q)에 연결되고, P형일 수 있다.
제6 트랜지스터(T6)는 제1 전극이 제5 트랜지스터(T5)의 제2 전극에 연결되고, 제2 전극이 제1 노드(QB)에 연결되고, 게이트 전극이 제2 클록 신호(CK2)를 수신하고, P형일 수 있다.
제7 트랜지스터(T7)는 제1 전극이 제1 노드(QB)에 연결되고, 제2 전극을 포함하고, 게이트 전극이 제1 클록 신호(CK1)를 수신하고, N형일 수 있다.
제8 트랜지스터(T8)는 제1 전극이 제7 트랜지스터(T7)의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압(VGL)을 수신하고, 게이트 전극이 제2 노드(Q)에 연결되고, N형일 수 있다.
초기화부(402_1)는 초기화 신호(SESR)의 로직 레벨에 따라서, 제1 노드(QB), 제2 노드(Q), 및 제3 노드(QB_F) 중 하나를 초기화할 수 있다. 도 8의 실시예에서, 초기화부(402_1)는 초기화 신호(SESR)가 로직 로우 레벨일 때, 제3 노드(QB_F)를 초기화할 수 있다. 초기화된 제3 노드(QB_F)는 로직 하이 레벨로 충전된 상태일 수 있다.
초기화부(402_1)는 제9 트랜지스터(T9)를 포함할 수 있다. 제9 트랜지스터(T9)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극이 제3 노드(QB_F)에 연결되고, 게이트 전극이 초기화 신호(SESR)를 수신하고, P형일 수 있다.
제2 노드 설정부(403_1)는 제1 노드(QB)의 전압이 로직 로우 레벨일 때 제2 노드(Q)의 전압을 로직 하이 레벨로 충전하고, 제1 노드(QB)의 전압이 로직 하이 레벨일 때 제2 노드(Q)의 전압을 로직 로우 레벨로 방전할 수 있다. 제2 노드 설정부(403_1)는 제10 및 제11 트랜지스터들(T10, T11)을 포함할 수 있다. 제2 노드 설정부(403_1)는 적어도 하나의 N형 트랜지스터(T11)를 포함할 수 있다.
제10 트랜지스터(T10)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극이 제2 노드(Q)에 연결되고, 게이트 전극이 제1 노드(QB)에 연결되고, P형일 수 있다.
제11 트랜지스터(T11)는 제1 전극이 제2 노드(Q)에 연결되고, 제2 전극이 로직 로우 레벨의 전압(VGL)을 수신하고, 게이트 전극이 제1 노드(QB)에 연결되고, N형일 수 있다.
제3 노드 설정부(404_1)는 제2 노드(Q)의 전압이 로직 로우 레벨일 때 제3 노드(QB_F)의 전압을 로직 하이 레벨로 충전하고, 제2 노드(Q)의 전압이 로직 하이 레벨일 때 제3 노드(QB_F)의 전압을 로직 로우 레벨로 방전할 수 있다. 제3 노드 설정부(404_1)는 제12 및 제13 트랜지스터들(T12, T13)을 포함할 수 있다. 제3 노드 설정부(404_1)는 적어도 하나의 N형 트랜지스터(T13)를 포함할 수 있다.
제12 트랜지스터(T12)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극이 제3 노드(QB_F)에 연결되고, 게이트 전극이 제2 노드(Q)에 연결되고, P형일 수 있다.
제13 트랜지스터(T13)는 제1 전극이 제3 노드(QB_F)에 연결되고, 제2 전극이 로직 로우 레벨의 전압(VGL)을 수신하고, 게이트 전극이 제2 노드(Q)에 연결되고, N형일 수 있다.
출력부(405_1)는 제3 노드(QB_F)의 전압이 로직 로우 레벨일 때 로직 하이 레벨(VGH)의 주사 신호를 출력 단자(201)로 출력하고, 제3 노드(QB_F)의 전압이 로직 하이 레벨일 때 로직 로우 레벨(VGL)의 주사 신호를 출력 단자(201)로 출력할 수 있다. 출력부(405_1)는 제14 및 제15 트랜지스터들(T14, T15)을 포함할 수 있다. 출력부(405_1)는 적어도 하나의 N형 트랜지스터(T15)를 포함할 수 있다.
제14 트랜지스터(T14)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극이 출력 단자(201)에 연결되고, 게이트 전극이 제3 노드(QB_F)에 연결되고, P형일 수 있다.
제15 트랜지스터(T15)는 제1 전극이 출력 단자(201)에 연결되고, 제2 전극이 로직 로우 레벨의 전압(VGL)을 수신하고, 게이트 전극이 제3 노드(QB_F)에 연결되고, N형일 수 있다.
실시예에 따라, 제1 스테이지(ST1_1)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극이 제2 노드(Q)에 연결된 제1 커패시터(C1)를 포함할 수 있다. 제1 커패시터(C1)는 제2 노드(Q)의 전압 유지를 목적으로 하므로, 제1 전극이 로직 로우 레벨의 전압(VGL)을 수신하도록 구성될 수도 있다. 한편, 레이아웃에 따라서 제2 노드(Q)의 기생 커패시턴스가 충분하다면, 제1 커패시터(C1)가 생략될 수도 있다.
제1 차지 펌프(CP1_1)는 제1 노드 설정부(401_1) 및 제3 노드 설정부(404_1) 각각에 포함된 적어도 하나의 N형 트랜지스터의 백 게이트 전극에 제1 바이어스 전압(Vbias1)을 공급할 수 있다. 또한, 제1 차지 펌프(CP1_1)는 제2 노드 설정부(403_1) 및 출력부(405_1) 각각에 포함된 적어도 하나의 N형 트랜지스터의 백 게이트 전극에 제1 바이어스 전압(Vbias1)을 공급할 수 있다. 따라서, 제1 차지 펌프(CP1_1)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제11 트랜지스터(T11), 제13 트랜지스터(T13), 및 제15 트랜지스터(T15)의 백 게이트 전극들에 제1 바이어스 전압(Vbias1)을 공급할 수 있다.
트랜지스터들(T3, T4, T7, T8, T11, T13, T15)의 채널들은 산화물 반도체로 구현될 수 있다. 종류에 따라서, 산화물 반도체는 네거티브(negative)한 문턱 전압을 가질 수 있다. 따라서, 트랜지스터들(T3, T4, T7, T8, T11, T13, T15)의 백 게이트 전극에 저전압(VGL)보다 작은 제1 바이어스 전압(Vbias1)을 인가함으로써, 트랜지스터들(T3, T4, T7, T8, T11, T13, T15)이 포지티브(positive)한 문턱 전압을 갖도록 설정할 수 있다.
제1 차지 펌프(CP1_1)는 제16 내지 제18 트랜지스터들(T16, T17, T18), 제2 커패시터(C2), 및 제3 커패시터(C3)를 포함할 수 있다. 제16 내지 제18 트랜지스터들(T16, T17, T18)은 P형 트랜지스터들일 수 있다.
제16 트랜지스터(T16)는 게이트 전극 및 제1 전극이 제1 기준 전압(VREF1)을 수신하고, 제2 전극이 제4 노드(PPN1)에 연결될 수 있다.
제2 커패시터(C2)는 제1 전극이 제4 노드(PPN1)에 연결되고, 제2 전극을 포함할 수 있다.
제17 트랜지스터(T17)는 제1 전극이 제2 커패시터(C2)의 제2 전극에 연결되고, 제2 전극이 제1 클록 신호(CK1)를 수신하고, 게이트 전극이 제4 노드(PPN1)에 연결될 수 있다. 실시예에 따라, 제17 트랜지스터(T17)의 제2 전극은 제2 클록 신호(CK2)를 수신할 수도 있다.
제18 트랜지스터(T18)는 제1 전극 및 게이트 전극이 제4 노드(PPN1)에 연결되고, 제2 전극이 제1 바이어스 전압(Vbias1)을 공급할 수 있다.
제3 커패시터(C3)는 제1 전극이 제1 기준 전압(VREF1)을 수신하고, 제2 전극이 제18 트랜지스터(T18)의 제2 전극과 연결될 수 있다. 제3 커패시터(C3)는 제1 바이어스 전압(Vbias1)의 전압 유지를 목적으로 하므로, 제1 전극이 로직 로우 레벨의 전압(VGL)을 수신하도록 구성될 수도 있다. 한편, 레이아웃에 따라서 제1 바이어스 전압(Vbias1)에 대한 기생 커패시턴스가 충분하다면, 제3 커패시터(C3)가 생략될 수도 있다.
도 9는 도 8의 스테이지의 예시적인 동작을 설명하기 위한 도면이다.
먼저, 도시되지 않았지만, 시점(t1c) 이전에 초기화 신호(SESR)가 로직 로우 레벨(VGL)로 설정되어, 스테이지들(ST1_1, ST2_1, ST3_1, ST4_1, ...)의 제3 노드(QB_F)가 로직 하이 레벨로 초기화될 수 있다. 이후, 시점(t1c) 이전에, 초기화 신호(SESR)는 도 9와 같이 로직 하이 레벨(VGH)로 설정될 수 있다.
제1 클록 신호(CK1) 및 제2 클록 신호(CK2)는 위상이 180도 서로 다를 수 있다. 예를 들어, 제1 클록 신호(CK1)가 로직 하이 레벨(VGH)일 때 제2 클록 신호(CK2)는 로직 로우 레벨(VGL)이고, 제1 클록 신호(CK1)가 로직 로우 레벨(VGL)일 때 제2 클록 신호(CK2)는 로직 하이 레벨(VGH)일 수 있다.
시점(t1c)에서, 로직 하이 레벨(VGH)의 주사 시작 신호(STP)가 공급될 수 있다. 이때, 제2 클록 신호(CK2)는 로직 하이 레벨(VGH)일 수 있다. 이에 따라서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온되고, 제1 노드(QB)의 전압은 로직 로우 레벨(VGL)로 방전될 수 있다.
제1 노드(QB)의 전압이 로직 로우 레벨(VGL)이므로, 제10 트랜지스터(T10)가 턴-온될 수 있다. 이에 따라서, 제2 노드(Q)의 전압은 로직 하이 레벨(VGH)로 충전될 수 있다. 이에 따라서, 제13 트랜지스터(T13)가 턴-온되고, 제3 노드(QB_F)의 전압은 로직 로우 레벨(VGL)로 방전될 수 있다. 따라서, 제14 트랜지스터(T14)가 턴-온되고, 로직 하이 레벨의 전압(VGH)이 출력 단자(201)에 인가될 수 있다. 따라서, 로직 하이 레벨(VGH)의 제2 주사 신호가 제2 주사 라인(GC1)으로 출력될 수 있다.
시점(t2c)에서, 로직 로우 레벨(VGH)의 주사 시작 신호(STP)가 공급됨으로써, 제1 노드(QB) 및 제3 노드(QB_F)의 전압은 로직 하이 레벨(VGH)로 충전되고, 제2 노드(Q)의 전압은 로직 로우 레벨(VGL)로 방전될 수 있다. 이에 따라서, 로직 로우 레벨(VGL)의 제2 주사 신호가 제2 주사 라인(GC1)으로 출력될 수 있다.
제2 스테이지(ST2_1)는 제2 주사 라인(GC1)의 제2 주사 신호와 제1 클록 신호(CK1)가 로직 하이 레벨일 때, 제2 주사 라인(GC2)으로 로직 하이 레벨(VGH)의 제2 주사 신호를 출력할 수 있다. 한편, 제3 스테이지(ST3_1)는 제2 주사 라인(GC2)의 제2 주사 신호와 제2 클록 신호(CK2)가 로직 하이 레벨일 때, 제2 주사 라인(GC3)으로 로직 하이 레벨(VGH)의 제2 주사 신호를 출력할 수 있다. 따라서, 주사 구동부(31_1)은 제2 주사 신호들을 순차적으로 출력할 수 있다.
도 10은 제1 바이어스 전압을 설명하기 위한 도면이다.
도 10을 참조하면, 로직 하이 레벨의 주사 시작 신호(STP)가 발생하기 전에 제1 바이어스 전압(Vbias1)이 안정화(settling)될 수 있다. 제4 노드(PPN1)의 초기 전압은 제1 기준 전압(VREF1)으로부터 제16 트랜지스터(T16)의 문턱 전압을 뺀 값에 해당할 수 있다. 제1 기준 전압(VREF1)은 저전압(VGL)보다 크고 고전압(VGH)보다 작게 설정될 수 있다. 제1 클록 신호(CK1)가 로직 하이 레벨(VGH)에서 로직 로우 레벨(VGL)로 변경될 때, 제4 노드(PPN1)의 전압은 전압 차이(VGH-VGL)만큼 더 낮아지게 된다. 이때, 도통된 제18 트랜지스터(T18)를 통해서 트랜지스터들(T3, T4, T7, T8, T11, T13, T15)의 백 게이트 전극에 있던 전하들이 빠져나오게 된다. 이러한 과정(즉, charge pumping)을 반복하면서, 안정화된 제1 바이어스 전압(Vbias1)은 로직 로우 레벨의 전압(VGL)보다 더 낮아지게 된다. 따라서, 본 실시예에 따르면, 저전압(VGL)보다 낮은 저전압원이 불필요하게 되므로, 소비 전력 저감이 가능하다.
도 11은 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 11의 주사 구동부(31_2)는 도 7의 주사 구동부(31_1)와 달리, 제1 스테이지(ST1_2)를 제외한 다른 스테이지들(ST2_2, ST3_2, ST4_2, ...)의 제1 입력 단자(101)가 이전 스테이지의 제2 노드(Q)에 연결될 수 있다.
도 9를 참조하면, 제2 노드(Q)의 전압 레벨과 제2 주사 신호의 전압 레벨은 동기화되므로, 도 11의 주사 구동부(31_2)는 도 7의 주사 구동부(31_1)와 동일하게 동작할 수 있다. 스테이지들(ST1_2~ST4_2)의 회로 구조는 도 8과 동일하므로, 중복하여 설명하지 않는다. 후술하는 도 12 내지 도 17의 스테이지들(ST1_3~ST1_8)은 도 11의 주사 구동부(31_2)의 구조로 서로 연결될 수도 있고, 도 11의 주사 구동부(31_2)의 구조로 서로 연결될 수도 있다.
도 12 내지 도 17은 본 발명의 다른 실시예들에 따른 스테이지들을 설명하기 위한 도면이다.
도 12를 참조하면, 제1 스테이지(ST1_3)는 제1 노드 설정부(401_3), 초기화부(402_3), 제2 노드 설정부(403_3), 제3 노드 설정부(404_3), 출력부(405_3), 및 제1 차지 펌프(CP1_3)를 포함할 수 있다. 제1 스테이지(ST1_3)의 구성 중 도 8의 제1 스테이지(ST1_1)와 동일한 부분에 대한 중복 설명은 생략한다.
초기화부(402_3)는 초기화 신호(SESR)의 로직 레벨에 따라서, 제1 노드(QB), 제2 노드(Q), 및 제3 노드(QB_F) 중 하나를 초기화할 수 있다. 도 12의 실시예에서, 초기화부(402_3)는 초기화 신호(SESR)가 로직 로우 레벨일 때, 제1 노드(QB)를 초기화할 수 있다. 초기화된 제1 노드(QB)는 로직 하이 레벨로 충전된 상태일 수 있다.
초기화부(402_3)는 제9 트랜지스터(T9)를 포함할 수 있다. 제9 트랜지스터(T9)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극이 제1 노드(QB)에 연결되고, 게이트 전극이 초기화 신호(SESR)를 수신하고, P형일 수 있다.
초기화부(402_3)의 동작에 따라서, 제1 노드(QB)가 로직 하이 레벨로 충전되면, 제2 노드(Q)가 로직 로우 레벨로 방전되고, 제3 노드(QB_F)가 로직 하이 레벨로 충전된다. 따라서, 제1 스테이지(ST1_3)는 도 8의 제1 스테이지(ST1_1)와 실질적으로 동일하게 동작할 수 있다.
도 13을 참조하면, 제1 스테이지(ST1_4)는 제1 노드 설정부(401_4), 초기화부(402_4), 제2 노드 설정부(403_4), 제3 노드 설정부(404_4), 출력부(405_4), 및 제1 차지 펌프(CP1_4)를 포함할 수 있다. 제1 스테이지(ST1_4)의 구성 중 도 8의 제1 스테이지(ST1_1)와 동일한 부분에 대한 중복 설명은 생략한다.
초기화부(402_4)는 초기화 신호(SESR)의 로직 레벨에 따라서, 제1 노드(QB), 제2 노드(Q), 및 제3 노드(QB_F) 중 하나를 초기화할 수 있다. 도 13의 실시예에서, 초기화부(402_4)는 초기화 신호(SESR)가 로직 로우 레벨일 때, 제2 노드(Q)를 초기화할 수 있다. 초기화된 제2 노드(Q)는 로직 하이 레벨로 충전된 상태일 수 있다.
초기화부(402_4)는 제9 트랜지스터(T9)를 포함할 수 있다. 제9 트랜지스터(T9)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극이 제2 노드(Q)에 연결되고, 게이트 전극이 초기화 신호(SESR)를 수신하고, P형일 수 있다.
도 13의 실시예를 적용함에 있어서, 도 9와 달리, 주사 시작 신호(STP)는 기간(t1c~t2c) 동안 로직 로우 레벨(VGL)의 펄스를 가져야 한다. 제1 스테이지(ST1_4)에서 출력된 주사 신호는 P형인 트랜지스터들(M2, M7)을 제어하기 위해서 사용될 수 있다(도 2 참조). 한편, 제1 스테이지(ST1_4)에서 출력된 주사 신호는, 턴-온 레벨 기간과 턴-오프 레벨 기간을 조절하여, 트랜지스터들(M5, M6)을 제어하기 위해 사용될 수도 있다.
도 14를 참조하면, 제1 스테이지(ST1_5)는 제1 노드 설정부(401_5), 초기화부(402_5), 제2 노드 설정부(403_5), 제3 노드 설정부(404_5), 출력부(405_5), 및 제1 차지 펌프(CP1_5)를 포함할 수 있다. 제1 스테이지(ST1_5)의 구성 중 도 8의 제1 스테이지(ST1_1)와 동일한 부분에 대한 중복 설명은 생략한다.
제1 노드 설정부(401_5)는 제1 내지 제8 트랜지스터들(T8)을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 전극이 로직 하이 레벨(VGH)의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 제1 클록 신호(CK1)를 수신하고, P형일 수 있다.
제2 트랜지스터(T2)는 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극이 제1 노드(QB)에 연결되고, 게이트 전극이 주사 시작 신호(STP)를 수신하고, P형일 수 있다.
제3 트랜지스터(T3)는 제1 전극이 제1 노드(QB)에 연결되고, 제2 전극을 포함하고, 게이트 전극이 주사 시작 신호(STP)를 수신하고, N형일 수 있다.
제4 트랜지스터(T4)는 제1 전극이 제3 트랜지스터(T3)의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압(VGL)을 수신하고, 게이트 전극이 제2 클록 신호(CK2)를 수신하고, N형일 수 있다.
제5 트랜지스터(T5)는 제1 전극이 로직 하이 레벨의 전압(VGH)을 수신하고, 제2 전극을 포함하고, 게이트 전극이 제2 클록 신호(CK2)를 수신하고, P형일 수 있다.
제6 트랜지스터(T6)는 제1 전극이 제5 트랜지스터(T5)의 제2 전극에 연결되고, 제2 전극이 제1 노드(QB)에 연결되고, 게이트 전극이 제2 노드(Q)에 연결되고, P형일 수 있다.
제7 트랜지스터(T7)는 제1 전극이 제1 노드(QB)에 연결되고, 제2 전극을 포함하고, 게이트 전극이 제2 노드(Q)에 연결되고, N형일 수 있다.
제8 트랜지스터(T8)는 제1 전극이 제7 트랜지스터(T7)의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압(VGL)을 수신하고, 게이트 전극이 제1 클록 신호(CK1)를 수신하고, N형일 수 있다.
제1 노드 설정부(401_5)의 동작은 도 8의 제1 노드 설정부(401_1)의 동작과 동일하므로, 중복 설명은 생략한다.
도 15를 참조하면, 제1 스테이지(ST1_6)는 제1 노드 설정부(401_6), 초기화부(402_6), 제2 노드 설정부(403_6), 제3 노드 설정부(404_6), 출력부(405_6), 및 제1 차지 펌프(CP1_6)를 포함할 수 있다. 제1 스테이지(ST1_6)의 구성 중 도 14의 제1 스테이지(ST1_5)와 동일한 부분에 대한 중복 설명은 생략한다.
제1 스테이지(ST1_6)는 초기화부(402_6)의 구성이 제1 스테이지(ST1_5)의 초기화부(402_5)와 다르다. 초기화부(402_6)의 구성 및 동작은 도 12의 초기화부(402_3)의 구성 및 동작과 동일하므로, 중복 설명은 생략한다.
도 16을 참조하면, 제1 스테이지(ST1_7)는 제1 노드 설정부(401_7), 초기화부(402_7), 제2 노드 설정부(403_7), 제3 노드 설정부(404_7), 출력부(405_7), 및 제1 차지 펌프(CP1_7)를 포함할 수 있다. 제1 스테이지(ST1_7)의 구성 중 도 14의 제1 스테이지(ST1_5)와 동일한 부분에 대한 중복 설명은 생략한다.
제1 스테이지(ST1_7)는 초기화부(402_7)의 구성이 제1 스테이지(ST1_5)의 초기화부(402_5)와 다르다. 초기화부(402_7)의 구성 및 동작은 도 13의 초기화부(402_4)의 구성 및 동작과 동일하므로, 중복 설명은 생략한다.
도 17을 참조하면, 제1 스테이지(ST1_8)는 제1 노드 설정부(401_8), 초기화부(402_8), 제2 노드 설정부(403_8), 제3 노드 설정부(404_8), 출력부(405_8), 제1 차지 펌프(CP1_8), 및 제2 차지 펌프(CP2_8)를 포함할 수 있다. 제1 스테이지(ST1_8)의 구성 중 도 12의 제1 스테이지(ST1_3)와 동일한 부분에 대한 중복 설명은 생략한다.
제1 스테이지(ST1_8)는 제2 차지 펌프(CP2_8)를 더 포함하는 점에서, 도 12의 제1 스테이지(ST1_3)와 차이가 있다.
제2 차지 펌프(CP2_8)는 제2 노드 설정부(403_8) 및 출력부(405_8) 각각에 포함된 적어도 하나의 N형 트랜지스터(T11, T15)의 백 게이트 전극에 제2 바이어스 전압(Vbias2)을 공급할 수 있다. 이때, 제1 차지 펌프(CP1_8)는 제1 노드 설정부(401_8) 및 제3 노드 설정부(404_8) 각각에 포함된 적어도 하나의 N형 트랜지스터(T3, T4, T7, T8, T13)의 백 게이트 전극에 제1 바이어스 전압(Vbias1)을 공급할 수 있다.
제2 차지 펌프(CP2_8)는 제19 내지 제21 트랜지스터들(T19, T20, T21), 제4 커패시터(C4), 및 제5 커패시터(C5)를 포함할 수 있다.
제19 트랜지스터(T19)는 게이트 전극 및 제1 전극이 제2 기준 전압(VREF2)을 수신하고, 제2 전극이 제5 노드(PPN2)에 연결될 수 있다.
제4 커패시터(C4)는 제1 전극을 포함하고, 제2 전극이 제5 노드(PPN2)에 연결될 수 있다.
제20 트랜지스터(T20)는 제1 전극이 제1 클록 신호(CK1)를 수신하고, 제2 전극이 제4 커패시터(C4)의 제1 전극에 연결되고, 게이트 전극이 제5 노드(PPN2)에 연결될 수 있다.
제21 트랜지스터(T21)는 제1 전극 및 게이트 전극이 제5 노드(PPN2)에 연결되고, 제2 전극이 제2 바이어스 전압(Vbias2)을 공급할 수 있다.
제5 커패시터(C5)는 제1 전극이 제2 기준 전압(VREF2)을 수신하고, 제2 전극이 제21 트랜지스터(T21)의 제2 전극에 연결될 수 있다. 제5 커패시터(C5)는 제2 바이어스 전압(Vbias2)의 전압 유지를 목적으로 하므로, 제1 전극이 로직 로우 레벨의 전압(VGL)을 수신하도록 구성될 수도 있다. 한편, 레이아웃에 따라서 제2 바이어스 전압(Vbias2)에 대한 기생 커패시턴스가 충분하다면, 제5 커패시터(C5)가 생략될 수도 있다.
제2 차지 펌프(CP2_8)의 동작은 도 10을 참조하여 설명한 제1 차지 펌프(CP1_1)의 동작과 동일하므로 중복 설명은 생략한다.
시간이 지남에 따라서, 턴-오프 기간이 상대적으로 긴 트랜지스터들(T3, T4, T7, T8, T13)은 문턱 전압이 네거티브 쉬프트(negative shift) 된다. 한편, 턴-온 기간이 상대적으로 긴 트랜지스터들(T11, T15)은 문턱 전압이 포지티브 쉬프트(positive shift) 된다.
따라서, 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)은 초기 값이 동일하게 설정되더라도, 시간이 지남에 따라서 제2 기준 전압(VREF2)을 제1 기준 전압(VREF1)보다 크게 설정할 필요가 있다. 제2 기준 전압(VREF2)을 제1 기준 전압(VREF1)보다 크게 설정함으로써, 안정화된 제2 바이어스 전압(Vbias2)은 안정화된 제1 바이어스 전압(Vbias1)보다 크게 되고, N형 트랜지스터들(T3, T4, T7, T8, T11, T13, T15)의 문턱 전압이 유사하게 설정될 수 있다.
한편, 제2 기준 전압(VREF2)의 초기 값은 저전압(VGL)보다 크고 고전압(VGH)보다 작게 설정될 수 있다. 또한, 시간이 지남에 따라 증가되도록 설정된 제2 기준 전압(VREF2) 또한, 저전압(VGL)보다 크고 고전압(VGH)보다 작게 설정될 수 있다.
한편, 제2 차지 펌프(CP2_8)는 도 12의 제1 스테이지(ST1_3) 뿐만 아니라, 도 8 내지 도 16의 제1 스테이지들(ST1_1~ST1_7)에 추가되어도, 동일한 효과를 가져올 수 있다. 따라서, 도 8 내지 도 16의 제1 스테이지들(ST1_1~ST1_7)의 제1 차지 펌프들(CP1_1~CP1_7)은 도 17의 제1 차지 펌프(CP1_8) 및 제2 차지 펌프(CP2_8)로 대체될 수도 있다.
도 18 및 도 19는 본 발명의 또 다른 실시예들에 따른 주사 구동부들을 설명하기 위한 도면이다.
도 18을 참조하면, 주사 구동부(31_9)의 스테이지들(LG1_9, LG2_9, LG3_9, LG4_9, ...)은 제1 차지 펌프(CP1_9)를 공유할 수 있다. 즉, 스테이지들(LG1_9, LG2_9, LG3_9, LG4_9, ...)은 도 8과 달리 전용의 제1 차지 펌프(CP1_1)를 포함하지 않을 수 있다.
한편, 주사 구동부(31_9)는 제1 바이어스 전압(Vbias1)을 공급하는 제2 차지 펌프(CP2_9)를 더 포함할 수 있다. 제1 차지 펌프(CP1_9)는 제2 클록 신호(CK2)에 기초하여 동작하고, 제2 차지 펌프(CP2_9)는 제1 클록 신호(CK1)에 기초하여 동작할 수 있다. 다른 실시예에서, 제1 차지 펌프(CP1_9)는 제1 클록 신호(CK1)에 기초하여 동작하고, 제2 차지 펌프(CP2_9)는 제2 클록 신호(CK2)에 기초하여 동작할 수도 있다.
도 18의 실시예에 따르면, 제1 바이어스 전압(Vbias1)의 플로팅(floating) 기간이 없으므로, 안정적인 제1 바이어스 전압(Vbias1)을 제공할 수 있다. 한편, 한 실시예에서, 주사 구동부(31_9)는 복수의 제1 차지 펌프들(CP1_9) 및 복수의 제2 차지 펌프들(CP2_9)을 포함할 수도 있다.
도 19를 참조하면, 주사 구동부(31_10)의 스테이지들(LG1_10, LG2_10, LG3_10, LG4_10, ...)은 제1 차지 펌프(CP1_10), 제2 차지 펌프(CP2_10), 제3 차지 펌프(CP3_10), 및 제4 차지 펌프(CP4_10)를 공유할 수 있다. 공유한다는 것은 공통적으로 연결됨을 의미한다.
제1 차지 펌프(CP1_10) 및 제2 차지 펌프(CP2_10)는 제1 기준 전압(VREF1), 제1 클록 신호(CK1), 및 제2 클록 신호(CK2)에 기초하여 플로팅 기간이 없는 제1 바이어스 전압(Vbias1)을 안정적으로 생성할 수 있다.
한편, 제3 차지 펌프(CP3_10) 및 제4 차지 펌프(CP4_10)는 제2 기준 전압(VREF2), 제1 클록 신호(CK1), 및 제2 클록 신호(CK2)에 기초하여 플로팅 기간이 없는 제2 바이어스 전압(Vbias2)을 안정적으로 생성할 수 있다.
제1 바이어스 전압(Vbias1)이 제공되는 스테이지의 트랜지스터들(T3, T4, T7, T8, T13) 및 제2 바이어스 전압(Vbias2)이 제공되는 스테이지의 트랜지스터들(T11, T15)은 도 17을 참조하여 설명한 바와 동일하다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
401_1: 제1 노드 설정부
402_1: 초기화부
403_1: 제2 노드 설정부
404_1: 제3 노드 설정부
405_1: 출력부
CP1_1: 제1 차지 펌프

Claims (20)

  1. 주사 라인들에 연결된 화소들; 및
    상기 주사 라인들에 주사 신호들을 공급하는 스테이지들을 포함하는 주사 구동부를 포함하고,
    상기 스테이지들 각각은:
    주사 시작 신호 또는 캐리 신호가 로직 하이 레벨이고, 제1 클록 신호 또는 제2 클록 신호가 로직 하이 레벨일 때, 제1 노드의 전압을 로직 로우 레벨로 방전하는 제1 노드 설정부;
    상기 제1 노드의 전압이 로직 로우 레벨일 때 제2 노드의 전압을 로직 하이 레벨로 충전하고, 상기 제1 노드의 전압이 로직 하이 레벨일 때 상기 제2 노드의 전압을 로직 로우 레벨로 방전하는 제2 노드 설정부;
    상기 제2 노드의 전압이 로직 로우 레벨일 때 제3 노드의 전압을 로직 하이 레벨로 충전하고, 상기 제2 노드의 전압이 로직 하이 레벨일 때 상기 제3 노드의 전압을 로직 로우 레벨로 방전하는 제3 노드 설정부; 및
    상기 제3 노드의 전압이 로직 로우 레벨일 때 로직 하이 레벨의 주사 신호를 출력하고, 상기 제3 노드의 전압이 로직 하이 레벨일 때 로직 로우 레벨의 주사 신호를 출력하는 출력부를 포함하고,
    상기 제1 노드 설정부 및 상기 제3 노드 설정부 각각은 적어도 하나의 N형 트랜지스터를 포함하고,
    상기 주사 구동부는 상기 제1 노드 설정부 및 상기 제3 노드 설정부 각각에 포함된 상기 적어도 하나의 N형 트랜지스터의 백 게이트 전극에 제1 바이어스 전압을 공급하는 제1 차지 펌프를 더 포함하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 스테이지들 각각은:
    초기화 신호의 로직 레벨에 따라서, 상기 제1 노드, 상기 제2 노드, 및 상기 제3 노드 중 하나를 초기화하는 초기화부를 더 포함하는,
    표시 장치.
  3. 제2 항에 있어서,
    상기 제1 노드 설정부는:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 상기 주사 시작 신호 또는 상기 캐리 신호를 수신하고, P형인 제1 트랜지스터;
    제1 전극이 상기 제1 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 제1 클록 신호를 수신하고, P형인 제2 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하고, 게이트 전극이 상기 제2 클록 신호를 수신하고, N형인 제3 트랜지스터; 및
    제1 전극이 상기 제3 트랜지스터의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 주사 시작 신호 또는 상기 캐리 신호를 수신하고, N형인 제4 트랜지스터를 포함하는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 제1 노드 설정부는:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 상기 제2 노드에 연결되고, P형인 제5 트랜지스터;
    제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 제2 클록 신호를 수신하고, P형인 제6 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하고, 게이트 전극이 상기 제1 클록 신호를 수신하고, N형인 제7 트랜지스터; 및
    제1 전극이 상기 제7 트랜지스터의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제2 노드에 연결되고, N형인 제8 트랜지스터를 더 포함하는,
    표시 장치.
  5. 제4 항에 있어서,
    상기 초기화부는:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 초기화 신호를 수신하고, P형인 제9 트랜지스터를 포함하는,
    표시 장치.
  6. 제5 항에 있어서,
    상기 제2 노드 설정부는:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 상기 제2 노드에 연결되고, 게이트 전극이 상기 제1 노드에 연결되고, P형인 제10 트랜지스터; 및
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제1 노드에 연결되고, N형인 제11 트랜지스터를 포함하는,
    표시 장치.
  7. 제6 항에 있어서,
    상기 제3 노드 설정부는:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 상기 제3 노드에 연결되고, 게이트 전극이 상기 제2 노드에 연결되고, P형인 제12 트랜지스터; 및
    제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제2 노드에 연결되고, N형인 제13 트랜지스터를 포함하는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 출력부는:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 출력 단자에 연결되고, 게이트 전극이 상기 제3 노드에 연결되고, P형인 제14 트랜지스터; 및
    제1 전극이 상기 출력 단자에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제3 노드에 연결되고, N형인 제15 트랜지스터를 포함하는,
    표시 장치.
  9. 제8 항에 있어서,
    상기 스테이지들 각각은:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극이 상기 제2 노드에 연결된 제1 커패시터를 더 포함하는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 제1 차지 펌프는:
    게이트 전극 및 제1 전극이 제1 기준 전압을 수신하고, 제2 전극이 제4 노드에 연결된 제16 트랜지스터;
    제1 전극이 상기 제4 노드에 연결되고, 제2 전극을 포함하는 제2 커패시터;
    제1 전극이 상기 제2 커패시터의 제2 전극에 연결되고, 제2 전극이 상기 제1 클록 신호 또는 상기 제2 클록 신호를 수신하고, 게이트 전극이 상기 제4 노드에 연결된 제17 트랜지스터; 및
    제1 전극 및 게이트 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 바이어스 전압을 공급하는 제18 트랜지스터를 포함하는,
    표시 장치.
  11. 제10 항에 있어서,
    상기 제1 차지 펌프는:
    제1 전극이 상기 제1 기준 전압을 수신하고, 제2 전극이 상기 제18 트랜지스터의 제2 전극과 연결되는 제3 커패시터를 더 포함하는,
    표시 장치.
  12. 제11 항에 있어서,
    상기 제2 노드 설정부 및 상기 출력부 각각은 적어도 하나의 N형 트랜지스터를 포함하고,
    상기 제1 차지 펌프는 상기 제2 노드 설정부 및 상기 출력부 각각에 포함된 상기 적어도 하나의 N형 트랜지스터의 백 게이트 전극에 상기 제1 바이어스 전압을 공급하는,
    표시 장치.
  13. 제12 항에 있어서,
    상기 제1 바이어스 전압은 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터, 상기 제8 트랜지스터, 상기 제11 트랜지스터, 상기 제13 트랜지스터, 및 상기 제15 트랜지스터의 백 게이트 전극들에 공급되는,
    표시 장치.
  14. 제11 항에 있어서,
    상기 제2 노드 설정부 및 상기 출력부 각각은 적어도 하나의 N형 트랜지스터를 포함하고,
    상기 스테이지들 각각은:
    상기 제2 노드 설정부 및 상기 출력부 각각에 포함된 상기 적어도 하나의 N형 트랜지스터의 백 게이트 전극에 제2 바이어스 전압을 공급하는 제2 차지 펌프를 더 포함하는,
    표시 장치.
  15. 제14 항에 있어서,
    상기 제1 바이어스 전압은 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터, 상기 제8 트랜지스터, 및 상기 제13 트랜지스터의 백 게이트 전극들에 공급되고,
    상기 제2 바이어스 전압은 상기 제11 트랜지스터 및 상기 제15 트랜지스터의 백 게이트 전극들에 공급되는,
    표시 장치.
  16. 제14 항에 있어서,
    상기 제2 차지 펌프는:
    게이트 전극 및 제1 전극이 제2 기준 전압을 수신하고, 제2 전극이 제5 노드에 연결된 제19 트랜지스터;
    제1 전극을 포함하고, 제2 전극이 상기 제5 노드에 연결된 제4 커패시터;
    제1 전극이 상기 제1 클록 신호 또는 상기 제2 클록 신호를 수신하고, 제2 전극이 상기 제4 커패시터의 제1 전극에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제20 트랜지스터; 및
    제1 전극 및 게이트 전극이 상기 제5 노드에 연결되고, 제2 전극이 상기 제2 바이어스 전압을 공급하는 제21 트랜지스터를 포함하는,
    표시 장치.
  17. 제16 항에 있어서,
    상기 제1 기준 전압 및 상기 제2 기준 전압은 초기 값이 동일하게 설정되고, 시간이 지남에 따라서 상기 제2 기준 전압이 상기 제1 기준 전압보다 크게 설정되는,
    표시 장치.
  18. 제1 항에 있어서,
    상기 주사 구동부는 상기 제1 바이어스 전압을 공급하는 제2 차지 펌프를 더 포함하고,
    상기 제1 차지 펌프는 상기 제2 클록 신호에 기초하여 동작하고,
    상기 제2 차지 펌프는 상기 제1 클록 신호에 기초하여 동작하고,
    상기 제1 클록 신호 및 상기 제2 클록 신호는 위상이 180도 서로 다른,
    표시 장치.
  19. 제1 항에 있어서,
    상기 제1 노드 설정부는:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 상기 제1 클록 신호를 수신하고, P형인 제1 트랜지스터;
    제1 전극이 상기 제1 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 주사 시작 신호 또는 상기 캐리 신호를 수신하고, P형인 제2 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하고, 게이트 전극이 상기 주사 시작 신호 또는 상기 캐리 신호를 수신하고, N형인 제3 트랜지스터; 및
    제1 전극이 상기 제3 트랜지스터의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제2 클록 신호를 수신하고, N형인 제4 트랜지스터를 포함하는,
    표시 장치.
  20. 제19 항에 있어서,
    상기 제1 노드 설정부는:
    제1 전극이 로직 하이 레벨의 전압을 수신하고, 제2 전극을 포함하고, 게이트 전극이 상기 제2 클록 신호를 수신하고, P형인 제5 트랜지스터;
    제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되고, 게이트 전극이 상기 제2 노드에 연결되고, P형인 제6 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하고, 게이트 전극이 상기 제2 노드에 연결되고, N형인 제7 트랜지스터; 및
    제1 전극이 상기 제7 트랜지스터의 제2 전극에 연결되고, 제2 전극이 로직 로우 레벨의 전압을 수신하고, 게이트 전극이 상기 제1 클록 신호를 수신하고, N형인 제8 트랜지스터를 더 포함하는,
    표시 장치.
KR1020220026142A 2022-02-28 2022-02-28 표시 장치 KR20230129108A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220026142A KR20230129108A (ko) 2022-02-28 2022-02-28 표시 장치
US18/081,687 US11955087B2 (en) 2022-02-28 2022-12-15 Display device
CN202211650289.2A CN116665581A (zh) 2022-02-28 2022-12-21 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220026142A KR20230129108A (ko) 2022-02-28 2022-02-28 표시 장치

Publications (1)

Publication Number Publication Date
KR20230129108A true KR20230129108A (ko) 2023-09-06

Family

ID=87715977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220026142A KR20230129108A (ko) 2022-02-28 2022-02-28 표시 장치

Country Status (3)

Country Link
US (1) US11955087B2 (ko)
KR (1) KR20230129108A (ko)
CN (1) CN116665581A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5528084B2 (ja) * 2009-12-11 2014-06-25 三菱電機株式会社 シフトレジスタ回路
KR102004912B1 (ko) 2012-11-20 2019-10-01 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
KR102085152B1 (ko) 2013-07-24 2020-03-06 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR102244015B1 (ko) * 2015-01-29 2021-04-27 삼성디스플레이 주식회사 게이트 구동회로를 포함하는 표시 장치
KR102463953B1 (ko) 2016-05-25 2022-11-08 삼성디스플레이 주식회사 발광 제어 구동부 및 이를 포함하는 표시 장치
KR102561294B1 (ko) 2016-07-01 2023-08-01 삼성디스플레이 주식회사 화소 및 스테이지 회로와 이를 가지는 유기전계발광 표시장치
CN106023874B (zh) * 2016-07-29 2023-08-18 上海中航光电子有限公司 一种双向扫描单元、驱动方法及栅极驱动电路
CN112309322B (zh) * 2019-07-31 2022-01-18 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
KR20220000022A (ko) * 2020-06-24 2022-01-03 삼성디스플레이 주식회사 스캔 구동 회로 및 그것을 포함하는 표시 장치

Also Published As

Publication number Publication date
CN116665581A (zh) 2023-08-29
US11955087B2 (en) 2024-04-09
US20230298529A1 (en) 2023-09-21

Similar Documents

Publication Publication Date Title
US11830438B2 (en) Display device
US11030943B2 (en) Scan driver
KR101127813B1 (ko) 쉬프트 레지스터와 이를 이용한 액정 표시장치
US11393386B2 (en) Stage circuit and scan driver including the same
US11217179B2 (en) Scan driver and display device including the same
CN109817154B (zh) 选通驱动器和包括该选通驱动器的电致发光显示装置
KR20180062282A (ko) 표시 장치용 발광 제어부 및 이를 적용한 유기 발광 표시 장치
US11935458B2 (en) Display device and driving method thereof
US11348519B2 (en) Display device displaying frames at different driving frequencies utilizing first and second gamma voltage generators and a gap controller
KR102519364B1 (ko) 게이트 구동부, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법
CN112802422A (zh) 移位寄存器、栅极驱动电路和显示面板
US11158265B2 (en) Scan driver and display device including the same
KR20200083759A (ko) 스테이지 및 이를 포함하는 주사 구동부
US11741903B2 (en) Gate driver and display device including the same
WO2016027425A1 (ja) 表示装置及びその駆動方法
KR20230129108A (ko) 표시 장치
KR20230016775A (ko) 표시 장치
US11984058B2 (en) Scan driver
US11847956B2 (en) Scan driver
US20230326388A1 (en) Scan driver
KR20220164841A (ko) 표시 장치
KR20200121959A (ko) 표시 장치 및 그 구동 방법