WO2016027425A1 - 表示装置及びその駆動方法 - Google Patents

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WO2016027425A1 PCT/JP2015/003887 JP2015003887W WO2016027425A1 WO 2016027425 A1 WO2016027425 A1 WO 2016027425A1 JP 2015003887 W JP2015003887 W JP 2015003887W WO 2016027425 A1 WO2016027425 A1 WO 2016027425A1
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display device
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reverse bias
signal
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浩平 戎野
晋也 小野
雅史 松井
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株式会社Ｊｏｌｅｄ
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    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness

Definitions

  • the present disclosure relates to a display device and a driving method thereof.
  • a display device using an organic EL (Electro Luminescence) element As a display device using a current-driven light emitting element, a display device using an organic EL (Electro Luminescence) element is known.
  • An organic EL display device using organic EL elements does not require a backlight necessary for a liquid crystal display device, and is optimal for thinning the device. Moreover, since there is no restriction
  • an active matrix display device such as an organic EL display device
  • a plurality of pixels are arranged in a matrix.
  • the pixel includes an organic EL element and a driving transistor that supplies a driving current corresponding to the pixel signal to the organic EL element.
  • a thin film transistor (TFT: Thin Film Transistor) is used as the driving transistor.
  • TFT Thin Film Transistor
  • the threshold voltage of the TFT shifts with time due to stress such as a gate-source voltage during energization.
  • the shift of the threshold voltage over time causes fluctuations in the amount of current supplied to the organic EL element, and thus affects the brightness control of the display device, degrading the display quality.
  • Patent Document 1 discloses a configuration that suppresses fluctuations in the threshold voltage of the drive transistor by applying a reverse bias voltage corresponding to a video signal during a non-light emitting period.
  • Patent Document 1 has a problem in that an appropriate reverse bias voltage is not applied due to the influence of variations in the electrical characteristics of the organic EL element or the parasitic capacitance of the drive transistor. For this reason, for example, when the reverse bias voltage is too small, fluctuations in the threshold voltage of the drive transistor that occur during the light emission period cannot be sufficiently suppressed. On the other hand, when the reverse bias voltage is too large, the threshold voltage of the driving transistor is shifted in the reverse direction, and fluctuations in the threshold voltage cannot be suppressed.
  • the present disclosure provides a display device and a driving method thereof that can suppress the variation with time of the threshold voltage of the transistor with higher accuracy.
  • a display device driving method including a plurality of pixels arranged in a matrix, and each of the plurality of pixels includes a supplied current.
  • a reverse bias application step of applying a reverse bias voltage between the sources, and the reset step is reverse to the light emission step. It is performed between the bias application step.
  • FIG. 1 is a block diagram showing a schematic configuration of the organic EL display device according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a circuit configuration of a pixel in the organic EL display device according to the first embodiment.
  • FIG. 3 is a timing chart illustrating the operation of the pixel in the organic EL display device according to the first embodiment at the time of low gradation light emission.
  • FIG. 4A is a state transition diagram illustrating the operation of the pixel in the organic EL display device according to the first embodiment at the time of low gradation light emission.
  • FIG. 4B is a state transition diagram illustrating the operation of the pixel in the organic EL display device according to Embodiment 1 when light is emitted at low gradation.
  • FIG. 1 is a block diagram showing a schematic configuration of the organic EL display device according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a circuit configuration of a pixel in the organic EL display device according to the first embodiment.
  • FIG. 5 is a timing chart illustrating the operation of the pixel in the organic EL display device according to the first embodiment at the time of high gradation light emission.
  • FIG. 6A is a state transition diagram illustrating the operation of the pixel in the organic EL display device according to Embodiment 1 at the time of high gradation light emission.
  • FIG. 6B is a state transition diagram illustrating the operation of the pixel in the organic EL display device according to Embodiment 1 at the time of high gradation light emission.
  • FIG. 7 is a timing chart showing the operation of the pixel in the organic EL display device according to the second embodiment.
  • FIG. 8A is a state transition diagram illustrating an operation of a pixel in the organic EL display device according to the second embodiment.
  • FIG. 8B is a state transition diagram illustrating the operation of the pixel in the organic EL display device according to Embodiment 2.
  • FIG. 9 is a timing chart showing the operation of the pixel in the organic EL display device according to the third embodiment.
  • FIG. 10 is a timing chart showing the operation of the pixel in the organic EL display device according to the fourth embodiment.
  • FIG. 11A is a state transition diagram illustrating an operation of a pixel in the organic EL display device according to the fourth embodiment.
  • FIG. 11B is a state transition diagram illustrating the operation of the pixel in the organic EL display device according to Embodiment 4.
  • FIG. 12 is a timing chart illustrating the operation of the pixel in the organic EL display device according to the fifth embodiment at the time of high gradation light emission.
  • FIG. 13 is a timing chart illustrating the operation of the pixel in the organic EL display device according to the fifth embodiment at the time of low gradation light emission.
  • FIG. 14 is an external view of a
  • FIG. 1 is a block diagram showing a schematic configuration of an organic EL display device 1 according to the present embodiment.
  • FIG. 2 is a circuit diagram showing a circuit configuration of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • the organic EL display device 1 includes a display area 2 and a control unit 3.
  • the display area 2 pixels 4 to be described later are arranged in a matrix.
  • the control unit 3 performs various controls on the plurality of pixels 4 arranged in the display area 2.
  • the control unit 3 includes a timing control circuit 5, a scanning line driving circuit 6, a data line driving circuit 7, and a voltage control circuit 8.
  • the timing control circuit 5 performs, for example, synchronization of the scanning line driving circuit 6, the data line driving circuit 7, and the voltage control circuit 8, timing control of the operation of the organic EL display device 1 for each frame, and the like.
  • the scanning line driving circuit 6 drives the scanning lines 60 in the display area 2 based on the control signal from the timing control circuit 5.
  • the scanning line driving circuit 6 is a gate driver IC.
  • the scanning line driving circuit 6 outputs a scanning signal to each pixel 4 for each row based on the vertical synchronizing signal and the horizontal synchronizing signal.
  • the scan signal is a pulse signal that is output to the scan line 60 and is used to control conduction and non-conduction of the connection switching transistor 43 (see FIG. 2).
  • the data line driving circuit 7 drives the data lines 70 in the display area 2 based on the control signal from the timing control circuit 5.
  • the data line driving circuit 7 is a source driver IC (data driver IC).
  • the data line driving circuit 7 outputs a pixel signal indicating the luminance of the pixel to each pixel 4 based on the horizontal synchronization signal.
  • the pixel signal is output to the data line 70 and used to indicate the luminance of the connection destination pixel 4.
  • the voltage control circuit 8 supplies various power supply voltages to the display area 2.
  • the various power supply voltages are Vtft and Vel in the pixel example shown in FIG. 2, and are supplied to each pixel 4 via power supply lines 80 and 81 (not shown in FIG. 1), respectively.
  • the voltage control circuit 8 may be incorporated in a gate driver IC or a data driver IC, for example.
  • the organic EL display device 1 includes, for example, a CPU (Central Processing Unit), a storage medium such as a ROM (Read Only Memory) storing a control program, a working memory such as a RAM (Random Access Memory), although not illustrated.
  • a communication circuit may be included.
  • the pixel signal may be generated, for example, when the CPU executes a control program.
  • the pixel 4 includes an organic EL element 40, a drive transistor 41, a storage capacitor 42, and a switching transistor 43.
  • a scan line 60, a data line 70, a power supply line 80, and a power supply line 81 are connected to the pixel 4.
  • the organic EL element 40 emits light with a luminance corresponding to a voltage (that is, a signal voltage) corresponding to the pixel signal supplied via the data line 70.
  • the organic EL element 40 is an example of a light emitting element that emits light according to a supplied current. Specifically, the organic EL element 40 emits light with a luminance corresponding to the amount of current supplied from the drive transistor 41.
  • the organic EL element 40 has a cathode connected to the power supply line 81 and an anode connected to the source of the drive transistor 41.
  • the driving transistor 41 supplies current to the organic EL element 40.
  • the drive transistor 41 is a voltage-driven drive element that controls the amount of current supplied to the organic EL element 40, and causes the organic EL element 40 to emit light by flowing a current through the organic EL element 40.
  • the drain of the drive transistor 41 is connected to the power supply line 80, and the gate is connected to the data line 70 via the switching transistor 43.
  • the gate of the drive transistor 41 is connected to the first electrode of the storage capacitor 42, and the source is connected to the second electrode of the storage capacitor 42 and the anode of the organic EL element 40.
  • the source and drain of the drive transistor 41 are switched between a light emission period and a capacitance reset period described later. That is, in the light emission period, the terminal on the power supply line 80 side of the drive transistor 41 is the drain and the terminal on the power supply line 81 side is the source, whereas in the capacitance reset period, the terminal on the power supply line 81 side of the drive transistor 41. Is the drain, and the terminal on the power supply line 80 side is the source.
  • the terminal on the power supply line 80 side of the drive transistor 41 is assumed to be the drain and the terminal on the power supply line 81 side is assumed to be the source. The same applies to other embodiments.
  • the driving transistor 41 can pass a current through the organic EL element 40 with a current amount corresponding to the voltage held in the holding capacitor 42. That is, the organic EL display device 1 can cause the organic EL element 40 to emit light with a luminance corresponding to the voltage held in the holding capacitor 42 by the light emitting operation.
  • the threshold voltage of the drive transistor 41 may vary from pixel 4 to pixel 4 due to an initial distribution at the time of forming a TFT substrate provided with the drive transistor 41 and a threshold voltage shift over time.
  • the effect of this variation can be suppressed by applying a reverse bias voltage.
  • a reverse bias voltage having a polarity different from that of the signal voltage is applied between the gate and the source of the driving transistor 41.
  • the signal voltage is a positive bias voltage in the range of 0 to 10V
  • the reverse bias voltage is a negative bias voltage (for example, ⁇ 10V).
  • the holding capacitor 42 is connected between the gate and source of the driving transistor 41 (the holding capacitor 42 holds not only the threshold voltage but also the reverse bias voltage and the image signal voltage). Specifically, the second electrode of the storage capacitor 42 is connected to a node to which the source of the driving transistor 41 (on the power supply line 81 side) and the anode of the organic EL element 40 are connected. The first electrode of the storage capacitor 42 is connected to the gate of the drive transistor 41. The first electrode of the storage capacitor 42 is connected to the data line 70 through the switching transistor 43.
  • the switching transistor 43 is an example of a switch connected between the gate of the driving transistor 41 and the data line 70.
  • the switching transistor 43 switches between conduction and non-conduction between the data line 70 for supplying a pixel signal and the first electrode of the storage capacitor 42 (that is, the gate of the drive transistor 41).
  • the switching transistor 43 has a function for writing a voltage (that is, a signal voltage) corresponding to the pixel signal supplied via the data line 70 into the storage capacitor 42.
  • the scan line 60 is provided for each row of the plurality of pixels 4 in the display area 2.
  • the scan line 60 is connected to the scan line driving circuit 6 and transmits a scan signal for switching between conduction and non-conduction of the switching transistor 43.
  • the data line 70 is provided for each column of the plurality of pixels 4 in the display area 2. That is, the data line 70 is connected to the pixel 4 arranged in the column for each column of the plurality of pixels 4.
  • the m-th column data line 70 is connected to the switching transistors 43 of the plurality of pixels 4 in the m-th column.
  • the data line 70 is selectively set to a plurality of potentials including a signal potential corresponding to the pixel signal.
  • the data line 70 is selectively set to a signal potential, a reset potential, and a reverse bias potential.
  • the signal potential is a potential corresponding to the luminance of the pixel 4 and is a potential supplied to the first electrode of the storage capacitor 42 (that is, the gate of the driving transistor 41). Note that the luminance of the pixel 4 is determined according to the signal voltage written to the storage capacitor 42. Therefore, the signal potential is set to a value obtained by adding a signal voltage corresponding to the luminance of the pixel 4 to the reference potential.
  • the reference potential is a second potential (described later) set on the power supply line 80.
  • the reset potential is a potential for making the driving transistor 41 conductive.
  • the reset potential is a predetermined potential independent of the signal potential.
  • the reset potential is a value obtained by adding a voltage higher than the threshold voltage (for example, 2 V) of the drive transistor 41 to the reference potential.
  • the reverse bias potential is a potential for applying a reverse bias voltage between the gate and source of the drive transistor 41.
  • the reverse bias potential is lower than the reference potential.
  • the reverse bias potential is lower than the lowest signal potential and is a negative potential.
  • the power lines 80 and 81 are provided for each row of the plurality of pixels 4 in the display area 2, for example. That is, the power supply lines 80 and 81 are connected to the pixels 4 arranged in the row for each row of the plurality of pixels 4. For example, the power lines 80 and 81 in the nth row are connected to the drains of the drive transistors 41 of the pixels 4 in the nth row.
  • the power supply line 80 may be arranged for each row, and the power supply line 81 may be arranged for each column.
  • the power supply line 80 is connected to the drain of the drive transistor 41 and is a power supply line for supplying a current for causing the organic EL element 40 to emit light.
  • the power supply line 80 is selectively set to a first potential and a second potential that is lower than the first potential.
  • the first potential is a potential for causing a current to flow through the organic EL element 40, and is higher than, for example, a potential set in the power supply line 81.
  • a current for causing the organic EL element 40 to emit light can be supplied.
  • the first potential is 16V.
  • the second potential is a potential that serves as a reference when resetting the charges of the storage capacitor 42 and the parasitic capacitance of the organic EL element 40.
  • the second potential is a reference potential when writing the signal voltage to the storage capacitor 42.
  • the second potential is a potential obtained by adding a voltage lower than the threshold voltage (for example, 2 V) of the organic EL element 40 to the potential set in the power supply line 81.
  • the second potential is 1V.
  • the second potential may be lower than the potential set for the power supply line 81. That is, when the second potential is set in the power supply line 80, the value of the second potential is determined so as not to supply a current for causing the organic EL element 40 to emit light.
  • the power line 81 is a power line connected to the cathode of the organic EL element 40.
  • the power supply line 81 is grounded. In other words, a potential of 0 V is set for the power supply line 81.
  • the organic EL display device 1 can apply the reverse bias voltage to the driving transistor 41 with high accuracy, and can suppress the variation with time of the threshold voltage of the transistor with higher accuracy. . This mechanism will be described in detail in the following operation description.
  • the several transistor which comprise the pixel 4 demonstrates below as an n-type TFT, it is not restricted to this.
  • the plurality of transistors may be p-type TFTs. In a plurality of transistors, an n-type TFT and a p-type TFT may be mixedly used.
  • FIG. 3 is a timing chart showing an operation at the time of low gradation light emission of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • 4A and 4B are state transition diagrams showing the operation of the pixel 4 in the organic EL display device 1 according to the present embodiment at the time of low gradation light emission.
  • FIG. 3 shows, in order from the top, the potential “Vtft” set on the power supply line 80, the potential “Vdata” set on the data line 70, the scan signal “Scan” supplied to the scan line 60, In addition, the gate potential (thick solid line) and the source potential (thin solid line) of the driving transistor 41 are shown.
  • the first potential Vtft_H and the second potential Vtft_L are selectively set in the power supply line 80. Specifically, Vtft_H is set in the light emission period, and Vtft_L is set in the non-light emission period.
  • the signal potential (“video” in FIG. 3) for each row of the plurality of pixels 4 is sequentially set in the data line 70 every horizontal period (1H). Specifically, in one horizontal period, a first period 101 in which a signal potential is set in the data line 70, a second period 102 in which a reset potential is set in the data line 70, and a reverse bias potential is set in the data line.
  • the third period 103 is included.
  • the data line 70 is set to three different potentials in one horizontal period. That is, in the present embodiment, the data line driving circuit 7 drives the data line 70 at a frequency that is three times the one horizontal frequency (that is, the reciprocal of one horizontal period: 1 / 1H).
  • first period 101, the second period 102, and the third period 103 are periods having the same length, specifically, one third of one horizontal period, but are not limited thereto.
  • the first period 101, the second period 102, and the third period 103 may be periods having different lengths.
  • the signal potential needs to be set to an accurate voltage in the storage capacitor 42 of each pixel 4, it is preferable to set the first period 101 longer.
  • the second period 102 may be shorter than the first period 101 as long as the driving transistor 41 can be made conductive and it is not necessary to set the voltage as accurately as the signal potential.
  • the reverse bias potential does not need to be set as accurately as the signal potential, but has an accuracy equal to or higher than the reset potential (because an appropriate value must be set to suppress the temporal variation of the threshold voltage of the driving transistor). Therefore, it is preferable to set the voltage. That is, it is more preferable to set the first period 101 to be longer than the second period 102 and the third period 103.
  • the signal voltage is written at time t4. That is, the signal potential illustrated in FIG. 3 indicates signal potentials corresponding to pixels in other rows, except for the signal potential at time t4.
  • Scan signals 111 to 113 for making the switching transistor 43 conductive are supplied to the scan line 60 at a predetermined timing.
  • the scan signals 111 to 113 are pulse signals, and each pulse width is shorter than each of the first period 101, the second period 102, and the third period 103.
  • the pulse widths of the scan signals 111 to 113 may be common, or may be set individually according to the first period 101, the second period 102, and the third period 103.
  • the switching transistor 43 conducts only for a period corresponding to the pulse width of the pulse signal.
  • Vtft_H is set to the power supply line 80, as shown in FIG. 4A, the signal voltage (for example, 2.5 V) held in the holding capacitor 42 is set. ) Flows through the organic EL element 40 via the drive transistor 41.
  • Vtft_H is, for example, 16V.
  • the organic EL element 40 emits light with low luminance.
  • the anode potential of the organic EL element 40 that is, the source potential of the drive transistor 41 is 4V, and the gate potential of the drive transistor 41 is 6.5V.
  • Vtft_L is, for example, 1V.
  • the driving transistor 41 is turned on, and the signal voltage held in the holding capacitor 42 is supplied to the power supply line via the driving transistor 41. Exit to 80. Due to the loss of charge, the potential at both ends of the storage capacitor 42 decreases, and the gate potential of the drive transistor 41 becomes 4 V and the source potential becomes 1.5 V, for example, as shown in FIG. 4A (b).
  • the threshold voltage of the driving transistor 41 is 2V
  • the charges of the parasitic capacitances of the storage capacitor 42 and the organic EL element 40 gradually escape to the power supply line 80.
  • the parasitic capacitance is large, and the on-voltage of the drive transistor 41 is insufficient to remove charges from both the storage capacitor 42 and the parasitic capacitance of the organic EL element 40 within a specified time. For this reason, electric charge remains at the source of the driving transistor 41 and becomes an indefinite potential.
  • the undefined potential varies according to the parasitic capacitance of the storage capacitor 42 and the organic EL element 40.
  • the undefined potential is also affected by the potential of the power supply line 81.
  • the potential of the power supply line 81 varies in the plane of the display region 2 due to a voltage drop due to wiring resistance. For this reason, the source potential differs for each pixel 4 and can only be said to be approximately 1.5 V, and strictly speaking, it becomes an indefinite potential.
  • the source of the driving transistor 41 since the source of the driving transistor 41 has an indefinite potential, the magnitude of the reverse bias voltage varies depending on the source potential, and an appropriate reverse bias voltage cannot be applied. Therefore, in the present embodiment, the source potential of the drive transistor 41 is stabilized by resetting the charges of the parasitic capacitances of the storage capacitor 42 and the organic EL element 40 before applying the reverse bias voltage.
  • ⁇ Time t2 to t3 Capacity reset period>
  • a reset signal is supplied to the gate of the drive transistor 41 by supplying the scan signal 111 to the scan line 60 and making the switching transistor 43 conductive.
  • the power supply line 80 is set to Vtft_L, and the data line 70 is set to the reset potential.
  • the reset potential is a potential for applying a voltage equal to or higher than the threshold voltage between the gate and drain (power supply line 80) of the drive transistor 41.
  • the reset potential is, for example, 8V.
  • the source potential of the drive transistor 41 becomes 1 V, which is the same as that of the power supply line 80.
  • the source potential of the drive transistor 41 can be made the same as the potential of the power supply line 80.
  • the reset period (time t2 to t3) is approximately two horizontal periods, but is not limited thereto.
  • the length of the reset period may be set to a time sufficient for discharge depending on the size of the parasitic capacitance of the storage capacitor 42 and the organic EL element 40.
  • ⁇ Time t3 to t4 Reverse bias application period>
  • a reverse bias potential is supplied to the gate of the drive transistor 41 by supplying the scan signal 112 to the scan line 60 and making the switching transistor 43 conductive.
  • the power supply line 80 is set to Vtft_L, and the data line 70 is set to a reverse bias potential.
  • the reverse bias potential is a potential for applying a reverse bias voltage between the gate and the source of the driving transistor 41.
  • the reverse bias voltage is, for example, a voltage having a polarity different from that of the signal voltage held in the holding capacitor 42.
  • the reverse bias voltage is a negative voltage applied between the gate and source of the drive transistor 41.
  • the reverse bias voltage corresponds to the gate potential of the drive transistor 41, that is, the difference between the reverse bias potential and the source potential. Since the source potential is set to Vtft_L having the same potential as that of the power supply line 80 by the reset period, the reverse bias voltage is set to the difference between the reverse bias potential set to the data line 70 and Vtft_L set to the power supply line 80. Become. That is, a reverse bias voltage having an appropriate value can be applied between the gate and the source of the drive transistor 41 without being affected by variations in the organic EL element 40 and a voltage drop in the power supply line 81.
  • the reverse bias potential is lower than Vtft_L set to the power supply line 80, for example, ⁇ 9V. Since the source potential of the drive transistor 41 is set to 1 V, a reverse bias voltage of ⁇ 10 V is applied between the gate and source of the drive transistor 41 as shown in FIG. 4B (f). Thereby, the temporal variation of the threshold voltage of the drive transistor 41 can be suppressed.
  • the reverse bias potential is not necessarily a negative voltage. For example, it may be 0V. This is because, since the source potential of the drive transistor 41 is set to 1 V, a reverse bias voltage of ⁇ 1 V is applied between the gate and source of the drive transistor 41, and the same effect can be expected. As described above, the reverse bias potential may be set in consideration of the potential that can be output from the data line driving circuit 7 and the characteristics of the driving transistor 41, and is not necessarily a negative voltage.
  • the reverse bias application period (time t3 to t4) is approximately 5 horizontal periods, but is not limited thereto.
  • the length of the reverse bias application period may be set to a period sufficient to suppress the variation with time of the threshold voltage depending on the characteristics of the drive transistor 41 and the like.
  • the signal potential at this time is a signal potential corresponding to the own pixel. That is, the signal potential is a signal potential corresponding to the luminance that the pixel should emit in the next light emission period.
  • the signal potential corresponds to a value obtained by adding a low gradation (low luminance) signal voltage (for example, 2.5 V) to a reference potential (for example, 1 V). Is 3.5V.
  • the source potential of the drive transistor 41 may become an indefinite potential before applying the reverse bias voltage. Therefore, by providing a capacitor reset period before applying the reverse bias voltage and setting the source potential of the drive transistor 41 to the second potential (Vtft_L) of the power supply line 80, an appropriate value of the reverse bias voltage is set. Can be applied.
  • FIG. 5 is a timing chart showing an operation at the time of high gradation light emission of the pixel 4 in the organic EL display device 1 according to the present embodiment. Specifically, in the figure, in order from the top, the potential “Vtft” supplied to the power supply line 80, the potential “Vdata” supplied to the data line 70, the scan signal “Scan” supplied to the scan line 60, In addition, the gate potential (thick solid line) and the source potential (thin solid line) of the driving transistor 41 are shown.
  • 6A and 6B are state transition diagrams showing the operation of the pixel 4 at the time of high gradation light emission in the organic EL display device 1 according to the present embodiment.
  • the driving transistor 41 becomes conductive, and the signal voltage held in the holding capacitor 42 is supplied to the power supply line 80 via the driving transistor 41. Go through. Due to the loss of charge, the potential at both ends of the storage capacitor 42 decreases, and the gate potential of the drive transistor 41 becomes 6V and the source potential becomes 1V as shown in FIG. 6B.
  • the source potential of the drive transistor 41 becomes the same as Vtft_L set in the power supply line 80 in a state where the drive transistor 41 is completely turned on. That is, since the storage capacitor 42 and the parasitic capacitance of the organic EL element 40 are reset, it is not necessary to provide a reset period.
  • the source and drain of the drive transistor 41 become conductive.
  • the charges held in the holding capacitor 42 and the parasitic capacitance of the organic EL element 40 are discharged to the power supply line 80 during the discharge period (time t1 to t2), in reality, the charge flow during the reset period.
  • the source potential of the drive transistor 41 is maintained at Vtft_L.
  • the source potential of the drive transistor 41 becomes 1 V, which is the same as that of the power supply line 80, as shown in FIG.
  • ⁇ Time t3 to t4 Reverse bias application period>
  • a reverse bias potential is supplied to the gate of the drive transistor 41 by supplying the scan signal 112 to the scan line 60 and turning on the switching transistor 43.
  • the power supply line 80 is set to Vtft_L, and the data line 70 is set to a reverse bias potential.
  • a reverse bias voltage of ⁇ 10 V is applied between the gate and source of the drive transistor 41. Thereby, the temporal variation of the threshold voltage of the drive transistor 41 can be suppressed.
  • ⁇ Time t4 Signal voltage writing>
  • the scan signal 113 is supplied to the scan line 60 and the switching transistor 43 is turned on, whereby the signal voltage is written into the storage capacitor 42.
  • the power supply line 80 is set to Vtft_L
  • the data line 70 is set to the signal potential.
  • the signal potential corresponds to a value obtained by adding a high gradation (high luminance) signal voltage (for example, 5 V) to a reference potential (for example, 1 V). 6V.
  • the source potential of the drive transistor 41 becomes the same as the potential set on the power supply line 80 before applying the reverse bias voltage. For this reason, it is not necessary to provide a capacitor reset period before applying a reverse bias voltage, but by providing a reset period in preparation for low gradation light emission, an appropriate value of reverse bias voltage can be applied. . Even when the reset period is provided, the operation at the time of high gradation light emission is not affected as described above.
  • the driving method of the organic EL display device 1 is a driving method of the organic EL display device 1 including the plurality of pixels 4 arranged in a matrix. Each of them includes an organic EL element 40 that emits light according to the supplied current, a drive transistor 41 that supplies current to the organic EL element 40, and a storage capacitor connected between the gate and the source or drain of the drive transistor 41. 42, and the driving method of the organic EL display device 1 includes a light emission step for causing the organic EL element 40 to emit light by supplying a current to the organic EL element 40, and a parasitic capacitance of the storage capacitor 42 and the organic EL element 40. A reset step for resetting at least one of the charges, and a reverse bias application step for applying a reverse bias voltage between the gate and source of the drive transistor 41. , Reset step is performed between the light emitting step and a reverse bias application step.
  • the charge of at least one of the storage capacitor 42 and the parasitic capacitance of the organic EL element 40 is reset, so that an appropriate value of the reverse bias voltage is applied between the gate and the source of the drive transistor 41.
  • an appropriate reverse bias voltage can be applied between the gate and the source of the drive transistor 41 by setting an appropriate reverse bias potential on the data line 70. Therefore, it is possible to suppress the variation with time of the threshold voltage of the drive transistor 41 with higher accuracy.
  • the organic EL display device 1 is further provided for each column of the plurality of pixels 4 and the power supply line 80 connected to the drains or sources of the drive transistors 41 of the plurality of pixels 4.
  • Each of the plurality of pixels 4 further includes a switching transistor 43 connected between the gate of the driving transistor 41 and the data line 70, and in the reset step, the switching transistor 43 is made conductive.
  • the reset potential is supplied from the data line 70 to the gate of the drive transistor 41, the drive transistor 41 is turned on, and the charge of at least one of the storage capacitor 42 and the parasitic capacitance is discharged to the power supply line 80.
  • the drive transistor 41 can be used to make the source potential of the drive transistor 41 the same as the potential of the power supply line 80. That is, there is no need for a reset transistor or the like for resetting the source potential of the drive transistor 41, and the circuit configuration can be simplified.
  • FIG. 2 it can be realized by a so-called 2Tr1C circuit configuration including two transistors and one capacitor.
  • the power supply line 80 is selectively set to a first potential and a second potential lower than the first potential, and the data line 70 has a signal potential corresponding to the pixel signal.
  • the power supply line 80 is set to the first potential so that a current is supplied to the organic EL element 40 from the power supply line 80 via the drive transistor 41, and the reset step.
  • the switching transistor 43 is turned on to supply the reset potential to the gate of the drive transistor 41 and vice versa.
  • the switching transistor 43 is turned on in a state where the power supply line 80 is set to the second potential and the data line 70 is set to the reverse bias potential. Thereby passed, by supplying a reverse bias voltage to the gate of the driving transistor 41, a reverse bias voltage is applied.
  • the reset potential is a predetermined potential independent of the signal potential.
  • the signal potential for each row of the plurality of pixels 4 is set in order for each horizontal period in the data line 70, and the signal potential is set for the data line 70 in one horizontal period. Includes a first period 101, a second period 102 in which a reset potential is set in the data line 70, and a third period 103 in which a reverse bias potential is set in the data line 70.
  • the data line 70 is driven at a frequency three times the one horizontal frequency (1 / 1H). That is, the data line 70 is driven three times.
  • the data line driving circuit 7 needs to be driven at a triple frequency (triple drive) so as to supply each of the signal potential, the reset potential, and the reverse bias potential within one horizontal period.
  • the voltage control circuit 8 may drive the power supply line 80 with two values of the first potential and the second potential. That is, power consumption can be suppressed as compared with the case where the power supply line 80 is driven in three values, and an increase in cost can be suppressed because it can be realized with a simple configuration.
  • the charge of the capacitor can be reset within the range used for the light emission of the organic EL element 40.
  • the reverse bias potential may be ⁇ 9 V, and the breakdown voltage required for the data line driving circuit 7 may be small. For this reason, since the conventional voltage control circuit 8 can be utilized, the increase in cost can be suppressed.
  • Embodiment 2 an organic EL display device and a driving method thereof according to Embodiment 2 will be described.
  • the configuration of the organic EL display device and the configuration of the pixels are the same as those in the first embodiment, and the driving operation is different. Therefore, in the following, description of each component will be omitted, and description will be made focusing on driving operation.
  • FIG. 7 is a timing chart showing the operation of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • 8A and 8B are state transition diagrams showing the operation of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • FIG. 7 shows, in order from the top, the potential “Vtft” set on the power supply line 80, the potential “Vdata” set on the data line 70, the scan signal “Scan” supplied to the scan line 60, In addition, the gate potential (thick solid line) and the source potential (thin solid line) of the driving transistor 41 are shown.
  • the first potential Vtft_H, the second potential Vtft_L2, and the third potential Vtft_L1 are selectively set in the power supply line 80.
  • Vtft_H is set in the light emission period
  • Vtft_L1 or Vtft_L2 is set in the non-light emission period.
  • Vtft_L1 is lower than Vtft_H and higher than Vftf_L2.
  • Vtft_L1 is a potential serving as a reference when writing a signal voltage.
  • Vtft_L2 is a potential that serves as a reference when resetting the charges of the storage capacitor 42 and the parasitic capacitance of the organic EL element 40.
  • the signal potential (“video” in FIG. 7) for each row of the plurality of pixels 4 is sequentially set in the data line 70 every horizontal period (1H).
  • One horizontal period includes a first period 201 in which a signal potential is set in the data line 70 and a third period 203 in which a reverse bias potential is set in the data line 70.
  • the data line 70 is set to two different potentials in one horizontal period. That is, in the present embodiment, the data line driving circuit 7 drives the data line 70 at a frequency twice as high as one horizontal frequency (1 / 1H).
  • the signal potentials of other rows are used as reset potentials used to reset the charges of the parasitic capacitances of the storage capacitor 42 and the organic EL element 40. That is, in this embodiment mode, the reset potential is a signal potential of another row.
  • first period 201 and the third period 203 are periods having the same length as each other, specifically, a half period of one horizontal period, but are not limited thereto.
  • the first period 201 and the third period 203 may be periods having different lengths.
  • the first period 201 is preferably set to be longer.
  • the third period 203 may be shorter than the first period 201.
  • the signal voltage is written at time t16. That is, the signal potential illustrated in FIG. 7 indicates signal potentials corresponding to pixels in other rows, except for the signal potential at time t16. Note that in this embodiment, the signal potential is set using Vtft_L1 as a reference potential.
  • Scan signals 211 to 214 for making the switching transistor 43 conductive are supplied to the scan line 60 at a predetermined timing.
  • the scan signals 211 to 214 are pulse signals, and each pulse width is shorter than each of the first period 201 and the third period 203.
  • the pulse widths of the scan signals 211 to 214 may be common, or may be set individually according to the first period 201 and the third period 203.
  • the switching transistor 43 conducts only for a period corresponding to the pulse width of the pulse signal.
  • the organic EL element 40 emits light with low luminance.
  • the anode potential of the organic EL element 40 that is, the source potential of the drive transistor 41 is 4V, and the gate potential of the drive transistor 41 is 6.5V.
  • Vtft_L2 is, for example, ⁇ 7V.
  • the driving transistor 41 becomes conductive, and the signal voltage held in the holding capacitor 42 is supplied via the driving transistor 41 to the power source. Go through line 80. Due to the loss of charge, the potential at both ends of the storage capacitor 42 decreases, and the gate potential of the drive transistor 41 becomes ⁇ 4 V and the source potential becomes ⁇ 6.5 V as shown in FIG. 8A (b).
  • the threshold voltage of the driving transistor 41 is 2V
  • the charges of the parasitic capacitances of the storage capacitor 42 and the organic EL element 40 gradually escape to the power supply line 80.
  • the parasitic capacitance is large, and the on-voltage of the drive transistor 41 is insufficient to remove charges from both the storage capacitor 42 and the parasitic capacitance of the organic EL element 40 within a specified time. For this reason, electric charge remains at the source of the driving transistor 41 and becomes an indefinite potential.
  • the undefined potential varies according to the parasitic capacitance of the storage capacitor 42 and the organic EL element 40.
  • the charges of the parasitic capacitances of the storage capacitor 42 and the organic EL element 40 are reset using the signal potential of another row.
  • the signal potential of the other row is, for example, an indefinite potential of 0V to 10V. Therefore, by setting Vtft_L2 set to the power supply line 80 to ⁇ 7V, the drive transistor 41 can be made conductive regardless of the signal potential applied to the data line 70.
  • the gate of the driving transistor 41 is set to a potential of 0V to 10V corresponding to the signal potential of the other row, and the drain is set to a potential of ⁇ 7V. Is set. Therefore, a voltage of at least 7 V or more is applied between the gate and drain of the drive transistor 41, and the source and drain of the drive transistor 41 are conducted. Therefore, the charge remaining in the storage capacitor 42 and the parasitic capacitance of the organic EL element 40 is released to the power supply line 80.
  • the source potential of the drive transistor 41 becomes ⁇ 7 V, which is the same as that of the power supply line 80.
  • the source potential of the drive transistor 41 can be made the same as the potential of the power supply line 80.
  • ⁇ Time t13 to t14 Reverse bias application period>
  • a reverse bias potential is supplied to the gate of the drive transistor 41 by supplying a scan signal 212 to the scan line 60 and turning on the switching transistor 43.
  • the power supply line 80 is set to Vtft_L2, and the data line 70 is set to the reverse bias potential.
  • the reverse bias voltage is set to the reverse bias potential set to the data line 70 and the power supply line 80. This is a difference from Vtft_L2. That is, a reverse bias voltage having an appropriate value can be applied between the gate and the source of the drive transistor 41 without being affected by variations in the organic EL element 40 and a voltage drop in the power supply line 81.
  • the reverse bias potential is lower than Vtft_L2 set to the power supply line 80, for example, ⁇ 17V. Since the source potential of the drive transistor 41 is set to ⁇ 7V, a reverse bias voltage of ⁇ 10V is applied between the gate and source of the drive transistor 41 as shown in FIG. 8A (d). Thereby, the temporal variation of the threshold voltage of the drive transistor 41 can be suppressed.
  • the source potential of the drive transistor 41 is ⁇ 7V, which is lower than that in the first embodiment (that is, 1V). For this reason, the potential required as the reverse bias potential is also ⁇ 17 V, which is lower than that in the first embodiment (ie, ⁇ 9 V).
  • a value equal to or higher than the threshold voltage (2 V) (specifically a value equal to or higher than 7 V) is applied between the gate and source of the driving transistor 41, and therefore the conduction between the drain and source of the driving transistor 41 is established. .
  • Vtft_L1 is set to the power supply line 80 as shown in (f) of FIG. 8B.
  • Vtft_L1 is, for example, 1V. Since the drive transistor 41 is in a conductive state, electric charge is supplied from the power supply line 80 to the storage capacitor 42, and the source potential of the drive transistor 41 becomes 1 V, which is the same as that of the power supply line 80.
  • the source potential is set to Vtft_L1 before the signal voltage is written, an appropriate value of the signal voltage can be written to the storage capacitor 42.
  • the signal potential supplied to the data line 70 is determined based on Vtft_L1. Therefore, by providing the write preparation period (t14 to t16), the source potential is set to the reference potential Vtft_L1, and an appropriate signal voltage can be written to the storage capacitor 42.
  • the signal potential at this time is a signal potential corresponding to the own pixel. That is, the signal potential is a signal potential corresponding to the luminance that the pixel should emit in the next light emission period.
  • the signal potential corresponds to a value obtained by adding a low gradation (low luminance) signal voltage (for example, 2.5 V) to a reference potential (for example, 1 V). Is 3.5V.
  • the source potential of the drive transistor 41 may become an indefinite potential before applying the reverse bias voltage. Therefore, by providing a capacitance reset period before applying the reverse bias voltage and setting the source potential of the drive transistor 41 to the second potential (Vtft_L2) of the power supply line 80, an appropriate value of the reverse bias voltage is set. Can be applied.
  • the signal potential of an appropriate value can be written to the storage capacitor 42 by setting the source potential of the drive transistor 41 to the third potential (Vtft_L1) of the power supply line 80.
  • the reset potential is a signal potential of another row.
  • the data line 70 is driven at a frequency twice as high as one horizontal frequency (1 / 1H). That is, the data line 70 is driven twice.
  • the signal potential of another row is used as the reset potential, so that the data line 70 is set at a double frequency so as to supply each of the signal potential (reset potential) and the reverse bias potential within one horizontal period. What is necessary is just to drive (double drive). Therefore, as compared with the first embodiment, the data line 70 can be driven at a low speed, so that the power consumption of the data line driving circuit 7 can be reduced.
  • the power supply line 80 is further selectively set to a third potential that is lower than the first potential and higher than the second potential
  • the driving method of the organic EL display device 1 further includes In a state where the power supply line 80 is set to the second potential and the data line 70 is set to the signal potential of the other row, the switching transistor 43 is turned on, and the signal of the other row is connected to the gate of the driving transistor 41.
  • the drive transistor 41 is turned on, and the power supply line 80 is set to the third potential in a state where the drive transistor 41 is turned on, whereby the source and drain of the drive transistor 41 are set to the third potential.
  • the power supply line 80 is set to the third potential, and the data line 70 is set to the signal potential corresponding to the pixel, It is to conduct static 43, and a write step of writing a signal voltage to the storage capacitor 42.
  • the signal voltage can be appropriately written, and the organic EL element 40 can emit light with a desired luminance. Therefore, variations in display within the display area 2 can be suppressed.
  • Embodiment 3 an organic EL display device and a driving method thereof according to Embodiment 3 will be described.
  • the configuration of the organic EL display device and the configuration of the pixels are the same as those in the first embodiment, and the driving operation is different. Therefore, in the following, description of each component will be omitted, and description will be made focusing on driving operation.
  • FIG. 9 is a timing chart showing the operation of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • FIG. 9 shows, in order from the top, the potential “Vdata” supplied to the data line 70, the potentials “Vtft (n)” to “Vtft (n + 3)” set to the power supply line 80 for each row, Scan signals “Scan (n)” to “Scan (n + 3)” supplied to the scan line 60 for each row, and the gate potential (thick solid line) and source potential (thin solid line) of the drive transistor 41 are shown.
  • Vtft (n) to Vtft (n + 3) indicate potentials set to the power supply lines 80 in the nth to n + 3th rows, respectively, and Scan (n) to Scan (n + 3) respectively represent the nth to n + 3th.
  • 2 shows a scan signal supplied to the scan line 60 of the second row.
  • the signal potential (“video” in FIG. 9) for each row of the plurality of pixels 4 is sequentially set in the data line 70 every horizontal period (1H). That is, one horizontal period includes a first period 301 in which a signal potential is set in the data line 70. One of the two consecutive horizontal periods includes a second period 302 in which a reset potential is set for the data line 70, and the other of the two consecutive horizontal periods is a third in which a reverse bias potential is set for the data line 70. A period 303 is included. That is, two horizontal periods are one repeating unit. That is, in the present embodiment, the data line driving circuit 7 drives the data line 70 at a frequency twice as high as one horizontal frequency (1 / 1H).
  • the voltage control circuit 8 sets the potential of the power supply line 80 every two rows. Specifically, as indicated by Vtft (n) and Vtft (n + 1), the same potential is set to the power supply lines 80 in the nth and n + 1th rows at the same timing. The same applies to the (n + 2) th and n + 3th power supply lines 80.
  • the scanning line driving circuit 6 supplies the scanning signal for writing for each row at different timing (specifically, by shifting by one horizontal period). For example, as shown in Scan (n) and Scan (n + 1), the scan signal 313 is supplied to the nth scan line 60, and after one horizontal period has passed, the scan line 60 of the (n + 1) th row is scanned. A signal 314 is provided.
  • the scanning line driving circuit 6 generates a reset scan signal and a reverse bias application scan signal at different timings every two rows (specifically, for example, a reset scan signal and a reverse bias).
  • the scanning signal for application is supplied (shifted by one horizontal period).
  • the scan signal 311 for reset and the scan signal 312 for applying reverse bias are respectively the same in the scan lines 60 of the nth and n + 1th rows. Supplied at timing. The same applies to the (n + 2) th and n + 3th scan signals.
  • Vtft_L is set in the power supply line 80, thereby terminating the light emission of the organic EL element 40.
  • the charge is released from the storage capacitor 42 to the power supply line 80 through the source and drain of the drive transistor 41. Due to the loss of charge, the potential at both ends of the storage capacitor 42 decreases, and the gate potential of the driving transistor 41 becomes 4 V and the source potential becomes 1.5 V (see FIG. 4A (b)). Further, after the elapse of 2 horizontal periods from the end of the nth and n + 1th light emission periods (time t21), the n + 2th and n + 3th light emission periods are completed.
  • ⁇ Time t22 to t23 Capacity reset period>
  • a scan signal 311 is supplied to the scan line 60 to turn on the switching transistor 43, thereby supplying a reset potential (specifically, 8 V) to the gate of the drive transistor 41.
  • the source and drain of the drive transistor 41 are made conductive, and the charge remaining in the storage capacitor 42 and the parasitic capacitance of the organic EL element 40 is discharged to the power supply line 80.
  • the source potential of the drive transistor 41 can be made the same as the potential of the power supply line 80 (specifically, 1 V) (see (c) and (d) in FIG. 4A).
  • the reset period (time t22 to t23) is substantially one horizontal period, the present invention is not limited to this.
  • the length of the reset period may be set to a time sufficient for discharge depending on the size of the parasitic capacitance of the storage capacitor 42 and the organic EL element 40.
  • ⁇ Time t23 to t24 Reverse bias application period>
  • a scan signal 312 is supplied to the scan line 60 to turn on the switching transistor 43, whereby a reverse bias potential (specifically ⁇ 9V) is supplied to the gate of the drive transistor 41.
  • a reverse bias voltage (specifically, ⁇ 10 V) is supplied between the gate and source of the drive transistor 41 (see (e) and (f) of FIG. 4B).
  • the light emission periods of the (n + 2) th and (n + 3) th rows end during the reverse bias application period of the nth and (n + 1) th rows, but the present invention is not limited to this. Specifically, depending on the length of the reset period (time t22 to t23), the light emission periods of the (n + 2) th and (n + 3) th rows may end during the capacity reset period.
  • the data line 70 is provided for each column, it is necessary to write the signal voltage for each row. In other words, since the signal voltages of a plurality of rows cannot be written to the storage capacitor 42 at the same time, the timing for writing the signal voltage is shifted between the nth row and the n + 1th row.
  • the signal potential for each row of the plurality of pixels 4 is sequentially set in the data line 70 for each horizontal period, and each of the two consecutive horizontal periods is applied to the data line 70.
  • One of the two horizontal periods includes a first period 301 in which the signal potential is set, and further includes a second period 302 in which the reset potential is set in the data line 70, and the other of the two horizontal periods further includes 70 data.
  • a third period 303 in which a reverse bias potential is set for the line is included.
  • the data line 70 is driven at a frequency twice as high as one horizontal frequency (1 / 1H). That is, the data line 70 is driven twice.
  • the voltage control circuit 8 may drive the power supply line 80 with a binary value of the first potential and the second potential, and the data line drive circuit 7 may drive the data line 70 at twice the frequency. . Therefore, power consumption can be suppressed as compared with the case where the data line 70 is driven at a frequency three times as high.
  • the voltage control circuit 8 can be realized with a simple configuration as compared with the case where the power supply line 80 is driven in three values, and an increase in cost can be suppressed.
  • the voltage control circuit 8 sets the potential of the power supply line 80 every two rows. However, every three rows or every four rows, every m rows (m ⁇ 2 natural numbers). ) May be set to a potential. Specifically, as indicated by Vtft (n) to Vtft (n + m ⁇ 1), the same potential is set to the power supply lines 80 in the nth to n + m ⁇ 1th rows at the same timing. In this case, the nth to n + m ⁇ 1th rows are performed simultaneously in the discharge period, the capacity reset period, the reverse bias application period, and the light emission period, excluding the signal voltage writing period. That is, in the present embodiment, the light emission step, the reset step, and the reverse bias application step may be executed simultaneously in a plurality of rows.
  • the voltage control circuit 8 can control a plurality of rows of the power supply lines 80, so that the circuit scale can be reduced, compared with the case where the power supply lines 80 are driven for each row.
  • the voltage control circuit 8 can be realized with a simple configuration, and an increase in cost can be suppressed.
  • Embodiment 4 an organic EL display device and a driving method thereof according to Embodiment 4 will be described.
  • the configuration of the organic EL display device and the configuration of the pixels are the same as those in the first embodiment, and the driving operation is different. Therefore, in the following, description of each component will be omitted, and description will be made focusing on driving operation.
  • This embodiment is different from the operation of the first embodiment in that the threshold voltage of the drive transistor 41 is detected.
  • FIG. 10 is a timing chart showing the operation of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • 11A and 11B are state transition diagrams illustrating the operation of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • FIG. 10 shows, in order from the top, the potential “Vtft” set on the power supply line 80, the potential “Vdata” set on the data line 70, the scan signal “Scan” supplied to the scan line 60, In addition, the gate potential (thick solid line) and the source potential (thin solid line) of the driving transistor 41 are shown.
  • the first potential Vtft_H and the second potential Vtft_L are selectively set in the power supply line 80. Specifically, Vtft_H is set for the light emission period and the threshold detection period, and Vtft_L is set for the non-light emission period excluding the threshold detection period.
  • the drive timing of the data line 70 is the same as that of the first embodiment.
  • Vtft_L is, for example, ⁇ 5V.
  • the drive transistor 41 is turned on, and the signal voltage held in the holding capacitor 42 is applied to the power supply line 80 via the drive transistor 41. Go through. Due to the loss of charge, the potential at both ends of the storage capacitor 42 decreases, and the gate potential of the drive transistor 41 becomes 0V and the source potential becomes ⁇ 5V, as shown in FIG. 11A (b).
  • ⁇ Time t32 to t33 Capacity reset period>
  • a reset signal is supplied to the gate of the drive transistor 41 by supplying a scan signal 411 to the scan line 60 and turning on the switching transistor 43.
  • the power supply line 80 is set to Vtft_L, and the data line 70 is set to a reset potential (specifically, 2V).
  • the source and drain of the drive transistor 41 are conducted.
  • the charges held in the holding capacitor 42 and the parasitic capacitance of the organic EL element 40 are discharged to the power supply line 80 during the discharge period (time t1 to t2), in reality, the charge flow during the reset period.
  • the source potential of the drive transistor 41 is maintained at Vtft_L ( ⁇ 5 V).
  • the parasitic capacitance of the storage capacitor 42 and the organic EL element 40 is reset, so that it is not necessary to provide a reset period, but what gradation of signal voltage is written to each pixel 4. Since it is unknown whether it is inserted, a reset period is necessary to reliably reset the parasitic capacitance of the storage capacitor 42 and the organic EL element 40.
  • ⁇ Time t33 to t34 Reverse bias application period>
  • a reverse bias potential is supplied to the gate of the drive transistor 41 by supplying a scan signal 412 to the scan line 60 and turning on the switching transistor 43.
  • the power supply line 80 is set to Vtft_L, and the data line 70 is set to a reverse bias potential (specifically, ⁇ 15V).
  • a reverse bias voltage of ⁇ 10 V is applied between the gate and source of the drive transistor 41. Thereby, the temporal variation of the threshold voltage of the drive transistor 41 can be suppressed.
  • ⁇ Time t34 Preparation for detection of threshold voltage>
  • the scan signal 413 is supplied to the scan line 60 to turn on the switching transistor 43, whereby the reset potential (specifically, 2V).
  • the reset potential specifically, 2V
  • a voltage equal to or higher than the threshold voltage is applied between the gate and source of the drive transistor 41, and the drive transistor 41 becomes conductive.
  • the source potential of the drive transistor 41 is set to ⁇ 5 V, which is the same as that of the power supply line 80.
  • the scan signals 414 to 416 are supplied a plurality of times, specifically, at times t35, t36 and t37 three times.
  • the threshold voltage of the drive transistor 41 can be held in the storage capacitor 42.
  • the number of times the scan signal is supplied is not limited to this, and may be one time, for example.
  • a current corresponding to the signal voltage and the mobility of the drive transistor 41 flows from the power supply line 80 to the storage capacitor 42, and fluctuates according to the current into which the signal voltage written to the storage capacitor 42 flows. . That is, mobility correction can be performed.
  • the driving method of the organic EL display device 1 further includes a threshold detection step of detecting the threshold voltage of the driving transistor 41 after the reverse bias application step.
  • Embodiment 5 an organic EL display device and a driving method thereof according to Embodiment 5 will be described.
  • the configuration of the organic EL display device and the configuration of the pixels are the same as those in the first embodiment, and the driving operation is different. Therefore, in the following, description of each component will be omitted, and description will be made focusing on driving operation.
  • Embodiments 1 to 4 described above the example in which the reverse bias voltage is a constant value has been described.
  • the threshold voltage is negatively shifted.
  • the threshold voltage that has been positively shifted during the light emission period is negatively shifted, so that variation with time of the threshold voltage can be suppressed.
  • the threshold voltage may shift too negative in some cases. For example, when a reverse bias voltage of ⁇ 10 V is continuously applied to a pixel that is almost black and has a positive bias close to 0 V, the threshold voltage of the drive transistor 41 may shift negatively. When the threshold voltage is negatively shifted, light is emitted brighter than surrounding pixels, which may cause reverse image sticking.
  • the reverse bias voltage is determined to be a value corresponding to the signal voltage (that is, the positive bias voltage).
  • the threshold fluctuation of the drive transistor 41 can be appropriately suppressed. In other words, it can be prevented from shifting too negatively.
  • FIG. 12 is a timing chart showing an operation at the time of high gradation light emission of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • FIG. 13 is a timing chart showing an operation at the time of low gradation light emission of the pixel 4 in the organic EL display device 1 according to the present embodiment.
  • the gate potential is 12V and the source potential is 7V. Therefore, the organic EL element 40 emits light in a state where a signal voltage of 5V is written in the storage capacitor 42. is doing.
  • the gate potential is ⁇ 4 V and the source potential is 1 V. Therefore, a ⁇ 5 V reverse bias voltage is applied between the gate and the source of the drive transistor 41. Applied.
  • the organic EL element 40 emits light while a 3V signal voltage is written in the storage capacitor 42. is doing.
  • the gate potential is ⁇ 2V and the source potential is 1V. Therefore, a reverse bias voltage of ⁇ 3V is applied between the gate and the source of the drive transistor 41. Applied.
  • the reverse bias voltage is determined based on the signal voltage supplied to the corresponding pixel 4.
  • the reverse bias voltage and the signal voltage supplied to the corresponding pixel have a positive correlation.
  • a larger reverse bias voltage is applied as the signal voltage supplied to the corresponding pixel is larger.
  • the signal voltage is, for example, the signal voltage of the frame immediately before applying the reverse bias voltage, as shown in FIGS.
  • the organic EL display device 1 includes a memory for storing the signal voltage of the immediately previous frame.
  • the signal voltage may be the signal voltage of the frame immediately after applying the reverse bias voltage.
  • the organic EL display device 1 since the organic EL display device 1 does not have to include a memory for storing the signal voltage, the cost can be reduced.
  • the reverse bias voltage may be set stepwise for each signal voltage range. That is, the reverse bias voltage may be set to a plurality of discrete values.
  • the reverse bias voltage corresponding to a signal voltage of 0V to 10V, when the signal voltage is 0V to 3V, the reverse bias voltage is ⁇ 2V, when the signal voltage is 3V to 7V, the reverse bias voltage is ⁇ 5V, and the signal voltage is 7V to In the case of 10V, the reverse bias voltage may be set to -10V. Thereby, the number of bits of the data line driving circuit 7 can be reduced.
  • the organic EL display device 1 including the organic EL element 40 as a light-emitting element has been described as the display device according to the present disclosure.
  • the present disclosure is not limited thereto, and a current-driven light-emitting element is used. Any display device may be used.
  • the circuit configuration of the pixel 4 in the display device according to the present disclosure is not limited to the circuit configuration described above, and may be a circuit configuration having another configuration.
  • the operation of the pixel 4 is not limited to the operation shown in the timing chart described above, and may be another operation.
  • Each transistor in the pixel 4 may be a P-channel transistor or an N-channel transistor.
  • a device in which an element such as a transistor, a resistor element, or a capacitor element is connected in series or in parallel to a certain element within a range in which a function similar to the circuit configuration described above can be realized.
  • the term “connected” in the above embodiment is not limited to the case where two terminals (nodes) are directly connected, and the two terminals ( Node) is connected through an element.
  • a reset transistor for resetting the charge of the parasitic capacitance of the storage capacitor 42 and the organic EL element 40 may be provided.
  • a program for causing the computer to function as a characteristic control unit included in the display device or as a program for causing the computer to execute characteristic steps included in the driving method.
  • Such a program can be distributed via a computer-readable non-transitory recording medium such as a CD-ROM (Compact Disc-Read Only Memory) or a communication network such as the Internet. .
  • the display device and the driving method thereof according to the present disclosure can be used for a display device such as a flat panel display such as a television as shown in FIG.

Abstract

　行列状に配置された複数の画素（４）を備える表示装置（１）の駆動方法であって、複数の画素（４）のそれぞれは、供給された電流に応じて発光する有機ＥＬ素子（４０）と、有機ＥＬ素子（４０）に電流を供給する駆動トランジスタ（４１）と、駆動トランジスタ（４１）のゲートとソース又はドレインとの間に接続された保持容量（４２）とを備え、表示装置（１）の駆動方法は、有機ＥＬ素子（４０）に電流を供給することで、有機ＥＬ素子（４０）を発光させる発光ステップと、保持容量（４２）と有機ＥＬ素子（４０）の寄生容量との少なくとも一方の電荷をリセットするリセットステップと、駆動トランジスタ（４１）のゲートとソースとの間に逆バイアス電圧を印加する逆バイアス印加ステップとを含み、リセットステップは、発光ステップと逆バイアス印加ステップとの間で実行される。

Description

表示装置及びその駆動方法
　本開示は、表示装置及びその駆動方法に関する。
　電流駆動型の発光素子を用いた表示装置として、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた表示装置が知られている。有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。
　有機ＥＬ表示装置などのアクティブマトリクス型の表示装置は、複数の画素が行列状に配置されている。画素は、有機ＥＬ素子と、画素信号に応じた駆動電流を有機ＥＬ素子に供給する駆動トランジスタとを有する。
　駆動トランジスタとしては、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が用いられる。ＴＦＴでは、通電時のゲート－ソース間電圧などのストレスにより、ＴＦＴの閾値電圧が経時的にシフトする。閾値電圧の経時的なシフトは、有機ＥＬ素子への供給電流量の変動の原因となるため、表示装置の輝度制御に影響し、表示品質を悪化させる。
　これに対して、例えば、特許文献１には、非発光期間に映像信号に対応した逆バイアス電圧を印加することで、駆動トランジスタの閾値電圧の変動を抑制する構成が開示されている。
特開２００９－１６８９６９号公報
　しかしながら、特許文献１に記載の構成では、有機ＥＬ素子の電気的特性のばらつき又は駆動トランジスタの寄生容量の影響を受けて、適切な逆バイアス電圧が印加されないという課題がある。このため、例えば、逆バイアス電圧が小さすぎる場合は、発光期間に生じた駆動トランジスタの閾値電圧の変動を十分に抑制することができない。逆に、逆バイアス電圧が大きすぎる場合は、駆動トランジスタの閾値電圧を逆方向にシフトさせてしまい、閾値電圧の変動を抑制することができない。
　そこで、本開示は、より高精度にトランジスタの閾値電圧の経時変動を抑制することができる表示装置及びその駆動方法を提供する。
　上記課題を解決するため、本開示に係る表示装置の駆動方法は、行列状に配置された複数の画素を備える表示装置の駆動方法であって、前記複数の画素のそれぞれは、供給された電流に応じて発光する発光素子と、前記発光素子に電流を供給する駆動トランジスタと、前記駆動トランジスタのゲートとソース又はドレインとの間に接続された保持容量とを備え、前記表示装置の駆動方法は、前記発光素子に電流を供給することで、前記発光素子を発光させる発光ステップと、前記保持容量と前記発光素子の寄生容量との少なくとも一方の電荷をリセットするリセットステップと、前記駆動トランジスタのゲート－ソース間に逆バイアス電圧を印加する逆バイアス印加ステップとを含み、前記リセットステップは、前記発光ステップと前記逆バイアス印加ステップとの間で実行される。
　本開示によれば、より高精度にトランジスタの閾値電圧の経時変動を抑制することができる。
図１は、実施の形態１に係る有機ＥＬ表示装置の概要構成を示すブロック図である。 図２は、実施の形態１に係る有機ＥＬ表示装置における画素の回路構成を示す回路図である。 図３は、実施の形態１に係る有機ＥＬ表示装置における画素の低階調発光時の動作を示すタイミングチャートである。 図４Ａは、実施の形態１に係る有機ＥＬ表示装置における画素の低階調発光時の動作を示す状態遷移図である。 図４Ｂは、実施の形態１に係る有機ＥＬ表示装置における画素の低階調発光時の動作を示す状態遷移図である。 図５は、実施の形態１に係る有機ＥＬ表示装置における画素の高階調発光時の動作を示すタイミングチャートである。 図６Ａは、実施の形態１に係る有機ＥＬ表示装置における画素の高階調発光時の動作を示す状態遷移図である。 図６Ｂは、実施の形態１に係る有機ＥＬ表示装置における画素の高階調発光時の動作を示す状態遷移図である。 図７は、実施の形態２に係る有機ＥＬ表示装置における画素の動作を示すタイミングチャートである。 図８Ａは、実施の形態２に係る有機ＥＬ表示装置における画素の動作を示す状態遷移図である。 図８Ｂは、実施の形態２に係る有機ＥＬ表示装置における画素の動作を示す状態遷移図である。 図９は、実施の形態３に係る有機ＥＬ表示装置における画素の動作を示すタイミングチャートである。 図１０は、実施の形態４に係る有機ＥＬ表示装置における画素の動作を示すタイミングチャートである。 図１１Ａは、実施の形態４に係る有機ＥＬ表示装置における画素の動作を示す状態遷移図である。 図１１Ｂは、実施の形態４に係る有機ＥＬ表示装置における画素の動作を示す状態遷移図である。 図１２は、実施の形態５に係る有機ＥＬ表示装置における画素の高階調発光時の動作を示すタイミングチャートである。 図１３は、実施の形態５に係る有機ＥＬ表示装置における画素の低階調発光時の動作を示すタイミングチャートである。 図１４は、本開示の表示装置を内蔵した薄型フラットテレビの外観図である。
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者は、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。例えば、以下の実施の形態で示される数値、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
　（実施の形態１）
　［１．有機ＥＬ表示装置］
　まず、本実施の形態に係る有機ＥＬ表示装置の構成について、図１及び図２を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１の概要構成を示すブロック図である。図２は、本実施の形態に係る有機ＥＬ表示装置１における画素４の回路構成を示す回路図である。
　図１に示すように、有機ＥＬ表示装置１は、表示領域２と制御部３とを備える。表示領域２には、後述する画素４が行列状に配置されている。制御部３は、表示領域２に配置された複数の画素４に対する種々の制御を行う。制御部３は、図１に示すように、タイミング制御回路５と、走査線駆動回路６と、データ線駆動回路７と、電圧制御回路８とを備える。
　タイミング制御回路５は、例えば、走査線駆動回路６と、データ線駆動回路７と、電圧制御回路８との同期、及び、１フレーム毎の有機ＥＬ表示装置１の動作のタイミング制御等を行う。
　走査線駆動回路６は、タイミング制御回路５からの制御信号に基づいて、表示領域２のスキャン線６０を駆動する。例えば、走査線駆動回路６は、ゲートドライバＩＣである。具体的には、走査線駆動回路６は、垂直同期信号及び水平同期信号に基づいて、各画素４に、スキャン信号を行毎に出力する。スキャン信号は、スキャン線６０に出力され、接続先のスイッチングトランジスタ４３（図２参照）の導通及び非導通を制御するために用いられるパルス信号である。
　データ線駆動回路７は、タイミング制御回路５からの制御信号に基づいて、表示領域２のデータ線７０を駆動する。例えば、データ線駆動回路７は、ソースドライバＩＣ（データドライバＩＣ）である。具体的には、データ線駆動回路７は、水平同期信号に基づいて、各画素４に、当該画素の輝度を示す画素信号を出力する。画素信号は、データ線７０に出力され、接続先の画素４の輝度を指示するために用いられる。
　電圧制御回路８は、表示領域２に各種電源電圧を供給する。各種電源電圧とは、図２に示す画素例では、Ｖｔｆｔ及びＶｅｌであり、それぞれ電源線８０及び８１（図１には示していない）を介して各画素４に供給される。なお、電圧制御回路８は、例えば、ゲートドライバＩＣ又はデータドライバＩＣに組み込まれていてもよい。
　なお、有機ＥＬ表示装置１は、例えば、図示しないが、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、制御プログラムを格納したＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）などの記憶媒体、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの作業用メモリ、及び、通信回路を有するとしてもよい。例えば、画素信号は、例えば、ＣＰＵが制御プログラムを実行することにより生成されてもよい。
　［２．画素の回路構成］
　次に、画素４の回路構成について、図２を用いて説明する。
　画素４は、有機ＥＬ素子４０と、駆動トランジスタ４１と、保持容量４２と、スイッチングトランジスタ４３とを備える。また、画素４には、スキャン線６０と、データ線７０と、電源線８０と、電源線８１とが接続されている。データ線７０を介して供給された画素信号に応じた電圧（すなわち、信号電圧）に対応する輝度で有機ＥＬ素子４０が発光する。
　有機ＥＬ素子４０は、供給された電流に応じて発光する発光素子の一例である。具体的には、有機ＥＬ素子４０は、駆動トランジスタ４１から供給される電流量に応じた輝度で発光する。有機ＥＬ素子４０は、カソードが電源線８１に接続され、アノードが駆動トランジスタ４１のソースに接続されている。
　駆動トランジスタ４１は、有機ＥＬ素子４０に電流を供給する。例えば、駆動トランジスタ４１は、有機ＥＬ素子４０への電流の供給量を制御する電圧駆動型の駆動素子であり、有機ＥＬ素子４０に電流を流すことで有機ＥＬ素子４０を発光させる。
　具体的には、駆動トランジスタ４１のドレインは、電源線８０に接続され、ゲートはスイッチングトランジスタ４３を介してデータ線７０に接続されている。また、駆動トランジスタ４１のゲートは、保持容量４２の第１電極に接続され、ソースは保持容量４２の第２電極及び有機ＥＬ素子４０のアノードに接続されている。
　なお、本実施の形態では、後述する発光期間と容量リセット期間とでは、駆動トランジスタ４１のソースとドレインとが入れ替わる。すなわち、発光期間では、駆動トランジスタ４１の電源線８０側の端子がドレインで、電源線８１側の端子がソースであるのに対して、容量リセット期間では、駆動トランジスタ４１の電源線８１側の端子がドレインで、電源線８０側の端子がソースになる。ただし、説明を簡単にするため、以下では、駆動トランジスタ４１の電源線８０側の端子をドレイン、電源線８１側の端子をソースとして説明する。他の実施の形態でも同様である。
　駆動トランジスタ４１は、保持容量４２に保持された電圧に応じた電流量で、有機ＥＬ素子４０に電流を流すことができる。つまり、有機ＥＬ表示装置１は、発光動作によって、保持容量４２に保持された電圧に応じた輝度で有機ＥＬ素子４０を発光させることができる。
　ここで、駆動トランジスタ４１の閾値電圧は、駆動トランジスタ４１が設けられたＴＦＴ基板形成時の初期的な分布及び経時的な閾値電圧シフトなどによって画素４毎にばらつくことがある。このばらつきによる影響は、逆バイアス電圧を印加することによって抑制することができる。具体的には、駆動トランジスタ４１のゲート－ソース間に、信号電圧とは極性の異なる逆バイアス電圧を印加する。本実施の形態では、信号電圧は、０～１０Ｖの範囲の正バイアス電圧であるので、逆バイアス電圧は、負バイアス電圧（例えば、－１０Ｖ）である。
　なお、逆バイアス電圧の印加動作の詳細については、後で説明する。
　保持容量４２は、駆動トランジスタ４１のゲートとソースとの間に接続されている（保持容量４２には閾値電圧だけでなく、逆バイアス電圧や画像信号電圧も保持される）。具体的には、保持容量４２の第２電極は、駆動トランジスタ４１のソース（電源線８１側）と有機ＥＬ素子４０のアノードとが接続されたノードに接続されている。保持容量４２の第１電極は、駆動トランジスタ４１のゲートに接続されている。また、保持容量４２の第１電極は、スイッチングトランジスタ４３を介してデータ線７０と接続されている。
　スイッチングトランジスタ４３は、駆動トランジスタ４１のゲートとデータ線７０との間に接続されたスイッチの一例である。スイッチングトランジスタ４３は、画素信号を供給するためのデータ線７０と保持容量４２の第１電極（すなわち、駆動トランジスタ４１のゲート）との導通及び非導通を切り換える。
　具体的には、スイッチングトランジスタ４３は、ドレイン及びソースの一方がデータ線７０に接続され、ドレイン及びソースの他方が保持容量４２の第１電極に接続され、ゲートがスキャン線６０に接続されている。言い換えると、スイッチングトランジスタ４３は、データ線７０を介して供給された画素信号に応じた電圧（すなわち、信号電圧）を保持容量４２に書込むための機能を有する。
　スキャン線６０は、表示領域２において、複数の画素４の行毎に設けられている。スキャン線６０は、走査線駆動回路６に接続され、スイッチングトランジスタ４３の導通及び非導通を切り替えるためのスキャン信号が伝達される。
　データ線７０は、表示領域２において、複数の画素４の列毎に設けられている。つまり、データ線７０は、複数の画素４の列毎に、当該列に配置された画素４に接続されている。例えば、第ｍ列のデータ線７０は、第ｍ列の複数の画素４のスイッチングトランジスタ４３に接続されている。
　データ線７０は、画素信号に応じた信号電位を含む複数の電位に選択的に設定される。本実施の形態では、データ線７０は、信号電位と、リセット電位と、逆バイアス電位とに選択的に設定される。
　信号電位は、画素４の輝度の応じた電位であり、保持容量４２の第１電極（すなわち、駆動トランジスタ４１のゲート）に供給される電位である。なお、画素４の輝度は、保持容量４２に書込まれる信号電圧に応じて決まる。したがって、信号電位は、画素４の輝度に応じた信号電圧を基準電位に加えた値に設定される。なお、基準電位は、電源線８０に設定される第２電位（後述する）である。
　リセット電位は、駆動トランジスタ４１を導通させるための電位である。本実施の形態では、リセット電位は、信号電位とは独立して予め定められた電位である。具体的には、リセット電位は、駆動トランジスタ４１の閾値電圧（例えば、２Ｖ）より高い電圧を基準電位に加えた値である。
　逆バイアス電位は、駆動トランジスタ４１のゲート－ソース間に逆バイアス電圧を印加するための電位である。具体的には、逆バイアス電位は、基準電位よりも低い電位である。例えば、逆バイアス電位は、信号電位の最低値よりも低い電位であり、負の電位である。
　電源線８０及び８１は、例えば、表示領域２において、複数の画素４の行毎に設けられている。つまり、電源線８０及び８１は、複数の画素４の行毎に、当該行に配置された画素４に接続されている。例えば、第ｎ行の電源線８０及び８１は、第ｎ行の複数の画素４の駆動トランジスタ４１のドレインに接続されている。なお、電源線８０は行毎に配置され、電源線８１は列毎に配置されてもよい。
　電源線８０は、駆動トランジスタ４１のドレインに接続され、有機ＥＬ素子４０を発光させる電流を供給するための電源線である。電源線８０は、第１電位と、第１電位より低い第２電位とに選択的に設定される。
　第１電位は、有機ＥＬ素子４０に電流を流すための電位であり、例えば、電源線８１に設定される電位より高い。電源線８０に第１電位が設定された場合に、有機ＥＬ素子４０を発光させる電流を供給することができる。例えば、第１電位は、１６Ｖである。
　第２電位は、保持容量４２及び有機ＥＬ素子４０の寄生容量の電荷をリセットする際の基準となる電位である。また、第２電位は、保持容量４２に信号電圧を書込む際の基準となる電位である。
　例えば、第２電位は、電源線８１に設定される電位に、有機ＥＬ素子４０の閾値電圧（例えば、２Ｖ）より低い電圧を加えた電位である。例えば、第２電位は、１Ｖである。なお、第２電位は、電源線８１に設定される電位より低くてもよい。つまり、電源線８０に第２電位が設定された場合に、有機ＥＬ素子４０を発光させる電流を供給しないように、第２電位の値は決められる。
　電源線８１は、有機ＥＬ素子４０のカソードに接続された電源線である。例えば、電源線８１は、接地されている。言い換えると、電源線８１には、０Ｖの電位が設定される。
　以上のような画素４の構成により、有機ＥＬ表示装置１は、駆動トランジスタ４１に精度良く逆バイアス電圧を印加することができ、より高精度にトランジスタの閾値電圧の経時変動を抑制することができる。このメカニズムについては、以下の動作説明において詳しく説明する。
　なお、画素４を構成する複数のトランジスタ（駆動トランジスタ４１及びスイッチングトランジスタ４３）はｎ型ＴＦＴとして以下では説明を行うが、これに限らない。複数のトランジスタは、ｐ型ＴＦＴでもよい。また、複数のトランジスタにおいて、ｎ型ＴＦＴとｐ型ＴＦＴとが混在して用いられてもよい。
　［３．有機ＥＬ表示装置の動作］
　次に、有機ＥＬ表示装置１の動作について、図３～図６Ｂを用いて説明する。なお、以下で説明する各動作は、制御部３により実行される。なお、以下では、駆動トランジスタ４１の閾値電圧が２Ｖである場合を例に説明する。
　［３－１．低階調発光時］
　まず、画素４の低階調発光時の動作について、図３、図４Ａ及び図４Ｂを用いて説明する。
　図３は、本実施の形態に係る有機ＥＬ表示装置１における画素４の低階調発光時の動作を示すタイミングチャートである。図４Ａ及び図４Ｂは、本実施の形態に係る有機ＥＬ表示装置１における画素４の低階調発光時の動作を示す状態遷移図である。
　具体的には、図３は、上から順に、電源線８０に設定される電位“Ｖｔｆｔ”、データ線７０に設定される電位“Ｖｄａｔａ”、スキャン線６０に供給されるスキャン信号“Ｓｃａｎ”、並びに、駆動トランジスタ４１のゲート電位（太実線）及びソース電位（細実線）を示している。
　図３に示すように、電源線８０には、第１電位Ｖｔｆｔ＿Ｈと、第２電位Ｖｔｆｔ＿Ｌとが選択的に設定される。具体的には、発光期間には、Ｖｔｆｔ＿Ｈが設定され、非発光期間には、Ｖｔｆｔ＿Ｌが設定される。
　また、データ線７０には、複数の画素４の行毎の信号電位（図３の“映像”）が、１水平期間（１Ｈ）毎に順に設定される。具体的には、１水平期間は、データ線７０に信号電位が設定される第１期間１０１と、データ線７０にリセット電位が設定される第２期間１０２と、データ線に逆バイアス電位が設定される第３期間１０３とを含んでいる。言い換えると、データ線７０は、１水平期間に３つの異なる電位に設定される。すなわち、本実施の形態では、データ線駆動回路７は、１水平周波数（すなわち、１水平期間の逆数：１／１Ｈ）の３倍の周波数でデータ線７０を駆動する。
　なお、第１期間１０１、第２期間１０２及び第３期間１０３は、互いに同じ長さの期間、具体的には、１水平期間の３分の１の期間であるが、これに限らない。第１期間１０１、第２期間１０２及び第３期間１０３は、互いに異なる長さの期間でもよい。例えば、信号電位は、各画素４の保持容量４２に正確な電圧を設定する必要があるため、第１期間１０１は長めに設定することが好ましい。一方、リセット電位については、駆動トランジスタ４１を導通させることができればよく、信号電位ほど正確に電圧を設定する必要は無いため、第２期間１０２は第１期間１０１よりも短くても構わない。逆バイアス電位については、信号電位ほど正確に設定する必要は無いが、（駆動トランジスタの閾値電圧の経時変動を抑制するために適切な値を設定せねばならないため、）リセット電位と同等以上の精度で、電圧を設定することが好ましい。つまり、第１期間１０１が、第２期間１０２及び第３期間１０３よりも長くなるように設定することがより好ましい。
　ここで、図３に示す例では、時刻ｔ４で信号電圧の書込みを行う。つまり、図３に示す信号電位は、時刻ｔ４の信号電位を除いて、他の行の画素に対応する信号電位を示している。
　スキャン線６０には、スイッチングトランジスタ４３を導通させるためのスキャン信号１１１～１１３が所定のタイミングで供給される。図３に示すように、スキャン信号１１１～１１３は、パルス信号であり、それぞれのパルス幅は、第１期間１０１、第２期間１０２及び第３期間１０３の各々より短い期間である。スキャン信号１１１～１１３のパルス幅は、共通でもよいし、第１期間１０１、第２期間１０２及び第３期間１０３に応じて、個別に設定してもよい。スイッチングトランジスタ４３は、パルス信号が供給された場合に、パルス信号のパルス幅に応じた期間のみ導通する。
　＜～時刻ｔ１：発光期間＞
　図３に示す発光期間（～時刻ｔ１）では、電源線８０にＶｔｆｔ＿Ｈが設定されているので、図４Ａの（ａ）に示すように、保持容量４２に保持された信号電圧（例えば２．５Ｖ）に応じた電流が駆動トランジスタ４１を介して有機ＥＬ素子４０に流れる。Ｖｔｆｔ＿Ｈは、例えば、１６Ｖである。
　これにより、有機ＥＬ素子４０は低輝度で発光する。このとき、有機ＥＬ素子４０のアノード電位、すなわち、駆動トランジスタ４１のソース電位は４Ｖであり、駆動トランジスタ４１のゲート電位は６．５Ｖである。
　＜時刻ｔ１～ｔ２：放電期間＞
　次に、時刻ｔ１で、電源線８０にＶｔｆｔ＿Ｌを設定することにより、有機ＥＬ素子４０の発光を終了する。Ｖｔｆｔ＿Ｌは、例えば、１Ｖである。
　時刻ｔ１では、駆動トランジスタ４１のゲート電位が６．５Ｖであり、ドレイン電位が１Ｖになるので、駆動トランジスタ４１は導通し、保持容量４２に保持された信号電圧が駆動トランジスタ４１を介して電源線８０に抜けていく。電荷の抜けによって、保持容量４２の両端の電位が下がり、図４Ａの（ｂ）に示すように、駆動トランジスタ４１のゲート電位が４Ｖ、ソース電位が例えば１．５Ｖになる。
　このとき、駆動トランジスタ４１の閾値電圧が２Ｖであるため、保持容量４２及び有機ＥＬ素子４０の寄生容量の電荷は、徐々に電源線８０に抜けていく。しかしながら、寄生容量が大きく、規定の時間内で保持容量４２及び有機ＥＬ素子４０の寄生容量の両方の電荷を抜くためには、駆動トランジスタ４１のオン電圧は不十分である。このため、駆動トランジスタ４１のソースに電荷が残り、不定電位となる。当該不定電位は、保持容量４２及び有機ＥＬ素子４０の寄生容量に応じて変動する。
　また、このとき、不定電位は、電源線８１の電位にも影響を受ける。電源線８１の電位は、配線抵抗による電圧降下により、表示領域２の面内でばらつきが発生する。このため、画素４毎にソース電位が異なり、おおよそ１．５Ｖになるとしか言えず、厳密には不定電位となる。
　このように、駆動トランジスタ４１のソースが不定電位になるので、逆バイアス電圧の大きさがソース電位に応じて変動してしまい、適切な逆バイアス電圧を印加することができなくなる。そこで、本実施の形態では、逆バイアス電圧を印加する前に、保持容量４２及び有機ＥＬ素子４０の寄生容量の電荷をリセットすることで、駆動トランジスタ４１のソース電位を安定させる。
　＜時刻ｔ２～ｔ３：容量リセット期間＞
　時刻ｔ２で、図４Ａの（ｃ）に示すように、スキャン線６０にスキャン信号１１１を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートにリセット電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌに設定され、かつ、データ線７０はリセット電位に設定されている。
　ここで、リセット電位は、駆動トランジスタ４１のゲートとドレイン（電源線８０）との間に、閾値電圧以上の電圧を印加するための電位である。リセット電位は、例えば、８Ｖである。
　図４Ａの（ｃ）に示すように、駆動トランジスタ４１のゲートとドレインとの間には７Ｖの電圧が印加されるので、駆動トランジスタ４１のソース－ドレイン間が導通する。よって、保持容量４２及び有機ＥＬ素子４０の寄生容量に残っていた電荷は、電源線８０に放出される。
　これにより、図４Ａの（ｄ）に示すように、駆動トランジスタ４１のソース電位は、電源線８０と同じ１Ｖになる。このように、リセット期間を設けることで、駆動トランジスタ４１のソース電位を電源線８０の電位と同じにすることができる。
　なお、図３に示すように、リセット期間（時刻ｔ２～ｔ３）を略２水平期間としたが、これに限らない。リセット期間の長さは、保持容量４２及び有機ＥＬ素子４０の寄生容量の大きさなどによって、放電に十分な時間が設定されればよい。
　＜時刻ｔ３～ｔ４：逆バイアス印加期間＞
　時刻ｔ３で、図４Ｂの（ｅ）に示すように、スキャン線６０にスキャン信号１１２を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートに逆バイアス電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌに設定され、かつ、データ線７０は逆バイアス電位に設定されている。
　ここで、逆バイアス電位は、駆動トランジスタ４１のゲート－ソース間に、逆バイアス電圧を印加するための電位である。
　逆バイアス電圧は、例えば、保持容量４２に保持される信号電圧とは極性が異なる電圧である。具体的には、逆バイアス電圧は、駆動トランジスタ４１のゲート－ソース間に印加する負電圧である。駆動トランジスタ４１のゲート－ソース間に負電圧を印加することで、発光期間に駆動トランジスタ４１のゲート－ソース間に正電圧（信号電圧）が印加されたことによって発生した閾値電圧の正シフトを抑制することができる。
　逆バイアス電圧は、駆動トランジスタ４１のゲート電位、すなわち、逆バイアス電位と、ソース電位との差に相当する。ソース電位は、リセット期間によって電源線８０と同電位のＶｔｆｔ＿Ｌに設定されるので、逆バイアス電圧は、データ線７０に設定される逆バイアス電位と、電源線８０に設定されるＶｔｆｔ＿Ｌとの差になる。すなわち、有機ＥＬ素子４０のばらつき及び電源線８１の電圧降下の影響を受けずに、適切な値の逆バイアス電圧を駆動トランジスタ４１のゲート－ソース間に印加することができる。
　本実施の形態では、逆バイアス電位は、電源線８０に設定されるＶｔｆｔ＿Ｌよりも低く、例えば、－９Ｖである。駆動トランジスタ４１のソース電位は、１Ｖに設定されているので、図４Ｂの（ｆ）に示すように、駆動トランジスタ４１のゲート－ソース間には－１０Ｖの逆バイアス電圧が印加される。これにより、駆動トランジスタ４１の閾値電圧の経時変動を抑制することができる。なお、逆バイアス電位は必ずしも負電圧とは限らない。例えば、０Ｖであってもよい。なぜなら、駆動トランジスタ４１のソース電位は、１Ｖに設定されているので、駆動トランジスタ４１のゲート－ソース間には－１Ｖの逆バイアス電圧が印加されるので、同様の効果を見込むことができる。このように、逆バイアス電位は、データ線駆動回路７の出力可能な電位と、駆動トランジスタ４１の特性とを鑑みて設定すればよく、必ずしも負電圧とは限らない。
　なお、図３に示すように、逆バイアス印加期間（時刻ｔ３～ｔ４）を略５水平期間としたが、これに限らない。逆バイアス印加期間の長さは、駆動トランジスタ４１の特性などによって、閾値電圧の経時変動を抑制するのに十分な期間が設定されればよい。
　＜時刻ｔ４：信号電圧の書込み＞
　時刻ｔ４で、図４Ｂの（ｇ）に示すように、スキャン線６０にスキャン信号１１３を供給して、スイッチングトランジスタ４３を導通させることで、保持容量４２に信号電圧を書込む。このとき、電源線８０はＶｔｆｔ＿Ｌに設定され、かつ、データ線７０は信号電位に設定されている。
　このときの信号電位は、自画素に対応する信号電位である。つまり、信号電位は、自画素が次の発光期間に発光すべき輝度に応じた信号電位である。例えば、図４Ｂの（ｇ）に示す例では、信号電位は、基準電位（例えば１Ｖ）に低階調（低輝度）の信号電圧（例えば２．５Ｖ）を加えた値に相当し、具体的には、３．５Ｖである。
　＜時刻ｔ５～：発光期間＞
　時刻ｔ５で、電源線８０をＶｔｆｔ＿Ｈに設定することで、有機ＥＬ素子４０に電源線８０から駆動トランジスタ４１を介して電流を供給する。これにより、図４Ｂの（ｈ）に示すように、保持容量４２に保持された信号電圧（例えば２．５Ｖ）に応じた電流が流れて、有機ＥＬ素子４０が発光する。
　以上のように、低階調発光時には、逆バイアス電圧を印加する前に駆動トランジスタ４１のソース電位が不定電位となる場合がある。このため、逆バイアス電圧を印加する前に容量のリセット期間を設けて、駆動トランジスタ４１のソース電位を電源線８０の第２電位（Ｖｔｆｔ＿Ｌ）に設定することで、適切な値の逆バイアス電圧を印加することができる。
　［３－２．高階調発光時］
　次に、画素４の低階調発光時の動作について、図５、図６Ａ及び図６Ｂを用いて説明する。
　図５は、本実施の形態に係る有機ＥＬ表示装置１における画素４の高階調発光時の動作を示すタイミングチャートである。具体的には、同図は、上から順に、電源線８０に供給される電位“Ｖｔｆｔ”、データ線７０に供給される電位“Ｖｄａｔａ”、スキャン線６０に供給されるスキャン信号“Ｓｃａｎ”、並びに、駆動トランジスタ４１のゲート電位（太実線）及びソース電位（細実線）を示している。
　図６Ａ及び図６Ｂは、本実施の形態に係る有機ＥＬ表示装置１における画素４の高階調発光時の動作を示す状態遷移図である。
　なお、上述した低階調発光時と同じ点については、説明を省略する。
　＜～時刻ｔ１：発光期間＞
　図５に示す発光期間（～ｔ１）では、電源線８０にＶｔｆｔ＿Ｈが設定されているので、図６Ａの（ａ）に示すように、保持容量４２に保持された信号電圧（例えば５Ｖ）に応じた電流が駆動トランジスタ４１を介して有機ＥＬ素子４０に流れる。これにより、有機ＥＬ素子４０は高輝度で発光する。このとき、有機ＥＬ素子４０のアノード電位、すなわち、駆動トランジスタ４１のソース電位は７Ｖであり、駆動トランジスタ４１のゲート電位は１２Ｖである。
　＜時刻ｔ１～ｔ２：放電期間＞
　次に、時刻ｔ１で、電源線８０にＶｔｆｔ＿Ｌを設定することにより、有機ＥＬ素子４０の発光を終了する。
　時刻ｔ１では、駆動トランジスタ４１のゲート電位が１２Ｖであり、ドレイン電位が１Ｖになるので、駆動トランジスタ４１は導通し、保持容量４２に保持された信号電圧が駆動トランジスタ４１を介して電源線８０に抜けていく。電荷の抜けによって、保持容量４２の両端の電位が下がり、図６Ａの（ｂ）に示すように、駆動トランジスタ４１のゲート電位が６Ｖ、ソース電位が１Ｖになる。
　すなわち、低階調発光時とは異なり、高階調発光時では、駆動トランジスタ４１が完全に導通した状態で、駆動トランジスタ４１のソース電位が、電源線８０に設定されたＶｔｆｔ＿Ｌと同じになる。すなわち、保持容量４２及び有機ＥＬ素子４０の寄生容量はリセットされるので、リセット期間を設ける必要はない。
　しかしながら、各画素４にどのような階調の信号電圧が書込まれるかは不明であるために、保持容量４２及び有機ＥＬ素子４０の寄生容量を確実にリセットするためには、リセット期間は必要となる。
　＜時刻ｔ２～ｔ３：容量リセット期間＞
　時刻ｔ２で、図６Ａの（ｃ）に示すように、スキャン線６０にスキャン信号１１１を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートにリセット電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌに設定され、かつ、データ線７０はリセット電位に設定されている。
　このとき、駆動トランジスタ４１のゲートとドレイン（電源線８０）との間には７Ｖの電圧が印加されるので、駆動トランジスタ４１のソース－ドレイン間が導通する。ただし、保持容量４２及び有機ＥＬ素子４０の寄生容量に保持されていた電荷は、放電期間（時刻ｔ１～ｔ２）によって電源線８０に放出されているので、実際には、リセット期間では電荷の流れはなく、駆動トランジスタ４１のソース電位は、Ｖｔｆｔ＿Ｌに維持されたままである。これにより、図６Ａの（ｄ）に示すように、駆動トランジスタ４１のソース電位は、電源線８０と同じ１Ｖになる。
　＜時刻ｔ３～ｔ４：逆バイアス印加期間＞
　時刻ｔ３で、図６Ｂの（ｅ）に示すように、スキャン線６０にスキャン信号１１２を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートに逆バイアス電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌに設定され、かつ、データ線７０は逆バイアス電位に設定されている。
　具体的には、図６Ｂの（ｆ）に示すように、駆動トランジスタ４１のゲート－ソース間には－１０Ｖの逆バイアス電圧が印加される。これにより、駆動トランジスタ４１の閾値電圧の経時変動を抑制することができる。
　＜時刻ｔ４：信号電圧の書込み＞
　時刻ｔ４で、図６Ｂの（ｇ）に示すように、スキャン線６０にスキャン信号１１３を供給して、スイッチングトランジスタ４３を導通させることで、保持容量４２に信号電圧を書込む。このとき、電源線８０はＶｔｆｔ＿Ｌに設定され、かつ、データ線７０は信号電位に設定されている。例えば、図６Ｂの（ｇ）に示す例では、信号電位は、基準電位（例えば１Ｖ）に高階調（高輝度）の信号電圧（例えば５Ｖ）を加えた値に相当し、具体的には、６Ｖである。
　＜時刻ｔ５～：発光期間＞
　時刻ｔ５で、電源線８０をＶｔｆｔ＿Ｈに設定することで、有機ＥＬ素子４０に電源線８０から駆動トランジスタ４１を介して電流を供給する。これにより、図４Ｂの（ｈ）に示すように、保持容量４２に保持された信号電圧（例えば５Ｖ）に応じた電流が流れて、有機ＥＬ素子４０が発光する。
　以上のように、高階調発光時には、逆バイアス電圧を印加する前に駆動トランジスタ４１のソース電位は、電源線８０に設定された電位と同じになる。このため、逆バイアス電圧を印加する前に容量のリセット期間を設ける必要はないが、低階調発光時に備えて、リセット期間を設けることで、適切な値の逆バイアス電圧を印加することができる。なお、リセット期間を設けた場合でも、上述したように高階調発光時の動作に影響を与えることはない。
　［４．効果など］
　以上のように、本実施の形態に係る有機ＥＬ表示装置１の駆動方法は、行列状に配置された複数の画素４を備える有機ＥＬ表示装置１の駆動方法であって、複数の画素４のそれぞれは、供給された電流に応じて発光する有機ＥＬ素子４０と、有機ＥＬ素子４０に電流を供給する駆動トランジスタ４１と、駆動トランジスタ４１のゲートとソース又はドレインとの間に接続された保持容量４２とを備え、有機ＥＬ表示装置１の駆動方法は、有機ＥＬ素子４０に電流を供給することで、有機ＥＬ素子４０を発光させる発光ステップと、保持容量４２と有機ＥＬ素子４０の寄生容量との少なくとも一方の電荷をリセットするリセットステップと、駆動トランジスタ４１のゲート－ソース間に逆バイアス電圧を印加する逆バイアス印加ステップとを含み、リセットステップは、発光ステップと逆バイアス印加ステップとの間で実行される。
　これにより、逆バイアス電圧を印加する前に、保持容量４２及び有機ＥＬ素子４０の寄生容量の少なくとも一方の電荷をリセットするので、適切な値の逆バイアス電圧を駆動トランジスタ４１のゲート－ソース間に印加することができる。つまり、保持容量４２及び寄生容量の電荷をリセットしない場合は、駆動トランジスタ４１のソース電位が不定電位になるのに対して、本実施の形態では、ソース電位は、電源線８０の電位（具体的には、第２電位）になる。したがって、ソース電位は、電源線８１の配線抵抗による電圧降下の影響も受けない。
　したがって、ソース電位が安定するので、適切な逆バイアス電位をデータ線７０に設定することで、駆動トランジスタ４１のゲート－ソース間に適切な逆バイアス電圧を印加することができる。よって、より高精度に駆動トランジスタ４１の閾値電圧の経時変動を抑制することができる。
　また、例えば、本実施の形態では、有機ＥＬ表示装置１は、さらに、複数の画素４の駆動トランジスタ４１のドレイン又はソースに接続される電源線８０と、複数の画素４の列毎に設けられたデータ線７０とを備え、複数の画素４のそれぞれは、さらに、駆動トランジスタ４１のゲートとデータ線７０との間に接続されたスイッチングトランジスタ４３を備え、リセットステップでは、スイッチングトランジスタ４３を導通させることで、データ線７０からリセット電位を駆動トランジスタ４１のゲートに供給して、駆動トランジスタ４１を導通させ、保持容量４２及び寄生容量の少なくとも一方の電荷を電源線８０に放出させる。
　これにより、駆動トランジスタ４１を利用して、駆動トランジスタ４１のソース電位を電源線８０の電位と同じにすることができる。すなわち、駆動トランジスタ４１のソース電位をリセットするためのリセットトランジスタなどが必要なく、回路構成を簡単にすることができる。例えば、図２に示すように、２つのトランジスタと１つの容量素子を備えた、いわゆる２Ｔｒ１Ｃの回路構成で実現することができる。
　また、例えば、本実施の形態では、電源線８０は、第１電位と、前記第１電位より低い第２電位とに選択的に設定され、データ線７０は、画素信号に応じた信号電位を含む複数の電位に選択的に設定され、発光ステップでは、電源線８０を第１電位に設定することで、有機ＥＬ素子４０に電源線８０から駆動トランジスタ４１を介して電流を供給し、リセットステップでは、電源線８０が第２電位に設定され、かつ、データ線７０がリセット電位に設定された状態で、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートにリセット電位を供給し、逆バイアス印加ステップでは、電源線８０が第２電位に設定され、かつ、データ線７０が逆バイアス電位に設定された状態で、スイッチングトランジスタ４３を導通させて、駆動トランジスタ４１のゲートに逆バイアス電位を供給して、逆バイアス電圧を印加する。
　また、例えば、本実施の形態では、リセット電位は、信号電位とは独立して予め定められた電位である。
　これにより、確実に駆動トランジスタ４１を導通させることができるリセット電位を供給することができるので、電荷のリセットを確実に行うことができる。
　また、例えば、本実施の形態では、データ線７０には、複数の画素４の行毎の信号電位が、１水平期間毎に順に設定され、１水平期間は、データ線７０に信号電位が設定される第１期間１０１と、データ線７０にリセット電位が設定される第２期間１０２と、データ線７０に逆バイアス電位が設定される第３期間１０３とを含む。
　また、例えば、本実施の形態では、データ線７０は、１水平周波数（１／１Ｈ）の３倍の周波数で駆動される。すなわち、データ線７０は、３倍駆動される。
　このように、データ線駆動回路７は、１水平期間内に信号電位、リセット電位及び逆バイアス電位のそれぞれを供給するように、３倍の周波数で駆動（３倍駆動）を行う必要がある。その一方で、電圧制御回路８は、第１電位と第２電位との２値で電源線８０を駆動すればよい。つまり、電源線８０を３値駆動する場合に比べて、消費電力を抑制することができ、また、簡易な構成で実現することができるので、コストの増加を抑制することができる。
　また、例えば、第１電位が１６Ｖで、第２電位は１Ｖであるので、有機ＥＬ素子４０の発光に利用する範囲内で容量の電荷のリセットを行うことができる。また、例えば、逆バイアス電位も－９Ｖでよく、データ線駆動回路７に要求される耐圧が小さくてもよい。このため、従来の電圧制御回路８を利用することができるので、コストの増加を抑制することができる。
　（実施の形態２）
　以下では、実施の形態２に係る有機ＥＬ表示装置及びその駆動方法について説明する。
　なお、本実施の形態では、有機ＥＬ表示装置の構成、及び、画素の構成は実施の形態１と同様であり、その駆動動作が異なっている。したがって、以下では、各構成の説明は省略し、駆動動作を中心に説明する。
　図７は、本実施の形態に係る有機ＥＬ表示装置１における画素４の動作を示すタイミングチャートである。図８Ａ及び図８Ｂは、本実施の形態に係る有機ＥＬ表示装置１における画素４の動作を示す状態遷移図である。
　具体的には、図７は、上から順に、電源線８０に設定される電位“Ｖｔｆｔ”、データ線７０に設定される電位“Ｖｄａｔａ”、スキャン線６０に供給されるスキャン信号“Ｓｃａｎ”、並びに、駆動トランジスタ４１のゲート電位（太実線）及びソース電位（細実線）を示している。
　図７に示すように、電源線８０には、第１電位Ｖｔｆｔ＿Ｈと、第２電位Ｖｔｆｔ＿Ｌ２と、第３電位Ｖｔｆｔ＿Ｌ１とが選択的に設定される。具体的には、発光期間には、Ｖｔｆｔ＿Ｈが設定され、非発光期間には、Ｖｔｆｔ＿Ｌ１又はＶｔｆｔ＿Ｌ２が設定される。なお、Ｖｔｆｔ＿Ｌ１は、Ｖｔｆｔ＿Ｈより低く、Ｖｆｔｆ＿Ｌ２より高い電位である。Ｖｔｆｔ＿Ｌ１は、信号電圧の書込みの際の基準となる電位である。Ｖｔｆｔ＿Ｌ２は、保持容量４２及び有機ＥＬ素子４０の寄生容量の電荷をリセットする際の基準となる電位である。
　また、データ線７０には、複数の画素４の行毎の信号電位（図７の“映像”）が、１水平期間（１Ｈ）毎に順に設定される。１水平期間は、データ線７０に信号電位が設定される第１期間２０１と、データ線７０に逆バイアス電位が設定される第３期間２０３とを含んでいる。言い換えると、データ線７０は、１水平期間に２つの異なる電位に設定される。すなわち、本実施の形態では、データ線駆動回路７は、１水平周波数（１／１Ｈ）の２倍の周波数でデータ線７０を駆動する。
　具体的には、保持容量４２及び有機ＥＬ素子４０の寄生容量の電荷をリセットするのに用いるリセット電位として、他の行の信号電位を利用する。つまり、本実施の形態では、リセット電位は、他の行の信号電位である。
　なお、第１期間２０１及び第３期間２０３は、互いに同じ長さの期間、具体的には、１水平期間の半分の期間であるが、これに限らない。第１期間２０１及び第３期間２０３は、互いに異なる長さの期間でもよい。例えば、信号電位は各画素４の保持容量４２に正確な電圧を設定する必要があるため、第１期間２０１は長めに設定することが好ましい。一方、逆バイアス電位については、信号電位ほど正確に設定する必要は無いため、第３期間２０３は第１期間２０１よりも短くても構わない。
　ここで、図７に示す例では、時刻ｔ１６で信号電圧の書込みを行う。つまり、図７に示す信号電位は、時刻ｔ１６の信号電位を除いて、他の行の画素に対応する信号電位を示している。なお、本実施の形態では、信号電位は、Ｖｔｆｔ＿Ｌ１を基準電位として設定される。
　スキャン線６０には、スイッチングトランジスタ４３を導通させるためのスキャン信号２１１～２１４が所定のタイミングで供給される。図７に示すように、スキャン信号２１１～２１４は、パルス信号であり、それぞれのパルス幅は、第１期間２０１及び第３期間２０３の各々より短い期間である。スキャン信号２１１～２１４のパルス幅は、共通でもよいし、第１期間２０１及び第３期間２０３に応じて、個別に設定してもよい。スイッチングトランジスタ４３は、パルス信号が供給された場合に、パルス信号のパルス幅に応じた期間のみ導通する。
　＜～時刻ｔ１１：発光期間＞
　図７に示す発光期間（～時刻ｔ１１）では、電源線８０にＶｔｆｔ＿Ｈが設定されているので、図８Ａの（ａ）に示すように、保持容量４２に保持された信号電圧（例えば２．５Ｖ）に応じた電流が駆動トランジスタ４１を介して有機ＥＬ素子４０に流れる。
　これにより、有機ＥＬ素子４０は低輝度で発光する。このとき、有機ＥＬ素子４０のアノード電位、すなわち、駆動トランジスタ４１のソース電位は４Ｖであり、駆動トランジスタ４１のゲート電位は６．５Ｖである。
　＜時刻ｔ１１～ｔ１２：放電期間＞
　次に、時刻ｔ１１で、電源線８０にＶｔｆｔ＿Ｌ２を設定することにより、有機ＥＬ素子４０の発光を終了する。Ｖｔｆｔ＿Ｌ２は、例えば、－７Ｖである。
　時刻ｔ１１では、駆動トランジスタ４１のゲート電位が６．５Ｖであり、ドレイン電位が－７Ｖになるので、駆動トランジスタ４１は導通し、保持容量４２に保持された信号電圧が駆動トランジスタ４１を介して電源線８０に抜けていく。電荷の抜けによって、保持容量４２の両端の電位が下がり、図８Ａの（ｂ）に示すように、駆動トランジスタ４１のゲート電位が－４Ｖ、ソース電位が－６．５Ｖになる。
　このとき、駆動トランジスタ４１の閾値電圧が２Ｖであるため、保持容量４２及び有機ＥＬ素子４０の寄生容量の電荷は、徐々に電源線８０に抜けていく。しかしながら、寄生容量が大きく、規定の時間内で保持容量４２及び有機ＥＬ素子４０の寄生容量の両方の電荷を抜くためには、駆動トランジスタ４１のオン電圧は不十分である。このため、駆動トランジスタ４１のソースに電荷が残り、不定電位となる。当該不定電位は、保持容量４２及び有機ＥＬ素子４０の寄生容量に応じて変動する。
　＜時刻ｔ１２～ｔ１３：容量リセット期間＞
　時刻ｔ１２で、図８Ａの（ｃ）に示すように、スキャン線６０にスキャン信号２１１を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートに、他の行の信号電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌ２に設定され、かつ、データ線７０は他の行の信号電位に設定されている。
　本実施の形態では、他の行の信号電位を用いて、保持容量４２及び有機ＥＬ素子４０の寄生容量の電荷をリセットする。他の行の信号電位は、例えば、０Ｖ～１０Ｖの不定の電位である。このため、電源線８０に設定するＶｔｆｔ＿Ｌ２を－７Ｖに設定することで、データ線７０に印加される信号電位に関わらず、駆動トランジスタ４１を導通させることができる。
　具体的には、図８Ａの（ｃ）に示すように、駆動トランジスタ４１のゲートには、他の行の信号電位に応じた０Ｖ～１０Ｖの電位が設定され、ドレインには、－７Ｖの電位が設定される。このため、駆動トランジスタ４１のゲートとドレインとの間には、少なくとも７Ｖ以上の電圧が印加され、駆動トランジスタ４１のソース－ドレイン間は導通する。よって、保持容量４２及び有機ＥＬ素子４０の寄生容量に残っていた電荷は、電源線８０に放出される。
　これにより、駆動トランジスタ４１のソース電位は、電源線８０と同じ－７Ｖになる。このように、リセット期間を設けることで、駆動トランジスタ４１のソース電位を電源線８０の電位と同じにすることができる。
　＜時刻ｔ１３～ｔ１４：逆バイアス印加期間＞
　時刻ｔ１３で、図８Ａの（ｄ）に示すように、スキャン線６０にスキャン信号２１２を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートに逆バイアス電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌ２に設定され、かつ、データ線７０は逆バイアス電位に設定されている。
　ここで、駆動トランジスタ４１のソース電位は、リセット期間によって電源線８０と同電位のＶｔｆｔ＿Ｌ２に設定されるので、逆バイアス電圧は、データ線７０に設定される逆バイアス電位と、電源線８０に設定されるＶｔｆｔ＿Ｌ２との差になる。すなわち、有機ＥＬ素子４０のばらつき及び電源線８１の電圧降下の影響を受けずに、適切な値の逆バイアス電圧を駆動トランジスタ４１のゲート－ソース間に印加することができる。
　本実施の形態では、逆バイアス電位は、電源線８０に設定されるＶｔｆｔ＿Ｌ２よりも低く、例えば、－１７Ｖである。駆動トランジスタ４１のソース電位は、－７Ｖに設定されているので、図８Ａの（ｄ）に示すように、駆動トランジスタ４１のゲート－ソース間には－１０Ｖの逆バイアス電圧が印加される。これにより、駆動トランジスタ４１の閾値電圧の経時変動を抑制することができる。
　なお、本実施の形態では、駆動トランジスタ４１のソース電位が－７Ｖとなり、実施の形態１の場合（すなわち、１Ｖ）よりも低くなる。このため、逆バイアス電位として必要な電位も－１７Ｖとなり、実施の形態１の場合（すなわち、－９Ｖ）よりも低くなる。
　＜時刻ｔ１４～ｔ１６：書込み準備期間＞
　時刻ｔ１４で、図８Ｂの（ｅ）に示すように、スキャン線６０にスキャン信号２１３を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートに他の行の信号電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌ２に設定され、かつ、データ線７０は他の行の信号電位に設定されている。
　これにより、駆動トランジスタ４１のゲート－ソース間には、閾値電圧（２Ｖ）以上の値（具体的には、７Ｖ以上の値）が印加されるので、駆動トランジスタ４１のドレイン－ソース間は導通する。
　時刻ｔ１５で、図８Ｂの（ｆ）に示すように、電源線８０にＶｔｆｔ＿Ｌ１を設定する。Ｖｔｆｔ＿Ｌ１は、例えば、１Ｖである。駆動トランジスタ４１は導通状態であるので、電源線８０から保持容量４２に電荷が供給されて、駆動トランジスタ４１のソース電位は、電源線８０と同じ１Ｖになる。
　以上のように、信号電圧を書込む前に、ソース電位をＶｔｆｔ＿Ｌ１に設定するので、適切な値の信号電圧を保持容量４２に書込むことができる。データ線７０に供給される信号電位は、Ｖｔｆｔ＿Ｌ１を基準に定められている。このため、書込み準備期間（ｔ１４～ｔ１６）を設けることで、ソース電位が基準電位であるＶｔｆｔ＿Ｌ１に設定されて、保持容量４２に適切な信号電圧を書込むことができる。
　＜時刻ｔ１６：信号電圧の書込み＞
　時刻ｔ１６で、図８Ｂの（ｇ）に示すように、スキャン線６０にスキャン信号２１４を供給して、スイッチングトランジスタ４３を導通させることで、保持容量４２に信号電圧を書込む。このとき、電源線８０はＶｔｆｔ＿Ｌ１に設定され、かつ、データ線７０は信号電位に設定されている。
　このときの信号電位は、自画素に対応する信号電位である。つまり、信号電位は、自画素が次の発光期間に発光すべき輝度に応じた信号電位である。例えば、図８Ｂの（ｇ）に示す例では、信号電位は、基準電位（例えば１Ｖ）に低階調（低輝度）の信号電圧（例えば２．５Ｖ）を加えた値に相当し、具体的には、３．５Ｖである。
　＜時刻ｔ１７～：発光期間＞
　時刻ｔ１７で、電源線８０をＶｔｆｔ＿Ｈに設定することで、有機ＥＬ素子４０に電源線８０から駆動トランジスタ４１を介して電流を供給する。これにより、図８Ｂの（ｈ）に示すように、保持容量４２に保持された信号電圧（例えば２．５Ｖ）に応じた電流が流れて、有機ＥＬ素子４０が発光する。
　以上のように、低階調発光時には、逆バイアス電圧を印加する前に駆動トランジスタ４１のソース電位が不定電位となる場合がある。このため、逆バイアス電圧を印加する前に容量のリセット期間を設けて、駆動トランジスタ４１のソース電位を電源線８０の第２電位（Ｖｔｆｔ＿Ｌ２）に設定することで、適切な値の逆バイアス電圧を印加することができる。
　また、書込み準備期間を設けることで、駆動トランジスタ４１のソース電位を電源線８０の第３電位（Ｖｔｆｔ＿Ｌ１）に設定することで、適切な値の信号電圧を保持容量４２に書込むことができる。
　以上のように、本実施の形態では、リセット電位は、他の行の信号電位である。
　また、例えば、本実施の形態では、データ線７０は、１水平周波数（１／１Ｈ）の２倍の周波数で駆動される。すなわち、データ線７０は、２倍駆動される。
　これにより、リセット電位として他の行の信号電位を利用するので、１水平期間内に信号電位（リセット電位）と逆バイアス電位とのそれぞれを供給するように、２倍の周波数でデータ線７０を駆動（２倍駆動）すればよい。したがって、実施の形態１に比べて、データ線７０を低速で駆動することができるため、データ線駆動回路７の消費電力を低減することができる。
　また、例えば、本実施の形態では、電源線８０には、さらに、第１電位より低く、第２電位より高い第３電位が選択的に設定され、有機ＥＬ表示装置１の駆動方法は、さらに、電源線８０が第２電位に設定され、かつ、データ線７０が他の行の信号電位に設定された状態で、スイッチングトランジスタ４３を導通させて、駆動トランジスタ４１のゲートに他の行の信号電位を供給することで、駆動トランジスタ４１を導通させた後、駆動トランジスタ４１を導通させた状態で、電源線８０を第３電位に設定することで、駆動トランジスタ４１のソース及びドレインを第３電位に設定する書込み準備ステップと、電源線８０が第３電位に設定され、かつ、データ線７０が当該画素に対応する信号電位に設定された状態で、スイッチングトランジスタ４３を導通させることで、保持容量４２に信号電圧を書込む書込みステップとを含む。
　これにより、信号電圧を適切に書込むことができ、所望の輝度で有機ＥＬ素子４０を発光させることができる。したがって、表示領域２内での表示のばらつきなどを抑制することができる。
　（実施の形態３）
　以下では、実施の形態３に係る有機ＥＬ表示装置及びその駆動方法について説明する。
　なお、本実施の形態では、有機ＥＬ表示装置の構成、及び、画素の構成は実施の形態１と同様であり、その駆動動作が異なっている。したがって、以下では、各構成の説明は省略し、駆動動作を中心に説明する。
　図９は、本実施の形態に係る有機ＥＬ表示装置１における画素４の動作を示すタイミングチャートである。
　具体的には、図９は、上から順に、データ線７０に供給される電位“Ｖｄａｔａ”、行毎の電源線８０に設定される電位“Ｖｔｆｔ（ｎ）”～“Ｖｔｆｔ（ｎ＋３）”、行毎のスキャン線６０に供給されるスキャン信号“Ｓｃａｎ（ｎ）”～“Ｓｃａｎ（ｎ＋３）”、並びに、駆動トランジスタ４１のゲート電位（太実線）及びソース電位（細実線）を示している。例えば、Ｖｔｆｔ（ｎ）～Ｖｔｆｔ（ｎ＋３）はそれぞれ、ｎ番目～ｎ＋３番目の行の電源線８０に設定される電位を示し、Ｓｃａｎ（ｎ）～Ｓｃａｎ（ｎ＋３）はそれぞれ、ｎ番目～ｎ＋３番目の行のスキャン線６０に供給されるスキャン信号を示している。
　図９に示すように、データ線７０には、複数の画素４の行毎の信号電位（図９の“映像”）が、１水平期間（１Ｈ）毎に順に設定される。つまり、１水平期間は、データ線７０に信号電位が設定される第１期間３０１を含む。また、連続する２水平期間の一方は、データ線７０にリセット電位が設定される第２期間３０２を含み、連続する２水平期間の他方は、データ線７０に逆バイアス電位が設定される第３期間３０３を含む。つまり、２水平期間が１つの繰り返し単位である。すなわち、本実施の形態では、データ線駆動回路７は、１水平周波数（１／１Ｈ）の２倍の周波数でデータ線７０を駆動する。
　また、電圧制御回路８は、電源線８０を２行毎に電位の設定を行う。具体的には、Ｖｔｆｔ（ｎ）及びＶｔｆｔ（ｎ＋１）に示すように、ｎ番目及びｎ＋１番目の行の電源線８０には、同じタイミングで同じ電位が設定される。ｎ＋２番目及びｎ＋３番目の電源線８０についても同様である。
　また、走査線駆動回路６は、書込み用のスキャン信号を１行毎に、異なるタイミングで（具体的には、１水平期間ずつずらして）供給する。例えば、Ｓｃａｎ（ｎ）及びＳｃａｎ（ｎ＋１）に示すように、ｎ番目のスキャン線６０にスキャン信号３１３が供給された後、１水平期間経過した時点で、ｎ＋１番目の行のスキャン線６０にスキャン信号３１４が供給される。
　一方で、走査線駆動回路６は、リセット用のスキャン信号と逆バイアス印加用のスキャン信号とを、２行毎に、異なるタイミングで（具体的には、例えば、リセット用のスキャン信号と逆バイアス印加用のスキャン信号とを１水平期間ずつずらして）供給する。逆バイアス印加用のスキャン信号についても同様である。例えば、Ｓｃａｎ（ｎ）及びＳｃａｎ（ｎ＋１）に示すように、ｎ番目及びｎ＋１番目の行のスキャン線６０には、リセット用のスキャン信号３１１と逆バイアス印加用のスキャン信号３１２とがそれぞれ、同じタイミングで供給される。ｎ＋２番目及びｎ＋３番目のスキャン信号についても同様である。
　以下では、ｎ番目及びｎ＋１番目の行に着目して、画素４の動作について説明する。なお、画素４の回路の状態遷移図については、図４Ａ及び図４Ｂと同様であるので、実施の形態１と同じ点については説明を簡略化又は省略する。
　＜～時刻ｔ２１：発光期間＞
　図９に示す発光期間（～時刻ｔ２１）では、Ｖｔｆｔ（ｎ）及びＶｔｆｔ（ｎ＋１）に示すように、電源線８０にＶｔｆｔ＿Ｈが設定されているので、有機ＥＬ素子４０は、保持容量４２に保持された信号電圧に応じた電流が流れて発光する（図４Ａの（ａ）参照）。このとき、ｎ番目の行の画素４の有機ＥＬ素子４０と、ｎ＋１番目の行の画素４の有機ＥＬ素子４０とが発光している。
　＜時刻ｔ２１～ｔ２２：放電期間＞
　時刻ｔ２１で、Ｖｔｆｔ（ｎ）及びＶｔｆｔ（ｎ＋１）に示すように、電源線８０にＶｔｆｔ＿Ｌを設定することにより、有機ＥＬ素子４０の発光を終了する。発光が終了すると同時に、駆動トランジスタ４１のソース－ドレイン間を通って電源線８０に、保持容量４２から電荷が抜ける。電荷の抜けによって、保持容量４２の両端の電位が下がり、駆動トランジスタ４１のゲート電位が４Ｖ、ソース電位が１．５Ｖになる（図４Ａの（ｂ）参照）。また、ｎ番目及びｎ＋１番目の発光期間の終了時（時刻ｔ２１）から２水平期間経過後に、ｎ＋２番目及びｎ＋３番目の発光期間が終了する。
　＜時刻ｔ２２～ｔ２３：容量リセット期間＞
　時刻ｔ２２で、スキャン線６０にスキャン信号３１１を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートにリセット電位（具体的には、８Ｖ）を供給する。これにより、駆動トランジスタ４１のソース－ドレイン間を導通させて、保持容量４２及び有機ＥＬ素子４０の寄生容量に残っていた電荷を、電源線８０に放出させる。これにより、駆動トランジスタ４１のソース電位を電源線８０の電位（具体的には、１Ｖ）と同じにすることができる（図４Ａの（ｃ）及び（ｄ）参照）。なお、リセット期間（時刻ｔ２２～ｔ２３）を略１水平期間としたが、これに限らない。リセット期間の長さは、保持容量４２及び有機ＥＬ素子４０の寄生容量の大きさなどによって、放電に十分な時間が設定されればよい。
　＜時刻ｔ２３～ｔ２４：逆バイアス印加期間＞
　時刻ｔ２３で、スキャン線６０にスキャン信号３１２を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートに逆バイアス電位（具体的には、－９Ｖ）を供給する。これにより、駆動トランジスタ４１のゲート－ソース間に逆バイアス電圧（具体的には、－１０Ｖ）を供給する（図４Ｂの（ｅ）及び（ｆ）参照）。
　なお、図９に示すように、ｎ番目及びｎ＋１番目の行の逆バイアス印加期間中に、ｎ＋２番目及びｎ＋３番目の行の発光期間が終了するが、これに限らない。具体的には、リセット期間（時刻ｔ２２～ｔ２３）の長さによって、容量リセット期間中に、ｎ＋２番目及びｎ＋３番目の行の発光期間が終了する場合も考えられる。
　＜時刻ｔ２４及びｔ２５：信号電圧の書込み＞
　時刻ｔ２４で、図９のＳｃａｎ（ｎ）に示すように、ｎ番目の行のスキャン線６０にスキャン信号３１３を供給して、ｎ番目の行の保持容量４２に信号電圧を書込む（図４Ｂの（ｇ）参照）。そして、時刻ｔ２５で、ｎ＋１番目の行のスキャン線６０にスキャン信号３１４を供給して、ｎ＋１番目の行の保持容量４２に信号電圧を書込む。
　本実施の形態では、列毎にデータ線７０が設けられているので、信号電圧は行毎に書込む必要がある。言い換えると、同時に複数行の信号電圧を保持容量４２に書込むことができないので、ｎ番目の行とｎ＋１番目の行とでは、信号電圧の書込むタイミングをずらしている。
　＜時刻ｔ２６～：発光期間＞
　時刻ｔ２６で、図９のＶｔｆｔ（ｎ）及びＶｔｆｔ（ｎ＋１）に示すように、電源線８０をＶｔｆｔ＿Ｈに設定することで、有機ＥＬ素子４０に電源線８０から駆動トランジスタ４１を介して電流を供給する（図４Ｂの（ｈ）参照）。これにより、保持容量４２に保持された信号電圧（例えば２．５Ｖ）に応じた電流が流れて、有機ＥＬ素子４０が発光する。このとき、ｎ番目の行の画素４の有機ＥＬ素子４０と、ｎ＋１番目の行の画素４の有機ＥＬ素子４０とが同時に発光する。
　以上のように、本実施の形態では、データ線７０には、複数の画素４の行毎の信号電位が、１水平期間毎に順に設定され、連続する２水平期間はそれぞれ、データ線７０に信号電位が設定される第１期間３０１を含み、２水平期間の一方は、さらに、データ線７０にリセット電位が設定される第２期間３０２を含み、２水平期間の他方は、さらに、７０データ線に逆バイアス電位が設定される第３期間３０３を含む。
　また、例えば、本実施の形態では、データ線７０は、１水平周波数（１／１Ｈ）の２倍の周波数で駆動される。すなわち、データ線７０は、２倍駆動される。
　これにより、電圧制御回路８は、第１電位と第２電位との２値で電源線８０を駆動すればよく、データ線駆動回路７は、２倍の周波数でデータ線７０を駆動すればよい。したがって、データ線７０を３倍の周波数で駆動する場合に比べて消費電力を抑制することができる。また、電源線８０を３値駆動する場合に比べて、電圧制御回路８を簡易な構成で実現することができ、コストの増加を抑制することができる。
　なお、本実施の形態では、電圧制御回路８は、電源線８０を２行毎に電位の設定を行ったが、３行毎又は４行毎の様に、ｍ行毎（ｍ≧２の自然数）に電位の設定を行ってもよい。具体的には、Ｖｔｆｔ（ｎ）～Ｖｔｆｔ（ｎ＋ｍ－１）に示すように、ｎ番目～ｎ＋ｍ－１番目の行の電源線８０には、同じタイミングで同じ電位が設定される。この場合、信号電圧の書込み期間を除く、放電期間、容量リセット期間、逆バイアス印加期間及び発光期間について、ｎ番目～ｎ＋ｍ－１番目の行が同時に行われることになる。つまり、本実施の形態では、発光ステップと、リセットステップと、逆バイアス印加ステップとが、複数行において同時に実行されてもよい。
　これにより、電圧制御回路８は、電源線８０の制御を複数行まとめて行うことが可能になるので、回路規模を削減することが可能となり、電源線８０を行毎に駆動する場合に比べて、電圧制御回路８を簡易な構成で実現することができ、コストの増加を抑制することができる。
　（実施の形態４）
　以下では、実施の形態４に係る有機ＥＬ表示装置及びその駆動方法について説明する。
　なお、本実施の形態では、有機ＥＬ表示装置の構成、及び、画素の構成は実施の形態１と同様であり、その駆動動作が異なっている。したがって、以下では、各構成の説明は省略し、駆動動作を中心に説明する。
　本実施の形態では、実施の形態１の動作に加えて、駆動トランジスタ４１の閾値電圧の検出を行う点が異なっている。
　図１０は、本実施の形態に係る有機ＥＬ表示装置１における画素４の動作を示すタイミングチャートである。図１１Ａ及び図１１Ｂは、本実施の形態に係る有機ＥＬ表示装置１における画素４の動作を示す状態遷移図である。
　具体的には、図１０は、上から順に、電源線８０に設定される電位“Ｖｔｆｔ”、データ線７０に設定される電位“Ｖｄａｔａ”、スキャン線６０に供給されるスキャン信号“Ｓｃａｎ”、並びに、駆動トランジスタ４１のゲート電位（太実線）及びソース電位（細実線）を示している。
　電源線８０には、第１電位Ｖｔｆｔ＿Ｈと、第２電位Ｖｔｆｔ＿Ｌとが選択的に設定される。具体的には、発光期間と閾値検出期間とには、Ｖｔｆｔ＿Ｈが設定され、閾値検出期間を除く非発光期間には、Ｖｔｆｔ＿Ｌが設定される。
　データ線７０の駆動タイミングは、実施の形態１と同様である。
　＜～時刻ｔ３１：発光期間＞
　図１０に示す発光期間（～時刻ｔ３１）では、電源線８０にＶｔｆｔ＿Ｈが設定されているので、図１１Ａの（ａ）に示すように、保持容量４２に保持された信号電圧（例えば５Ｖ）に応じた電流が駆動トランジスタ４１を介して有機ＥＬ素子４０に流れる。これにより、有機ＥＬ素子４０は高輝度で発光する。このとき、有機ＥＬ素子４０のアノード電位、すなわち、駆動トランジスタ４１のソース電位は７Ｖであり、駆動トランジスタ４１のゲート電位は１２Ｖである。
　＜時刻ｔ３１～ｔ３２：放電期間＞
　次に、時刻ｔ３１で、電源線８０にＶｔｆｔ＿Ｌを設定することにより、有機ＥＬ素子４０の発光を終了する。Ｖｔｆｔ＿Ｌは、例えば、－５Ｖである。
　時刻ｔ３１では、駆動トランジスタ４１のゲート電位が１２Ｖであり、ドレイン電位が１Ｖになるので、駆動トランジスタ４１は導通し、保持容量４２に保持された信号電圧が駆動トランジスタ４１を介して電源線８０に抜けていく。電荷の抜けによって、保持容量４２の両端の電位が下がり、図１１Ａの（ｂ）に示すように、駆動トランジスタ４１のゲート電位が０Ｖ、ソース電位が－５Ｖになる。
　＜時刻ｔ３２～ｔ３３：容量リセット期間＞
　時刻ｔ３２で、図１１Ａの（ｃ）に示すように、スキャン線６０にスキャン信号４１１を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートにリセット電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌに設定され、かつ、データ線７０はリセット電位（具体的には、２Ｖ）に設定されている。
　このとき、駆動トランジスタ４１のゲートとドレインとの間には７Ｖの電圧が印加されるので、駆動トランジスタ４１のソース－ドレイン間が導通する。ただし、保持容量４２及び有機ＥＬ素子４０の寄生容量に保持されていた電荷は、放電期間（時刻ｔ１～ｔ２）によって電源線８０に放出されているので、実際には、リセット期間では電荷の流れはなく、駆動トランジスタ４１のソース電位は、Ｖｔｆｔ＿Ｌ（－５Ｖ）に維持されたままである。
　すなわち、実施の形態１と同様に、保持容量４２及び有機ＥＬ素子４０の寄生容量はリセットされるので、リセット期間を設ける必要はないが、各画素４にどのような階調の信号電圧が書込まれるかは不明であるために、保持容量４２及び有機ＥＬ素子４０の寄生容量を確実にリセットするためには、リセット期間は必要となる。
　＜時刻ｔ３３～ｔ３４：逆バイアス印加期間＞
　時刻ｔ３３で、図１１Ａの（ｄ）に示すように、スキャン線６０にスキャン信号４１２を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートに逆バイアス電位を供給する。このとき、電源線８０はＶｔｆｔ＿Ｌに設定され、かつ、データ線７０は逆バイアス電位（具体的には、－１５Ｖ）に設定されている。
　具体的には、図１１Ａの（ｄ）に示すように、駆動トランジスタ４１のゲート－ソース間には－１０Ｖの逆バイアス電圧が印加される。これにより、駆動トランジスタ４１の閾値電圧の経時変動を抑制することができる。
　＜時刻ｔ３４：閾値電圧の検出準備＞
　時刻ｔ３４で、図１１Ｂの（ｅ）に示すように、スキャン線６０にスキャン信号４１３を供給して、スイッチングトランジスタ４３を導通させることで、駆動トランジスタ４１のゲートにリセット電位（具体的には、２Ｖ）を供給する。これにより、駆動トランジスタ４１のゲート－ソース間に閾値電圧以上の電圧が印加されて、駆動トランジスタ４１が導通する。これにより、駆動トランジスタ４１のソース電位が電源線８０と同じ－５Ｖに設定される。
　＜時刻ｔ３５～ｔ３７：閾値電圧検出期間＞
　時刻ｔ３５で、図１１Ｂの（ｆ）に示すように、電源線８０がＶｔｆｔ＿Ｈに設定され、かつ、データ線７０がリセット電位に設定された状態で、スキャン線６０にスキャン信号４１４を供給して、スイッチングトランジスタ４３を導通させる。これにより、駆動トランジスタ４１のゲート－ソース間に閾値電圧以上の電圧が印加されて、駆動トランジスタ４１が導通し、電源線８０から保持容量４２に電荷が供給される。
　ここでは、図１０に示すように、複数回、具体的には、時刻ｔ３５、ｔ３６及びｔ３７の３回、スキャン信号４１４～４１６を供給する。これにより、保持容量４２に、駆動トランジスタ４１の閾値電圧を保持させることができる。なお、スキャン信号を供給する回数はこれに限らず、例えば、１回でもよい。
　＜時刻ｔ３８：信号電圧の書込み＞
　時刻ｔ３８で、図１１Ｂの（ｇ）に示すように、スキャン線６０にスキャン信号４１７を供給して、スイッチングトランジスタ４３を導通させることで、保持容量４２に信号電圧を書込む。このとき、電源線８０がＶｔｆｔ＿Ｈに設定され、かつ、データ線７０が信号電位に設定されている。
　なお、このとき、信号電圧と駆動トランジスタ４１の移動度とに応じた電流が、電源線８０から保持容量４２に流れ込み、保持容量４２に書込まれた信号電圧が流れ込んだ電流に応じて変動する。つまり、移動度補正を行うことができる。
　＜時刻ｔ３９～：発光期間＞
　時刻ｔ３９で、スイッチングトランジスタ４３が非導通になった後、図１１Ｂの（ｈ）に示すように、電源線８０から駆動トランジスタ４１を介して有機ＥＬ素子４０に電流が供給される。これにより、保持容量４２に保持された信号電圧（例えば５Ｖ）に応じた電流が流れて、有機ＥＬ素子４０は発光する。
　以上のように、本実施の形態では、有機ＥＬ表示装置１の駆動方法は、さらに、逆バイアス印加ステップの後に駆動トランジスタ４１の閾値電圧を検出する閾値検出ステップを含む。
　これにより、駆動トランジスタ４１の閾値電圧の検出を行うので、適切な信号電圧を保持容量４２に書込むことができる。したがって、表示領域２内での表示のばらつきなどを抑制することができる。
　（実施の形態５）
　以下では、実施の形態５に係る有機ＥＬ表示装置及びその駆動方法について説明する。
　なお、本実施の形態では、有機ＥＬ表示装置の構成、及び、画素の構成は実施の形態１と同様であり、その駆動動作が異なっている。したがって、以下では、各構成の説明は省略し、駆動動作を中心に説明する。
　上述した実施の形態１～４では、逆バイアス電圧が一定値である例について説明した。逆バイアス電圧を印加した場合、閾値電圧が負シフトする。これを利用して、上述した実施の形態１～４では、発光期間中に正シフトした閾値電圧を負シフトさせることで、閾値電圧の経時変動を抑制することができる。
　しかしながら、逆バイアス電圧を印加しすぎた場合、場合によっては、閾値電圧が負にシフトしすぎる場合がある。例えば、ほとんど黒表示で正バイアスが０Ｖに近い画素に対して、常に－１０Ｖの逆バイアス電圧を印加し続けた場合、駆動トランジスタ４１の閾値電圧は負にシフトする恐れがある。閾値電圧が負にシフトした場合、周囲の画素よりも明るく発光し、逆焼付きを引き起こす恐れがある。
　そこで、本実施の形態では、逆バイアス電圧を信号電圧（すなわち、正バイアス電圧）に応じた値に決定する。
　これにより、正バイアス電圧に応じた負バイアス電圧を印加することで、駆動トランジスタ４１の閾値変動を適切に抑制することができる。つまり、負にシフトしすぎないようにすることができる。
　図１２は、本実施の形態に係る有機ＥＬ表示装置１における画素４の高階調発光時の動作を示すタイミングチャートである。図１３は、本実施の形態に係る有機ＥＬ表示装置１における画素４の低階調発光時の動作を示すタイミングチャートである。
　図１２に示す例では、時刻ｔ１以前は、ゲート電位が１２Ｖで、かつ、ソース電位が７Ｖであるから、保持容量４２に５Ｖの信号電圧が書込まれた状態で、有機ＥＬ素子４０が発光している。この場合において、時刻ｔ３～ｔ４の逆バイアス印加期間では、ゲート電位が－４Ｖで、かつ、ソース電位が１Ｖであるから、駆動トランジスタ４１のゲート－ソース間には、－５Ｖの逆バイアス電圧が印加されている。
　図１３に示す例では、時刻ｔ１以前は、ゲート電位が９Ｖで、かつ、ソース電位が６Ｖであるから、保持容量４２に３Ｖの信号電圧が書込まれた状態で、有機ＥＬ素子４０が発光している。この場合において、時刻ｔ３～ｔ４の逆バイアス印加期間では、ゲート電位が－２Ｖで、かつ、ソース電位が１Ｖであるから、駆動トランジスタ４１のゲート－ソース間には、－３Ｖの逆バイアス電圧が印加されている。
　以上のように、例えば、本実施の形態では、逆バイアス電圧は、対応する画素４に供給される信号電圧に基づいて決定される。
　具体的には、逆バイアス電圧と、対応する画素に供給される信号電圧とは、正の相関関係を有する。例えば、対応する画素に供給される信号電圧が大きい程、大きい逆バイアス電圧を印加する。
　ここで、信号電圧は、例えば、図１２及び図１３に示したように、逆バイアス電圧を印加する直前のフレームの信号電圧である。この場合、有機ＥＬ表示装置１は、直前のフレームの信号電圧を記憶するためのメモリを備える。
　あるいは、信号電圧は、逆バイアス電圧を印加する直後のフレームの信号電圧でもよい。この場合、有機ＥＬ表示装置１は、信号電圧を記憶するためのメモリを備えなくてもよいので、コストを削減することができる。
　なお、図１２及び図１３では、逆バイアス電圧の絶対値は、信号電圧の絶対値に等しい例について示したが、これに限らない。例えば、信号電圧の範囲毎に、逆バイアス電圧が段階的に設定されてもよい。つまり、逆バイアス電圧は、離散的な複数の値に設定可能でもよい。
　例えば、０Ｖ～１０Ｖの信号電圧に対応して、信号電圧が０Ｖ～３Ｖの場合に逆バイアス電圧は－２Ｖ、信号電圧が３Ｖ～７Ｖの場合に逆バイアス電圧は－５Ｖ、信号電圧が７Ｖ～１０Ｖの場合に逆バイアス電圧は－１０Ｖに設定してもよい。これにより、データ線駆動回路７のビット数を削減することができる。
　（他の実施の形態）
　以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
　そこで、以下では、他の実施の形態を例示する。
　例えば、上記実施の形態では、本開示に係る表示装置として、有機ＥＬ素子４０を発光素子として備える有機ＥＬ表示装置１について説明したが、本開示はこれに限らず、電流駆動型の発光素子を備える表示装置であればよい。
　例えば、本開示に係る表示装置における画素４の回路構成は、上記した回路構成に限らず、他の構成を有する回路構成であってもよい。また、画素４の動作は、上記したタイミングチャートに示した動作に限らず、他の動作であってもよい。また、画素４における各トランジスタは、Ｐチャネル型のトランジスタであってもよいし、Ｎチャネル型のトランジスタであってもよい。
　また、例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、トランジスタ、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
　また、上記で用いた数字は、本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。
　また、例えば、上記実施の形態では、画素４がいわゆる２Ｔｒ１Ｃの回路構成を有する例について説明したが、これに限らない。例えば、保持容量４２及び有機ＥＬ素子４０の寄生容量の電荷をリセットするためのリセットトランジスタなどを備えてもよい。
　また、表示装置に含まれる特徴的な制御部としてコンピュータを機能させるためのプログラム、又は、駆動方法に含まれる特徴的なステップをコンピュータに実行させるプログラムとして実現することもできる。そして、そのようなプログラムを、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ－Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等のコンピュータ読取可能な非一時的な記録媒体やインターネット等の通信ネットワークを介して流通させることができるのは、言うまでもない。
　以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
　したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示に係る表示装置及びその駆動方法は、例えば、図１４に示されるようなテレビなどのフラットパネルディスプレイなどの表示装置に利用することができる。
１　有機ＥＬ表示装置
２　表示領域
３　制御部
４　画素
５　タイミング制御回路
６　走査線駆動回路
７　データ線駆動回路
８　電圧制御回路
４０　有機ＥＬ素子
４１　駆動トランジスタ
４２　保持容量
４３　スイッチングトランジスタ
６０　スキャン線
７０　データ線
８０、８１　電源線
１０１、２０１、３０１　第１期間
１０２、３０２　第２期間
１０３、２０３、３０３　第３期間
１１１、１１２、１１３、２１１、２１２、２１３、２１４、３１１、３１２、３１３、３１４、４１１、４１２、４１３、４１４、４１５、４１６、４１７　スキャン信号

Claims (14)

  1. 　行列状に配置された複数の画素を備える表示装置の駆動方法であって、
    　前記複数の画素のそれぞれは、
    　供給された電流に応じて発光する発光素子と、
    　前記発光素子に電流を供給する駆動トランジスタと、
    　前記駆動トランジスタのゲートとソース又はドレインとの間に接続された保持容量とを備え、
    　前記表示装置の駆動方法は、
    　前記発光素子に電流を供給することで、前記発光素子を発光させる発光ステップと、
    　前記保持容量と前記発光素子の寄生容量との少なくとも一方の電荷をリセットするリセットステップと、
    　前記駆動トランジスタのゲート－ソース間に逆バイアス電圧を印加する逆バイアス印加ステップとを含み、
    　前記リセットステップは、前記発光ステップと前記逆バイアス印加ステップとの間で実行される
    　表示装置の駆動方法。
  2. 　前記表示装置は、さらに、
    　前記複数の画素の前記駆動トランジスタのドレイン又はソースに接続される電源線と、
    　前記複数の画素の列毎に設けられたデータ線とを備え、
    　前記複数の画素のそれぞれは、さらに、
    　前記駆動トランジスタのゲートと前記データ線との間に接続されたスイッチングトランジスタを備え、
    　前記リセットステップでは、前記スイッチングトランジスタを導通させることで、前記データ線からリセット電位を前記駆動トランジスタのゲートに供給して、前記駆動トランジスタを導通させ、前記保持容量及び前記寄生容量の少なくとも一方の電荷を前記電源線に放出させる
    　請求項１に記載の表示装置の駆動方法。
  3. 　前記電源線は、第１電位と、前記第１電位より低い第２電位とに選択的に設定され、
    　前記データ線は、画素信号に応じた信号電位を含む複数の電位に選択的に設定され、
    　前記発光ステップでは、前記電源線を前記第１電位に設定することで、前記発光素子に前記電源線から前記駆動トランジスタを介して前記電流を供給し、
    　前記リセットステップでは、前記電源線が前記第２電位に設定され、かつ、前記データ線が前記リセット電位に設定された状態で、前記スイッチングトランジスタを導通させることで、前記駆動トランジスタのゲートに前記リセット電位を供給し、
    　前記逆バイアス印加ステップでは、前記電源線が前記第２電位に設定され、かつ、前記データ線が逆バイアス電位に設定された状態で、前記スイッチングトランジスタを導通させて、前記駆動トランジスタのゲートに前記逆バイアス電位を供給して、前記逆バイアス電圧を印加する
    　請求項２に記載の表示装置の駆動方法。
  4. 　前記リセット電位は、前記信号電位とは独立して予め定められた電位である
    　請求項３に記載の表示装置の駆動方法。
  5. 　前記データ線には、前記複数の画素の行毎の前記信号電位が、１水平期間毎に順に設定され、
    　前記１水平期間は、
    　前記データ線に前記信号電位が設定される第１期間と、
    　前記データ線に前記リセット電位が設定される第２期間と、
    　前記データ線に前記逆バイアス電位が設定される第３期間とを含む
    　請求項４に記載の表示装置の駆動方法。
  6. 　前記データ線は、１水平周波数の３倍の周波数で駆動される
    　請求項５に記載の表示装置の駆動方法。
  7. 　前記データ線には、前記複数の画素の行毎の前記信号電位が、１水平期間毎に順に設定され、
    　連続する２水平期間はそれぞれ、前記データ線に前記信号電位が設定される第１期間を含み、
    　前記２水平期間の一方は、さらに、前記データ線に前記リセット電位が設定される第２期間を含み、
    　前記２水平期間の他方は、さらに、前記データ線に前記逆バイアス電位が設定される第３期間を含む
    　請求項４に記載の表示装置の駆動方法。
  8. 　前記リセット電位は、他の行の前記信号電位である
    　請求項３に記載の表示装置の駆動方法。
  9. 　前記電源線には、さらに、前記第１電位より低く、前記第２電位より高い第３電位が選択的に設定され、
    　前記表示装置の駆動方法は、さらに、
    　前記電源線が前記第２電位に設定され、かつ、前記データ線が他の行の前記信号電位に設定された状態で、前記スイッチングトランジスタを導通させて、前記駆動トランジスタのゲートに前記他の行の前記信号電位を供給することで、前記駆動トランジスタを導通させた後、前記駆動トランジスタを導通させた状態で、前記電源線を前記第３電位に設定することで、前記駆動トランジスタのソース及びドレインを前記第３電位に設定する書込み準備ステップと、
    　前記電源線が前記第３電位に設定され、かつ、前記データ線が当該画素に対応する前記信号電位に設定された状態で、前記スイッチングトランジスタを導通させることで、前記保持容量に信号電圧を書込む書込みステップとを含む
    　請求項８に記載の表示装置の駆動方法。
  10. 　前記データ線は、１水平周波数の２倍の周波数で駆動される
    　請求項７～９のいずれか１項に記載の表示装置の駆動方法。
  11. 　前記発光ステップと、前記リセットステップと、前記逆バイアス印加ステップとが、複数行において同時に実行される
    　請求項１０に記載の表示装置の駆動方法。
  12. 　前記表示装置の駆動方法は、さらに、前記逆バイアス印加ステップの後に前記駆動トランジスタの閾値電圧を検出する閾値検出ステップを含む
    　請求項１～１１のいずれか１項に記載の表示装置の駆動方法。
  13. 　前記逆バイアス電圧は、対応する画素に供給される信号電圧に基づいて決定される
    　請求項１～１２のいずれか１項に記載の表示装置の駆動方法。
  14. 　行列状に配置された複数の画素を備える表示装置であって、
    　前記複数の画素のそれぞれは、
    　供給された電流に応じて発光する発光素子と、
    　前記発光素子に電流を供給する駆動トランジスタと、
    　前記駆動トランジスタのゲートとソース又はドレインとの間に接続された保持容量とを備え、
    　前記表示装置は、
    　（ｉ）発光期間に、前記発光素子に電流を供給することで、前記発光素子を発光させ、（ｉｉ）リセット期間に、前記保持容量と前記発光素子の寄生容量との少なくとも一方の電荷をリセットし、（ｉｉｉ）逆バイアス印加期間に、前記駆動トランジスタのゲート－ソース間に逆バイアス電圧を印加する制御部を備え、
    　前記リセット期間は、前記発光期間と前記逆バイアス印加期間との間である
    　表示装置。
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