CN114220380A - 校准数字电路、源级驱动器和显示面板 - Google Patents

Abstract

本申请涉及校准数字电路、源级驱动器和显示面板，该校准数字电路应用于源级驱动器，源级驱动器包括依次电性连接的均衡器、时钟恢复电路和校准数字电路，校准数字电路还与均衡器电性连接，所述均衡器接收外部数据信号并发送至所述时钟恢复电路，所述时钟恢复电路根据所述外部数据信号生成时钟信号以及训练样式数据信号并发送至所述校准数字电路，所述校准数字电路根据所述训练样式数据信号中每个数据帧的帧配置数据的校验结果，生成时钟恢复电路调节信号并发送至所述时钟恢复电路或生成均衡调节信号并发送至所述均衡器，提高了对电路参数进行校正和调整的实时性。

Description

校准数字电路、源级驱动器和显示面板

技术领域

本申请涉及显示领域，具体涉及一种校准数字电路、源级驱动器和显示面板。

背景技术

在传统的显示面板驱动中，通常是源级驱动器接收从时序控制器发送而来的时序控制（Timing Controller，TCON）数据，并通过内部的时钟恢复电路和数字电路进行解析，然后输出驱动电压至TFT显面板。

上述过程中，源级驱动器在开机时，内部的时钟恢复（Clock Data Recovery，CDR）电路通常接收一段TCON数据进行解析校验，即开机后即获取对应的CDR校验结果，无法依据实时的显示状况进行调整CDR电路的参数。

发明内容

鉴于此，本申请提供一种校准数字电路，通过利用传输数据中每个数据帧的帧配置数据相同的特点，来实现CDR电路的实时参数校正和调整，不需要额外传送一段TCON数据，提高了校正过程的实时性。

一种校准数字电路，应用于源级驱动器，源级驱动器包括依次电性连接的均衡器、时钟恢复电路和校准数字电路，校准数字电路还与均衡器电性连接；

均衡器接收外部数据信号并发送至时钟恢复电路，时钟恢复电路根据外部数据信号生成时钟信号以及训练样式数据信号并发送至校准数字电路，校准数字电路根据训练样式数据信号中每个数据帧的帧配置数据的校验结果，生成时钟恢复电路调节信号并发送至时钟恢复电路或生成均衡调节信号并发送至均衡器。

在一个实施例中，数据解析电路用于提取训练样式数据信号中每个数据帧的帧配置数据、每个帧配置数据对应的传输使能脉冲信号以及传输中止脉冲信号，并将传输使能脉冲信号和传输中止脉冲信号发送至时钟选择电路；

时钟选择电路用于根据传输使能脉冲信号以及时钟信号生成传输使能电平信号以及帧配置数据时钟信号；

校验电路用于在帧配置数据时钟信号为有效电平时，接收数据解析电路发送的每个数据帧的帧配置数据，并根据每个帧配置数据生成对应的校验结果；

时钟选择电路还用于根据传输中止脉冲信号以及时钟信号生成存储时钟电平信号和比较调节使能信号；

校验结果存储电路用于当存储时钟电平信号为有效电平时，对每个帧配置数据对应的校验结果进行保存，并发送至比较调节电路；

比较调节电路用于在比较调节使能信号为有效电平时，根据比较调节使能信号将相邻帧配置数据对应的校验结果进行比较，以生成对应的比较结果，根据比较结果生成时钟恢复电路调节信号并发送至时钟恢复电路或生成均衡调节信号并发送至均衡器。

在一个实施例中，时钟选择电路包括第一时钟信号单元和第二时钟信号单元，第一时钟信号单元的用于生成帧配置数据时钟信号，第二时钟信号单元用于生成存储时钟电平信号和比较调节使能信号。

在一个实施例中，第一时钟信号单元包括电性连接的第一触发器和与门电路，第一触发器的输出端和与门电路的输入端连接，与门电路的输出端与校验电路电性连接。

在一个实施例中，第二时钟信号单元包括电性连接的第二触发器、第三触发器和第四触发器，第二触发器的输入端与数据解析电路电性连接，第二触发器的输出端分别与第三触发器的输入端和比较调节电路电性连接，第三触发器的输出端分别与第四触发器的时钟输入端和校验结果存储电路电性连接，第四触发器的输出端与比较调节电路电性连接。

在一个实施例中，第二触发器、第三触发器和第四触发器均采用D触发器。

在一个实施例中，校验电路包括多个校验通道单元，校验结果存储电路包括多个存储通道单元，每个存储通道单元均与每个校验通道单元一一对应，每个存储通道单元的输入端与对应的校验通道单元的输出端电性连接，每个存储通道单元的输出端和每个校验通道单元的输出端均与比较调节电路电性连接。

在一个实施例中，每个校验通道单元均包括多个电性连接的校验子单元，每个存储通道单元均包括多个D触发器，每个D触发器与每个校验子单元一一对应，且每个D触发器的输入端均与对应的校验子单元的输出端电性连接，每个D触发器的输出端均与比较调节电路电性连接。

此外，还提供一种源级驱动器，源级驱动器包括依次电性连接的均衡器、时钟恢复电路和校准数字电路，校准数字电路还与均衡器电性连接，校准数字电路采用上述校准数字电路。

此外，还提供一种显示面板，显示面板的驱动电路包括上述源级驱动器。

上述校准数字电路，应用于源级驱动器，源级驱动器包括依次电性连接的均衡器、时钟恢复电路和校准数字电路，校准数字电路还与均衡器电性连接，均衡器用于接收外部数据信号并发送至时钟恢复电路，时钟恢复电路用于对根据外部数据信号生成时钟信号以及训练样式数据信号并发送至校准数字电路，校准数字电路根据训练样式数据信号中每个数据帧的帧配置数据的校验结果，生成时钟恢复电路调节信号并发送至时钟恢复电路或生成均衡调节信号并发送至均衡器，通过利用传输数据中每个数据帧的帧配置数据相同的特点，进而生成每个帧配置数据对应的校验结果，在此基础上通过比较每个帧配置数据对应的校验结果是否相同来判断传输数据是否正确，进而根据对应的比较结果实现对时钟恢复电路或者均衡器的电路参数进行实时校正和调整，不需要额外传送一段T-CON数据，提高了校正过程的实时性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种校准数字电路的应用环境示意图；

图2是本申请实施例提供的一种校准数字电路的电路结构框图；

图3是本申请实施例提供的一种时钟选择电路的电路结构示意图；

图4是本申请实施例提供的各个时序信号的时序控制示意图；

图5是本申请实施例提供的一种CRC校验电路和校验结果存储电路的电路结构示意图。

具体实施方式

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

如图1所示，提供一种校准数字电路110的应用环境示意图，该校准数字电路110，应用于源级驱动器100，源级驱动器100包括依次电性连接的均衡器120、时钟恢复电路130、校准数字电路110和驱动电路140，校准数字电路110还与均衡器120电性连接。

其中，均衡器120接收外部数据信号并将该外部数据信号发送至时钟恢复电路，如均衡器120可以接收外部装置发送的外部数据信号并发送至时钟恢复电路130，时钟恢复电路130根据该外部数据信号生成时钟信号以及训练样式数据信号并发送至校准数字电路110，具体地，时钟恢复电路130通过对外部数据信号进行解析，生成时钟信号以及训练样式数据信号并发送至校准数字电路110。

校准数字电路110根据训练样式数据信号中每个数据帧的帧配置数据的校验结果，生成时钟恢复电路调节信号并发送至时钟恢复电路130或生成均衡调节信号并发送至均衡器120。具体地，校准数字电路110可以提取训练样式数据信号中每个数据帧的帧配置数据，并生成每个帧配置数据对应的校验结果，根据每个帧配置数据对应的校验结果，生成时钟恢复电路调节信号并发送至时钟恢复电路130或生成均衡调节信号并发送至均衡器120。

其中，时钟恢复电路即CDR电路，本实施例中的外部装置通常为时序控制器TCON，外部数据信号中包括原始信号数据和控制信号数据（例如时钟信号数据），控制信号数据用于指示原始数据信号中的有效数据期间与无效数据期间，有效数据期间包括对应的显示数据（例如RGB数据），无效数据期间包括对应的训练样式数据。一般而言，在一个垂直消隐期间（vertical blanking）后（有效数据帧的传输期间前）通常会设置一个无效数据传输期间，因此，时钟恢复电路130可对外部数据信号进行解析生成时钟信号以及训练样式数据信号。

进一步地，时钟恢复电路130将时钟信号以及训练样式数据信号发送至校准数字电路110，校准数字电路110中设置的有校验电路，因而生成每个帧配置数据对应的校验结果，由于每个数据帧的帧配置数据均为固定传送之数据格式，因而通过比较各个帧配置数据是否相同来判断传送数据是否正确，换言之，即进一步可根据每个帧配置数据对应的校验结果，例如比较相邻帧配置数据对应的校验结果，来判断相邻帧配置数据是否相同，从而判断传输的每个数据帧是否正确，并最终生成均衡调节信号或时钟恢复电路调节信号，均衡器120根据均衡调节信号调节自身电路参数或者时钟恢复电路130根据时钟恢复电路调节信号调节自身电路参数。

上述校准数字电路110，应用于源级驱动器100，源级驱动器100包括依次电性连接的均衡器120、时钟恢复电路130、校准数字电路110和驱动电路140，校准数字电路110还与均衡器120电性连接，通过利用传输数据中每个数据帧的帧配置数据相同的特点，进而通过校准数字电路110生成每个帧配置数据对应的校验结果，在此基础上通过比较每个帧配置数据对应的校验结果是否相同（例如可采取比较相邻的帧配置数据是否相同）来判断传输数据是否正确，进而根据对应的比较结果生成时钟恢复电路调节信号并发送至时钟恢复电路130或生成均衡调节信号并发送至均衡器120，从而实现对时钟恢复电路或者均衡器120的电路参数进行实时校正和调整，不需要额外传送一段T-CON数据，提高了校正过程的实时性。

在一个实施例中，如图2所示，校准数字电路110包括依次电性连接的数据解析电路111、时钟选择电路112、校验电路113、校验结果存储电路114和比较调节电路115，校验结果存储电路114和比较调节电路115还与时钟选择电路112电性连接。

数据解析电路111提取训练样式数据信号中每个数据帧的帧配置数据以及每个帧配置数据对应的传输使能脉冲信号，并将传输使能脉冲信号发送至时钟选择电路112。

其中，在提取训练样式数据信号中每个数据帧的帧配置数据以及每个帧配置数据对应的传输使能脉冲信号时，对应采用的数据解析电路111通常为在结合有限状态机的基础上，利用数字逻辑电路之逻辑闸(例如与门、或门、与非门以及数据选择器)和时序电路实现，即采用TFT显示技术领域中传统的数据解析电路结构。时钟选择电路112根据传输使能脉冲信号以及时钟信号生成传输使能电平信号以及帧配置数据时钟信号。

校验电路113在帧配置数据时钟信号为有效电平时，接收数据解析电路111发送的每个数据帧的帧配置数据，并根据每个帧配置数据生成对应的校验结果。

时钟选择电路112还根据传输中止脉冲信号以及时钟信号生成存储时钟电平信号和比较调节使能信号。

校验结果存储电路114当存储时钟电平信号为有效电平时，对每个帧配置数据对应的校验结果进行保存，并发送至比较调节电路115。

在一个实施例中，校验结果存储电路114采用锁存器电路实现，输出当前帧配置数据对应的校验结果以及下一帧配置数据对应的校验结果至比较调节电路115。

比较调节电路115在比较调节使能信号为有效电平时，根据比较调节使能信号将相邻帧配置数据对应的校验结果进行比较，以生成对应的比较结果，根据比较结果生成时钟恢复电路调节信号并发送至时钟恢复电路130或生成均衡调节信号并发送至均衡器120。

在一个实施例中，比较调节电路115采用比较器电路实现。

在一个实施例中，以相邻的奇数帧配置数据和偶数帧配置数据为例说明，数据解析电路111获取训练样式数据信号中当前数据帧的奇数帧配置数据以及奇数帧配置数据对应的传输使能脉冲信号，并将传输使能脉冲信号发送至时钟选择电路112，时钟选择电路112根据传输使能脉冲信号以及时钟信号生成奇数帧配置数据的传输使能电平信号以及帧配置数据时钟信号，校验电路113在对应的帧配置数据时钟信号为有效电平时，接收数据解析电路111发送的当前数据帧的奇数帧配置数据，并根据奇数帧配置数据生成对应的校验结果。

此时，时钟选择电路112根据对应的传输中止脉冲信号以及时钟信号生成存储时钟电平信号和比较调节使能信号，校验结果存储电路114当存储时钟电平信号为有效电平时，对奇数帧配置数据对应的校验结果进行保存，并发送至比较调节电路115。

此时，若假设当前数据帧为传送的第一数据帧，则此时虽然生成比较调节使能信号，但是比较调节电路115由于只收到一个奇数帧配置数据对应的校验结果，实际并不会进行比较。

进一步地，数据解析电路111获取训练样式数据信号中下一数据帧的偶数帧配置数据以及偶数帧配置数据对应的传输使能脉冲信号，并将传输使能脉冲信号发送至时钟选择电路112，时钟选择电路112根据传输使能脉冲信号以及时钟信号生成偶数帧配置数据的传输使能电平信号以及帧配置数据时钟信号，校验电路113在对应的帧配置数据时钟信号为有效电平时，接收数据解析电路111发送的下一数据帧的偶数帧配置数据，并根据偶数帧配置数据生成对应的校验结果。

同样地，时钟选择电路112进一步根据对应的传输中止脉冲信号以及时钟信号生成偶数帧配置数据对应的存储时钟电平信号和比较调节使能信号，校验结果存储电路114当存储时钟电平信号为有效电平时，对偶数帧配置数据对应的校验结果进行保存，并发送至比较调节电路115，即上述比较调节电路115可依照上述过程获取到偶数帧配置数据生成对应的校验结果，并在比较调节使能信号为有效电平时，与奇数帧配置数据对应的校验结果进行比较，以判断两个校验结果是否相同。

其中，在实际电路中，为加快处理速度，比较调节电路115不必等到从上述校验结果存储电路114中获取到下一数据帧的偶数帧配置数据对应的校验结果再进行比较，比较调节电路115通常还与校验电路113的输出端电性连接，因此，当校验电路113根据偶数帧配置数据生成对应的校验结果后，比较调节电路115可直接获取到偶数帧配置数据生成对应的校验结果，进一步在比较调节使能信号为有效电平时，直接将偶数帧配置数据生成对应的校验结果与之前保存的奇数帧配置数据对应的校验结果进行比较，以判断两个校验结果是否相同。

本实施例中，比较调节电路115包含对应的锁存电路，通过锁存电路直接获取到偶数帧配置数据生成对应的校验结果。

在一个实施例中，如图3所示，时钟选择电路112包括第一时钟信号单元112a和第二时钟信号单元112b，第一时钟信号单元112a的用于生成帧配置数据时钟信号CL1，第二时钟信号单元112b用于生成存储时钟电平信号FD1和比较调节使能信号。

在一个实施例中，如图3所示，第一时钟信号单元112a包括电性连接的第一触发器D1和与门电路A，第一触发器D1的输出端和与门电路A的输入端连接，与门电路A的输出端与校验电路113电性连接。

在一个实施例中，如图3所示，第二时钟信号单元112b包括电性连接的第二触发器D2、第三触发器D3和第四触发器D4，第二触发器D2的输入端与数据解析电路111电性连接，第二触发器D2的输出端分别与第三触发器D3的输入端和比较调节电路115电性连接，第三触发器D3的输出端分别与第四触发器D4的时钟输入端和校验结果存储电路114电性连接，第四触发器D4的输出端与比较调节电路115电性连接。

本实施例中，第一触发器D1、第二触发器D2、第三触发器D3和第四触发器D4均可采用D触发器。

本实施例中，比较调节使能信号包括比较调节使能电平信号和比较调节使能脉冲信号，在比较调节使能电平信号为有效电平状态且比较调节使能脉冲信号到来时，比较调节电路115将偶数帧配置数据生成对应的校验结果与之前保存的奇数帧配置数据对应的校验结果进行比较，以判断两个校验结果是否相同。

其中，第二触发器D2和第三触发器D3各自的时钟控制端均与系统时钟连接，第一触发器的D1的输入端D用于输入高电平信号，第一触发器的D1的时钟控制端用于输入传输使能脉冲信号Fn1，第一触发器的D1的复位端用于输入传输中止脉冲信号Fn2，第一触发器D1的输出端Q用于输出传输使能电平信号F1，与门电路A1用于输出帧配置数据时钟信号CL1，第二触发器D2的输出端Q用于输出比较调节使能脉冲信号FD2，第三触发器D3的输出端Q用于输出存储时钟电平信号，第四触发器D4的输出端Q用于输出比较调节使能电平信号FD3。

本实施例中，举例说明，传输使能脉冲信号Fn1、传输中止脉冲信号Fn2、传输使能电平信号F1、帧配置数据时钟信号CL1、存储时钟电平信号FD1、比较调节使能脉冲信号FD2、比较调节使能电平信号FD3以及系统时钟CLK的时序图如图4所示。

在一个实施例中，校验电路113包括多个校验通道单元，校验结果存储电路114包括多个存储通道单元，每个存储通道单元均与每个校验通道单元一一对应，每个存储通道单元的输入端与对应的校验通道单元的输出端电性连接，每个存储通道单元的输出端和每个校验通道单元的输出端均与比较调节电路115电性连接。

在一个实施例中，每个校验通道单元均包括多个电性连接的校验子单元，每个存储通道单元均包括多个D触发器，每个D触发器与每个校验子单元一一对应，且每个D触发器的输入端均与对应的校验子单元的输出端电性连接，每个D触发器的输出端均与比较调节电路115电性连接。

在一个实施例中，帧配置数据的位数为10位比特数据，校验电路113采用对应的CRC校验电路，校验电路113包含10个CRC校验通道单元，对应地，校验结果存储电路114包括10个存储通道单元，所采用的CRC校验算法是X⁸ +X² + X +1，此时，每个CRC校验通道单元包含8个CRC校验子单元，每个存储通道单元均与每个CRC校验通道单元一一对应，因此每个存储通道单元包含8个D触发器，每个D触发器与每个CRC校验子单元一一对应，且每个D触发器的输入端均与对应的CRC校验子单元的输出端电性连接，每个D触发器的输出端均与比较调节电路115电性连接。

如图5所示，以其中帧配置数据的10位比特数据中的一位比特数据以对CRC校验电路113和校验结果存储电路114进行说明，即以CRC校验电路113中的一个CRC校验通道单元113-1为例说明，此时校验结果存储电路114中的一个存储通道单元114-1与CRC校验通道单元113-1相对应，CRC校验通道单元113-1采用8位CRC校验电路，包含113-1a、113-1b、113-1c、113-1f、113-1g和113-1h八个CRC校验子单元（部分校验子单元未在图4中示出），此时存储通道单元114-1包含D5~D12共计8个D触发器，每个D触发器与每个CRC校验子单元一一对应，且每个D触发器的输入端均与对应的CRC校验子单元的输出端电性连接，每个D触发器的输出端均与比较调节电路115电性连接，存储通道单元114-1中每个D触发器的时钟均为FD1（为简便起见，图4中仅在D触发器D5中标示），此外，由于篇幅所限，图4中仅仅画出了部分CRC校验子单元和部分D触发器。

本实施例中，为了加快比较速度，113-1a、113-1b、113-1c、113-1f、113-1g和113-1h八个CRC校验子单元中的各自的输出端分别还与比较调节电路115电性连接，即触发器D13~D20各自的输出端Q均与比较调节电路115电性连接。

其中，举例说明，以Data(0)表示帧配置数据的一位比特数据，八个CRC校验子单元对应的各自的输出值构成Data(0)的八位CRC校验结果值，CL1表示帧配置数据时钟信号，用于帧配置数据时钟信号为有效电平时，CRC校验通道单元113-1进行帧配置数据Data(0)输入，FD1表示存储时钟电平信号，FD1为有效电平信号时，存储通道单元114-1中每个D触发器均各自对各自的D端输入值进行锁存，得到对应帧配置数据的CRC校验结果值：C0P（0）、C0P（1）、C0P（2）……C0P（6）和C0P（7）。

同理，帧配置数据总共10位比特数据，剩余9位比特数据对应的CRC校验通道单元和存储通道单元的电路结构参考上述Data(0)的电路结构，不再赘述。

本实施例中，进一步结合图4，以Data(0)为例，在T1时刻，时钟选择电路112生成存储时钟电平信号，此时校验结果存储电路114中对应的存储通道单元114-1开始工作，通过触发器D5~ D12将CRC校验通道单元131-1的CRC校验结果进行保以得到C0P（0）~ C0P（7），并发送至比较调节电路115。

进一步地，下一帧配置数据为偶数帧配置数据，则在T2时刻，偶数帧配置数据对应的CRC校验通道单元131-1的CRC校验结果已经计算出来（C0（0）~ C0（7）），由于触发器D13~D20各自的输出端Q均与比较调节电路115电性连接，此时比较调节使能脉冲信号FD2到达，且比较调节使能电平信号FD3也为有效电平，则比较调节电路115将偶数帧配置数据生成对应的CRC校验结果与之前保存的奇数帧配置数据对应的CRC校验结果进行比较，以判断两个CRC校验结果是否相同，即分别比较C0P（0）与C0（0）、C0P（1）与C0（1）、C0P（2）与C0（2）、C0P（3）与C0（3）、C0P（4）与C0（4）、C0P（5）与C0（5）、C0P（6）与C0（6），以及C0P（7）与C0（7）。

本实施例中，设奇数帧配置数据的10位比特数据各自对应的CRC校验结果分别为C0P[7：0]、C1P[7：0]、C2P[7：0]、C3P[7：0]、C4P[7：0]、C2P[7：0]、C6P[7：0]、C7P[7：0]、C8P[7：0]和C9P[7：0]；下一偶数帧配置数据的10位比特数据各自对应的CRC校验结果分别为C0[7：0]、C1[7：0]、C2[7：0]、C3[7：0]、C4[7：0]、C2[7：0]、C6[7：0]、C7[7：0]、C8[7：0]和C9[7：0]。

其中，通过比较C0P[7：0]与 C0[7：0]、C1P[7：0]与 C1[7：0]、C2P[7：0]与 C2[7：0]是否均相同，当不相同时，则生成时钟恢复电路调节信号并发送至时钟恢复电路130，以使时钟恢复电路130根据时钟恢复电路调节信号调节自身电路参数，当相同时，则不做处理。

其中，通过比较C3P[7：0]与 C3[7：0]、C4P[7：0]与 C4[7：0]、C5P[7：0]与 C5[7：0]、C6P[7：0]与 C6[7：0]、C7P[7：0]与 C7[7：0]、C8P[7：0]与 C8[7：0]、C9P[7：0]与 C9[7：0]是否均相同，当不相同时，生成均衡器调节信号并发送至均衡器120，以使均衡器120根据均衡器调节信号调节自身电路参数。

此外，如图1所示，还提供一种源级驱动器100，源级驱动器100包括依次电性连接的均衡器120、时钟恢复电路130、校准数字电路110和驱动电路140，校准数字电路110还与均衡器120电性连接，校准数字电路110采用上述校准数字电路110。

此外，还提供一种显示面板，显示面板的驱动电路包括上述源级驱动器100。

即，以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所做的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请中，“例如”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“例如”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。

应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (10)

1.一种校准数字电路，其特征在于，应用于源级驱动器，所述源级驱动器包括依次电性连接的均衡器、时钟恢复电路和所述校准数字电路，所述校准数字电路还与所述均衡器电性连接；

所述均衡器接收外部数据信号并发送至所述时钟恢复电路，所述时钟恢复电路根据所述外部数据信号生成时钟信号以及训练样式数据信号并发送至所述校准数字电路，所述校准数字电路根据所述训练样式数据信号中每个数据帧的帧配置数据的校验结果，生成时钟恢复电路调节信号并发送至所述时钟恢复电路或生成均衡调节信号并发送至所述均衡器。

2.根据权利要求1所述的校准数字电路，其特征在于，所述校准数字电路包括依次电性连接的数据解析电路、时钟选择电路、校验电路、校验结果存储电路和比较调节电路，所述校验结果存储电路和所述比较调节电路还与所述时钟选择电路电性连接；

所述数据解析电路用于提取所述训练样式数据信号中每个数据帧的帧配置数据、每个帧配置数据对应的传输使能脉冲信号以及传输中止脉冲信号，并将所述传输使能脉冲信号和所述传输中止脉冲信号发送至所述时钟选择电路；

所述时钟选择电路用于根据所述传输使能脉冲信号以及所述时钟信号生成传输使能电平信号以及帧配置数据时钟信号；

所述校验电路用于在帧配置数据时钟信号为有效电平时，接收所述数据解析电路发送的每个数据帧的帧配置数据，并根据每个帧配置数据生成对应的校验结果；

所述时钟选择电路还用于根据所述传输中止脉冲信号以及所述时钟信号生成存储时钟电平信号和比较调节使能信号；

所述校验结果存储电路用于当所述存储时钟电平信号为有效电平时，对每个帧配置数据对应的校验结果进行保存，并发送至所述比较调节电路；

所述比较调节电路用于在所述比较调节使能信号为有效电平时，根据所述比较调节使能信号将相邻帧配置数据对应的校验结果进行比较，以生成对应的比较结果，根据所述比较结果生成时钟恢复电路调节信号并发送至所述时钟恢复电路或生成均衡调节信号并发送至所述均衡器。

3.根据权利要求2所述的校准数字电路，其特征在于，所述时钟选择电路包括第一时钟信号单元和第二时钟信号单元，所述第一时钟信号单元的用于生成所述帧配置数据时钟信号，所述第二时钟信号单元用于生成所述存储时钟电平信号和所述比较调节使能信号。

4.根据权利要求3所述的校准数字电路，其特征在于，所述第一时钟信号单元包括电性连接的第一触发器和与门电路，所述第一触发器的输出端与所述与门电路的输入端连接，所述与门电路的输出端与所述校验电路电性连接。

5.根据权利要求3所述的校准数字电路，其特征在于，所述第二时钟信号单元包括电性连接的第二触发器、第三触发器和第四触发器，所述第二触发器的输入端与所述数据解析电路电性连接，所述第二触发器的输出端分别与所述第三触发器的输入端和所述比较调节电路电性连接，所述第三触发器的输出端分别与所述第四触发器的时钟输入端和所述校验结果存储电路电性连接，所述第四触发器的输出端与所述比较调节电路电性连接。

6.根据权利要求5所述的校准数字电路，其特征在于，所述第二触发器、第三触发器和第四触发器均采用D触发器。

7.根据权利要求2所述的校准数字电路，其特征在于，所述校验电路包括多个校验通道单元，所述校验结果存储电路包括多个存储通道单元，每个所述存储通道单元均与每个所述校验通道单元一一对应，每个所述存储通道单元的输入端与对应的校验通道单元的输出端电性连接，每个所述存储通道单元的输出端和每个所述校验通道单元的输出端均与所述比较调节电路电性连接。

8.根据权利要求7所述的校准数字电路，其特征在于，每个所述校验通道单元均包括多个电性连接的校验子单元，每个所述存储通道单元均包括多个D触发器，每个所述D触发器与每个所述校验子单元一一对应，且每个所述D触发器的输入端均与对应的校验子单元的输出端电性连接，每个所述D触发器的输出端均与所述比较调节电路电性连接。

9.一种源级驱动器，其特征在于，所述源级驱动器包括依次电性连接的均衡器、时钟恢复电路和校准数字电路，所述校准数字电路还与所述均衡器电性连接，所述校准数字电路采用权利要求1至8任一项所述的校准数字电路。

10.一种显示面板，其特征在于，所述显示面板的驱动电路包括权利要求9所述的源级驱动器。

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