CN110166062B - 发送器与相关后置补偿系统 - Google Patents

Abstract

一种后置补偿系统包含：一状态检测器、一同步检测器以及一补偿产生器。该状态检测器接收一数据在线的一讯号以检测一预定义的状态，并相应地产生一清除控制讯号，当检测到该预定义的状态时，该清除控制讯号被拉起。该同步检测器接收该数据在线的该讯号以检测至少一同步状态，并相应地产生一触发讯号。该补偿产生器接收该触发讯号，以及相应地产生一补偿讯号。

Description

发送器与相关后置补偿系统

【技术领域】

本发明关于发送器，尤指一种适用于发送器的物理层兼容性测试的后置补偿系统。

【背景技术】

由行动产业处理器界面(Mobile Industry Processor Interface,MIPI)联盟开发的M-PHY规范，支持高达11.6Gbits/秒的高速数据传输速率。高速讯号通过背板(backplane)的传送会受到高频损耗，这将严重地破坏讯号内容。具体而言，当高速讯号通过背板传送时，当前符元(symbol)可延展到相邻区间，例如，延伸到后续区间(interval)，从而引起可能会干扰相邻符元的后置衰退(post-cursor degradation)。因此，有必要为此设计和测试一发送器，其具最小的后置效应(minimized effects of post-cursor)，使得对应的接收器能够可靠且正确地接收讯号。

针对高速传输，M-PHY规范定义了四种速度等级或设备(亦即，从低速至高速的gear 1到gear 4)。图1绘示在高速突冲模式(high-speed burst mode，以下称HS-BURST)之下，系统100对发送器(如gear 3等级的发送器) 进行测试。发送器接受兼容性随机型样(compliance random pattern,简称 CRPAT)以进行测试。举例来说，一待测装置11，例如符合M-PHY规范的发射器(规范中称之为M-TX)，透过一对讯号线传送一对差动讯号。讯号通过背板(例如封装体(package)和印刷电路板(printed circuit board)12) 传送。之后，讯号再透过参考信道13(如，CH1以及CH2)13传送，上述参考信道可为实体或软件仿真的信道。最后，系统100还包含跨接于该对讯号线的终端电阻14。终端电阻14的阻抗实质上等于从接收端看进去的阻抗。

预加重(Pre-emphasis)处理通常可被用来增加较高频率成分的讯号幅度，以便减少讯号于上述参考信道13因衰退失真的影响，进而提高整体信噪比。

根据M-PHY规范，定义一个HS-BURST模式操作系以DIF-P状态为起始，该DIF-P状态系由连续的“1”所组成，其长度为十五个或更少的符元，随后是一个同步(synchronization,SYNC)状态。在M-PHY兼容性测试中， SYNC状态中的第一个“0”通常遭受由DIF-P状态引起的后置符际干扰 (post-cursor inter-symbol interference)所影响，其中符际干扰以下简称ISI。 ISI的起因可能包含发送器和接收器之间的通道损失(channel loss)。图1B示范了后置ISI引起的讯号衰退的波形(由图1B的标号15所标示)。这个衰退可以透过图1C图所示的眼图中的眼高衰退(由标示16所表示)所观察出。

因此，本发明提出一种创新的补偿架构，从而将DIF-P状态引起的后置衰退将达最小化，以进一步改善眼图。

【发明内容】

有鉴于前述内容，本发明实施例之一目的在于提供一种适用于MIPI M-PHY兼容性测试的发送器。本发明之发送器中采用的后置补偿 (post-cursor compensation)系统能够有效地将后置衰退最小化，特别是与 DIF-P状态有关的后置衰退。

本发明的一个实施例提供一后置补偿系统，该后置补偿系统包含：一状态检测器、一同步检测器以及一补偿产生器。该状态检测器可用于接收一数据在线的一讯号以检测一预定义的状态，并且相应地产生一清除控制讯号，当检测到该预定义的状态时，该清除控制讯号被拉起(asserted)。该同步检测器可用于接收该数据在线的该讯号以检测至少一同步状态，并且相应地产生一触发讯号，当检测到该至少一同步状态中之一者时，该触发讯号被拉起，其中该同步检测器由该清除控制讯号所控制，且当该清除控制讯号被拉起时，该触发讯号被降下(de-asserted)。该补偿产生器可用于接收该触发讯号，以及当该触发讯号被拉起时，相应地产生一补偿讯号。

本发明之一实施例提供一发送器，该发送器包含：一后置补偿系统、一并列至序列转换器、一第一驱动器、一第二驱动器以及一加法器。该后置补偿系统可用于接收一数据在线的一讯号，并相应地产生一补偿讯号。该并列至序列转换器可用于接收该数据在线的该讯号，并且将该讯号的格式由并列转为序列，从而产生一序列讯号。该第一驱动器用于调整该序列讯号以产生一调整后序列讯号。该第二驱动器用于调整该补偿讯号以产生一调整后补偿讯号。该加法器用以将该调整后补偿讯号迭加于该调整后序列讯号之上。此外，该后置补偿系统包含：一状态检测器、一同步检测器以及一补偿产生器。该状态检测器可用于接收该数据在线的该讯号以检测一预定义的状态，并且相应地产生一清除控制讯号，当检测到该预定义的状态时，该清除控制讯号被拉起。该同步检测器可用于接收该数据在线的该讯号以检测至少一同步状态，并且相应地产生一触发讯号，当检测到该至少一同步状态中之一者时，该触发讯号被拉起，其中该同步检测器由该清除控制讯号所控制，且当该清除控制讯号被拉起时，该触发讯号被降下。该补偿产生器可用于接收该触发讯号，以及当该触发讯号被拉起时，相应地产生一补偿讯号。

本发明之一实施例提供一种用于后置补偿的方法，该方法包含：接收一数据在线的一讯号以检测一预定义的状态，并相应地产生一清除控制讯号，其中该预定义的状态被检测到时，该清除控制讯号被拉起；接收该数据在线的该讯号以检测至少一同步状态，并相应地产生一触发讯号，其中当该至少一同步状态中之一者被检测到时，该触发讯号被拉起，以及且当该清除控制讯号被拉起时，该触发讯号被降下；以及接收该触发讯号，以及当该触发讯号被拉起时，相应地产生一补偿讯号。

【附图说明】

图1A绘示出在HS-BURST模式下测试发射机的习知系统的方块图。

图1B绘出习知接收器侧的波形，其示范了由后置ISI引起的讯号衰退。

图1C图绘示出图1B的波形所对应的眼图。

图2绘示出本发明发射机的实施例的方块图。

图3A根据本发明实施例绘示图2中的后置补偿系统的详细方块图。

图3B绘示出图3A中相关讯号的示范时序图。

图4A绘示出图3A中的补偿产生器的详细方块图。

图4B绘示出图4A中相关讯号的示范时序图。

图5A根据本发明实施例绘示出将具有后置补偿的发送器应用在测试环境中。

图5B绘示出两个波形，其中上方波形系由图5A的第一测试点(TP1) 测量所得，下方波形系由图5A的第二测试点(TP2)测量所得。

图5C绘示出对应于图5B的下方波形的眼图。

【具体实施方式】

图2绘示出本发明发射器200之一实施例的方块图。本实施例的发射器 200可以适用于一物理层(例如，M-PHY)之兼容性测试(compliance test)。在本实施例中，发射器200可以包括后置补偿系统21，其被用于减轻后置衰退，特别关于像是DIF-P状态之类的预定义的状态(其中，DIF-P状态包含序列的“1”位，其默认长度为十五个或更少的符元，且可以这样的形式在差动数据在线传送)所导致的后置衰退。具体而言，后置补偿系统(以下简称为“补偿系统”)21可以用于接收差动数据在线(来自一数据源)的讯号“DL”，据此产生一补偿讯号。例如，具有一预定长度的一脉冲(例如，4-6个单位间隔(unit interval,简称UI))，从而降低DIF-P状态中的后几个符元以及 DIF-P状态之后的一同步状态中的头几个符元的电压准位，从而最小化该后置ISI。

在此实施例中，补偿系统21可能具有20位的等待/延迟时间(latency)。此实施例的发射器200可包含并列至序列(parallel to serial，简称P2S)转换器22，该并列至序列转换器22可能被操作来接收数据在线的讯号“DL”，并且将接收到的讯号从并列格式转换为序列格式，从而产生一个序列讯号。该并列至序列转换器22可透过移位寄存器(shiftregister)电路来实现。在此实施例中，并列至序列转换器22可能具有23位的等待/延迟时间。

本实施例的发射器200可选择性地包含第一预驱动器(pre-driver)24和第二预驱动器23。第一预驱动器24和第二预驱动器23可能操作来分别耦接且接收并列至序列转换器22和补偿系统21的输出。第一预驱动器24和第二预驱动器23可能被用于执行如电压准位转移(voltage level shifting)的功能。本实施例的发射器200可能包含第一驱动器26和第二驱动器25。第一驱动器 26和第二驱动器25可能分别被操作来接收第一预驱动器24和第二预驱动器 23的输出。第一驱动器26和第二驱动器25(例如，放大器)被用于调整(例如，放大)讯号(从第一预驱动器24和第二预驱动器23处所接收)，使得调整后的讯号可以有效地通过一信道所传送，并且由一接收器可靠地接收。

具体地，本实施例的第一驱动器26可能包含串联的加法器261和乘法器 (或放大器)262。本实施例的第二驱动器25可以包括放大系数为α的乘法器(或放大器)251。在本实施例中，放大系数α系可操作在0.006和0.05 之间的范围内。相对于第一驱动器26的0.2V的输出电压摆幅而言，则第二驱动器25的放大系数α相当于3-25％。

本实施例的发送器200可包含一加法器27。加法器27被操作来将第二驱动器25所产生的输出以迭加到第一驱动器26所产生的输出上。或者是，加法器27可将补偿系统21所产生的一输出讯号，迭加到并列至序列转换器22 所产生的一输出讯号上(此处假设第一预驱动器24，第二预驱动器23，第一驱动器26和第二驱动器25均被省略)。据此，加法器27可产生具有最小的后置ISI的一输出讯号。

图3A根据本发明的一个实施例，绘示了图2中的后置补偿系统21的详细方块图。图3B则绘示了图3A中相关讯号的时序图。

在本实施例中，补偿系统21可能包含例如DIF-P检测器211之类的状态检测器，其被用于检测如DIF-P状态(即该状态系由序列的“1”位所组成者，位在一准备(prepare)期间内，由具有十五个或较少的预定长度的符元所组成者)之类的预定义的状态。根据M-PHY规范，还有另一个预定义的状态，称之为DIF-N状态(位在“停止(stall)”期间)，其系由具有预定长度的序列“0”字节成。如图3B所示，DIF-N状态表示停止状态，并且出现在DIF-P 状态之前或者突冲数据符元(burst data symbols)之后。

进一步来说，DIF-P检测器211可能用于接收数据在线的讯号“DL”，并且相应地产生一清除控制讯号。当检测到该预定义的状态时(亦即，接收到的讯号中其所有的位都是“1”)，则该清除控制讯号被拉起(例如高逻辑“1”)。由于DIF-P采用8b10b编码架构，当接收到的符元为多个“1”时，该清除控制讯号被拉起。如图3B所示，当DIF-P检测器211接收到DIF-P状态时，该清除控制讯号被拉起(例如高逻辑“1”)，否则该清除控制讯号被降下(例如低逻辑“0”)。DIF-P检测器211可能透过组合逻辑来实现，例如使用与门(AND gate)来比较输入讯号(即讯号“DL”)与DIF-P状态。

本实施例的补偿系统21可能包含可以用于检测一同步 ((synchronization,以下称SYNC)状态的一SYNC检测器212。根据M-PHY 规范，如图3B所示，SYNC状态在突冲模式(burst mode)操作中，发生在DIF-P 状态之后。从标记0(MK0)符元之后即开始为突冲数据或有效载荷 (payload)。

具体来说，SYNC检测器212可用于接收数据在线的讯号“DL”，并且相应地产生一触发讯号。当接收到的讯号对应于多个预定义的同步状态中之一者时，该触发讯号被拉起(例如，高逻辑“1”)。本实施例中的SYNC检测器212可由该清除控制讯号(由DIF-P检测器211产生)进一步控制。更进一步来地说，如图3B所示，当该清除控制讯号被拉起时(例如，高逻辑“1”)，该触发讯号可能被降下(例如低逻辑“0”)或被清除。值得注意的是，直到 SYNC检测器212被已拉起的该清除控制讯号所清除后，被拉起的该触发讯号才不会被锁存(latched)。

多个预定义的SYNC状态可以被预先储存在SYNC检测器212内的查找表(lookuptable)中，故SYNC检测器212可包含一比较电路，该比较电路将所输入的讯号与从查找表中的一个SYNC状态两者进行比较。在特定的实施例中，只有一个预定义的SYNC状态会被预先地选出，并且使用在M-PHY 兼容性测试中。在这种情况下，SYNC检测器212可透过组合逻辑来实现，例如使用与门来比较输入讯号与预先选出的SYNC状态。当输入讯号相等于该SYNC状态时，与门的输出(即，该触发讯号)被拉起并锁存；否则，与门的输出将被降下。

在本实施例中，补偿系统21可包含被用于产生一补偿讯号的一补偿产生器213。具体来说，补偿产生器213可用于接收该触发讯号(由该SYNC 检测器212所产生)，并相应地产生该补偿讯号。当该触发讯号被拉起(例如“1”)时，补偿产生器213可以产生一预定长度(例如，4-6个单位间隔或 UI)的脉冲，以作为该补偿讯号。

由该补偿系统21执行的流程包括以下步骤：

(A)在一数据在线接收一信号以检测一预定义的状态，并相应地产生一清除控制讯号，其中当检测到该预定义的状态时，该清除控制讯号被拉起；

(B)在该数据在线接收该讯号以检测至少一同步状态，并相应地产生一触发讯号，其中当检测到该至少一同步状态中的其中一个时，该触发讯号被拉起，并且当该清除控制讯号被拉起时，该触发讯号被降下；以及 (C)接收该触发讯号，并且当该触发讯号被拉起时，相应地产生一补偿讯号。

在步骤(A)中，接收一差动数据在线的讯号“DL”，并检测该数据在线的讯号“DL”是否处于一预定义的状态(例如DIF-P状态)。相应地，产生一清除控制讯号以指出该讯号是否处于该预定义的状态。如果检测到该预定义的状态时，则该清除控制讯号被拉起。在步骤(B)中，检测该数据在线的该讯号“DL”是否处于至少一同步状态(例如SYNC状态)。据此，产生一触发讯号以指出该讯号是否处于该同步状态。如果检测到该同步状态，则该触发控制讯号被拉起；并且如果该清除控制讯号被拉起，则该触发讯号被降下。在步骤(C)中，当该触发讯号被拉起时时，即产生一补偿讯号。

在一个实施例中，如果该触发讯号被拉起，则被拉起的该触发讯号将被锁存至直到该清除控制讯号也被拉起。另外，只有当该触发讯号在先前时间点被降下且该触发讯号在当前时间点被拉起时，该补偿讯号才会被拉起。

在一个实施例中，检测该同步状态的步骤包括：储存多个同步状态；以及将该数据在线的该讯号“DL”与一个同步状态进行比较。

在一个实施例中，产生该补偿讯号的步骤包含：提供一第一D型正反器以及与该第一D型正反器串联的至少一个串联的第二D型正反器，其中，该至少一第二D型正反器中的第一个第二D型正反器系连接在该第一D型正反器之后；以及对该第一D型正反器的输出与该至少一第二D型正反器中的最后一个第二D型正反器的反相输出执行一及逻辑操作，从而产生该补偿讯号。另外，该第一D型正反可用于接收该触发讯号，并相应地产生一输出，该输出可由该至少一第二D型正反器中的第一个所接收。

图4A绘示出图3A中补偿产生器213的详细方块图。图4B绘示了图4A中相关讯号的时序图的范例。在本实施例中，补偿产生器213可包含一第一D 型正反器2131和与其串联的至少一个第二D型正反器器2132(在本实施例中为三个)。其中，该至少一第二D型正反器2132连接在第一D型正反器2131 之后。第一/第二D型正反器2131/2132被用作为延迟单元，用来撷取输入端点D的输入，并且在一后续时间点(例如，在下一个频率周期的上升缘) 该输入变成一输出端点Q的输出。输出端点Q的输出在其余时间不会改变。具体来说，第一D型正反器2131可以用于接收该触发讯号(由SYNC检测器 212所产生)，并且相应地产生一输出，该输出可由该至少一第二D型正反器2132中的第一个所接收。第一D型正反器2131和第二D型正反器2132可以透过一时钟讯号所控制(或者同步)。补偿产生器213可包含与门2133，与门2133可用于接收第一D型正反器2131的输出和最后一个第二D型正反器 2132的反相输出，并且相应地产生该补偿讯号。此外，该补偿讯号的脉冲长度与第一与第二D型正反器2131和2132的数量有关。例如，如果补偿产生器213中的第一和第二D型正反器2131和2132的数量为N，则该补偿讯号的脉冲长度为(N-1)*T，其中，T为单个D正反器造成的延迟时间。透过适当地设置D型正反器的延迟时间，可以得到预定长度的脉冲，例如4-6个单位期间或UI。

只有在当该触发讯号在一先前时间点(例如，在一先前时钟周期中的一上升缘)被降下(例如，“0”)以及该触发讯号在一当前时间点(例如，在一当前时钟周期中的一上升缘)被拉起(例如，“1”)时，该补偿讯号(或该预定长度的脉冲)才会被拉起(例如，“1”)；否则，该补偿讯号被降下 (或者没有脉冲被产生)。

应注意的是，在本实施例中采用了半速时钟(half-rate clocking)，并且所产生的脉冲具有相当于时钟讯号的三个周期3T的长度。通常，脉冲长度对应的周期数量等于串联的第二D型正反器2132的数量。由于使用半速时钟，所以在一个周期中会发送两个位，因此，六个位(相当于六个UI)会在脉冲产生的期间(即3T)被传送。若是采用全速时钟(full-rate clocking)，那么在一个周期内将发送一个位，所以三个位会在脉冲产生的期间(即3T) 被发送。如果采用四分之一速时钟(quarter-rate clocking)，那么在一个周期中将发送四个位，所以十二个位会在脉冲产生的期间(即3T)被发送。

如图4B所示，补偿系统21可具有20位的等待时间，而并列至序列转换器22可能具有23位的等待时间，因此，该补偿讯号的脉冲可以覆盖DIF-P 状态和SYNC状态之间的转换，从而适当地补偿并最小化后置衰退。应该注意的是，补偿系统21的等待时间和并列到序列转换器22的等待时间可能随着内部设计而有所变化。然而，适当地控制两者各自的等待时间，从而保证该补偿讯号的脉冲可以覆盖DIF-P状态和SYNC状态之间的转换是必要的。

根据以上所提出的实施例，采用后置补偿系统21的发送器200可有效地将后置衰退最小化。第5A～5C图根据本发明的个实施例，绘示了在一测试环境中操作具有后置补偿的发送器。图5A绘示了具有后置补偿的发送器所应用的测试环境。图5A所绘示的测试环境目的在于仿真实际应用中的讯号传输路径，从而针对讯号完整性(SI)评估发送器的整体性能。如图所示，具有后置补偿的发送器，即，发送器200，透过一对线传送一对差动讯号。讯号通过，例如封装体与印刷电路板120之类的背板传输。之后，讯号通过参考信道130传输，其可以是实体信道或者是以软件仿真的信道。通常，参考通道130的目的在于仿真实际应用中的通道损失，这通常是导致后置ISI 的主要原因。另外，在这对讯号在线有终端电阻140跨接。终端电阻140具有实质上等于从一个对应接收端所看进去的阻抗。

图5B绘示图5A中的第一测试点(TP1)和第二测试点(TP2)处的讯号波形。图5C绘示图5B中的讯号波形的眼图。如图5B中所标示的标号61 和62，讯号不再像图1B般衰退，且在图5C中可以看出，眼图中的眼高是明显增加的。

具体而言，如图5B所示，在该补偿讯号的脉冲的三个周期3T内，DIF-P 状态的最后三位(例如“111”)与随后的SYNC状态的最初三个位(例如“010”)的电压相较于第一驱动器26的输出电压下降至少3％或6mV。下降的电压量可以由第二驱动器25的参数(例如，放大系数)所决定。

例如，在gear-3B channel-2(CH2)测试中，相较于传统驱动器，眼高显著提高了27.6％，而代价仅是由并列至序列转换器22所造成的5-10％的驱动器电路面积增加，以及驱动脉冲所需的额外电流消耗0.3mA。应能理解的是，本实施例可以很好地适应其他速度等级，例如gear-4。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

【符号说明】

100 系统

11 待测装置

12 封装体/印刷电路板

13 参考通道

14 终端电阻

200 发送器

21 后置补偿系统

22 并列至序列转换器

23、24 预驱动器

25、26 驱动器

251、262 乘法器

261、27 加法器

211 DIF-P检测器

212 SYNC检测器

213 补偿产生器

LUT 查找表

2131、2132 D型正反器

2133 与门

Claims (10)

1.一种后置补偿系统，其特征在于，包含：

状态检测器，可用于接收数据在线的讯号以检测预定义的状态，并且相应地产生清除控制讯号，当检测到该预定义的状态时，该清除控制讯号被拉起；

同步检测器，可用于接收该数据在线的该讯号以检测至少一同步状态，并且相应地产生触发讯号，当检测到该至少一同步状态中之一者时，该触发讯号被拉起，其中该同步检测器由该清除控制讯号所控制，且当该清除控制讯号被拉起时，该触发讯号被降下；以及

补偿产生器，可用于接收该触发讯号，以及当该触发讯号被拉起时，相应地产生补偿讯号。

2.如权利要求1所述的系统，其特征在于，该预定义的状态包含多个数值为”1”的序列位。

3.如权利要求1所述的系统，其特征在于，该状态检测器包含与门，用以比较该数据在线的该讯号与该预定义的状态；以及该同步检测器包含与门，用以比较该数据在线的该讯号与该同步状态。

4.如权利要求1所述的系统，其特征在于，该补偿讯号包含预定长度的脉冲。

5.如权利要求1所述的系统，其特征在于，该补偿产生器包含：

第一D型正反器；

至少一个第二D型正反器，其与该第一D型正反器串联，该至少一个串联的第二D型正反器中的第一者连接在该第一D型正反器之后；以及

与门，可用于接收该第一D型正反器之输出以及该至少一个串联的第二D型正反器中的最后一者的反相输出，并相应地产生该补偿讯号；

其中该第一D型正反器可用于接收该触发讯号，并相应地产生一输出，且该输出可被该至少一串联的第二D型正反器中的第一者所接收。

6.一种发送器，其特征在于，包含：

后置补偿系统，可用于接收数据在线的讯号，并相应地产生补偿讯号；

并列至序列转换器，可用于接收该数据在线的该讯号，并且将该讯号的格式由并列转为序列，从而产生序列讯号；

第一驱动器，用于调整该序列讯号以产生调整后序列讯号；

第二驱动器，用于调整该补偿讯号以产生调整后补偿讯号；以及

加法器，用以将该调整后补偿讯号迭加于该调整后序列讯号之上；

其中该后置补偿系统包含：

状态检测器，可用于接收该数据在线的该讯号以检测预定义的状态，并且相应地产生清除控制讯号，当检测到该预定义的状态时，该清除控制讯号被拉起；

同步检测器，可用于接收该数据在线的该讯号以检测至少一同步状态，并且相应地产生触发讯号，当检测到该至少一同步状态中之一者时，该触发讯号被拉起，其中该同步检测器由该清除控制讯号所控制，且当该清除控制讯号被拉起时，该触发讯号被降下；以及

补偿产生器，可用于接收该触发讯号，以及当该触发讯号被拉起时，相应地产生一补偿讯号。

7.如权利要求6所述的发送器，其特征在于，还包含：

第一预驱动器，可耦接于该并列至序列转换器与该加法器之间；以及

第二预驱动器，可耦接于该加法器与该后置补偿系统之间。

8.如权利要求7所述的发送器，其特征在于，该第一驱动器包含调整用加法器以及第一乘法器；该调整用加法器将预定讯号迭加在该第一预驱动器输出的讯号之上，以及该第一乘法器将该调整用加法器输出的讯号乘上第一放大系数，以产生该调整后序列讯号；以及该第二驱动器包含第二乘法器，其用以将该第二预驱动器输出的讯号乘上第二放大系数，以产生该调整后补偿讯号。

9.一种用于后置补偿的方法，其特征在于，包含：

接收数据在线的讯号以检测预定义的状态，并且相应地产生清除控制讯号，其中该预定义的状态被检测到时，该清除控制讯号被拉起；

接收该数据在线的该讯号以检测至少一同步状态，并且相应地产生触发讯号，其中当该至少一同步状态中之一者被检测到时，该触发讯号被拉起，以及且当该清除控制讯号被拉起时，该触发讯号被降下；以及

接收该触发讯号，以及当该触发讯号被拉起时，相应地产生一补偿讯号。

10.如权利要求9所述的方法，其特征在于，还包含：

锁存被拉起的该触发讯号直到该清除控制讯号被拉起；以及

只有在该触发讯号在先前时间点被降下且该触发讯号在当前时间点被拉起时，拉起该补偿讯号。

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