JP2009110643A - Ｄｆｅ回路及びその初期化方法 - Google Patents

Abstract

【課題】不連続的にデータの伝送がなされる半導体メモリ装置におけるＤＦＥ回路の初期化が可能で、フィードバック遅延を補償できる半導体メモリ装置でのＤＦＥ回路及びその初期化方法を提供する。
【解決手段】不連続的にデータの伝送がなされる半導体メモリ装置に用いられ、以前データのレベルに対応してサンプリングレファレンスレベルを変更させて伝送データをサンプリングするＤＦＥの初期化方法において、伝送データが伝送されるデータチャンネルを予め定められた特定ターミネーションレベルにターミネーションさせる段階と、伝送データの伝送時点よりも一定時間だけ先立つ時点に伝送データのサンプリング開始時点を調節し、伝送データのサンプリング開始時点でのデータチャンネルのプリサンプリングを通じて得られた初期化データに基づき以前データの初期化を行う段階と、を備える。
【選択図】図１

Description

本発明は、半導体メモリ装置におけるＤＦＥ回路及びその初期化方法に係るもので、詳しくは、不連続的にデータの伝送がなされる半導体メモリ装置におけるＤＦＥ回路の初期化が可能で、フィードバック遅延を補償できる半導体メモリ装置でのＤＦＥ回路及びその初期化方法に関する。

最近では半導体技術の発達に伴ってクロック周波数が増加し、データの伝送率が増加している趨勢にある。特にメモリとメモリコントローラー間のデータレートが増加しながら、データチャンネルを通じて伝送されたデータの波形に歪曲が発生する。このような原因中の一つはＩＳＩ（Ｉｎｔｅｒ−Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）である。ＩＳＩはデータチャンネルのバンド幅の限界のためその以前のデータが現在の伝送されている伝送データに影響する現象をさす。

このようなＩＳＩ効果を減少させるために広く使用される方法中の一つが図９に示したような判定帰還型等化器または判定フィードバックイコライザといわれる回路（以下“ＤＦＥ（Ｄｅｃｉｓｉｏｎ ＦｅｅｄｂａｃｋＥｑｕａｌｉｚｅｒ）回路”と称する）である。
図９に示したように、一般のＤＦＥ回路は以前データ（１−ｔａｐ ＤＦＥである場合にＤ［ｎ−１］）の値から予め見込まれたＩＳＩの影響を考慮して適当した係数、例えば‘ａ’、を掛けた後、現在の受信データ（Ｘ［ｎ］）から除くことにより、もとの伝送データ（Ｄ［ｎ］）値を求める構造を有する。

前記ＤＦＥ回路が正しく動作するためには、以前のデータを恒常正確に知っているべきである。なぜなら、ＤＦＥ回路の動作或いはＩＳＩなどによる影響で以前のデータが間違って受信されたら、現在伝送データを受信するときに間違った演算を行うことにより、現在伝送データの受信にも誤謬が発生されるおそれがあるからである。最悪の場合にはこのような誤謬が伝送されるすべてのデータビットに影響して、受信されたすべてのデータに誤謬が発生する可能性がある。

また、仮にデータの伝送が中断されてから再度伝送される場合には、再伝送されたデータの一番目のビットに該当する以前データ値が定められていないので、ＤＦＥ回路の特性上伝送データの一番目のビットの受信時からエラーが発生されるおそれがある。
このような伝送データの受信時の誤謬を防止または最小化するためにはデータの伝送時に伝送データの一番目のビットに対応する以前データを知るべきである。

一般の高速直列リンク（ｈｉｇｈ ｓｐｅｅｄ ｓｅｒｉａｌ ｌｉｎｋ）通信では初期化時に約束したプロトコルが用いられ、初期化の以後にはデータチャンネル上にデータがパケットの形態に絶えず疎通する。従って、高速直列リンクのような通信では以前データを恒常知ることができるので、ＤＦＥ回路の使用が容易である。

しかし、半導体メモリ装置におけるデータ通信は、パケット形態のデータ伝送でなく、コマンド入力によりデータの伝送と中断を反復する不連続的な通信方式が用いられる。そこで、データ伝送の開始時点において一番目のビットに該当する適切な以前データを定義するための初期化が必要である。即ち、現在半導体メモリ装置においてはリード／ライトコマンド（ＲＥＡＤ／ＷＲＩＴＥ）が印加されたときに一定のレイテンシー後にデータが伝送される。それで、データチャンネルが絶えず動作するのでなく、場合によって一定の時間差を有し、不連続的にデータが伝送される構造を有する。従って、連続的な伝送データの一番目のビットデータに対するイコライジングに必要な、適合した以前データ値を指定する必要がある。言い換えれば、正しいデータ受信のためには前記ＤＦＥ回路の以前データの初期化が必要である。

一方、ＤＦＥ回路はフィードバック遅延のため、その使用に多くの制約がある。そこで、これを補償する必要性がある。

本発明の目的は、従来の問題点を克服できる半導体メモリ装置におけるＤＦＥ回路及びその初期化方法を提供することにある。
本発明の他の目的は、ＤＦＥ回路が半導体メモリ装置に適用される場合、正しい動作を行い得るようにする半導体メモリ装置におけるＤＦＥ回路及びその初期化方法を提供することにある。

本発明のまた他の目的は、ＤＦＥ回路の初期化を通じてデータ受信の誤謬を防止または最小化できる半導体メモリ装置におけるＤＦＥ回路及びその初期化方法を提供することにある。
本発明のまた他の目的は、ＤＦＥ回路のフィードバック遅延に伴う使用上の限界を克服できる半導体メモリ装置におけるＤＦＥ回路およびその初期化方法を提供することにある。
本発明のまた他の目的は、ＤＦＥ回路におけるＩＳＩの影響を防止または最小化できる半導体メモリ装置におけるＤＦＥ回路及びその初期化方法を提供することにある。

本発明のまた他の目的は、動作周波数による制約を最小化できる半導体メモリ装置におけるＤＦＥ回路及びその初期化方法を提供するにある。

このような目的を達成するために、本発明の態様による不連続的にデータの伝送がなされる半導体メモリ装置に用いられ、以前データのレベルに対応してサンプリングレファレンスレベルを変更させて伝送データをサンプリングするＤＦＥの初期化方法は、前記伝送データが伝送されるデータチャンネルを予め定められた特定ターミネーションレベルにターミネーションさせる段階と、前記伝送データの伝送時点よりも一定時間だけ先立つ時点に前記伝送データのサンプリング開始時点を調節し、前記伝送データのサンプリング開始時点での前記データチャンネルのプリサンプリングを通じて得られた初期化データに基づき前記以前データの初期化を行う段階を備える。

前記初期化を行う段階の以後に、以前データに対応して変更されるサンプリングレファレンスレベルを通じて前記伝送データのサンプリングを行う段階をさらに備えることができる。
前記伝送データのサンプリング開始時点は、前記伝送データの伝送時点よりも少なくとも１ビットサンプリングタイム（０．５クロックサイクルタイム）を先立つ時点であることができる。

前記伝送データのサンプリング開始時点は、外部から入力するＭＲＳ信号、アドレス信号、及び、コマンド信号のうち選択された少なくとも一つの信号により調節可能である。
前記ターミネーションレベルは、電源電圧レベルＶＤＤＱ、または、接地レベルＶＳＳＱであることができる。前記初期化データは、前記ターミネーションレベルと同じであるか、或いは、近接したレベルを有することができる。

前記ターミネーションレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの間に存在する特定レベルであり、前記ターミネーションレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均値と同じであるか、または、近接したレベルであることができる。
前記伝送データの伝送に先立って、予め知られた特定レベルの初期化データを前記データチャンネルを通じて伝送して前記以前データの初期化を行う段階をさらに備えることができる。

本発明の他の態様による不連続的にデータの伝送がなされる半導体メモリ装置に用いられ、以前データのレベルに対応してサンプリングレファレンスレベルを変更させて伝送データをサンプリングするＤＦＥの初期化方法は、前記伝送データの伝送されるデータチャンネルを予め定められた特定ターミネーションレベルにターミネーションさせる段階と、前記以前データの初期化データレベルを前記ターミネーションレベルに仮定した状態において、前記初期化データに対応してサンプリングレファレンスレベルを変更させて前記伝送データのサンプリングを行う段階を備える。
前記ターミネーションレベルは、電源電圧レベルＶＤＤＱ、または、接地レベルＶＳＳＱであることができる。

本発明のまた他の態様によるデータの伝送がなされるデータチャンネルが特定ターミネーションレベルにターミネーションされ、不連続的にデータの伝送がなされる半導体メモリ装置におけるＤＦＥ回路は、以前データのレベルに対応して変更されたサンプリングレファレンスレベルを通じて伝送データをサンプリングするＤＦＥユニットと、前記ＤＦＥユニットの伝送データサンプリング開始時点を前記伝送データの伝送時点よりも一定時間だけ先立つ時点に調節して、前記伝送データのサンプリングの以前に前記ターミネーションレベルをサンプリングすることにより以前データの初期化を行うサンプリング時点調節部とを備える。

前記伝送データのサンプリング開始時点は、前記伝送データの伝送時点よりも少なくとも１ビットサンプリングタイム（０．５クロックサイクルタイム）だけを先立つ時点であることができる。
前記サンプリング時点調節部は、外部から入力されるＭＲＳ信号、アドレス信号、及び、コマンド信号のうち選択された少なくとも一つの信号に応じて前記伝送データのサンプリング開始時点を調節することができる。

前記ターミネーションレベルは、電源電圧レベルＶＤＤＱ、または、接地レベルＶＳＳＱであり、前記以前データの初期化レベルは前記ターミネーションレベルと同じであるか、または、近接したレベルを有することができる。
前記ターミネーションレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの間に存在する特定レベルであり、前記ターミネーションレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均値と同じであるか、または、近接したレベルであることができる。

前記半導体メモリ装置または前記ＤＦＥ回路は、予め定められた特定レベルの初期化データを前記伝送データの伝送に先立って前記データチャンネルを通じて予め伝送することにより前記以前データの初期化を行うことができる。
前記ＤＦＥユニットは、少なくとも一つのサンプリングクロックに応じて互いに異なったレベルの複数のサンプリングレファレンスレベルのうち前記以前データに対応するサンプリングレファレンスレベルを選択して前記伝送データのサンプリングを行うサンプリング部と、前記サンプリング部の複数の出力のうち少なくとも一つを選択して出力する選択部と、を備えることができる。

前記サンプリング部は、第１サンプリングクロックに応じて第１サンプリングレファレンスレベルを基準に前記伝送データのサンプリングを行う第１サンプラーと、前記第１サンプリングクロックに応じて前記第１サンプリングレファレンスレベルよりも一定レベルだけ低いレベルを有する第２サンプリングレファレンスレベルを基準に前記伝送データのサンプリングを行う第２サンプラーと、前記第１サンプリングクロックとは一定位相差を有する第２サンプリングクロックに応じて前記第１サンプリングレファレンスレベルを基準に前記伝送データのサンプリングを行う第３サンプラーと、前記第２サンプリングクロックに応じて前記第２サンプリングレファレンスレベルを基準に前記伝送データのサンプリングを行う第４サンプラーのうち選択された少なくとも二つのサンプラーを備えることができる。

前記選択部は、第１マルチプレクサ、及び、第２マルチプレクサを少なくとも備え、前記第１マルチプレクサは、前記第２マルチプレクサの出力信号に応じて前記第１サンプラーの出力信号と前記第２サンプラーの出力信号のうちいずれか一つの出力信号を選択して出力し、前記第２マルチプレクサは、前記第１マルチプレクサの出力信号に応じて前記第３サンプラーの出力信号と前記第４サンプラーの出力信号のうちいずれか一つの出力信号を選択して出力することができる。

前記選択部は、第１マルチプレクサ、第２マルチプレクサ、第１フリップフロップ、及び、第２フリップフロップを備え、前記第１マルチプレクサは、前記第２フリップフロップの出力信号に応じて前記第１サンプラーの出力信号と前記第２サンプラーの出力信号とのうちいずれか一つの出力信号を選択して出力し、前記第１フリップフロップは、前記第１サンプリングクロックに応じて前記第１マルチプレクサの出力信号の外部出力時点を調節し、前記第２マルチプレクサは前記第１フリップフロップの出力信号に応じて前記第３サンプラーの出力信号と前記第４サンプラーの出力信号とのうちいずれか一つの出力信号を選択して出力し、前記第２フリップフロップは、前記第２サンプリングクロックに応じて前記第２マルチプレクサの出力信号の外部出力時点を調節することができる。

前記ＤＦＥユニットは、前記第１フリップフロップ及び前記第２フリップフロップに入力される前記第１サンプリングクロック及び前記第２サンプリングクロックを一定時間だけ遅延させるための遅延部をさらに備えることができる。
本発明のまた他の態様によるデータの伝送がなされるデータチャンネルが特定ターミネーションレベルにターミネーションされ、不連続的にデータの伝送がなされる半導体メモリ装置におけるＤＦＥ回路は、サンプリングクロックに応じて以前データのレベルに対応して選択される互いに異なったサンプリングレファレンスレベルを基準に伝送データのサンプリングを行う少なくとも二つ以上のサンプラーと、前記ＤＦＥ回路の外部出力信号をフィードバックして受けてコントロールされて、前記少なくとも二つ以上のサンプラーの出力信号のうちいずれか一つを選択して出力する少なくとも一つのマルチプレクサと、前記サンプリングクロックを一定時間だけ遅延させた遅延サンプリングクロックに応じて、前記少なくとも一つのマルチプレクサの出力信号の外部出力時点を調節し、これを前記外部出力信号として出力する少なくとも一つのフリップフロップと、前記サンプリングクロックの遅延信号の遅延程度を外部入力により調節する遅延部を備えることができる。

本発明によると、不連続的にデータ伝送がなされる半導体メモリ装置におけるＤＦＥ回路の初期化を通じてデータ受信の誤謬を防止または最小化できる。そして、フィードバック遅延による構造的な使用上の限界を克服することができる。また、動作周波数の制限を最小化することができる。

以下、本発明の実施の形態を図面に基づいて説明する。
（第一実施例）
図１は本発明の第一実施例による半導体メモリ装置におけるＤＦＥ回路のブロック図である。

図１に示すように、本発明の第一実施例による半導体メモリ装置におけるＤＦＥ回路は、ＤＦＥユニット１００及びサンプリング時点調節部１５０を備える。
現在、半導体メモリ装置では、リード／ライトコマンド（ＲＥＡＤ／ＷＲＩＴＥ）が印加されたとき、一定レイテンシーの後にデータが伝送される。そこで、データチャンネルがたえず動作するのでなく、場合によって一定した時間差を有し、不連続的にデータが伝送される構造を有する。ここで、前記データが伝送されるデータチャンネルは特定ターミネーションレベルにターミネーションされることができる。

ＤＤＲ３の場合、連続したデータ伝送間のタイムギャップが最小であるときには３−４ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）程度である。ここで、ＵＩはデータ段位である。特に、メモリシステム中で普遍的に使用されるＤＲＡＭの場合にデータチャンネルのターミネーションをＤＲＡＭダイ（ｄｉｅ）内部でしている。従って、３−４ＵＩ時間内にデータチャンネルは十分にターミネーションレベルに到達できるようになる。

前記データチャンネルのターミネーションレベルは電源電圧レベルＶＤＤＱまたは接地レベルＶＳＳＱであることができる。他の例によると、前記ターミネーションレベルは電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱの間に存在する特定レベル、例えば、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベル値すなわち、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの中間レベル値であるＶＲＥＦと同じであるかまたは近接したレベルであることができる。

ＤＦＥユニット１００は、以前に入力された以前データのレベルに対応して変更されたサンプリングレファレンスレベルを通じて伝送データをサンプリングして出力する。例えば、サンプリングレファレンスレベルの初期値が電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱの平均レベルＶＲＥＦと仮定した状態において、ＤＦＥユニット１００にその直前に入力された以前データがハイレベルで、その次に伝送データが入力されたと仮定する。

この場合、前記伝送データのサンプリングのためのサンプリングレファレンスレベルは前記以前データのレベルに対応して変更され、このときにサンプリングレファレンスレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベルＶＲＥＦよりも高くなったレベル（ＶＲＥＦ＋α）を有するべきである。これは前記伝送データがハイレベルの場合には別の影響はないが、ローレベルの場合には前記伝送データが前記以前データのレベルの影響を受けるので、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベルＶＲＥＦを基準にサンプリングをする場合に誤謬が発生するおそれがあり、これを補償するためである。

反対に、以前データがローレベルである場合にも同じ原理で、前記伝送データサンプリングのための前記サンプリングレファレンスレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベルＶＲＥＦよりも低くなったレベル（ＶＲＥＦ−α）を有するべきである。これは前記伝送データがローレベルである場合には別の影響はないが、ハイレベルである場合には前記伝送データが前記以前データのレベルの影響を受けるので、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱの平均レベルＶＲＥＦを基準にサンプリングする場合に誤謬が発生するおそれがあり、これを補償するためのことである。

ここで、変更の対象となるサンプリングレファレンスレベルＶＲＥＦは電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベルとするのが一般のことであるが、場合によって他のレベルを有し得る。例えば、前記電源電圧レベルＶＤＤＱが３Ｖで、接地レベルＶＳＳＱが０Ｖである場合、１．５Ｖが基準レファレンスレベルとすることができるが、場合によって１Ｖまたは２Ｖを基準にして適当な係数（例えば、‘α’）を加減してサンプリングレファレンスレベル（ＶＲＥＦ＋αまたはＶＲＥＦ−α）を定めることができる。
以下ではサンプリングレファレンスレベル（ＶＲＥＦ＋αまたはＶＲＥＦ−α）の基準となるレファレンスレベルＶＲＥＦを電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベルに仮定し説明する。

ＤＦＥユニット１００は、以前データのレベルに従い変更されるサンプリングレファレンスレベル（ＶＲＥＦ＋α、ＶＲＥＦ−α）を通じて伝送データＤＩＮのサンプリングを行って出力信号（ＤＩ−Ｆ，ＤＩ−Ｓ）を出力する。従って、ＤＦＥユニット１００で以前データのレベルは、前記伝送データのサンプリングにおいて重要な存在意義を有する。

サンプリング時点調節部１５０は、ＤＦＥユニット１００の伝送データサンプリング開始時点を前記伝送データの伝送時点よりも一定時間だけ先立つ時点に調節して前記以前データの初期化を行う。
サンプリング時点調節部１５０は、クロック信号ＤＣＬＫ、及び、イネーブル信号ＥＮを入力とするＡＮＤ回路を備えてサンプリングクロックＤＣＫＤを発生することができる。このとき、イネーブル信号ＥＮが特定時点でハイまたはローレベルを有するかどうかに従い前記伝送データのサンプリング開始時点が調節される。

前記伝送データのサンプリング開始時点は、前記伝送データの伝送時点と比較して適切に定められる。ＤＦＥユニット１００が前記伝送データを知るために必要な以前データ値に対応して前記伝送データのサンプリング開始時点が定められる。
一つの例として、図１の下段部に図示したサンプリングタイミング図に示したように、ＤＦＥユニット１００で１ビットの以前データだけが必要な場合（例えば、１−ｔａｐ ＤＦＥの場合）には、前記イネーブル信号ＥＮが従来のイネーブル信号（ＥＮ＿ｏｌｄ）よりも先立つ時点でハイレベルを有するように調節された新しいイネーブル信号（ＥＮ＿ｎｅｗ）によりサンプリング時点が調節される。従って、従来のサンプリング時点よりも１ビットサンプリングタイム（０．５クロックサイクルタイム）を先立つ時点に前記伝送データサンプリング開始時点が定められる。追加的に２ビットの以前データが必要な場合には従来の前記伝送データのサンプリング開始時点よりも２ビットサンプリングタイム（１クロックサイクルタイム）を先立つ時点に前記伝送データサンプリング開始時点が定められる。この場合には、点線レベルで示すように、新しいイネーブル信号（ＥＮ＿ｎｅｗ）がハイレベルを有する時点が１ビットの以前データが必要なの場合よりも早められることができる。

要約すると、サンプリング時点調節部１５０は、実際伝送される伝送データをサンプリングするための伝送データサンプリング時点よりも、データサンプリング開始時点を早めてデータチャンネルのターミネーションレベルをサンプリングすることにより以前データの初期化を行うことである。ここでは、以前データの初期化のためのサンプリングをプリサンプリングと称して本来の伝送データのサンプリングと区別する。

前記伝送データサンプリング開始時点は外部から入力されるＭＲＳ信号、アドレス信号、及び、コマンド信号のうち選択された少なくとも一つの信号を通じて制御するか、或いは、これらの信号のうち少なくとも二つの信号を組み合わせた信号により制御することができる。そのほかの半導体メモリ装置で使用される多様な信号中の一つ、またはそれ以上を選択及び組み合わせて前記伝送データサンプリング開始時点を制御することができる。

図２は図１のＤＦＥユニット１００の具現例を示す。
図２に示したように、ＤＦＥユニット１００は、サンプリング部１１０と選択部１２０とを備える。
サンプリング部１１０は、少なくとも一つのサンプリングクロックＤＣＫＤに応じて互いに異なったレベルの複数のサンプリングレファレンスレベル（ＶＲＥＦ＋α、ＶＲＥＦ−α）のうち前記以前データに対応するサンプリングレファレンスレベルを選択して前記伝送データＤＩＮのサンプリングを行う。このため、サンプリング部１１０は、第１サンプラー１１２、第２サンプラー１１４、第３サンプラー１１６、及び、第４サンプラー１１８を備えることができる。

第１〜第４サンプラー１１２、１１４、１１６、１１８は前記伝送データＤＩＮを共通入力とするが、サンプリングのためのサンプリングレファレンスレベル及びクロックは、互いに異なることができる。第１〜第４サンプラー１１２、１１４、１１６、１１８は、サンプリングレファレンスレベルを基準に入力されるデータＤＩＮのレベルを判断してデータをサンプリングする。第１〜第４サンプラー１１２、１１４、１１６、１１８は、一般に半導体メモリ装置に使用されるセンスアンプとその動作及び構成が類似であることができる。

例えば、第１サンプラー１１２及び第２サンプラー１１４は、第１サンプリングクロックＤＣＫＤに応じてサンプリングを行い、第３サンプラー１１６及び第４サンプラー１１８は、前記第１サンプリングクロックＤＣＫＤとは一定位相差を有する第２サンプリングクロック、例えば、前記第１サンプリングクロックの反転クロック、に応じてサンプリングを行うことができる。

前記第１サンプリングクロック及び第２サンプリングクロックは、立ち上がりエッジと立ち下りエッジの時点を有する一つのサンプリングクロックＤＣＫＤであることができる。言い換えれば、一つのサンプリングクロックＤＣＫＤにおける立ち上りエッジ時点では第１サンプラー１１２及び第２サンプラー１１４が動作し、立ち下りエッジ時点では第３サンプラー１１６及び第４サンプラー１１８が動作する構造を有し得る。ここでは、一つのサンプリングクロックＤＣＫＤを用いる場合を説明する。

また、第１サンプラー１１２及び第３サンプラー１１６は、第１サンプリングレファレンスレベル（ＶＲＥＦ＋α）を入力としてサンプリングを行い、第２サンプラー１１４及び第４サンプラー１１８は、第２サンプリングレファレンスレベル（ＶＲＥＦ−α）を入力としてサンプリングを行い得る。ここで、前記第１サンプリングレファレンスレベル（ＶＲＥＦ＋α）は第２サンプリングレファレンスレベル（ＶＲＥＦ−α）よりも一定レベルだけ高いレベル値を有し得る。

選択部１２０は、サンプリング部１１０の複数の出力の中で少なくとも一つを選択して出力する。また、選択部１２０は第１マルチプレクサ１２２及び第２マルチプレクサ１２４を少なくとも備える。
第１マルチプレクサ１２２は、第２マルチプレクサ１２４の出力信号に応じて第１サンプラー１１２の出力信号と第２サンプラー１１４の出力信号のうちいずれか一つの出力信号（ＤＩ−Ｆ）を選択して出力する。

第２マルチプレクサ１２４は、第１マルチプレクサ１２２の出力信号に応じて第３サンプラー１１６の出力信号と前記第４サンプラー１１８の出力信号のうちいずれか一つの出力信号（ＤＩ−Ｓ）を選択して出力する。
以下、ＤＦＥユニット１００の動作を簡単に説明する。まず、前記伝送データＤＩＮがハイレベル（データ１）とローレベル（データ０）として入力すると仮定する。この場合、ハイレベルのデータ１は共通に第１〜第４サンプラー１１２、１１４、１１６、１１８に入力される。前記サンプリングクロックＤＣＫＤの立ち上りエッジ時点において第１サンプラー１１２及び第２サンプラー１１４が動作して前記ハイレベルのデータ１をサンプリングする。第１サンプラー１１２及び第２サンプラー１１４の出力は、第１マルチプレクサ１２２に入力される。このとき、前記ハイレベルのデータ１は直前に入力された以前データの第２マルチプレクサ１２４の出力（ＤＩ−Ｓ）により第１サンプラー１１２及び第２サンプラー１１４の出力のうちいずれか一つを選択する。この場合、前記以前データ（ＤＩ−Ｓ）がハイレベルであった場合には第２サンプラー１１４の出力を選択し、前記以前データ（ＤＩ−Ｓ）がローレベルであった場合には第１サンプラー１１２の出力を選択する。そこで、第１マルチプレクサ１２２の出力（ＤＩ−Ｆ）はハイレベルとなる。

以後、前記ローレベルのデータ０が入力される。前記ローレベルのデータ０は、前記サンプリングクロックＤＣＫＤの立ち下りエッジ時点に入力される。従って、第３サンプラー１１６及び第４サンプラー１１８の動作によりサンプリングが行われる。第３サンプラー１１６の出力及び第４サンプラー１１８の出力は、第２マルチプレクサ１２４に入力され、第２マルチプレクサ１２４では第１マルチプレクサ１２２の出力（ＤＩ−Ｆ）のハイレベルのデータ信号に応じて第３サンプラー１１６の出力を選択して出力信号（ＤＩ−Ｓ）として出力する。仮に、第１マルチプレクサ１２２の出力（ＤＩ−Ｆ）がローレベルであったら、第４サンプラー１１８の出力を選択して出力信号（ＤＩ−Ｓ）として出力したわけである。結果的にはサンプリングレファレンスレベルが一般の場合よりも高いレファレンスレベルを基準にサンプリングしたデータ値が選択されるのである。これは以前データがハイレベルであった場合に次のデータがローレベルであれば、ＩＳＩ効果などによりローレベルのデータのサンプリング誤謬が発生されるおそれがあるからである。

上述したように、ＤＦＥユニット１００は、以前データの値に対応して次に伝送される伝送データのサンプリングが影響を受けるので、以前データの初期化は非常に重要な問題である。
図３は、図１においてデータチャンネルを電源電圧レベルＶＤＤＱにターミネーションする場合、即ち、データチャンネルのターミネーションレベルを電源電圧レベルＶＤＤＱにする場合のデータサンプリング動作タイミング図である。

図３に示したように、まず、プリサンプリング区間でデータの初期化のために前記電源電圧レベルＶＤＤＱにターミネーションされた前記データチャンネルをサンプリングする。それで、前記以前データはハイレベル、すなわち、データ１状態、に初期化される。以後、伝送データが‘０、０、１、０’に順次入力される。それぞれのデータ伝送区間ｔ１、ｔ２、ｔ３、ｔ４でのデータサンプリングが始まる。

まず、以前データがハイレベルに初期化された状態において伝送区間ｔ１でのデータ０のサンプリングのためにはサンプリングレファレンスレベルを第１サンプリングレファレンスレベル（ＶＲＥＦ＋α）に選択する。そして、次いで、伝送区間ｔ２でのデータ０のサンプリングのためには伝送区間ｔ１の場合よりもレファレンスレベルＶＲＥＦが相対的に低い第２サンプリングレファレンスレベル（ＶＲＥＦ−α）が選択される。このときは伝送区間ｔ２でのデータ０の以前データがデータ０であるので、これに対応してサンプリングレファレンスレベルを相対的に低めるのである。次の伝送区間ｔ３で以前データはデータ０で、伝送データはデータ１となる。この場合には前記第２サンプリングレファレンスレベル（ＶＲＥＦ−α）がサンプリングレファレンスレベルとなる。

次いで、伝送区間ｔ４では以前データはデータ１で、伝送データはデータ０となる。この場合には伝送区間ｔ１での場合と同様に、第１サンプリングレファレンスレベル（ＶＲＥＦ＋α）がサンプリングレファレンスレベルになる。
図４は、図１においてデータチャンネルを接地レベルＶＳＳＱにターミネーションする場合、即ち、データチャンネルのターミネーションレベルを接地レベルＶＳＳＱにする場合にデータサンプリング動作タイミング図である。

図４に示したように、まず、プリサンプリング区間でデータの初期化のために前記接地レベルＶＳＳＱにターミネーションされた前記データチャンネルをサンプリングする。そこで、前記以前データはローレベル（データ０）に初期化される。以後、伝送データが‘０、０、１、０’に順次入力される。それぞれのデータ伝送区間ｔ１、ｔ２、ｔ３、ｔ４でのデータサンプリングが始まる。

まず、以前データがローレベルに初期化された状態において伝送区間ｔ１でのデータ０のサンプリングのためには、サンプリングレファレンスレベルを第２サンプリングレファレンスレベル（ＶＲＥＦ−α）に選択する。そして、次いで、伝送区間ｔ２でのデータ０のサンプリングのためには伝送区間ｔ１の場合と同じな第２サンプリングレファレンスレベル（ＶＲＥＦ−α）が選択される。その次の伝送区間ｔ３で以前データはデータ０で、伝送データはデータ１となる。この場合には前記第２サンプリングレファレンスレベル（ＶＲＥＦ−α）がサンプリングレファレンスレベルとなる。このときは伝送区間ｔ３でのデータ１の以前データがデータ０なので、これに対応してサンプリングレファレンスレベルを前記第２サンプリングレファレンスレベル（ＶＲＥＦ−α）に維持する。

次いで、伝送区間ｔ４では以前データはデータ１で、伝送データはデータ０となる。この場合には他の伝送区間ｔ１、ｔ２、ｔ３の場合とは異なって第１サンプリングレファレンスレベル（ＶＲＥＦ＋α）がサンプリングレファレンスレベルになる。図３での第１サンプリングレファレンスレベル（ＶＲＥＦ＋α）及び第２サンプリングレファレンスレベル（ＶＲＥＦ−α)は同一な符号を使用しているが、これは理解の便意のためのものだけで、互いに異なったレベルを意味し得る。また、状況に従って‘α’値は変化できる。

図示されていないが、前記データチャンネルのターミネーションレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの間に存在する特定レベルとすることができる。例えば、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベル値（電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱの中間レベル値）ＶＲＥＦと同じであるか、或いは近接したレベルに前記データチャンネルのターミネーションを行い得る。

この場合には予め定められた特定レベルの初期化データを前記伝送データの伝送に先立って前記データチャンネルを通じて予め伝送する方法により前記以前データの初期化を行い得る。即ち、プリサンプリング区間に前記初期化データを伝送することにより、以前データの初期化を行い得る。

（第二実施例）
図５は本発明の第二実施例に係るもので、図１のようなサンプリング時点の調節なしに前記以前データを初期化するためのＤＦＥ回路のブロック図を示す。
図５に示したように、本発明の第二実施例による半導体メモリ装置でのＤＦＥ回路は、ＤＦＥユニット２００及びサンプリングクロック発生部２５０を備える。
このとき、前記データチャンネルは、電源電圧レベルＶＤＤＱまたは接地レベルＶＳＳＱレベルにターミネーションされたと仮定する。

ＤＦＥユニット２００は、以前に入力された以前データのレベルに対応して変更されたサンプリングレファレンスレベルを通じて伝送データをサンプリングして出力する。例えば、レファレンスレベルの初期値が電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベルＶＲＥＦと仮定した状態において、ＤＦＥユニット２００に直前に入力された以前データがハイレベルで、次に伝送データが入力されたと仮定しよう。

この場合、前記伝送データのサンプリングのためのサンプリングレファレンスレベルは、前記以前データのレベルに対応して変更され、このときのサンプリングレファレンスレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベルＶＲＥＦよりも高くなったレベル（ＶＲＥＦ＋α）を有するべきである。これは前記伝送データがハイレベルである場合には別の影響はないが、ローレベルである場合には前記伝送データが前記以前データのレベルの影響を受けるので、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの平均レベルＶＲＥＦを基準にサンプリングする場合に誤謬が発生するおそれがあり、これを補償するためのものである。

ＤＦＥユニット２００は、以前データのレベルに従い変更されるサンプリングレファレンスレベル（ＶＲＥＦ＋α、ＶＲＥＦ−α）を通じて伝送データＤＩＮのサンプリングを行って出力信号（ＤＩ−Ｆ、ＤＩ−Ｓ）を出力する。従って、ＤＦＥユニット２００で以前データのレベルは、前記伝送データのサンプリングにおいて重要な存在意義を有する。

ＤＦＥユニット２００の以前データ初期化関連の詳しい構成は図６で説明される。
サンプリングクロック発生部２５０は、図５の下部のサンプリングタイミング図に示したように、従来のような時点のサンプリングクロックＤＣＫＤを発生する。即ち、図１から図４で説明したように、プリサンプリング区間を別途に設定せずに従来のようにノーマルサンプリングが行われるようにする。

サンプリングクロック発生部２５０は、クロック信号ＤＣＬＫ及びイネーブル信号ＥＮを入力とするＡＮＤ回路を備えてサンプリングクロックＤＣＫＤを発生し得る。このとき、イネーブル信号ＥＮが特定時点でハイまたはローレベルを有するかどうかに従い前記伝送データのサンプリング時点が調節される。
図６は図５のＤＦＥユニット２００の具現例を示す。

図６に示したように、ＤＦＥユニット２００は、サンプリング部２１０、選択部２２０、及び、初期値設定部２３０を備える。図６に示したＤＦＥユニット２００は、初期値設定部２３０の構成及び動作を除いてはそのほかのノーマル動作は互いに同一である。言い換えれば、前記以前データの初期化過程だけ異なり、残りの動作は同一である。
サンプリング部２１０は、少なくとも一つのサンプリングクロックＤＣＫＤに応じて互いに異なったレベルの複数のサンプリングレファレンスレベル（ＶＲＥＦ＋α、ＶＲＥＦ−α）のうち前記以前データに対応するサンプリングレファレンスレベルを選択して前記伝送データＤＩＮのサンプリングを行う。このためにサンプリング部２１０は、第１サンプラー２１２、第２サンプラー２１４、第３サンプラー２１６及び第４サンプラー２１８を備えることができる。

第１〜第４サンプラー２１２、２１４、２１６、２１８は、前記伝送データＤＩＮを共通入力とするが、サンプリングのためのサンプリングレファレンスレベル及びクロックは、互いに異なることができる。第１〜第４サンプラー２１２、２１４、２１６、２１８は、サンプリングレファレンスレベルを基準に入力されるデータＤＩＮのレベルを判断してデータをサンプリングする。第１〜第４サンプラー２１２、２１４、２１６、２１８は、一般に半導体メモリ装置に使用されるセンスアンプとその動作及び構成が類似であることができる。

例えば、第１サンプラー２１２及び第２サンプラー２１４は、第１サンプリングクロックＤＣＫＤに応じてサンプリングを行い、第３サンプラー２１６及び第４サンプラー２１８は、前記第１サンプリングクロックＤＣＫＤとは一定位相差を有する第２サンプリングクロック、例えば、前記第１サンプリングクロックの反転クロック、に応じてサンプリングを行い得る。

前記第１サンプリングクロック及び前記第２サンプリングクロックは、立ち上りエッジと立ち下りエッジ時点を有する一つのサンプリングクロックＤＣＫＤであることができる。言い換えれば、一つのサンプリングクロックＤＣＫＤにおいて、立ち上りエッジ時点では第１サンプラー２１２及び第２サンプラー２１４が動作し、立ち下り時点では第３サンプラー２１６及び第４サンプラー２１８が動作する構造を有し得る。ここでは、一つのサンプリングクロックＤＣＫＤを用いる場合を説明する。

また、第１サンプラー２１２及び第３サンプラー２１６は、第１サンプリングレファレンスレベル（ＶＲＥＦ＋α）を入力としてサンプリングを行い、第２サンプラー２１４及び第４サンプラー２１８は、第２サンプリングレファレンスレベル（ＶＲＥＦ−α）を入力としてサンプリングを行い得る。ここで、前記第１サンプリングレファレンスレベル（ＶＲＥＦ＋α）は第２サンプリングレファレンスレベル（ＶＲＥＦ−α）よりも一定レベルだけ高いレベル値を有し得る。

選択部２２０は、サンプリング部２１０の複数の出力の中で少なくとも一つを選択して出力する。
選択部２２０は、第１マルチプレクサ２２２及び第２マルチプレクサ２２４を少なくとも備える。
第１マルチプレクサ２２２は、第２マルチプレクサ２２４の出力信号に応じて第１サンプラー２１２の出力信号と第２サンプラー１１４の出力信号のうちいずれか一つの出力信号ＤＩ−Ｆを選択して出力する。

第２マルチプレクサ２２４は、第１マルチプレクサ２２２の出力信号に応じて第３サンプラー２１６の出力信号と第４サンプラー２１８の出力信号とのうちいずれか一つの出力信号ＤＩ−Ｓを選択して出力する。
初期値設定部２３０は、前記以前データの初期化のために具備される。
ここで、前記データチャンネルが電源電圧レベルＶＤＤＱにターミネーションされたら、前記以前データの初期値はハイレベル（データ１）に仮定される。この場合、第１マルチプレクサ２２２の調節のために入力される第２マルチプレクサ２２４の出力信号に代わって、初期値設定部２３０から出力されるハイレベルの信号が入力される。即ち、ハイレベルに以前データを初期化する。以後の動作は既に説明されたようである。即ち、初期値設定部２３０は前記伝送データＤＩＮの一番目のビットが入力される時点のみに以前データの初期化のために動作する。

反対に、前記データチャンネルが接地レベルＶＳＳＱにターミネーションされたら、前記以前データの初期値はローレベル（データ０）に仮定される。この場合、第１マルチプレクサ２２２の調節のために入力される第２マルチプレクサ２２４の出力信号に代わって、初期値設定部２３０から出力されるローレベルの信号が入力される。即ち、ローレベルに以前データを初期化する。以後の動作は既に説明したようである。以後の動作は図２に説明したようである。

ここで、伝送データが入力される場合に必要な以前データの初期値が第２マルチプレクサ２２４のコントロールのために必要ならば、初期値設定部２３０の出力信号が第２マルチプレクサ２２４に入力されることもできる。
図７及び図８は、図１及び図５のＤＦＥユニット１００，２００の他の具現例を示す。図７及び図８において図６のような初期値設定部は図示されていないが、前記初期値設定部が構成可能なのは勿論のことである。

（第三実施例）
図７に示したように、ＤＦＥユニット３００は、サンプリング部３１０と選択部３５０とを備える。
サンプリング部３１０は、少なくとも一つのサンプリングクロックＤＣＫＤに応じて互いに異なったレベルの複数のサンプリングレファレンスレベル（ＶＲＥＦ＋α、ＶＲＥＦ−α）のうち、前記以前データに対応するサンプリングレファレンスレベルを選択して前記伝送データＤＩＮのサンプリングを行う。このため、前記サンプリング部３１０は第１サンプラー３１２、第２サンプラー３１４、第３サンプラー３１６及び第４サンプラー３１８を備えることができる。

第１〜第４サンプラー３１２、３１４、３１６、３１８は、前記伝送データＤＩＮを共通入力とするが、サンプリングのためのサンプリングレファレンスレベル及びクロックは互いに異なることができる。第１〜第４サンプラー３１２、３１４、３１６、３１８は、サンプリングレファレンスレベルを基準に入力されるデータＤＩＮのレベルを判断してデータをサンプリングする。第１〜第４サンプラー１１２、１１４、１１６、１１８は、一般に半導体メモリ装置に使用されるセンスアップとその動作及び構成が類似である。

図７は図２のＤＦＥユニット１００の選択部１２０にフリップフロップ３４２、３４４が追加された構成を有する。そこで、選択部３５０を除いてはその動作及び構成が互いに同一なので、これ以上のサンプリング部３１０に対する説明は省略し、選択部３５０の構成だけを説明する。
選択部３５０は、第１マルチプレクサ３２２、第２マルチプレクサ３２４、第１フリップフロップ３４２、及び、第２フリップフロップ３４４を備える。
第１マルチプレクサ３２２は、第２フリップフロップ３４４の出力信号に応じて第１サンプラー３１２の出力信号と前記第２サンプラー３１４の出力信号とのうちいずれか一つの出力信号を選択して出力する。

第１フリップフロップ３４２は、前記サンプリングクロックＤＣＫＤに応じて第１マルチプレクサ３２２の出力信号を外部出力信号ＤＩ−Ｆに出力する。即ち、第１マルチプレクサ３２２の出力信号の外部出力時点を調節する。
第２マルチプレクサ３２４は、第１フリップフロップ３４２の出力信号に応じて第３サンプラー３１６の出力信号と第４サンプラー３１８の出力信号とのうちいずれか一つの出力信号を選択して出力する。

第２フリップフロップ３４４は、前記サンプリングクロックＤＣＫＤの反転信号の第２サンプリングクロックに応じて第２マルチプレクサ３２４の出力信号を外部出力信号ＤＩ−Ｓに出力する。即ち、第２マルチプレクサ３２４の出力信号の外部出力時点を調節する。
一方、ＤＦＥ回路はフィードバック遅延に起因してその使用に多くの制約が伴う。即ち、以前データ（Ｄ［ｎ−１］）を処理して現在伝送データにフィードバックすべきなので、以前データをフィードバック処理するに掛かる時間は１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）以下に制限される。このようなフィードバック遅延を減らすために、図７のようなループアンローリング（ｌｏｏｐ ｕｎ−ｒｏｌｌｉｎｇ）方式が開発された。図２と比較する場合、第１フリップフロップ３４２及び第２フリップフロップ３４４をさらに備えることにより、ＤＦＥユニット３００の出力が、図２に比べ１ビットだけ遅延されて出力されるので、フィードバック遅延による制約を減少させることができる。

しかし、一般のループアンローリングＤＦＥの場合にもサンプラーの特性に従いフィードバック遅延が制限される現象が発生する。特に、ＤＲＡＭの場合に動作周波数が多様なので、すべての種類の周波数を考慮すべきである。
図７の場合にフィードバック遅延に従う制約を計算すると、“ｔＣＬＫ２Ｑ＿ＳＡ ＋ｔＭＵＸ ＋ｔＳＥＴＵＰ＿ＦＦ ＋ｔＣＬＫＳＫＥＷ ＜ １ＵＩ”である。ここで、‘ｔＣＬＫ２Ｑ＿ＳＡ’は、例えば第１サンプラー３１２のＣｌｏｃｋ−ｔｏ−ｄｅａｌｙで、‘ｔＭＵＸ’はｍｕｘ ｄｅｌａｙで、‘ｔＳＥＴＵＰ＿ＦＦ’は例えば第１フリップフロップ３４２のセットアップタイムで、‘ｔＣＬＫＳＫＥＷ’は、各構成要素に印加されるクロック間のスキュー（ｓｋｅｗ）、特に例えば第一サンプラー３１２及び第一フリップフロップ３４２に印加されるクロック間のスキューを意味する。
ここで、１ＵＩの時間は、メモリの動作周波数が上がるほど、もっと短くなる。例えば、メモリの動作周波数が３．２Ｇｂｐｓと仮定すると、このときの１ＵＩは３１２．５ｐｓとして非常に小さい値になる。概略的にｔＭＵＸ＜１００ｐｓ、ｔＳＥＴＵＰ＿ＦＦ＜５０ｐｓで、ｔＣＬＫＳＫＥＷは無視できると仮定すると、許容される例えば第１サンプラー３１２のｃｌｏｃｋ ｔｏ ｄｅｌａｙは約１６０ｐｓ程度である。これは一般の条件で具現不可能な値ではないが、いろんな工程条件とデバイスのミスマッチを考慮すれば具現し難い厳しい値である。仮に動作周波数が５．０Ｇｂｐｓまで上がると、許容される例えば第１サンプラー３１２のｃｌｏｃｋ ｔｏ ｄｅｌａｙは約数十ｐｓ程度である。そこで、図７のようなタイプのループアンローリングＤＦＥ回路は、ハイスピードのメモリ装置に使用するには制約が伴う。

図７の場合、伝送データＤＩＮが例えば第１サンプラー３１２に入力される時間から例えば第１フリップフロップ３４２で有効データが出力されるまでに掛かる時間のプロセッシング遅延（ＤＦＥ ｐｒｏｃｅｓｓｉｎｇ ｄｅｌａｙ）は“１ＵＩ＋ｔＣＬＫ２Ｑ＿ＦＦ”となる。ここで、“１ＵＩ＋ｔＣＬＫ２Ｑ＿ＦＦ”は、例えばフリップフロップ３４２のｃｌｏｃｋ ｔｏ ｄｅｌａｙである。そして、半導体メモリの動作周波数が１．６Ｇｂｐｓから３．２Ｇｂｐｓに変化したと仮定すると、全体プロセッシング遅延は６２５ｐｓ＋ｔＣＬＫ２Ｑ＿ＦＦから３１２．５ｐｓ＋ｔＣＬＫ２Ｑ＿ＦＦに変化する。そこで、遅い動作周波数では実際に有効データの出力が可能な時間よりもっと多くの時間を消耗するようになる。
（第四実施例）

図８は、図７のようなＤＦＥ回路における動作周波数による制約及びフィードバック遅延による制約を最小化するために提案された、ＤＦＥ回路またはＤＦＥユニット４００の具現例である。
図８に示したように、ＤＦＥユニット４００は、サンプリング部４１０、選択部４５０、及び、遅延部４６０を備える。

図８のＤＦＥユニット４００は、図７と比較してみると、遅延部４６０が追加された構成である。そこで、遅延部４６０と関連した部分を除いてはその動作及び構成が互いに同一または類似である。ＤＦＥユニット４００のサンプリング部４１０は、図７のサンプリング部３１０の動作及び構成が同じなので説明を省略し、選択部４５０及び遅延部４６０の構成だけを説明する。

選択部４５０は、第１マルチプレクサ４２２、第２マルチプレクサ４２４、第１フリップフロップ４４２、及び、第２フリップフロップ４４４を備える。
第１マルチプレクサ４２２は、第２フリップフロップ４４４の出力信号に応じて第１サンプラー４１２の出力信号と前記第２サンプラー４１４の出力信号とのうちいずれか一つの出力信号を選択して出力する。

第１フリップフロップ４４２は、前記サンプリングクロックＤＣＫＤを一定遅延（Ｔｃ）だけ遅延させた遅延サンプリングクロック（ＤＣＫＤ＿Ｔｃ）に応じて、第１マルチプレクサ４２２の出力信号を外部出力信号ＤＩ−Ｆに出力する。即ち、第１マルチプレクサ４２２の出力信号の外部出力時点を調節する。
第２マルチプレクサ４２４は、第１フリップフロップ４４２の出力信号に応じて、第３サンプラー４１６の出力信号と第４サンプラー４１８の出力信号とのうちいずれか一つの出力信号を選択して出力する。

第２フリップフロップ４４４は、サンプリングクロックＤＣＫＤを一定遅延（Ｔｃ）だけ遅延させた遅延サンプリングクロック（ＤＣＫＤ＿Ｔｃ）の反転信号に応じて、第２マルチプレクサ４２４の出力信号を外部出力信号ＤＩ−Ｓに出力する。即ち、第２マルチプレクサ４２４の出力信号の外部出力時点を調節する。

遅延部４６０は、複数の遅延セルを用いて所望する程度の遅延を固定して設定するか、または外部入力により遅延程度（Ｔｃ）を調節できる構成を有し得る。例えば、外部から入力されるＭＲＳ信号、アドレス信号、及び、コマンド信号のうち選択された少なくとも一つの信号を通じて制御するか、或いはこれらの信号のうち少なくとも二つの信号を組み合わせた信号により遅延程度を制御できる。

前記サンプリングクロックＤＣＫＤの遅延程度（Ｔｃ）は、例えば第１サンプラー４１２のｃｌｏｃｋ ｔｏ ｄｅｌａｙと、例えば第１マルチプレクサ４２２の遅延を考慮した適当な遅延値（Ｔｃ）を有するようにすることができる。
上述のような遅延部４６０により、図７においてフィードバック遅延の制約条件であった例えば第１サンプラー４１２のｃｌｏｃｋ ｔｏ ｄｅｌａｙを除去することができる。この場合、フィードバック遅延制約は“ｔＣＬＫ２Ｑ＿ＦＦ ＋ｔＭＵＸ ＋ｔＳＥＴＵＰ＿ＦＦ ＋ｔＣＬＫＳＫＥＷ ＜ １ＵＩ”となることができる。

ここで、‘ｔＣＬＫ２Ｑ＿ＦＦ’は、例えば第１フリップフロップ４４２のｃｌｏｃｋ ｔｏ ｄｅｌａｙで、‘ｔＭＵＸ’はマルチプレクサ遅延(ｍｕｘ ｄｅｌａｙ)で、‘ｔＳＥＴＵＰ＿ＦＦ’は例えば第１フリップフロップ４４２のセットアップタイムで、‘ｔＣＬＫＳＫＥＷ’は各構成要素に印加されるクロック間のスキュー、特に、例えば第１サンプラー４１２及び第１フリップフロップ４４２に印加されるクロック間のスキューを意味する。

図７と比較してみると、ＤＦＥのフィードバック遅延条件で例えば第１サンプラー４１２のｃｌｏｃｋ ｔｏ ｄｅｌａｙに代わって、もっと少ないｃｌｏｃｋ ｔｏ ｄｅｌａｙを有するフリップフロップのｃｌｏｃｋ ｔｏ ｄｅｌａｙを用いるので、最大動作可能な周波数の範囲が増えるようになる。例えば第１サンプラー４１２の入力信号が小さいスイング幅を有するので、増幅するに時間が必要となってｃｌｏｃｋ ｔｏ ｄｅｌａｙが例えば第１フリップフロップ４４２よりも大きい。

そして、図８は多様な動作周波数をカバーする汎用メモリ装置の場合にも利用されることができる。図７でのプロセッシング遅延は“１ＵＩ＋ｔＣＬＫ２Ｑ＿ＦＦ”が必要である反面、図８でのプロセッシング遅延は、周波数と無関係に“ＴＣ＋ｔＣＬＫ２Ｑ＿ＦＦ”に定められることができる。そこで、相対的に遅い動作周波数を有する半導体メモリ装置に適用される場合にもタイミングマージンを増加させることができる。また、一般に、工程条件などの変化のＰＶＴ（ｐｒｏｃｅｓｓ、ｖｏｌｔａｇｅ、ｔｅｍｐｅｒａｔｕｒｅ）変化に従い変化される例えば第１サンプラー４１２のｃｌｏｃｋ ｔｏ ｄｅｌａｙ、マルチプレクサ遅延などに対応して遅延程度（Ｔｃ）を適切に設定すると、多様な条件により変化する例えば第１サンプラー４１２のｃｌｏｃｋ ｔｏ ｄｅｌａｙ及びマルチプレクサ遅延の変化に対し、やや少なく敏感な構造のＤＦＥ回路の具現ができるとの長所がある。

上述したように、本発明によると、ＤＦＥ回路での以前データ初期化を通じてデータサンプリング誤謬を防止または最小化できるようになる。そして、フィードバック遅延の制限を最小化できる。
上述の実施例の説明は本発明の徹底した理解のために図面を参照として挙げたものに過ぎないので、本発明を限定する意味として解釈してはならない。また、本発明が属する技術分野において通常の知識を有したものにとって本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは明らかなことであるだろう。

本発明の第一実施例によるＤＦＥ回路のブロック図である。 図１のＤＦＥユニットの具現例である。 図１のサンプリングタイミング図である。 図１のサンプリングタイミング図である。 本発明の第二実施例によるＤＦＥ回路のブロック図である。 図５のＤＦＥ回路の具現例である。 本発明の第三実施例によるＤＦＥユニットの具現例である。 本発明の第四実施例によるＤＦＥユニットの他の具現例である。 一般のＤＦＥ回路のブロック図である。

符号の説明

１００：ＤＦＥユニット、１５０：サンプリング時点調節部、ＤＩＮ：伝送データ、ＶＲＥＦ：レファレンスレベル、ＤＣＫＤ：サンプリングクロック

Claims (26)

1. 不連続的にデータの伝送がなされる半導体メモリ装置に用いられ、以前データのレベルに対応してサンプリングレファレンスレベルを変更させて伝送データをサンプリングするＤＦＥ回路の初期化方法において、
   前記伝送データが伝送されるデータチャンネルを予め定められた特定ターミネーションレベルにターミネーションさせる段階と、
   前記伝送データの伝送時点よりも一定時間だけ先立つ時点に前記伝送データのサンプリング開始時点を調節し、前記伝送データのサンプリング開始時点での前記データチャンネルのプリサンプリングを通じて得られた初期化データに基づき前記以前データの初期化を行う段階と、
   を備えることを特徴とするＤＦＥ回路の初期化方法。
2. 前記初期化を行う段階の以後に、前記以前データに対応して変更される前記サンプリングレファレンスレベルを通じて前記伝送データのサンプリングを行う段階をさらに備えることを特徴とする請求項１に記載のＤＦＥ回路の初期化方法。
3. 前記伝送データのサンプリング開始時点は、前記伝送データの伝送時点よりも少なくとも１ビットサンプリングタイム先立つ時点であることを特徴とする請求項１に記載のＤＦＥ回路の初期化方法。
4. 前記伝送データのサンプリング開始時点は、外部から入力するＭＲＳ信号、アドレス信号、及び、コマンド信号のうち選択された少なくとも一つの信号により調節可能であることを特徴とする請求項３に記載のＤＦＥ回路の初期化方法。
5. 前記ターミネーションレベルは、電源電圧レベルＶＤＤＱまたは接地レベルＶＳＳＱであることを特徴とする請求項４に記載のＤＦＥ回路の初期化方法。
6. 前記初期化データは、前記ターミネーションレベルと同じであるか、或いは近接したレベルを有することを特徴とする請求項５に記載のＤＦＥ回路の初期化方法。
7. 前記ターミネーションレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの間に存在する特定レベルであることを特徴とする請求項４に記載のＤＦＥ回路の初期化方法。
8. 前記ターミネーションレベルは、前記電源電圧レベルＶＤＤＱと前記接地レベルＶＳＳＱとの平均値と同じであるか、または、近接したレベルであることを特徴とする請求項７に記載のＤＦＥ回路の初期化方法。
9. 前記伝送データの伝送に先立って、予め知られた特定レベルの初期化データを前記データチャンネルを通じて伝送して前記以前データの初期化を行う段階をさらに備えることを特徴とする請求項８に記載のＤＦＥ回路の初期化方法。
10. 不連続的にデータの伝送がなされる半導体メモリ装置に用いられ、以前データのレベルに対応して前記サンプリングレファレンスレベルを変更させて伝送データをサンプリングするＤＦＥ回路の初期化方法において、
    前記伝送データの伝送されるデータチャンネルを予め定められた特定ターミネーションレベルにターミネーションさせる段階と、
    前記以前データの初期化データレベルを前記ターミネーションレベルに仮定した状態において、前記初期化データに対応して前記サンプリングレファレンスレベルを変更させて前記伝送データのサンプリングを行う段階と、
    を備えることを特徴とするＤＦＥ回路の初期化方法。
11. 前記ターミネーションレベルは、電源電圧レベルＶＤＤＱ、または、接地レベルＶＳＳＱであることを特徴とする請求項１０に記載のＤＦＥ回路の初期化方法。
12. データの伝送がなされるデータチャンネルが特定ターミネーションレベルにターミネーションされ、不連続的にデータの伝送がなされる半導体メモリ装置におけるＤＦＥ回路において、
    以前データのレベルに対応して変更されたサンプリングレファレンスレベルを通じて伝送データをサンプリングするＤＦＥユニットと、
    前記ＤＦＥユニットの伝送データサンプリング開始時点を前記伝送データの伝送時点よりも一定時間だけ先立つ時点に調節して、前記伝送データのサンプリングの以前に前記ターミネーションレベルをサンプリングすることにより前記以前データの初期化を行うサンプリング時点調節部と、
    を備えることを特徴とするＤＦＥ回路。
13. 前記伝送データのサンプリング開始時点は、前記伝送データの伝送時点よりも少なくとも１ビットサンプリングタイム先立つ時点であることを特徴とする請求項１２に記載のＤＦＥ回路。
14. 前記サンプリング時点調節部は、外部から入力されるＭＲＳ信号、アドレス信号、及び、コマンド信号のうち選択された少なくとも一つの信号に応じて前記伝送データのサンプリング開始時点を調節することを特徴とする請求項１３に記載のＤＦＥ回路。
15. 前記ターミネーションレベルは、電源電圧レベルＶＤＤＱ、または、接地レベルＶＳＳＱであることを特徴とする請求項１４に記載のＤＦＥ回路。
16. 前記以前データの初期化レベルは、前記ターミネーションレベルと同じであるか、または、近接したレベルを有することを特徴とする請求項１５に記載のＤＦＥ回路。
17. 前記ターミネーションレベルは、電源電圧レベルＶＤＤＱと接地レベルＶＳＳＱとの間に存在する特定レベルであることを特徴とする請求項１４に記載のＤＦＥ回路。
18. 前記ターミネーションレベルは、前記電源電圧レベルＶＤＤＱと前記接地レベルＶＳＳＱとの平均値と同じであるか、または、近接したレベルであることを特徴とする請求項１７に記載のＤＦＥ回路。
19. 前記半導体メモリ装置または前記ＤＦＥ回路は、予め定められた特定レベルの初期化データを前記伝送データの伝送に先立って前記データチャンネルを通じて予め伝送することにより前記以前データの初期化を行うことを特徴とする請求項１８に記載のＤＦＥ回路。
20. 前記ＤＦＥユニットは、少なくとも一つのサンプリングクロックに応じて互いに異なったレベルの複数の前記サンプリングレファレンスレベルのうち、前記以前データに対応する前記サンプリングレファレンスレベルを選択して前記伝送データのサンプリングを行うサンプリング部と、
    前記サンプリング部の複数の出力のうち少なくとも一つを選択して出力する選択部と、を備えることを特徴とする請求項１２に記載のＤＦＥ回路。
21. 前記サンプリング部は、第１サンプリングクロックに応じて第１サンプリングレファレンスレベルを基準に前記伝送データのサンプリングを行う第１サンプラーと、
    前記第１サンプリングクロックに応じて前記第１サンプリングレファレンスレベルよりも一定レベルだけ低いレベルを有する第２サンプリングレファレンスレベルを基準に前記伝送データのサンプリングを行う第２サンプラーと、
    前記第１サンプリングクロックとは一定位相差を有する第２サンプリングクロックに応じて前記第１サンプリングレファレンスレベルを基準に前記伝送データのサンプリングを行う第３サンプラーと、
    前記第２サンプリングクロックに応じて前記第２サンプリングレファレンスレベルを基準に前記伝送データのサンプリングを行う第４サンプラーのうち選択された少なくとも二つのサンプラーを備えることを特徴とする請求項２０に記載のＤＦＥ回路。
22. 前記選択部は、第１マルチプレクサ及び第２マルチプレクサを少なくとも備え、
    前記第１マルチプレクサは、前記第２マルチプレクサの出力信号に応じて前記第１サンプラーの出力信号と前記第２サンプラーの出力信号のうちいずれか一つの出力信号を選択して出力し、
    前記第２マルチプレクサは、前記第１マルチプレクサの出力信号に応じて前記第３サンプラーの出力信号と前記第４サンプラーの出力信号のうちいずれか一つの出力信号を選択して出力することを特徴とする請求項２１に記載のＤＦＥ回路。
23. 前記選択部は、第１マルチプレクサ、第２マルチプレクサ、第１フリップフロップ、及び、第２フリップフロップを備え、
    前記第１マルチプレクサは、前記第２フリップフロップの出力信号に応じて前記第１サンプラーの出力信号と前記第２サンプラーの出力信号のうちいずれか一つの出力信号を選択して出力し、
    前記第１フリップフロップは、前記第１サンプリングクロックに応じて前記第１マルチプレクサの出力信号の外部出力時点を調節し、
    前記第２マルチプレクサは、前記第１フリップフロップの出力信号に応じて前記第３サンプラーの出力信号と前記第４サンプラーの出力信号のうちいずれか一つの出力信号を選択して出力し、
    前記第２フリップフロップは、前記第２サンプリングクロックに応じて前記第２マルチプレクサの出力信号の外部出力時点を調節することを特徴とする請求項２１に記載のＤＦＥ回路。
24. 前記ＤＦＥユニットは、前記第１フリップフロップ及び前記第２フリップフロップに入力される前記第１サンプリングクロック及び前記第２サンプリングクロックを一定遅延だけ遅延させるための遅延部をさらに備えることを特徴とする請求項２３に記載のＤＦＥ回路。
25. データの伝送がなされるデータチャンネルが特定ターミネーションレベルにターミネーションされ、不連続的にデータの伝送がなされる半導体メモリ装置でのＤＦＥ回路において、
    サンプリングクロックに応じて以前データのレベルに対応して選択される互いに異なったサンプリングレファレンスレベルを基準に伝送データのサンプリングを行う少なくとも二つ以上のサンプラーと、
    前記ＤＦＥ回路の外部出力信号をフィードバックして受けてコントロールされて、前記少なくとも二つ以上のサンプラーの出力信号のうちいずれか一つを選択して出力する少なくとも一つのマルチプレクサと、
    前記サンプリングクロックを一定遅延だけ遅延させた遅延サンプリングクロックに応じて、前記少なくとも一つのマルチプレクサの出力信号の外部出力時点を調節し、これを前記外部出力信号として出力する少なくとも一つのフリップフロップと、
    前記サンプリングクロックの遅延信号の遅延程度を外部入力により調節する遅延部を備えることを特徴とするＤＦＥ回路。
26. 以前データの伝送がターミネーションした時の電圧レベルである所定ターミネーションレベルを有するデータチャンネルを通じて伝送データを伝送する半導体メモリー回路用ＤＦＥ回路において、
    前記所定ターミネーションレベルから推定される前記以前データのレベルに応じたサンプリングレファレンスレベルを利用して、前記伝送データをサンプリングするＤＦＥユニットと、
    前記所定ターミネーションレベルを得るために前記データチャンネルの前記電圧レベルがサンプリングされる時点としての、前記伝送データのサンプリング開始時点より所定時間早い時点から、サンプリングクロックを前記ＤＦＥユニットに提供するサンプリング時点制御ユニットと、
    を備えることを特徴とするＤＦＥ回路。

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