KR20230013804A - 내부 전송경로를 포함하는 반도체 장치 및 이를 사용하는 적층 반도체 장치 - Google Patents

내부 전송경로를 포함하는 반도체 장치 및 이를 사용하는 적층 반도체 장치 Download PDF

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Abstract

본 기술은 내부 전송경로를 포함하는 반도체 장치 및 이를 사용하는 적층 반도체 장치에 관한 것으로서, 접지레벨과 제1전위레벨 사이에서 스윙하는 제1신호를 전송하며, 제1인터페이스와 연결되는 제1전송경로와, 제1신호를 전송하며, 제2인터페이스와 연결되는 제2전송경로와, 접지레벨과 제1전위레벨보다 작은 제2전위레벨 사이에서 스윙하는 제2신호를 전송하기 위한 제3전송경로와, 제1신호를 제1 또는 제2전송경로를 통해 입력받아 제2신호로서 제3전송경로로 출력하며, 인에이블 신호에 응답하여 출력단을 설정된 논리레벨로 초기화시키는 송신부, 및 제2신호를 제3전송경로를 통해 입력받아 제1신호로서 제1 또는 제2전송경로를 통해 출력하되, 피드백(feedback) 받은 출력단의 논리레벨에 대응하여 조절되는 기준전위레벨을 통해 입력단으로 인가되는 제2신호의 논리레벨을 판단하며, 인에이블 신호에 응답하여 출력단을 설정된 논리레벨로 초기화시키는 수신부를 포함한다.

Description

내부 전송경로를 포함하는 반도체 장치 및 이를 사용하는 적층 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING INTERNAL TRANSMISSING PATH AND STACKED SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 구체적으로 내부 전송경로를 포함하는 반도체 장치 및 이를 사용하는 적층 반도체 장치에 관한 것이다.
반도체 장치는 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치를 포함하며, 다양한 전자 시스템에 구비되어 널리 사용되고 있다. 이러한 반도체 장치는 시스템이 점차 소형화되고 그 성능이 향상됨에 따라 시스템에서 요구되는 동작 속도, 처리 능력을 만족시키기 위해 지속적으로 발전하여 왔다. 특히 반도체 메모리 장치의 경우 대용량의 데이터를 저장하고 고속으로 처리하기 위해 다양한 기술들이 개발되고 있다.
고대역폭 메모리(High Bandwidth Memory: HBM) 장치 개발을 위한 기술들 역시 그 중 하나이다. 고속으로 대용량의 데이터를 처리할 수 있는 반도체 메모리 장치로 이 같은 반도체 메모리 장치를 개발하기 위해선 우선 반도체 칩(또는 다이)을 고집적화하여 제조할 수 있다. 즉, 한정된 반도체 칩(또는 다이)의 공간 내에 보다 많은 수의 메모리 셀을 집적해서 제조하는 것이다. 하지만, 메모리 셀을 고집적하는 데에는 제조 공정 기술에 따른 한계가 존재한다. 결국, 제조된 반도체 칩(또는 다이)들을 적층(stack) 하여 3D 구조로 패키지 함으로써 이 같은 한계를 극복할 수 있다.
한편, 고대역폭 메모리 장치의 경우, 대역폭을 늘리기 위해 채널 개수를 늘려 병렬로 처리하는 방식을 사용하기 때문에, 수천 단위의 내부 I/O가 존재할 수 있다. 따라서, 내부 I/O에서 전송되는 신호의 스윙레벨, 즉, 내부 I/O에서 사용되는 전원전압의 레벨이 높으면 높을수록 소모되는 전력의 크기가 증가하는 문제가 발생 수 있다.
본 발명의 실시예는 반도체 장치에 포함된 내부 전송경로로 전달되는 신호의 스윙폭을 최소화하여 소모되는 전력의 크기를 최소화할 수 있는 반도체 장치를 제공하고자 한다.
또한, 본 발명의 실시예는 적층 반도체 장치에서 내부에 포함된 반도체 장치 내부 전송경로를 통해 전달되는 데이터의 스윙폭을 최소화하여 소모되는 전력의 크기를 최소화할 수 있는 적층 반도체 장치를 제공하고자 한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 장치는, 접지레벨과 제1전위레벨 사이에서 스윙하는 제1신호를 전송하며, 제1인터페이스와 연결되는 제1전송경로; 상기 제1신호를 전송하며, 제2인터페이스와 연결되는 제2전송경로; 접지레벨과 상기 제1전위레벨보다 작은 제2전위레벨 사이에서 스윙하는 제2신호를 전송하기 위한 제3전송경로; 상기 제1신호를 상기 제1 또는 제2전송경로를 통해 입력받아 상기 제2신호로서 상기 제3전송경로로 출력하며, 인에이블 신호에 응답하여 출력단을 설정된 논리레벨로 초기화시키는 송신부; 및 상기 제2신호를 상기 제3전송경로를 통해 입력받아 상기 제1신호로서 상기 제1 또는 제2전송경로를 통해 출력하되, 피드백(feedback) 받은 출력단의 논리레벨에 대응하여 조절되는 기준전위레벨을 통해 입력단으로 인가되는 상기 제2신호의 논리레벨을 판단하며, 상기 인에이블 신호에 응답하여 출력단을 상기 설정된 논리레벨로 초기화시키는 수신부를 포함할 수 있다.
본 기술은 반도체 장치에 포함된 내부 전송경로로 전달되는 신호의 스윙폭을 최소화하기 위해 NMOS트랜지스터를 통해 풀 업 및 풀 다운 구동하는 N-over-N 드라이버를 사용하여 신호를 송신하고, PMOS트랜지스터를 통해 신호를 입력받는 스트롱-암 래치(Strong-arm latch) 타입의 감지증폭기를 사용하여 신호를 수신할 수 있다. 또한, 내부 전송경로를 통해 수신되는 신호의 ISI(inter-symbol interference)를 보상해 주기 위해 DFE(Decision Feedback Equalizer)를 사용할 수 있다.
또한, 본 기술에서는 신호를 송신하기 위한 회로와 신호를 수신하기 위한 회로가 하나의 반도체 장치에 포함된 형태이기 때문에 신호를 송신하기 위한 회로와 신호를 수신하기 위한 회로가 하나의 인에이블 신호에 응답하여 동시에 초기화될 수 있다.
이로 인해, 본 기술이 적용된 반도체 장치는 내부에 포함된 전송경로로 전달되는 신호의 스윙폭을 최소화한 상태에서도 안정적으로 신호를 송/수신할 수 있으며, 소모되는 전력의 크기를 최소화할 수 있다.
또한, 본 기술이 적용된 반도체 장치를 적층 반도체 장치에 적용함으로써, 적층 반도체 장치 내부에 포함된 전송경로로 전달되는 데이터의 스윙폭을 최소화한 상태에서 안정적으로 데이터를 송/수신할 수 있으며, 적층 반도체 장치에서 소모되는 전력의 크기를 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 일 예를 설명한다.
도 2는 도 1에 개시된 본 발명의 실시 예에 따른 반도체 장치가 적용된 적층 반도체 장치의 일 예를 설명한다.
도 3은 도 2에 개시된 본 발명의 실시 예에 따른 적층 반도체 장치가 적용된 반도체 시스템의 일 예를 설명한다.
도 4는 도 1 및 도 2에 개시된 본 발명의 실시 예에 따른 송신부의 일 예를 설명한다.
도 5 및 도 6은 도 1 및 도 2에 개시된 본 발명의 실시 예에 따른 수신부의 일 예를 설명한다.
도 7 내지 도 10은 도 1 및 도 2에 개시된 본 발명의 실시 예에 따른 수신부의 다른 예를 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 일 예를 설명한다.
먼저, 도 1에 도시된 반도체 장치(SEMICONDUCTOR DEVICE)는, 반도체 웨이퍼 상에서 개별적으로 잘라낸(sawing) 하나의 집적회로(IC) 원판을 의미할 수 있다. 즉, 도 1에 도시된 반도체 장치(SEMICONDUCTOR DEVICE)는, 물리적으로 구분되는 하나의 반도체 칩(chip) 또는 반도체 다이(die)를 의미할 수 있다.
구체적으로, 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(SEMICONDUCTOR DEVICE)는, 제1인터페이스(1ST INTERFACE)와, 제2인터페이스(2ND INTERFACE)와, 제1전송경로(11)와, 제2전송경로(12)와, 제3전송경로(13)와, 송신부(14A, 14B), 및 수신부(15A, 15B)를 포함할 수 있다.
여기서, 제1인터페이스(1ST INTERFACE)와 제2인터페이스(2ND INTERFACE)는, 반도체 장치(SEMICONDUCTOR DEVICE)에서 신호를 입/출력하기 위한 패드(pad) 또는 핀(pin)을 의미할 수 있다.
제1전송경로(11)는, 접지전압(VSS)레벨과 제1전위레벨(LV1) 사이에서 스윙하는 제1신호(SIG1)를 전송하며, 제1인터페이스(1ST INTERFACE)와 연결될 수 있다.
제2전송경로(12)는, 제1전송경로(11)와 마찬가지로 접지전압(VSS)레벨과 제1전위레벨(LV1) 사이에서 스윙하는 제1신호(SIG1)를 전송하며, 제2인터페이스(2ND INTERFACE)와 연결될 수 있다.
제3전송경로(13)는, 제1 및 제2전송경로(11, 12)와 다르게 접지전압(VSS)레벨과 제1전위레벨(LV1)보다 작은 제2전위레벨(LV2) 사이에서 스윙하는 제2신호(SIG2)를 전송할 수 있다.
송신부(14A, 14B)는, 제1신호(SIG1)를 제1전송경로(11) 또는 제2전송경로(12)를 통해 입력받아 제2신호(SIG2)로서 제3전송경로(13)로 출력할 수 있다.
수신부(15A, 15B)는, 제2신호(SIG2)를 제3전송경로(13)를 통해 입력받아 제1신호(SIG1)로서 제1전송경로(11) 또는 제2전송경로(12)로 출력할 수 있다. 또한, 수신부(15A, 15B)는, 출력단의 논리레벨을 피드백(feedback) 받고, 피드백 받은 출력단의 논리레벨에 대응하여 그 레벨이 조절되는 기준전위레벨을 통해 입력단으로 인가되는 제2신호(SIG2)의 논리레벨을 판단할 수 있다. 즉, 수신부(15A, 15B)는, 출력단을 통해 제1전송경로(11) 또는 제2전송경로(12)로 출력되는 제1신호(SIG1)의 논리레벨을 피드백 받아 확인하고, 확인결과에 따라 제3전송경로(13)를 통해 입력단으로 인가되는 제2신호(SIG2)의 논리레벨을 판단하기 위한 기준전위레벨을 조절할 수 있다. 따라서, 수신부(15A, 15B)는, 과거에 입력되었던 제2신호(SIG2)의 논리레벨에 따라 현재 입력되는 제2신호(SIG2)의 논리레벨을 판단할 때 기준이 되는 기준전위레벨을 조절하는 DFE(Decision Feedback Equalizer)동작을 수행할 수 있다.
실시예에 따라, 제1전위레벨(LV1)은, 제1전원전압(VDD)레벨을 의미할 수 있다. 예컨대, 제1전위레벨(LV1)은, 1.1V일 수 있다. 실시예에 따라, 제2전위레벨(LV2)은, 제2전원전압(VDDQL)레벨을 의미할 수 있다. 예컨대, 제2전위레벨(LV2)은, 0.4V일 수 있다. 실시예에 따라, 기준전위레벨은, 제2전위레벨(LV2)을 절반으로 나눈 전위레벨을 갖는 기준전압(VREF)레벨을 기준으로 피드백 받은 출력단의 논리레벨에 대응하여 가변되는 전위레벨을 의미할 수 있다. 예컨대, 기준전위레벨은, 0.2Vㅁ20mV일 수 있다.
정리하면, 제1신호(SIG1)와 제2신호(SIG2)는, 신호가 스윙하는 레벨이 서로 다른 신호일 뿐, 의미하는 값은 서로 동일한 신호일 수 있다. 예컨대, 제1전송경로(11) 또는 제2전송경로(12)로를 통해 송신부(14A, 14B)로 전달된 제1신호(SIG1)가 순차적으로 'a b c d'이라는 값을 갖는다고 가정할 수 있다. 이때, 송신부(14A, 14B)는, 입력되는 제1신호(SIG1)와 동일한 값을 갖되, 스윙하는 레벨만 서로 다른 제2신호(SIG2)를 생성하여 제3전송경로(13)에 구동할 수 있다. 따라서, 제3전송경로(13)를 통해 수신부(15A, 15B)에서 수신한 제2신호(SIG2)는 순차적으로 'a b c d'이라는 값을 가질 수 있다.
참고로, 도면에 구체적으로 도시되진 않았지만, 수신부(15A, 15B)는, 클록신호(CKB)에 응답하여 제2신호(SIG2)를 순차적으로 수신할 수 있다.
전술한 설명과 같이, 본 발명의 실시예에 따른 반도체 장치(SEMICONDUCTOR DEVICE)는, 제1전송경로(11) 또는 제2전송경로(12)를 통해 전달되는 제1신호(SIG1)의 스윙레벨보다 제3전송경로(13)를 통해 전달되는 제2신호(SIG2)의 스윙레벨을 더 낮게 유지할 수 있다. 따라서, 반도체 장치(SEMICONDUCTOR DEVICE)에서 제1전송경로(11) 및 제2전송경로(12)의 길이보다 제3전송경로(13)의 길이가 길면 길수록 소모되는 전력의 크기가 크게 감소할 수 있다.
그리고, 송신부(14A, 14B)는, 인에이블 신호(EN1 or EN2)에 응답하여 출력단, 즉, 제3전송경로(13)와 연결된 출력단을 설정된 논리레벨로 초기화시킬 수 있다. 예컨대, 송신부(14A, 14B)는, 인에이블 신호(EN1 or EN2)가 토글링하는 것에 응답하여 제3전송경로(13)와 연결된 출력단을 접지전압(VSS)레벨로 초기화시킬 수 있다.
또한, 수신부(15A, 15B)는, 인에이블 신호(EN1 or EN2)에 응답하여 출력단, 즉, 제1전송경로(11) 또는 제2전송경로(12)와 연결된 출력단을 설정된 논리레벨로 초기화시킬 수 있다. 예컨대, 수신부(15A, 15B)는, 인에이블 신호(EN1 or EN2)가 토글링하는 것에 응답하여 제1전송경로(11) 또는 제2전송경로(12)와 연결된 출력단을 접지전압(VSS)레벨로 초기화시킬 수 있다.
즉, 제3전송경로(13) 사이에 두고 물리적으로 떨어진 한 쌍의 송신부와 수신부 각각(14A&15A or 14B&15B)은, 동일한 인에이블 신호(EN1 or EN2)에 응답하여 출력단을 접지전압(VSS)레벨로 초기화시킬 수 있다.
이때, 수신부(15A, 15B)는, 기준전위레벨을 조절하기 위해 출력단의 논리레벨을 피드백하여 사용하므로, 인에이블 신호(EN1 or EN2)에 응답하여 초기화될 때 기준전위레벨을 조절하기 위해 피드백되는 출력단의 논리레벨이 항상 설정된 논리레벨이 되도록 할 수 있다. 예컨대, 수신부(15A, 15B)는, 인에이블 신호(EN1 or EN2)의 토글링에 응답하여 초기화될 때 기준전위레벨을 조절하기 위해 피드백되는 출력단의 논리레벨이 항상 접지전압(VSS)레벨이 되도록 할 수 있다.
정리하면, 인에이블 신호(EN1 or EN2)에 응답하여, 송신부(14A, 14B)에서는 제3전송경로(13)와 연결된 출력단을 설정된 논리레벨로 초기화시키고, 수신부(15A, 15B)에서는 제3전송경로(13)와 연결된 입력단으로 피드백되는 출력단을 설정된 논리레벨로 초기화시킬 수 있다. 이를 통해, 제3전송경로(13)를 사이에 두고 물리적으로 떨어져 있는 송신부(14A, 14B)와 수신부(15A, 15B)가, 인에이블 신호(EN1 or EN2)에 대응하는 초기화시점에서 (실제로 신호를 송/수신하지 않았음에도) 설정된 논리레벨을 갖는 신호를 송/수신한 것과 같은 상태로 초기화될 수 있다.
전술한 설명과 같이 송신부(14A, 14B)와 수신부(15A, 15B)가 동시에 인에이블 신호(EN1 or EN2)에 응답하여 초기화될 수 있는 것은, 송신부(14A, 14B)와 수신부(15A, 15B)가 동일한 반도체 장치(SEMICONDUCTOR DEVICE)에 포함된 구성요소이기 때문이다. 즉, 송신부(14A, 14B)와 수신부(15A, 15B)는, 하나의 반도체 장치(SEMICONDUCTOR DEVICE)에 포함된 구성요소이기 때문에, 동일한 시점에 인에이블 신호(EN1 or EN2)를 전달받을 수 있고, 동일한 시점에서 초기화될 수 있다.
만약, 도면에 도시된 것과 다르게 송신부(14A, 14B)와 수신부(15A, 15B)가 서로 다른 반도체 장치에 존재하는 구성요소라고 가정하면, 송신부(14A, 14B)와 수신부(15A, 15B) 각각에 인에이블 신호(EN1 or EN2)가 도달하는 시점의 차이가 존재할 수밖에 없기 때문에, 송신부(14A, 14B)와 수신부(15A, 15B)가 동시에 초기화되는 것은 불가능하다.
도 2는 도 1에 개시된 본 발명의 실시 예에 따른 반도체 장치가 적용된 적층 반도체 장치의 일 예를 설명한다.
도 2를 참조하면, 본 발명의 실시예에 따른 적층 반도체 장치(110)는, 베이스 다이(BASE DIE, 210)와, 베이스 다이(210) 상에 적층된 다수의 메모리 다이(MEMORY DIE1, MEMORY DIE2, 220)를 포함할 수 있다.
베이스 다이(210) 및 다수의 메모리 다이(220)는, 내부를 수직으로 관통하여 형성되는 실리콘 관통 비아(Through Silicon Via: TSV), 즉, 관통 전극(230), 및 마이크로 범프(240)를 통해 전기적으로 연결되어 신호를 송수신할 수 있다.
다수의 메모리 다이(220)에는, 데이터를 저장하기 위한 메모리 셀 어레이, 및 메모리 레지스터, 등의 데이터 저장 공간이 배치될 수 있다. 반면, 베이스 다이(210)에는 다수의 메모리 다이(220)와 반도체 메모리 장치(110) 외부의 메모리 컨트롤러와의 사이에 데이터를 전송하기 위한 회로들이 배치될 수 있다. 반도체 메모리 장치(110)를 이와 같은 형태로 구성하면, 입/출력 유닛의 개수를 크게 늘릴 수 있어 대역폭(bandwidth)을 증가시키는데 유리할 수 있다. 이와 같은 형태로 구성된 반도체 메모리 장치(110)의 예로는 고대역폭 메모리(High Bandwidth Memory: HBM) 장치가 있을 수 있다.
참고로, 도면에서는 적층된 다수의 메모리 다이(220)가 2개인 것을 예시하고 있지만, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 메모리 다이가 적층되는 것도 얼마든지 가능할 수 있다.
한편, 베이스 다이(210)는, 도 1에 개시된 반도체 장치(SEMICONDUCTOR DEVICE)에 대응하는 구성요소일 수 있다. 즉, 베이스 다이(210)에서 다수의 메모리 다이(220)와 반도체 메모리 장치(110) 외부의 메모리 컨트롤러 사이에서 데이터를 전송하는 동작은, 도 1에 개시된 반도체 장치(SEMICONDUCTOR DEVICE)와 유사할 수 있다.
구체적으로, 베이스 다이(210)는, 제1인터페이스(1ST INTERFACE)와, 제2인터페이스(2ND INTERFACE)와, 제1전송경로(21)와, 제2전송경로(22)와, 제3전송경로(23)와, 송신부(24A, 24B), 및 수신부(25A, 25B)를 포함할 수 있다.
여기서, 제1인터페이스(1ST INTERFACE)는, 베이스 다이(210)에서 다수의 메모리 다이(220)와 데이터를 입/출력하기 위한 버퍼 또는 패드(pad)를 의미할 수 있으며, 도면에 도시된 것과 같이 마이크로 범프(240)를 통해 관통 전극(230)과 연결될 수 있다.
그리고, 제2인터페이스(2ND INTERFACE)는, 베이스 다이(210)에서 반도체 메모리 장치(110) 외부의 메모리 컨트롤러와 데이터를 입/출력하기 위한 버퍼 또는 패드(pad)를 의미할 수 있으며, 도면에 구체적으로 도시되지 않았지만 패키지 기판을 통해 메모리 컨트롤러와 전기적으로 연결될 수 있다.
제1전송경로(21)는, 접지전압(VSS)레벨과 제1전위레벨(LV1) 사이에서 스윙하는 제1데이터(DATA1)를 전송하며, 제1인터페이스(1ST INTERFACE)를 통해 다수의 메모리 다이(220)와 전기적으로 연결될 수 있다.
제2전송경로(22)는, 제1전송경로(21)와 마찬가지로 접지전압(VSS)레벨과 제1전위레벨(LV1) 사이에서 스윙하는 제1데이터(DATA1)를 전송하며, 제2인터페이스(2ND INTERFACE)를 통해 반도체 메모리 장치(110) 외부의 메모리 컨트롤러와 전기적으로 연결될 수 있다.
제3전송경로(23)는, 제1 및 제2전송경로(21, 22)와 다르게 접지전압(VSS)레벨과 제1전위레벨(LV1)보다 작은 제2전위레벨(LV2) 사이에서 스윙하는 제2데이터(DATA2)를 전송할 수 있다.
송신부(24A, 24B)는, 제1데이터(DATA1)를 제1전송경로(21) 또는 제2전송경로(22)를 통해 입력받아 제2데이터(DATA2)로서 제3전송경로(23)로 출력할 수 있다.
수신부(25A, 25B)는, 제2데이터(DATA2)를 제3전송경로(23)를 통해 입력받아 제1데이터(DATA1)로서 제1전송경로(21) 또는 제2전송경로(22)로 출력할 수 있다. 또한, 수신부(25A, 25B)는, 출력단의 논리레벨을 피드백(feedback) 받고, 피드백 받은 출력단의 논리레벨에 대응하여 그 레벨이 조절되는 기준전위레벨을 통해 입력단으로 인가되는 제2데이터(DATA2)의 논리레벨을 판단할 수 있다. 즉, 수신부(25A, 25B)는, 출력단을 통해 제1전송경로(21) 또는 제2전송경로(22)로 출력되는 제1데이터(DATA1)의 논리레벨을 피드백 받아 확인하고, 확인결과에 따라 제3전송경로(23)를 통해 입력단으로 인가되는 제2데이터(DATA2)의 논리레벨을 판단하기 위한 기준전위레벨을 조절할 수 있다. 따라서, 수신부(25A, 25B)는, 과거에 입력되었던 제2데이터(DATA2)의 논리레벨에 따라 현재 입력되는 제2데이터(DATA2)의 논리레벨을 판단할 때 기준이 되는 기준전위레벨을 조절하는 DFE(Decision Feedback Equalizer)동작을 수행할 수 있다.
실시예에 따라, 제1전위레벨(LV1)은, 제1전원전압(VDD)레벨을 의미할 수 있다. 예컨대, 제1전위레벨(LV1)은, 1.1V일 수 있다. 실시예에 따라, 제2전위레벨(LV2)은, 제2전원전압(VDDQL)레벨을 의미할 수 있다. 예컨대, 제2전위레벨(LV2)은, 0.4V일 수 있다. 실시예에 따라, 기준전위레벨은, 제2전위레벨(LV2)을 절반으로 나눈 전위레벨을 갖는 기준전압(VREF)레벨을 기준으로 피드백 받은 출력단의 논리레벨에 대응하여 가변되는 전위레벨을 의미할 수 있다. 예컨대, 기준전위레벨은, 0.2Vㅁ20mV일 수 있다.
정리하면, 제1데이터(DATA1)와 제2데이터(DATA2)는, 데이터가 스윙하는 레벨이 서로 다른 데이터일 뿐, 의미하는 값은 서로 동일한 데이터일 수 있다. 예컨대, 제1전송경로(21) 또는 제2전송경로(22)로를 통해 송신부(24A, 24B)로 전달된 제1데이터(DATA1)가 순차적으로 'a b c d'이라는 값을 갖는다고 가정할 수 있다. 이때, 송신부(24A, 24B)는, 입력되는 제1데이터(DATA1)와 동일한 값을 갖되, 스윙하는 레벨만 서로 다른 제2데이터(DATA2)를 생성하여 제3전송경로(23)에 구동할 수 있다. 따라서, 제3전송경로(23)를 통해 수신부(25A, 25B)에서 수신한 제2데이터(DATA2)는 순차적으로 'a b c d'이라는 값을 가질 수 있다.
참고로, 도면에 구체적으로 도시되진 않았지만, 수신부(25A, 25B)는, 클록신호(CKB)에 응답하여 제2데이터(DATA2)를 순차적으로 수신할 수 있다.
전술한 설명과 같이, 본 발명의 실시예에 따른 베이스 다이(210)는, 제1전송경로(21) 또는 제2전송경로(22)를 통해 전달되는 제1데이터(DATA1)의 스윙레벨보다 제3전송경로(23)를 통해 전달되는 제2데이터(DATA2)의 스윙레벨을 더 낮게 유지할 수 있다. 따라서, 베이스 다이(210)에서 제1전송경로(21) 및 제2전송경로(22)의 길이보다 제3전송경로(23)의 길이가 길면 길수록 소모되는 전력의 크기가 크게 감소할 수 있다.
그리고, 송신부(24A, 24B)는, 인에이블 신호(EN1 or EN2)에 응답하여 출력단, 즉, 제3전송경로(23)와 연결된 출력단을 설정된 논리레벨로 초기화시킬 수 있다. 예컨대, 송신부(24A, 24B)는, 인에이블 신호(EN1 or EN2)가 토글링하는 것에 응답하여 제3전송경로(23)와 연결된 출력단을 접지전압(VSS)레벨로 초기화시킬 수 있다.
또한, 수신부(25A, 25B)는, 인에이블 신호(EN1 or EN2)에 응답하여 출력단, 즉, 제1전송경로(21) 또는 제2전송경로(22)와 연결된 출력단을 설정된 논리레벨로 초기화시킬 수 있다. 예컨대, 수신부(25A, 25B)는, 인에이블 신호(EN1 or EN2)가 토글링하는 것에 응답하여 제1전송경로(21) 또는 제2전송경로(22)와 연결된 출력단을 접지전압(VSS)레벨로 초기화시킬 수 있다.
즉, 제3전송경로(13) 사이에 두고 물리적으로 떨어진 한 쌍의 송신부와 수신부 각각(24A&25A or 24B&25B)은, 동일한 인에이블 신호(EN1 or EN2)에 응답하여 출력단을 접지전압(VSS)레벨로 초기화시킬 수 있다.
이때, 수신부(25A, 25B)는, 기준전위레벨을 조절하기 위해 출력단의 논리레벨을 피드백하여 사용하므로, 인에이블 신호(EN1 or EN2)에 응답하여 초기화될 때 기준전위레벨을 조절하기 위해 피드백되는 출력단의 논리레벨이 항상 설정된 논리레벨이 되도록 할 수 있다. 예컨대, 수신부(25A, 25B)는, 인에이블 신호(EN1 or EN2)의 토글링에 응답하여 초기화될 때 기준전위레벨을 조절하기 위해 피드백되는 출력단의 논리레벨이 항상 접지전압(VSS)레벨이 되도록 할 수 있다.
정리하면, 인에이블 신호(EN1 or EN2)에 응답하여, 송신부(24A, 24B)에서는 제3전송경로(23)와 연결된 출력단을 설정된 논리레벨로 초기화시키고, 수신부(25A, 25B)에서는 제3전송경로(23)와 연결된 입력단으로 피드백되는 출력단을 설정된 논리레벨로 초기화시킬 수 있다. 이를 통해, 제3전송경로(23)를 사이에 두고 물리적으로 떨어져 있는 송신부(24A, 24B)와 수신부(25A, 25B)가, 인에이블 신호(EN1 or EN2)에 대응하는 초기화시점에서 (실제로 데이터를 송/수신하지 않았음에도) 설정된 논리레벨을 갖는 데이터를 송/수신한 것과 같은 상태로 초기화될 수 있다.
전술한 설명과 같이 송신부(24A, 24B)와 수신부(25A, 25B)가 동시에 인에이블 신호(EN1 or EN2)에 응답하여 초기화될 수 있는 것은, 송신부(24A, 24B)와 수신부(25A, 25B)가 모두 베이스 다이(210)에 포함된 구성요소이기 때문이다. 즉, 송신부(24A, 24B)와 수신부(25A, 25B)는, 하나의 베이스 다이(210)에 포함된 구성요소이기 때문에, 동일한 시점에 인에이블 신호(EN1 or EN2)를 전달받을 수 있고, 동일한 시점에서 초기화될 수 있다.
만약, 도면에 도시된 것과 다르게 송신부(24A, 24B)는 베이스 다이(210)에 포함되고, 수신부(25A, 25B)는 다수의 메모리 다이(220)에 존재하는 구성요소라고 가정하면, 송신부(24A, 24B)와 수신부(25A, 25B) 각각에 인에이블 신호(EN1 or EN2)가 도달하는 시점의 차이가 존재할 수밖에 없기 때문에, 송신부(24A, 24B)와 수신부(25A, 25B)가 동시에 초기화되는 것은 불가능하다.
도 3은 도 2에 개시된 본 발명의 실시 예에 따른 적층 반도체 장치가 적용된 반도체 시스템의 일 예를 설명한다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 시스템(100)은 시스템 온 칩(SOC) 구조를 가질 수 있다. 반도체 시스템(100)은 메모리 장치(110), 컨트롤러(120), 인터포저(130), 및 패키지 기판(140)을 포함할 수 있다. 여기서, 메모리 장치(110)는, 도 2에 개시된 적층 반도체 장치(110)와 동일한 구성요소일 수 있다. 따라서, 도 3의 메모리 장치(110)와 도 2의 적층 반도체 장치(110)는 동일한 도면부호를 갖는 것을 알 수 있다.
구체적으로, 메모리 장치(110)는 DRAM과 같은 휘발성 메모리 장치일 수 있고, FLASH 메모리 장치, 상변화 메모리 장치(PCRAM), 저항성 메모리 장치(ReRAM), 강유전체 메모리 장치(FeRAM), 자성 메모리 장치(MRAM), 스핀 주입 자기 메모리 장치(STTRAM) 등과 같은 비휘발성 메모리 장치일 수 있다. 또는, 메모리 장치(110)는 휘발성 메모리 장치 및 비휘발성 메모리 장치 중 2개 이상의 조합으로 구성될 수 있다.
컨트롤러(120)는 중앙 처리 장치(Central Processing Unit: CPU)), 그래픽 처리 장치(Graphic Processing Unit: GPU), 디지털 신호 처리 장치(Digital Signal Processor: DSP), 어플리케이션 프로세서(Application Processor: AP), 컨트롤러 칩, 및 메모리 컨트롤러 칩, 등을 포함할 수 있다.
메모리 장치(110) 및 컨트롤러(120)는 인터포저(130) 상에 적층될 수 있고, 마이크로 범프(150)를 통해 전기적으로 연결될 수 있다. 메모리 장치(110)와 컨트롤러(120)는 인터포저(130)에 형성된 신호 경로를 통해 서로 통신할 수 있다. 즉, 메모리 장치(110) 및 메모리 컨트롤러(120)의 인터페이스(PHY)는 인터포저(130)를 통해 연결될 수 있다.
인터포저(130)는 패키지 기판(140) 상에 적층될 수 있고, 범프 볼, 볼 그리드 어레이, 등의 전기적 연결 수단(160)을 통해 전기적으로 연결될 수 있다. 인터포저(130) 및 패키지 기판(140)에는 신호를 전송하기 위한 신호 경로가 형성될 수 있다.
도 4는 도 1 및 도 2에 개시된 본 발명의 실시예에 따른 송신부의 일 예를 설명한다.
도 4를 참조하면, 전술한 도 1에 개시된 본 발명의 실시예에 따른 반도체 장치(SEMICONDUCTOER DIE)에 포함된 송신부(14A, 14B: 14) 또는 전술한 도 2에 개시된 본 발명의 실시예에 따른 적층 반도체 장치(110)에 포함된 베이스 다이(210)에 포함된 송신부(24A, 24B: 24)의 일 예에 따른 구체적인 회로구성을 알 수 있다.
먼저, 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)와 연결된 송신부(14 or 24)의 입력단(INB)으로는 제1신호(SIG1) 또는 제1데이터(DATA1)가 입력될 수 있다. 또한, 제3전송경로(13 or 23)와 연결된 송신부(14 or 24)의 출력단(OUT)으로는 제2신호(SIG2) 또는 제2데이터(DATA2)가 출력될 수 있다.
구체적으로, 송신부(14 or 24)는, 래치(41), 및 송신구동부(42)를 포함할 수 있다.
래치(41)는, 제1전위레벨(LV1)을 갖는 제1전원전압(VDD)과 접지전압(VSS)을 공급받으며, 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 통해 입력되는 제1신호(SIG1) 또는 제1데이터(DATA1)를 래치할 수 있다. 또한, 래치(41)는, 인에이블 신호(EN1 or EN2)에 응답하여 초기화될 수 있다.
송신부(42)는, 제2전위레벨(LV2)을 갖는 제2전원전압(VDDQL)과 접지전압(VSS)을 공급받으며, 래치(41)에 래치된 신호에 응답하여 제3전송경로(13 or 23)를 제2전원전압(VDDQL)으로 풀 업 구동하거나 접지전압(VSS)으로 풀 다운 구동할 수 있다. 또한, 송신구동부(42)는, 인에이블 신호(EN1 or EN2)에 응답하여 제3전송경로(13 or 23)를 설정된 논리레벨에 대응하는 전위레벨로 구동할 수 있다.
좀 더 구체적으로, 래치(41)는, 입력단(INB)를 통해 인가되는 제1신호(SIG1) 또는 제1데이터(DATA1)를 래치하기 위한 두 개의 인버터(INV1, INV2)와, 두 개의 인버터(INV1, INV2)를 통해 래치된 제1신호(SIG1) 또는 제1데이터(DATA1)와 인에이블 신호(EN1 or EN2)에 응답하여 풀 업 제어신호(UP) 및 풀 다운 제어신호(DN)을 생성하기 위해 인버터(INV3)와 드라이버(DV1) 및 두 개의 앤드 게이트(AND1, AND2)를 포함할 수 있다.
그리고, 송신구동부(42)는, 래치(41)에서 출력되는 풀 업 제어신호(UP)에 응답하여 출력단(OUT)을 제2전원전압(VDDQL)으로 구동하기 위한 NMOS트랜지스터(NM1), 및 래치(41)에서 출력되는 풀 다운 제어신호(DN)에 응답하여 출력단(OUT)을 접지전압(VSS)으로 구동하기 위한 NMOS트랜지스터(NM2)를 포함할 수 있다.
이렇게, 송신구동부(42)는, 두 개의 NMOS트랜지스터(NM1, NM2)를 통해 제3전송경로(13 or 23)와 연결된 출력단(OUT)을 제2전원전압(VDDQL)으로 풀 업 구동하고, 접지전압(VSS)으로 풀 다운 구동할 수 있다. 즉, 송신구동부(42)는, 제1전원전압(VDD)에 대응하는 제1전위레벨(LV1)과 접지전압(VSS)레벨 사이에서 스윙하는 제1신호(SIG1) 또는 제1데이터(DATA1)가 래치(41)를 통해 전달되는 것에 응답하여 제2전원전압(VDDQL)에 대응하는 제2전위레벨(LV2)과 접지전압(VSS)레벨 사이에서 스윙하는 제2신호(SIG2) 또는 제2데이터(DATA2)를 생성할 수 있다.
한편, 래치(41)는, 인에이블 신호(EN1 or EN2)가 로직'로우'로 토글링하는 것에 응답하여 두 개의 인버터(INV1, INV2)에 래치된 신호 또는 데이터를 초기화시킬 수 있다. 또한, 래치(41)는, 인에이블 신호(EN1 or EN2)가 로직'로우'로 토글링하는 것에 응답하여 풀 업 제어신호(UP)를 제1전위레벨(LV1)로 비활성화시키고, 풀 다운 제어신호(DN)를 접지전압(VSS)레벨로 활성화시킬 수 있다. 따라서, 송신구동부(42)는, 인에이블 신호(EN1 or EN2)가 로직'로우'로 토글링하는 것에 응답하여 제3전송경로(13 or 23)와 연결된 출력단(OUT)을 접지전압(VSS)레벨로 풀 다운 구동할 수 있다.
도 5 및 도 6은 도 1 및 도 2에 개시된 본 발명의 실시 예에 따른 수신부의 일 예를 설명한다.
도 5 및 도 6을 참조하면, 전술한 도 1에 개시된 본 발명의 실시예에 따른 반도체 장치(SEMICONDUCTOER DIE)에 포함된 수신부(15A, 15B: 15) 또는 전술한 도 2에 개시된 본 발명의 실시예에 따른 적층 반도체 장치(110)에 포함된 베이스 다이(210)에 포함된 수신부(25A, 25B: 25)의 일 예에 따른 구체적인 회로구성을 알 수 있다.
먼저, 제3전송경로(13 or 23)와 연결된 수신부(15 or 25)의 입력단으로는 제2신호(SIG2) 또는 제2데이터(DATA2)가 입력될 수 있다. 또한, 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)와 연결된 수신부(15 or 25)의 출력단으로는 제1신호(SIG1) 또는 제1데이터(DATA1)가 출력될 수 있다.
도 5를 참조하면, 수신부(15 or 25)는, 비교구동부(51), 및 레벨조절부(52)를 포함할 수 있다.
비교구동부(51)는, 제1전원전압(VDD)과 접지전압(VSS)을 공급받으며, 기준전위레벨(VREFㅁα)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)의 논리레벨을 클록신호(CKB)에 응답하여 판단하고, 판단결과에 따라 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 제1전원전압(VDD)으로 풀 업 구동하거나 접지전압(VSS)으로 풀 다운 구동할 수 있다. 또한. 비교구동부(51)는, 인에이블 신호(EN1 or EN2)에 응답하여 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 설정된 논리레벨에 대응하는 전위레벨로 구동할 수 있다.
레벨조절부(52)는, 제1전원전압(VDD)과 접지전압(VSS)을 공급받으며, 비교구동부(51)에서 구동된 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)의 논리레벨을 피드백 받아 비교구동부(51)의 기준전위레벨(VREFㅁα)을 클록신호(CKB)에 응답하여 조절할 수 있다. 즉, 레벨조절부(52)는, 비교구동부(51)에서 이미 구동이 완료된 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)의 논리레벨에 응답하여 비교구동부(51)로 입력될 제2신호(SIG2) 또는 제2데이터(DATA2)의 논리레벨 판단기준으로 사용되는 기준전위레벨(VREFㅁα)을 클록신호(CKB)에 응답하여 조절할 수 있다.
클록신호(CKB)는, 제1전송경로(11 or 21)와 제2전송경로(12 or 22) 및 제3전송경로(13 or 23)와는 구분되는 클록전송경로(미도시)를 통해 반도체 장치(SEMICONDUCTOER DIE) 또는 베이스 다이(210) 내부에서 전달될 수 있으며, 수신부(15 or 25)로 인가되어 제2신호(SIG2) 또는 제2데이터(DATA2)를 순차적으로 수신하기 위해 사용될 수 있다.
좀 더 구체적으로, 비교구동부(51)에서 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨을 판단할 때 기준이 되는 기준전위레벨(VREFㅁα)은, 기준전압(VREF) 및 레벨조절부(52)에서 출력되는 신호에 응답하여 그 값이 결정될 수 있다. 이때, 기준전압(VREF)은, 제2신호(SIG2) 또는 제2데이터(DATA2)의 스윙레벨인 제2전위레벨(LV2)의 절반에 해당하는 전위레벨(LV2/2)을 가질 수 있다. 또한, 비교구동부(51)는, 기준전압(VREF)의 전위레벨(LV2/2)를 기준으로 레벨조절부(52)에서 출력되는 신호에 따라 α전위레벨만큼 증가(+)시키거나 감소(-)시킬 수 있다.
예컨대, 레벨조절부(52)는, 비교구동부(51)에서 구동된 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)의 논리레벨이 로직'하이'일 경우, 제1값을 갖는 신호를 출력할 수 있다. 반대로, 비교구동부(51)에서 구동된 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)의 논리레벨이 로직'로우'일 경우, 제2값을 갖는 신호를 출력할 수 있다. 그리고, 비교구동부(51)는, 레벨조절부(52)에서 출력된 신호가 제1값을 갖는 경우, 기준전압(VREF)의 전위레벨(LV2/2)보다 α전위레벨만큼 감소(-)된 기준전위레벨(VREF-α)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨 판단할 수 있다. 반대로, 비교구동부(51)는, 레벨조절부(52)에서 출력된 신호가 제2값을 갖는 경우, 기준전압(VREF)의 전위레벨(LV2/2)보다 α전위레벨만큼 증가(+)된 기준전위레벨(VREF+α)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨 판단할 수 있다.
도 6을 참조하면, 비교구동부(51)는, 전류소싱부(61), 및 감지구동부(62)를 포함할 수 있다.
전류소싱부(61)는, 클록신호(CKB)의 활성화구간에서 제3전송경로(13)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 응답하여 제1전류경로(IP1)로 소싱(sourcing)되는 전류량을 조절하고, 제2전위레벨(LV2)의 절반에 해당하는 전위레벨(LV2/2)을 갖는 기준전압(VREF)에 응답하여 제2전류경로(IP2)로 소싱되는 전류량을 조절할 수 있다.
감지구동부(62)는, 클록신호(CKB)의 활성화구간에서 제1전류경로(IP1) 및 제2전류경로(IP2)로 흐르는 전류량의 차이를 감지증폭하여 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 제1전원전압(VDD)으로 풀 업 구동하거나 접지전압(VSS)으로 풀 다운 구동할 수 있다. 또한, 감지구동부(62)는, 인에이블 신호(EN1 or EN2)에 응답하여 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 설정된 논리레벨에 대응하는 전위레벨로 구동할 수 있다.
레벨조절부(52)는, 클록신호(CKB)의 활성화구간에서 비교구동부(51)로부터 피드백 받은 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)의 논리레벨에 따라 제1전류경로(IP1) 및 제2전류경로(IP2) 중 어느 한 경로로 추가 전류량(IPP)을 소싱할 수 있다.
좀 더 구체적으로, 전류소싱부(61)는, 제2신호(SIG2) 또는 제2데이터(DATA2)에 응답하여 제1전류경로(IP1)로 소싱(sourcing)되는 전류량을 조절하기 위한 PMOS트랜지스터(P6)와, 기준전압(VREF)에 응답하여 제2전류경로(IP2)로 소싱되는 전류량을 조절하기 위한 PMOS트랜지스터(P7)를 포함할 수 있다.
감지구동부(62)는, 제1전류경로(IP1) 및 제2전류경로(IP2)로 흐르는 전류량의 차이를 감지하기 위한 두 개의 PMOS트랜지스터(P10, P11) 및 두 개의 NMOS트랜지스터(N2, N3)와, 두 개의 PMOS트랜지스터(P10, P11) 및 두 개의 NMOS트랜지스터(N2, N3)에서 감지된 제1전류경로(IP1) 및 제2전류경로(IP2)로 흐르는 전류량의 차이를 증폭 및 래치하기 위해 SR(Set-Reset)래치 형태로 배치된 두 개의 인버터(INV4, INV5) 및 두 개의 낸드게이트(NAND1, NAND2), 및 SR래치 형태로 배치된 두 개의 인버터(INV4, INV5) 및 두 개의 낸드게이트(NAND1, NAND2)에서 출력되는 신호(OUTP, OUTN)에 응답하여 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 제1전원전압(VDD)으로 풀 업 구동하거나 접지전압(VSS)으로 풀 다운 구동하기 위한 CMOS드라이버를 포함할 수 있다. 이때, 감지구동부(62)에 포함된 SR래치 형태로 배치된 두 개의 인버터(INV4, INV5) 및 두 개의 낸드게이트(NAND1, NAND2)는, 인에이블 신호(EN1 or EN2)에 응답하여 출력되는 신호(OUTP, OUTN)의 값을 초기화함으로써, CMOS드라이버가 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 설정된 논리레벨에 대응하는 전위레벨로 구동하도록 제어할 수 있다.
레벨조절부(52)는, 감지구동부(62)에 포함된 SR래치 형태로 배치된 두 개의 인버터(INV4, INV5) 및 두 개의 낸드게이트(NAND1, NAND2)에서 출력되는 신호(OUTP, OUTN)에 응답하여 제1전류경로(IP1) 및 제2전류경로(IP2) 중 어느 한 경로로 추가 전류량(IPP)을 소싱하기 위한 두 개의 PMOS트랜지스터(P2, P4)를 포함할 수 있다. 또한, 레벨조절부(52)에는, 인에이블 반전신호(ENB)에 응답하여 추가 전류량(IPP)을 소싱하는 동작을 온/오프하기 위한 두 개의 PMOS트랜지스터(P5, P8)를 더 포함할 수 있다. 따라서, 레벨조절부(52)는, 감지구동부(62)가 인에이블 신호(EN1 or EN2)에 응답하여 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 설정된 논리레벨에 대응하는 전위레벨로 구동할 때, 추가 전류량(IPP)을 소싱하는 동작을 오프할 수 있다.
그리고, 전류소싱부(61)와 감지구동부(62) 및 레벨조절부(52)는, 클록신호(CKB)에 응답하여 전원전압(VDD)단과 접지전압(VSS)단 사이에 제1전류경로(IP1) 및 제2전류경로(IP2)가 생성되는 것을 차단하기 위한 두 개의 PMOS트랜지스터(P1, P3) 및 두 개의 NMOS트랜지스터(N1, N4)를 포함할 수 있다. 즉, 전류소싱부(61)와 감지구동부(62) 및 레벨조절부(52)의 동작은, 클록신호(CKB)의 활성화구간에서 수행될 수 있다.
참고로, 전류소싱부(61)에는, 제1전류경로(IP1)와 제2전류경로(IP2)를 전기적으로 연결하기 위한 PMOS트랜지스터(P9)가 더 포함될 수 있으며, 이는, 클록신호(CKB)의 비활성화구간에서 제1전류경로(IP1)와 제2전류경로(IP2)의 전류량이 예측하지 못하는 형태로 변동하는 것으로 인해 감지구동부(62)가 오동작하는 하는 것을 방지하기 위한 구성요소일 수 있다.
도 7 내지 도 10은 도 1 및 도 2에 개시된 본 발명의 실시 예에 따른 수신부의 다른 예를 설명한다.
도 7 내지 도 9를 참조하면, 전술한 도 1에 개시된 본 발명의 실시예에 따른 반도체 장치(SEMICONDUCTOER DIE)에 포함된 수신부(15A, 15B: 15) 또는 전술한 도 2에 개시된 본 발명의 실시예에 따른 적층 반도체 장치(110)에 포함된 베이스 다이(210)에 포함된 수신부(25A, 25B: 25)의 다른 예에 따른 구체적인 회로구성을 알 수 있다.
먼저, 제3전송경로(13 or 23)와 연결된 수신부(15 or 25)의 입력단으로는 제2신호(SIG2) 또는 제2데이터(DATA2)가 입력될 수 있다. 또한, 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)와 연결된 수신부(15 or 25)의 출력단으로는 제1신호(SIG1) 또는 제1데이터(DATA1)가 출력될 수 있다.
도 7을 참조하면, 수신부(15 or 25)는, 제1수신부(71)와, 제2수신부(72)와, 제1레벨조절부(73)와, 제2레벨조절부(74)와, 선택부(75), 및 선택구동부(76)를 포함할 수 있다.
제1수신부(71)는, 제1전원전압(VDD)과 접지전압(VSS)을 공급받으며, 제1기준전위레벨(VREFㅁβ)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)의 논리레벨을 제1클록신호(CKEB)에 응답하여 판단하고, 판단결과에 따라 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)의 논리레벨을 결정할 수 있다.
제2수신부(72)는, 제1전원전압(VDD)과 접지전압(VSS)을 공급받으며, 제2기준전위레벨(VREFㅁγ)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)의 논리레벨을 제2클록신호(CKOB)에 응답하여 판단하고, 판단결과에 따라 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 논리레벨을 결정할 수 있다. 또한, 제2수신부(72)는, 인에이블 신호(EN1 or EN2)에 응답하여 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 논리레벨을 초기화시킬 수 있다.
제1레벨조절부(73)는, 제1전원전압(VDD)과 접지전압(VSS)을 공급받으며, 제2수신부(72)로부터 피드백 받은 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 논리레벨에 따라 제1기준전위레벨(VREFㅁβ)을 제1클록신호(CKEB)에 응답하여 조절할 수 있다. 즉, 제1레벨조절부(73)는, 제2수신부(72)에서 그 논리레벨이 결정된 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)에 응답하여 제1수신부(71)로 입력될 제2신호(SIG2) 또는 제2데이터(DATA2)의 논리레벨 판단기준으로 사용되는 제1기준전위레벨(VREFㅁβ)을 제1클록신호(CKEB)에 응답하여 조절할 수 있다.
제2레벨조절부(52)는, 제1전원전압(VDD)과 접지전압(VSS)을 공급받으며, 제1수신부(71)로부터 피드백 받은 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)의 논리레벨에 따라 제2기준전위레벨(VREFㅁγ)을 제2클록신호(CKOB)에 응답하여 조절할 수 있다. 즉, 제2레벨조절부(74)는, 제1수신부(71)에서 그 논리레벨이 결정된 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)에 응답하여 제2수신부(72)로 입력될 제2신호(SIG2) 또는 제2데이터(DATA2)의 논리레벨 판단기준으로 사용되는 제2기준전위레벨(VREFㅁγ)을 제2클록신호(CKOB)에 응답하여 조절할 수 있다.
선택부(75)는, 제1클록신호(CKEB)를 설정된 시간만큼 지연시킨 클록(CKED)에 응답하여 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1) 및 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2) 중 어느 하나를 선택하여 출력(OUT_SEL)할 수 있다.
구동부(76)는, 제1전원전압(VDD)과 접지전압(VSS)을 공급받으며, 선택부(75)의 출력신호(OUT_SEL)에 응답하여 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)를 제1전원전압(VDD)으로 풀 업 구동하거나 접지전압(VSS)으로 풀 다운 구동할 수 있다.
한편, 도면에 구체적으로 도시되지 않았지만, 제1주파수로 토글링하는 하나의 클록신호(CKB)를 두 개로 분리하여 제1주파수보다 두 배 낮은 제2주파수로 토글링하는 제1클록신호(CKEB)와 제2클록신호(CKOB)생성할 수 있다. 즉, 클록신호(CKB)의 홀수번째 에지에 대응하여 제1클록신호(CKEB)를 생성하고, 클록신호의 짝수번째 에지에 대응하여 제2클록신호(CKOB)를 생성할 수 있다. 따라서, 제1클록신호(CKEB)와 제2클록신호(CKOB)는, 180도 위상차이를 가질 수 있다. 또한, 제1클록신호(CKEB)가 제2클록신호(CKOB)보다 앞서서 활성화될 수 있다. 또한, 지연시킨 클록(CKED)과 제1클록신호(CKEB)는, 90도 위상차이를 가질 수 있다. 즉, 지연시킨 클록(CKED)과 제2클록신호(CKOB)는, 90도 위상차이를 가질 수 있다.
클록신호(CKB)는, 제1전송경로(11 or 21)와 제2전송경로(12 or 22) 및 제3전송경로(13 or 23)와는 구분되는 클록전송경로(미도시)를 통해 반도체 장치(SEMICONDUCTOER DIE) 또는 베이스 다이(210) 내부에서 전달될 수 있으며, 제1클록신호(CKEB)와 제2클록신호(CKOB) 및 지연시킨 클록(CKED)으로서 수신부(15 or 25)로 인가되어 제2신호(SIG2) 또는 제2데이터(DATA2)를 순차적으로 수신하기 위해 사용될 수 있다.
좀 더 구체적으로, 제1수신부(71)에서 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨을 판단할 때 기준이 되는 제1기준전위레벨(VREFㅁβ)은, 기준전압(VREF) 및 제1레벨조절부(73)에서 출력되는 신호에 응답하여 그 값이 결정될 수 있다. 이때, 기준전압(VREF)은, 제2신호(SIG2) 또는 제2데이터(DATA2)의 스윙레벨인 제2전위레벨(LV2)의 절반에 해당하는 전위레벨(LV2/2)을 가질 수 있다. 또한, 제1수신부(71)는, 기준전압(VREF)의 전위레벨(LV2/2)를 기준으로 제1레벨조절부(73)에서 출력되는 신호에 따라 β전위레벨만큼 증가(+)시키거나 감소(-)시킬 수 있다.
예컨대, 제1레벨조절부(73)는, 제2수신부(72)로부터 피드백 받은 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2) 중 P신호(OUTP2)의 논리레벨이 로직'하이'이고 N신호(OUTN2)의 논리레벨이 로직'로우'일 경우, 제1값을 갖는 신호를 출력할 수 있다. 반대로, 제2수신부(72)로부터 피드백 받은 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2) 중 P신호(OUTP2)의 논리레벨이 로직'로우'이고 N신호(OUTN2)의 논리레벨이 로직'하이'일 경우, 제2값을 갖는 신호를 출력할 수 있다. 그리고, 제1수신부(71)는, 제1레벨조절부(73)에서 출력된 신호가 제1값을 갖는 경우, 기준전압(VREF)의 전위레벨(LV2/2)보다 β전위레벨만큼 감소(-)된 제1기준전위레벨(VREF-β)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨 판단할 수 있다. 반대로, 제1수신부(71)는, 제1레벨조절부(73)에서 출력된 신호가 제2값을 갖는 경우, 기준전압(VREF)의 전위레벨(LV2/2)보다 β전위레벨만큼 증가(+)된 제1기준전위레벨(VREF+β)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨 판단할 수 있다.
그리고, 제2수신부(72)에서 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨을 판단할 때 기준이 되는 제2기준전위레벨(VREFㅁγ)은, 기준전압(VREF) 및 제2레벨조절부(74)에서 출력되는 신호에 응답하여 그 값이 결정될 수 있다. 이때, 기준전압(VREF)은, 제2신호(SIG2) 또는 제2데이터(DATA2)의 스윙레벨인 제2전위레벨(LV2)의 절반에 해당하는 전위레벨(LV2/2)을 가질 수 있다. 또한, 제2수신부(72)는, 기준전압(VREF)의 전위레벨(LV2/2)를 기준으로 제2레벨조절부(74)에서 출력되는 신호에 따라 γ전위레벨만큼 증가(+)시키거나 감소(-)시킬 수 있다.
예컨대, 제2레벨조절부(74)는, 제1수신부(71)로부터 피드백 받은 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1) 중 P신호(OUTP1)의 논리레벨이 로직'하이'이고 N신호(OUTN1)의 논리레벨이 로직'로우'일 경우, 제1값을 갖는 신호를 출력할 수 있다. 반대로, 제1수신부(71)로부터 피드백 받은 제2중간신호(OUTP1, OUTN1) 중 P신호(OUTP1)의 논리레벨이 로직'로우'이고 N신호(OUTN1)의 논리레벨이 로직'하이'일 경우, 제2값을 갖는 신호를 출력할 수 있다. 그리고, 제2수신부(72)는, 제2레벨조절부(74)에서 출력된 신호가 제1값을 갖는 경우, 기준전압(VREF)의 전위레벨(LV2/2)보다 γ전위레벨만큼 감소(-)된 제2기준전위레벨(VREF-γ)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨 판단할 수 있다. 반대로, 제2수신부(72)는, 제2레벨조절부(74)에서 출력된 신호가 제2값을 갖는 경우, 기준전압(VREF)의 전위레벨(LV2/2)보다 γ전위레벨만큼 증가(+)된 제2기준전위레벨(VREF+γ)을 기준으로 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 대해 논리레벨 판단할 수 있다.
전술한 설명과 같이 제1수신부(71)는, 제2수신부(72)로부터 피드백 받은 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 논리레벨에 따라 그 값이 결정되는 제1레벨조절부(73)의 출력신호에 응답하여 제1기준전위레벨(VREF-β)을 결정할 수 있다. 또한, 제2수신부(72)는, 제1수신부(71)로부터 피드백 받은 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)의 논리레벨에 따라 그 값이 결정되는 제2레벨조절부(74)의 출력신호에 응답하여 제2기준전위레벨(VREFㅁγ)을 결정할 수 있다. 이때, 제1수신부(71) 및 제1레벨조절부(73)는 제1클록신호(CKEB)에 응답하여 동작하고, 제2수신부(72) 및 제2레벨조절부(74)는 제1클록신호(CKEB)와 180도 위상차이를 갖고 상대적으로 나중에 활성화되는 제2클록신호(CKB)에 응답하여 동작할 수 있다. 이렇게, 제1수신부(71) 및 제1레벨조절부(73)와, 제2수신부(72) 및 제2레벨조절부(74)가, 서로 간에 번갈아 가면서 동작할 수 있다. 때문에, DFE(Decision Feedback Equalizer)동작이 정상적으로 수행되기 위해서는, 제1수신부(71)로부터 피드백된 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)가 제2레벨조절부(52)로 인가되어야 하고, 제2수신부(72)로부터 피드백된 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)가 제1레벨조절부(73)로 인가되어야 하는 것을 알 수 있다.
도 8을 참조하면, 제1수신부(71)는, 제1전류소싱부(81), 및 제1감지출력부(82)를 포함할 수 있다.
제1전류소싱부(81)는, 제1클록신호(CKEB)의 활성화구간에서, 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 응답하여 제3전류경로(IP3)로 소싱되는 전류량을 조절하고, 제2전위레벨(LV2)의 절반에 해당하는 전위레벨(LV2/2)을 갖는 기준전압(VREF)에 응답하여 제4전류경로(IP4)로 소싱되는 전류량을 조절할 수 있다.
제1감지출력부(82)는, 제1클록신호(CKEB)의 활성화구간에서 제3전류경로(IP3) 및 제4전류경로(IP4)로 흐르는 전류량의 차이를 감지증폭하여 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)의 논리레벨을 결정할 수 있다.
제1레벨조절부(73)는, 제1클록신호(CKEB)의 활성화구간에서 제2수신부(72)로부터 피드백 받은 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 논리레벨에 따라 제3전류경로(IP3) 및 제4전류경로(IP4) 중 어느 한 경로로 추가 전류량(IPP1)을 소싱할 수 있다.
좀 더 구체적으로, 제1전류소싱부(81)는, 제2신호(SIG2) 또는 제2데이터(DATA2)에 응답하여 제3전류경로(IP3)로 소싱(sourcing)되는 전류량을 조절하기 위한 PMOS트랜지스터(P86)와, 기준전압(VREF)에 응답하여 제4전류경로(IP4)로 소싱되는 전류량을 조절하기 위한 PMOS트랜지스터(P87)를 포함할 수 있다.
제1감지출력부(82)는, 제3전류경로(IP3) 및 제4전류경로(IP4)로 흐르는 전류량의 차이를 감지하기 위한 두 개의 PMOS트랜지스터(P810, P811) 및 두 개의 NMOS트랜지스터(N82, N83), 및 두 개의 PMOS트랜지스터(P810, P811) 및 두 개의 NMOS트랜지스터(N82, N83)에서 감지된 제3전류경로(IP3) 및 제4전류경로(IP4)로 흐르는 전류량의 차이를 증폭 및 래치한 뒤 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)로서 출력하기 위해 SR래치 형태로 배치된 두 개의 인버터(INV6, INV7) 및 두 개의 낸드게이트(NAND3, NAND4)를 포함할 수 있다.
제1레벨조절부(73)는, 제2수신부(72)에서 출력되는 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)에 응답하여 제3전류경로(IP3) 및 제4전류경로(IP4) 중 어느 한 경로로 추가 전류량(IPP1)을 소싱하기 위한 두 개의 PMOS트랜지스터(P82, P84)를 포함할 수 있다. 또한, 제1레벨조절부(73)에는, 인에이블 반전신호(ENB)에 응답하여 추가 전류량(IPP1)을 소싱하는 동작을 온/오프하기 위한 두 개의 PMOS트랜지스터(P85, P88)를 더 포함할 수 있다. 따라서, 제1레벨조절부(73)는, 제2수신부(72)가 인에이블 신호(EN1 or EN2)에 응답하여 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 논리레벨을 초기화시킬 때, 추가 전류량(IPP1)을 소싱하는 동작을 오프할 수 있다.
그리고, 제1전류소싱부(81)와 제1감지출력부(82) 및 제1레벨조절부(73)는, 제1클록신호(CKEB)에 응답하여 전원전압(VDD)단과 접지전압(VSS)단 사이에 제3전류경로(IP3) 및 제4전류경로(IP4)가 생성되는 것을 차단하기 위한 두 개의 PMOS트랜지스터(P81, P83) 및 두 개의 NMOS트랜지스터(N81, N84)를 포함할 수 있다. 즉, 제1전류소싱부(81)와 제1감지출력부(82) 및 제1레벨조절부(73)의 동작은, 제1클록신호(CKEB)의 활성화구간에서 수행될 수 있다.
참고로, 제1전류소싱부(81)에는, 제3전류경로(IP3)와 제4전류경로(IP4)를 전기적으로 연결하기 위한 PMOS트랜지스터(P89)가 더 포함될 수 있으며, 이는, 제1클록신호(CKEB)의 비활성화구간에서 제3전류경로(IP3)와 제4전류경로(IP4)의 전류량이 예측하지 못하는 형태로 변동하는 것으로 인해 제1감지출력부(82)가 오동작하는 하는 것을 방지하기 위한 구성요소일 수 있다.
도 9를 참조하면, 제2수신부(72)는, 제2전류소싱부(91), 및 제2감지출력부(92)를 포함할 수 있다.
제2전류소싱부(91)는, 제2클록신호(CKOB)의 활성화구간에서, 제3전송경로(13 or 23)를 통해 입력되는 제2신호(SIG2) 또는 제2데이터(DATA2)에 응답하여 제5전류경로(IP5)로 소싱되는 전류량을 조절하고, 제2전위레벨(LV2)의 절반에 해당하는 전위레벨(LV2/2)을 갖는 기준전압(VREF)에 응답하여 제6전류경로(IP6)로 소싱되는 전류량을 조절할 수 있다.
제2감지출력부(92)는, 제2클록신호(CKOB)의 활성화구간에서 제5전류경로(IP5) 및 제6전류경로(IP6)로 흐르는 전류량의 차이를 감지증폭하여 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 논리레벨을 결정할 수 있다. 또한, 제2감지출력부(92)는, 인에이블 신호(EN1 or EN2)에 응답하여 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 논리레벨을 초기화시킬 수 있다.
제2레벨조절부(74)는, 제2클록신호(CKOB)의 활성화구간에서 제1수신부(71)로부터 피드백 받은 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)의 논리레벨에 따라 제5전류경로(IP5) 및 제6전류경로(IP6) 중 어느 한 경로로 추가 전류량(IPP2)을 소싱할 수 있다.
좀 더 구체적으로, 제2전류소싱부(91)는, 제2신호(SIG2) 또는 제2데이터(DATA2)에 응답하여 제5전류경로(IP5)로 소싱(sourcing)되는 전류량을 조절하기 위한 PMOS트랜지스터(P96)와, 기준전압(VREF)에 응답하여 제6전류경로(IP6)로 소싱되는 전류량을 조절하기 위한 PMOS트랜지스터(P97)를 포함할 수 있다.
제2감지출력부(92)는, 제5전류경로(IP5) 및 제6전류경로(IP6)로 흐르는 전류량의 차이를 감지하기 위한 두 개의 PMOS트랜지스터(P910, P911) 및 두 개의 NMOS트랜지스터(N92, N93), 및 두 개의 PMOS트랜지스터(P910, P911) 및 두 개의 NMOS트랜지스터(N92, N93)에서 감지된 제5전류경로(IP5) 및 제6전류경로(IP6)로 흐르는 전류량의 차이를 증폭 및 래치한 뒤 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)로서 출력하기 위해 SR래치 형태로 배치된 두 개의 인버터(INV8, INV9) 및 두 개의 낸드게이트(NAND5, NAND6)를 포함할 수 있다. 이때, 제2감지출력부(92)에 포함된 SR래치 형태로 배치된 두 개의 인버터(INV8, INV9) 및 두 개의 낸드게이트(NAND5, NAND6)는, 인에이블 신호(EN1 or EN2)에 응답하여 출력되는 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 값을 초기화할 수 있다.
제2레벨조절부(74)는, 제1수신부(71)에서 출력되는 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)에 응답하여 제5전류경로(IP5) 및 제6전류경로(IP6) 중 어느 한 경로로 추가 전류량(IPP2)을 소싱하기 위한 두 개의 PMOS트랜지스터(P92, P94)를 포함할 수 있다. 또한, 제2레벨조절부(74)에는, 인에이블 반전신호(ENB)에 응답하여 추가 전류량(IPP2)을 소싱하는 동작을 온/오프하기 위한 두 개의 PMOS트랜지스터(P95, P98)를 더 포함할 수 있다. 따라서, 제2레벨조절부(74)는, 제2감지출력부(92)가 인에이블 신호(EN1 or EN2)에 응답하여 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)의 값을 초기화할 때, 추가 전류량(IPP2)을 소싱하는 동작을 오프할 수 있다.
그리고, 제2전류소싱부(91)와 제2감지출력부(92) 및 제2레벨조절부(74)는, 제2클록신호(CKOB)에 응답하여 전원전압(VDD)단과 접지전압(VSS)단 사이에 제5전류경로(IP5) 및 제6전류경로(IP6)가 생성되는 것을 차단하기 위한 두 개의 PMOS트랜지스터(P91, P93) 및 두 개의 NMOS트랜지스터(N91, N94)를 포함할 수 있다. 즉, 제2전류소싱부(91)와 제2감지출력부(92) 및 제2레벨조절부(74)의 동작은, 제2클록신호(CKOB)의 활성화구간에서 수행될 수 있다.
참고로, 제2전류소싱부(91)에는, 제5전류경로(IP5)와 제6전류경로(IP6)를 전기적으로 연결하기 위한 PMOS트랜지스터(P99)가 더 포함될 수 있으며, 이는, 제2클록신호(CKOB)의 비활성화구간에서 제5전류경로(IP5)와 제6전류경로(IP6)의 전류량이 예측하지 못하는 형태로 변동하는 것으로 인해 제2감지출력부(92)가 오동작하는 하는 것을 방지하기 위한 구성요소일 수 있다.
도 8 및 도 9를 함께 참조하면, 제2수신부(72)에서 출력되는 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)는 인에이블 신호(EN1 or EN2)에 대응하여 초기화되는 반면, 제1수신부(71)에서 출력되는 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)는 인에이블 신호(EN1 or EN2)에 대응하여 초기화되지 않는 것을 알 수 있다. 이와 같이, 제1수신부(71)와 제2수신부(72)의 동작이 차이를 갖는 이유는, 제1수신부(71)가 제1클록신호(CKEB)에 응답하여 동작하고, 제2수신부(72)가 제1클록신호(CKEB)와 180도 위상차이를 갖고 상대적으로 나중에 활성화되는 제2클록신호(CKOB)에 응답하여 동작하기 때문이다. 즉, 초기화 동작 이후에 제1클록신호(CKEB)가 제2클록신호(CKOB)보다 먼저 활성화되기 때문에, 초기화 동작 이후에 제1수신부(71)가 제2수신부(72)보다 먼저 동작을 시작할 수 있다. 따라서, 제1수신부(71)의 동작에 필요한 제2수신부(72)의 피드백 신호, 즉, 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2)만 초기화되면 제1수신부(71)는 정상적으로 동작할 수 있다. 또한, 초기화 동작 이후 제2수신부(72)가 동작을 시작하는 시점에서는 제1수신부(71)의 동작이 완료된 상태일 수 있다. 즉, 초기화 동작 이후 제2수신부(72)의 동작에 필요한 피드백 신호, 즉, 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)는 제1수신부(71)의 동작에 의해 생성된 상태일 수 있다. 따라서, 제1수신부(71)에서 출력되는 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1)는 인에이블 신호(EN1 or EN2)에 대응하여 초기화될 필요가 없다.
도 10을 참조하면, 도 7 내지 도 9에서 설명된 수신부(15 or 25)의 다른 예에 따른 동작을 알 수 있다.
먼저, 제3전송경로(13 or 23)와 연결된 수신부(15 or 25)의 입력단으로 'a b c d'라는 값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 순차적으로 입력될 수 있다.
이때, 제2신호(SIG2) 또는 제2데이터(DATA2)가 순차적으로 입력된다는 것은, 서로 간에 180도 위상차이를 갖는 제1클록신호(CKEB) 및 제2클록신호(CKOB) 각각의 에지에 동기화된 상태로 입력된다는 것을 의미할 수 있다.
구체적으로, 상대적으로 먼저 활성화되는 제1클록신호(CKEB)의 첫 번째 하강에지에서 'a'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 인가될 수 있다. 또한, 제1클록신호(CKEB)의 첫 번째 활성화구간에서 'a'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 감지증폭(MIDE)될 수 있다. 또한, 제1클록신호(CKEB)의 첫 번째 활성화구간에서 감지증폭(MIDE)된 'a'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)는, 제1클록신호(CKEB)의 두 번째 하강에지까지 SR형태의 래치를 통해 래치된 상태로 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1: OUTE)로서 출력될 수 있다. 이렇게, 제1클록신호(CKEB)의 첫 번째 하강에지에서 두 번째 하강에지까지 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1: OUTE)로서 출력되는 동안, 제1클록신호(CKEB)를 설정된 시간만큼 지연시킨 클록(CKED)의 로직'하이'구간에 의해 선택되어 제1신호(SIG1) 또는 제1데이터(DATA1)로서 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)에 구동될 수 있다.
이어서, 제2클록신호(CKOB)의 첫 번째 하강에지에서 'b'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 인가될 수 있다. 또한, 제2클록신호(CKOB)의 첫 번째 활성화구간에서 'b'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 감지증폭(MIDO)될 수 있다. 또한, 제2클록신호(CKOB)의 첫 번째 활성화구간에서 감지증폭(MIDO)된 'b'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)는, 제2클록신호(CKOB)의 두 번째 하강에지까지 SR형태의 래치를 통해 래치된 상태로 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2: OUTO)로서 출력될 수 있다. 이렇게, 제2클록신호(CKOB)의 첫 번째 하강에지에서 두 번째 하강에지까지 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2: OUTO)로서 출력되는 동안, 제1클록신호(CKEB)를 설정된 시간만큼 지연시킨 클록(CKED)의 로직'로우'구간에 의해 의해 선택되어 제1신호(SIG1) 또는 제1데이터(DATA1)로서 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)에 구동될 수 있다.
이어서, 제1클록신호(CKEB)의 두 번째 하강에지에서 'c'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 인가될 수 있다. 또한, 제1클록신호(CKEB)의 두 번째 활성화구간에서 'c'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 감지증폭(MIDE)될 수 있다. 또한, 제1클록신호(CKEB)의 두 번째 활성화구간에서 감지증폭(MIDE)된 'c'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)는, 제1클록신호(CKEB)의 세 번째 하강에지까지 SR형태의 래치를 통해 래치된 상태로 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1: OUTE)로서 출력될 수 있다. 이렇게, 제1클록신호(CKEB)의 두 번째 하강에지에서 세 번째 하강에지까지 제1중간신호 또는 제1중간데이터(OUTP1, OUTN1: OUTE)로서 출력되는 동안, 제1클록신호(CKEB)를 설정된 시간만큼 지연시킨 클록(CKED)의 로직'하이'구간에 의해 선택되어 제1신호(SIG1) 또는 제1데이터(DATA1)로서 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)에 구동될 수 있다.
이어서, 제2클록신호(CKOB)의 두 번째 하강에지에서 'd'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 인가될 수 있다. 또한, 제2클록신호(CKOB)의 두 번째 활성화구간에서 'd'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)가 감지증폭(MIDO)될 수 있다. 또한, 제2클록신호(CKOB)의 두 번째 활성화구간에서 감지증폭(MIDO)된 'd'값을 갖는 제2신호(SIG2) 또는 제2데이터(DATA2)는, 제2클록신호(CKOB)의 세 번째 하강에지까지 SR형태의 래치를 통해 래치된 상태로 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2: OUTO)로서 출력될 수 있다. 이렇게, 제2클록신호(CKOB)의 두 번째 하강에지에서 세 번째 하강에지까지 제2중간신호 또는 제2중간데이터(OUTP2, OUTN2: OUTO)로서 출력되는 동안, 제1클록신호(CKEB)를 설정된 시간만큼 지연시킨 클록(CKED)의 로직'로우'구간에 의해 의해 선택되어 제1신호(SIG1) 또는 제1데이터(DATA1)로서 제1전송경로(11 or 21) 또는 제2전송경로(12 or 22)에 구동될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (11)

  1. 접지레벨과 제1전위레벨 사이에서 스윙하는 제1신호를 전송하며, 제1인터페이스와 연결되는 제1전송경로;
    상기 제1신호를 전송하며, 제2인터페이스와 연결되는 제2전송경로;
    접지레벨과 상기 제1전위레벨보다 작은 제2전위레벨 사이에서 스윙하는 제2신호를 전송하기 위한 제3전송경로;
    상기 제1신호를 상기 제1 또는 제2전송경로를 통해 입력받아 상기 제2신호로서 상기 제3전송경로로 출력하며, 인에이블 신호에 응답하여 출력단을 초기화시키는 송신부; 및
    상기 제2신호를 상기 제3전송경로를 통해 입력받아 상기 제1신호로서 상기 제1 또는 제2전송경로를 통해 출력하되, 피드백(feedback) 받은 출력단의 논리레벨에 대응하여 조절되는 기준전위레벨을 통해 입력단으로 인가되는 상기 제2신호의 논리레벨을 판단하며, 상기 인에이블 신호에 응답하여 출력단을 초기화시키는 수신부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 송신부는,
    상기 제1전위레벨을 갖는 제1전원전압과 접지전압을 공급받으며, 상기 제1 또는 제2전송경로를 통해 입력되는 상기 제1신호를 래치하되, 상기 인에이블 신호에 응답하여 초기화되는 래치; 및
    상기 제2전위레벨을 갖는 제2전원전압과 접지전압을 공급받으며, 상기 래치에 래치된 신호에 응답하여 상기 제3전송경로를 상기 제2전원전압으로 풀 업 구동하거나 접지전압으로 풀 다운 구동하되, 상기 인에이블 신호에 응답하여 상기 제3전송경로를 설정된 논리레벨에 대응하는 전위레벨로 구동하는 송신구동부를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 수신부는,
    상기 제1전원전압과 접지전압을 공급받으며, 상기 기준전위레벨을 기준으로 상기 제3전송경로를 통해 입력되는 상기 제2신호의 논리레벨을 클록신호에 응답하여 판단하고, 판단결과에 따라 상기 제1 또는 제2전송경로를 상기 제1전원전압으로 풀 업 구동하거나 접지전압으로 풀 다운 구동하되, 상기 인에이블 신호에 응답하여 상기 제1 또는 제2전송경로를 설정된 논리레벨에 대응하는 전위레벨로 구동하는 비교구동부; 및
    상기 제1전원전압과 접지전압을 공급받으며, 상기 비교구동부에서 구동된 상기 제1 또는 제2전송경로의 논리레벨을 피드백 받아 상기 기준전위레벨을 상기 클록신호에 응답하여 조절하는 레벨조절부를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 비교구동부는,
    상기 클록신호의 활성화구간에서, 상기 제3전송경로를 통해 입력되는 상기 제2신호에 응답하여 제1전류경로로 소싱(sourcing)되는 전류량을 조절하고, 상기 제2전위레벨의 절반에 해당하는 전위레벨을 갖는 기준전압에 응답하여 제2전류경로로 소싱되는 전류량을 조절하는 전류소싱부; 및
    상기 클록신호의 활성화구간에서, 상기 제1 및 제2전류경로로 흐르는 전류량의 차이를 감지증폭하여 상기 제1 또는 제2전송경로를 상기 제1전원전압으로 풀 업 구동하거나 접지전압으로 풀 다운 구동하되, 상기 인에이블 신호에 응답하여 상기 제1 또는 제2전송경로를 상기 설정된 논리레벨에 대응하는 전위레벨로 구동하는 감지구동부를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 레벨조절부는,
    상기 클록신호의 활성화구간에서 상기 비교구동부로부터 피드백 받은 상기 제1 또는 제2전송경로의 논리레벨에 따라 상기 제1 및 제2전류경로 중 어느 한 경로로 추가 전류량을 소싱하는 반도체 장치.
  6. 제1항에 있어서,
    상기 수신부는,
    상기 제1전원전압과 접지전압을 공급받으며, 제1기준전위레벨을 기준으로 상기 제3전송경로를 통해 입력되는 상기 제2신호의 논리레벨을 제1클록신호에 응답하여 판단하고, 판단결과에 따라 제1중간신호의 논리레벨을 결정하는 제1수신부;
    상기 제1전원전압과 접지전압을 공급받으며, 제2기준전위레벨을 기준으로 상기 제3전송경로를 통해 입력되는 상기 제2신호의 논리레벨을 제2클록신호에 응답하여 판단하고, 판단결과에 따라 제2중간신호의 논리레벨을 결정하며, 상기 인에이블 신호에 응답하여 상기 제2중간신호의 논리레벨을 초기화시키는 제2수신부;
    상기 제1전원전압과 접지전압을 공급받으며, 상기 제2수신부로부터 피드백 받은 상기 제2중간신호의 논리레벨에 따라 상기 제1기준전위레벨을 상기 제1클록신호에 응답하여 조절하는 제1레벨조절부;
    상기 제1전원전압과 접지전압을 공급받으며, 상기 제1수신부로부터 피드백 받은 상기 제1중간신호의 논리레벨에 따라 상기 제2기준전위레벨을 상기 제2클록신호에 응답하여 조절하는 제2레벨조절부;
    상기 제1클록신호를 설정된 시간만큼 지연시킨 클록에 응답하여 상기 제1 및 제2중간신호 중 어느 하나를 선택하는 선택부; 및
    상기 제1전원전압과 접지전압을 공급받으며, 상기 선택부의 출력신호에 응답하여 상기 제1 또는 제2전송경로를 상기 제1전원전압으로 풀 업 구동하거나 접지전압으로 풀 다운 구동하는 선택구동부를 포함하며,
    상기 제1클록신호와 상기 제2클록신호는 180도 위상차이를 가지며, 상기 제1클록신호가 상기 제2클록신호보다 앞서서 활성화되는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1수신부는,
    상기 제1클록신호의 활성화구간에서, 상기 제3전송경로를 통해 입력되는 상기 제2신호에 응답하여 제3전류경로로 소싱되는 전류량을 조절하고, 상기 제2전위레벨의 절반에 해당하는 전위레벨을 갖는 기준전압에 응답하여 제4전류경로로 소싱되는 전류량을 조절하는 제1전류소싱부; 및
    상기 제1클록신호의 활성화구간에서, 상기 제3 및 제4전류경로로 흐르는 전류량의 차이를 감지증폭하여 상기 제1중간신호의 논리레벨을 결정하는 제1감지출력부를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1레벨조절부는,
    상기 제1클록신호의 활성화구간에서 상기 제2수신부로부터 피드백 받은 상기 제2중간신호의 논리레벨에 따라 상기 제3 및 제4전류경로 중 어느 한 경로로 추가 전류량을 소싱하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2수신부는,
    상기 제2클록신호의 활성화구간에서 상기 제3전송경로를 통해 입력되는 상기 제2신호에 응답하여 제5전류경로로 소싱되는 전류량을 조절하고, 상기 기준전압에 응답하여 제6전류경로로 소싱되는 전류량을 조절하는 제2전류소싱부; 및
    상기 제2클록신호의 활성화구간에서 상기 제5 및 제6전류경로로 흐르는 전류량의 차이를 감지증폭하여 상기 제2중간신호의 논리레벨을 결정하되, 상기 인에이블 신호에 응답하여 상기 제2중간신호의 논리레벨을 초기화시키는 제2감지출력부를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2레벨조절부는,
    상기 제2클록신호의 활성화구간에서 상기 제1수신부로부터 피드백 받은 상기 제1중간신호의 논리레벨에 따라 상기 제5 및 제6전류경로 중 어느 한 경로로 추가 전류량을 소싱하는 반도체 장치.
  11. 제1항에 있어서,
    적층된 다수의 메모리 다이;
    상기 다수의 메모리 다이를 제어하기 위한 컨트롤러; 및
    상기 다수의 메모리 다이와 상기 컨트롤러를 전기적으로 연결하되, 상기 제1 내지 제3 전송경로와 상기 송신부 및 상기 수신부를 포함하는 베이스 다이를 더 포함하는 반도체 장치.
KR1020210094719A 2021-07-20 2021-07-20 내부 전송경로를 포함하는 반도체 장치 및 이를 사용하는 적층 반도체 장치 KR20230013804A (ko)

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