TWI760071B - 記憶體元件 - Google Patents

Abstract

揭露一種記憶體元件，所述記憶體元件包括：緩衝器晶 粒，向第一基板穿孔(例如，矽穿孔(TSV))輸出第一電源供應電壓並自第二TSV接收基於第一電源供應電壓產生的小擺幅資料訊號；以及核心晶粒，經由第一TSV及第二TSV電性連接至緩衝器晶粒，包括第一單元電容器，第一單元電容器電性連接至第一TSV且被配置成阻擋被引入至經由第一TSV接收的第一電源供應電壓的第一雜訊。核心晶粒將小擺幅資料訊號輸出至第二TSV。

Description

記憶體元件

本文中揭露的本揭露的實施例是有關於一種記憶體元件以及其操作方法，且更具體而言，是有關於一種利用低電源供應電壓而被驅動並傳輸小擺幅資料訊號(small swing data signal)的記憶體元件以及其操作方法。

半導體記憶體元件可儲存資料或者可輸出所儲存的資料。如今，為使半導體記憶體元件的整合度高且操作速度更快，開發出一種用於對半導體記憶體元件的記憶體晶粒進行三維堆疊的技術。可藉由使用基板穿孔(例如，矽穿孔(TSV))來電性連接三維堆疊的記憶體晶粒。舉例而言，可經由TSV向半導體記憶體元件的記憶體晶粒供應電源供應電壓，或者可經由TSV傳輸或接收資料訊號。

同時，隨著半導體記憶體元件中所包括的電路被小型化及高度整合，半導體記憶體元件中所包括的TSV的數目可能增加，且由於TSV的數目的增加，功耗可能增加。因此，需要一種用於降低半導體元件的功耗(例如，TSV所消耗的功率的量)的技術。

本揭露的實施例提供一種記憶體元件以及其操作方法，所述記憶體元件是利用低電源供應電壓而被驅動且能夠藉由傳輸電壓低於通用資料訊號(general data signal)的電壓的小擺幅資料訊號來降低功耗。

根據示例性實施例，一種記憶體元件包括：緩衝器晶粒，向第一基板穿孔(例如，矽穿孔(TSV))輸出第一電源供應電壓並自第二TSV接收基於所述第一電源供應電壓產生的第一小擺幅資料訊號；以及第一核心晶粒，經由所述第一TSV及所述第二TSV電性連接至所述緩衝器晶粒，包括第一單元電容器，所述第一單元電容器電性連接至所述第一TSV且被配置成阻擋被引入至經由所述第一TSV接收的所述第一電源供應電壓的第一雜訊。所述第一核心晶粒將所述第一小擺幅資料訊號輸出至所述第二TSV。所述第一小擺幅資料訊號的高位準的電壓可低於所述第一電源供應電壓。

根據示例性實施例，一種記憶體元件包括：緩衝器晶粒，向第一基板穿孔(例如，矽穿孔(TSV))輸出第一電源供應電壓且向第二TSV輸出基於所述第一電源供應電壓產生的小擺幅資料訊號；以及核心晶粒，經由所述第一TSV及所述第二TSV電性連接至所述緩衝器晶粒，包括第一單元電容器，所述第一單元電容器電性連接至所述第一TSV且被配置成阻擋被引入至經由所述第一TSV接收的所述第一電源供應電壓的第一雜訊。所述核心 晶粒自所述第二TSV接收所述小擺幅資料訊號。所述小擺幅資料訊號的高位準的電壓可低於所述第一電源供應電壓。

根據示例性實施例，一種記憶體元件的操作方法，所述記憶體元件包括緩衝器晶粒及經由基板穿孔(例如，矽穿孔(TSV))及第二TSV電性連接至所述緩衝器晶粒的核心晶粒，所述操作方法包括：經由第一TSV自緩衝器晶粒向核心晶粒供應第一電源供應電壓；藉由所述核心晶粒的第一單元電容器阻擋或減少被引入至所述第一電源供應電壓的第一雜訊，所述第一單元電容器電性連接至所述第一TSV；基於所述第一電源供應電壓在所述緩衝器晶粒或所述核心晶粒處產生小擺幅資料訊號；以及藉由所述第二TSV傳輸所述小擺幅資料訊號。

100、MD:記憶體元件

110:緩衝器晶粒

111:電源線分配器

112:第一驅動器電路

113:介面電路

120:核心晶粒

120a:第一核心晶粒/核心晶粒

120b:第二核心晶粒/核心晶粒

120c:第三核心晶粒/核心晶粒

121:第二驅動器電路

121a:第二驅動器電路/驅動器電路

121b:第三驅動器電路/驅動器電路

121c:第四驅動器電路/驅動器電路

122:記憶體單元陣列

123a-1、123a-2、123a-3、123a-4、123b-1、123b-2、123b-3、 123b-4、123c-1、123c-2、123c-3、123c-4:單元電容器

131:命令解碼器

132:控制邏輯電路

200:記憶體控制器

1000:記憶體系統

ADDR:位址

CA:行位址

C_B:升壓電容器

C_C1:第一單元電容器

C_C2:第二單元電容器

C_C3:第三單元電容器

C_C4:第四單元電容器

C_C5:第五單元電容器

CLK:時脈訊號

CMD:命令

COMP:比較訊號

DR1:第一方向

DR2:第二方向

DR3:第三方向

DT1:第一資料訊號

DT2:第二資料訊號

FF:正反器

FL1:第一饋線

FL2:第二饋線

FL3:第三饋線

FL4:第四饋線

FL5:第五饋線

M1、T1:第一電晶體

M2、T2:第二電晶體

M3、T3:第三電晶體

MB:微凸塊

MUX:多工器

N:數目

NC1:第一電容器節點

NC2:第二電容器節點

NC4:第四電容器節點

NC5:第五電容器節點

Ni:輸入節點

No:輸出節點

NR1:第一接收節點

NR2:第二接收節點

NT1:第一傳輸節點

NT2:第二傳輸節點

PD:下拉訊號

PU:上拉訊號

RA:列位址

REG:電壓調節器

RG:核心晶粒區

Rx:接收器

S110、S120、S130:操作

SA:讀出放大器

T4:第四電晶體

T5:第五電晶體

Tx:傳輸器

V_DD、V_DDQL、V_DDL、V_PPE:電源供應電壓

V_REF:參考電壓

V_SS:電源供應電壓、接地節點

X-DEC:X解碼器

Y-DEC:Y解碼器

藉由參照附圖詳細闡述本揭露的示例性實施例，本揭露的以上及其他目的及特徵將變得顯而易見。

圖1是示出根據本揭露實施例的記憶體元件的方塊圖。

圖2A是通用記憶體元件的剖視圖。

圖2B是根據本揭露實施例的包括單元電容器的記憶體元件的剖視圖。

圖3是詳細示出根據示例性實施例的圖1所示傳輸器的電路圖。

圖4是詳細示出根據示例性實施例的圖1所示傳輸器的電路圖。

圖5是詳細示出根據示例性實施例的圖1所示接收器的電路圖。

圖6是根據本揭露實施例的記憶體元件的立體圖。

圖7是詳細示出根據示例性實施例的圖6所示核心晶粒區的示意圖。

圖8是示出根據本揭露實施例的記憶體系統的方塊圖。

圖9是詳細示出根據示例性實施例的圖8所示記憶體元件的方塊圖。

圖10是示出根據本揭露實施例的記憶體元件的操作方法的流程圖。

以下將本揭露的實施例詳細且清楚地闡述到使得此項技術中具有通常知識者容易實施本揭露的程度。以下，為了便於說明，類似的組件使用相同或類似的參考編號來表示。

在以下圖式或詳細說明中，可將模組與除了圖式中示出或詳細說明中闡述的組件之外的任何其他組件連接。模組或組件可直接或間接連接。模組或組件可藉由通訊連接或者可在實體上連接。

在以下圖式及詳細說明中，將使用用語「第一方向DR1」、「第二方向DR2」及「第三方向DR3」。第一方向DR1可為平行於記憶體元件中所包括的緩衝器晶粒及核心晶粒的方向。第二方向DR2可為垂直於第一方向DR1的方向。第三方向DR3 可為垂直於由第一方向DR1及第二方向DR2界定的平面的方向。在此種情形中，第三方向DR3可為平行於穿透記憶體元件的基板穿孔(例如，矽穿孔(TSV))的方向。然而，應注意，可將例如「第一」、「第二」、「第三」等序數簡單地用作某些部件(element)、步驟等的標籤以將此些部件、步驟等彼此區分開。在說明書中，未使用「第一」、「第二」等闡述的用語在申請專利範圍中仍可稱為「第一」或「第二」。另外，利用特定序數或方向數(例如，特定申請專利範圍中的「第一」)引用的用語可在別處利用不同的序數或方向數(例如，說明書或另一申請專利範圍中的「第二」)闡述。

圖1是示出根據本揭露實施例的記憶體元件100的方塊圖。參照圖1，記憶體元件100可包括緩衝器晶粒110及核心晶粒120。在示例性實施例中，可自不同的晶圓提供緩衝器晶粒110及核心晶粒120。記憶體元件100可為儲存資料或輸出所儲存的資料的元件。記憶體元件100可為三維結構的高頻寬記憶體(high bandwidth memory，HBM)。舉例而言，記憶體元件100可為在例如電腦、膝上型電腦及智慧型電話等電子元件中使用的動態隨機存取記憶體(dynamic random access memory，DRAM)。

緩衝器晶粒110可包括電源線分配器111、第一驅動器電路112及介面電路113。電源線分配器111可為傳輸電源供應電壓V_DD、電源供應電壓V_DDQL及電源供應電壓V_SS的電路。電源供應電壓V_DD、V_DDQL及V_SS可為用於驅動記憶體元件100的電壓。 舉例而言，電源供應電壓V_DD、V_DDQL及V_SS可用於驅動第一驅動器電路112、介面電路113及第二驅動器電路121。在示例性實施例中，可自外部電源供應元件(未示出)提供電源供應電壓V_DD、V_DDQL及V_SS。

可使用指示特定節點的電壓的電源供應電壓V_DD、V_DDQL及V_SS來指定特定節點本身。舉例而言，電源供應電壓V_DD、V_DDQL及V_SS中的每一者可指定中間節點或者可指定中間節點的電壓。然而，本揭露並不限於此。舉例而言，應端視實施例的上下文來解釋電源供應電壓V_DD、V_DDQL及V_SS。

在示例性實施例中，電源供應電壓V_DD可為用於驅動記憶體元件100的高電壓。電源供應電壓V_DDQL可為低於電源供應電壓V_DD的電壓。電源供應電壓V_SS可為低於電源供應電壓V_DDQL的電壓。舉例而言，電源供應電壓V_DD可為近似1.1伏。電源供應電壓V_DDQL可為近似0.4伏。電源供應電壓V_SS可為近似0伏。

在示例性實施例中，記憶體元件100可一起使用電源供應電壓V_DD及電源供應電壓V_DDQL，而非僅使用電源供應電壓V_DD。由於將經由至少一個TSV傳輸的電源供應電壓V_DD被相對低的電源供應電壓V_DDQL代替，因此記憶體元件100的功耗(例如，對應的TSV處的功耗)可能降低。

將實例示出為電源線分配器111包括三種電源供應電壓V_DD、V_DDQL及V_SS，但本揭露並不限於此。舉例而言，電源線分配器111可更包括記憶體元件100的操作所必需的任何其他電源 供應電壓，或者可端視記憶體元件100的設計或製程而省略或改變電源供應電壓V_DD、V_DDQL及V_SS中不必要的電源供應電壓。電源線分配器111可分別經由N個TSV中的對應的TSV輸出電源供應電壓V_DD、V_DDQL及V_SS。可端視記憶體元件100的設計或製程而增加或減少與電源線分配器111連接的TSV的數目N。

TSV可為實體地穿透緩衝器晶粒110及核心晶粒120中的至少一者且傳輸電源供應電壓或電性訊號(例如資料訊號)的電極。為了更佳地理解，在圖1中將實例示出為TSV連接緩衝器晶粒110與核心晶粒120。然而，TSV可實體地穿透緩衝器晶粒110或核心晶粒120，且連接至TSV的微凸塊可插置於緩衝器晶粒110與核心晶粒120之間。微凸塊可為結合不同晶粒(例如，緩衝器晶粒110及核心晶粒120)的部件。此將參照圖2A及圖2B更全面地闡述。

第一驅動器電路112可包括傳輸器Tx及接收器Rx。第一驅動器電路112的傳輸器Tx可基於電源供應電壓V_DD、V_DDQL及V_SS中的至少一者而被驅動且可經由一或多個對應的TSV將自介面電路113接收的資料訊號輸出至第二驅動器電路121。第一驅動器電路112的接收器Rx可基於電源供應電壓V_DD、V_DDQL及V_SS中的至少一者而被驅動，可經由所述一或多個對應的TSV接收自第二驅動器電路121接收的資料訊號，且可向介面電路113輸出資料訊號。

介面電路113可連接至不同於記憶體元件100的電子元 件(例如，記憶體控制器)。介面電路113可包括讀出放大器SA及正反器FF。讀出放大器SA可為將小擺幅資料訊號放大的電路。正反器FF可為對與放大後的小擺幅資料訊號對應的資料進行保留或儲存的電路。介面電路113可將自與介面電路113電性連接的第一驅動器電路112接收的資料訊號傳輸至不同的電子元件。另外，介面電路113可將自不同的電子元件接收的資料訊號輸出至第一驅動器電路112。

核心晶粒120可包括單元電容器、第二驅動器電路121及記憶體單元陣列122。記憶體單元陣列122可包括多個記憶體單元。記憶體單元陣列122的每一記憶體單元(例如，DRAM單元)可包括電晶體及連接至電晶體的電容器。記憶體單元的電容器可儲存資料。本文中揭露的單元電容器可與所述多個記憶體單元的電容器分開設置，且藉由與記憶體單元的電容器的製造製程相同的製造製程形成。在此種情形中，單元電容器與記憶體單元的電容器可設置於相同的高度。舉例而言，單元電容器與記憶體單元的電容器可同時形成。單元電容器的電容可大於一個記憶體單元的電容器的電容。單元電容器可為實體地形成於核心晶粒120中的去耦合電容器且可阻擋或減少雜訊。雜訊可能是自相鄰電路引入的非預期能量，例如漏電流。舉例而言，雜訊可能是電源供應電壓V_DD、V_DDQL及V_SS的交流(alternating current，AC)分量，或者為瞬間引入的大電流。

在示例性實施例中，單元電容器可放置於將自緩衝器晶 粒110接收的電源供應電壓V_DD傳輸至核心晶粒120所經由的路徑與傳輸另一電壓所經由的路徑之間，因此減少雜訊的影響。舉例而言，單元電容器可減少電源供應電壓V_DD的AC分量對電源供應電壓V_DDQL的影響。單元電容器可設置於核心晶粒120的空區中，使得記憶體元件100的空間效率最大化。將參照圖7更全面地闡述單元電容器的放置。

第二驅動器電路121可包括傳輸器Tx及接收器Rx。第二驅動器電路121的傳輸器Tx可基於電源供應電壓V_DD、V_DDQL及V_SS中的至少一者而被驅動且可經由一或多個對應的TSV將自記憶體單元陣列122接收的資料訊號輸出至第一驅動器電路112。第二驅動器電路121的接收器Rx可基於電源供應電壓V_DD、V_DDQL及V_SS中的至少一者而被驅動，可經由一或多個對應的TSV接收自第一驅動器電路112接收的資料訊號，並且可向記憶體單元陣列122輸出資料訊號。

舉例而言，第二驅動器電路121的傳輸器Tx在功能上可類似於第一驅動器電路112的傳輸器Tx。第二驅動器電路121的接收器Rx在功能上可類似於第一驅動器電路112的接收器Rx。將參照圖3及圖4更全面地闡述傳輸器Tx。將參照圖5更全面地闡述接收器Rx。

在示例性實施例中，經由TSV在第一驅動器電路112與第二驅動器電路121之間傳輸的資料訊號可為小擺幅資料訊號。小擺幅資料訊號的電壓(在下文中，資料訊號的電壓可意指 資料訊號的高位準與低位準之間的電壓範圍)可低於通用資料訊號的電壓。舉例而言，通用資料訊號的電壓可介於電源供應電壓V_DD至電源供應電壓V_SS的範圍內。小擺幅資料訊號的電壓可介於電源供應電壓V_DDQL至電源供應電壓V_SS的範圍內。電源供應電壓V_DDQL可為低於電源供應電壓V_DD的電壓。舉例而言，當小擺幅資料訊號在緩衝器晶粒110與核心晶粒120之間傳輸時，記憶體元件100的功耗(例如，在對應的TSV處消耗的功率的量)可能降低。

在示例性實施例中，由於核心晶粒120的單元電容器會阻擋或減少將被引入至電源供應電壓V_DD、V_DDQL及V_SS的雜訊，因此可提高第一驅動器電路112與第二驅動器電路121之間的小擺幅資料訊號的可靠性。舉例而言，由於小擺幅資料訊號的電壓低，因此小擺幅資料訊號可能易於受到雜訊(例如漏電流)的影響。由於核心晶粒120的單元電容器會阻擋或減少雜訊，因此可將小擺幅資料訊號的失真或變形最小化。

記憶體單元陣列122可包括：多個記憶體單元，各自被配置成儲存資料並輸出所儲存的資料。記憶體單元陣列122可電性連接至第二驅動器電路121。記憶體單元陣列122可將儲存於記憶體單元陣列122中的資料輸出至第二驅動器電路121的傳輸器Tx。記憶體單元陣列122可儲存來自第二驅動器電路121的接收器Rx的資料訊號。

為了更佳地理解，將實例示出為將緩衝器晶粒110連接 至一個核心晶粒120，但本揭露並不限於此。舉例而言，記憶體元件100可更包括在結構上類似於核心晶粒120的至少一個附加核心晶粒。將參照圖2A、圖2B及圖6更全面地闡述包括多個核心晶粒的記憶體元件100。

如上所述，根據本揭露的實施例，可藉由使用低於電源供應電壓V_DD的電源供應電壓V_DDQL並使用低電壓的小擺幅資料訊號來提供其中功耗被降低的記憶體元件100。另外，可藉由藉由單元電容器阻擋或減少核心晶粒120中的雜訊來提供其中小擺幅資料訊號的可靠性得到提高的記憶體元件100。

圖2A是通用記憶體元件MD的剖視圖。參照圖2A，記憶體元件MD可包括在第三方向DR3上依序堆疊的緩衝器晶粒110與第一核心晶粒120a至第三核心晶粒120c。將實例示出為記憶體元件MD包括三個核心晶粒120a至120c，但本揭露並不限於此。在示例性實施例中，記憶體元件MD中所包括的核心晶粒的數目可能增加或減少。

緩衝器晶粒110可包括電源線分配器111、第一驅動器電路112及介面電路113。電源線分配器111可包括接收電源供應電壓V_PPE、電源供應電壓V_SS、電源供應電壓V_DD、資料訊號及電源供應電壓V_DDQL的微凸塊MB。電源供應電壓V_PPE可為用於驅動記憶體元件MD的非常高的電壓。電源供應電壓V_PPE可為幫浦電壓(pumping voltage)。電源供應電壓V_DD可為低於電源供應電壓V_PPE的電壓。電源供應電壓V_DDQL可為低於電源供應電壓V_DD 的電壓。電源供應電壓V_SS可為低於電源供應電壓V_DDQL的電壓。資料訊號可包括將儲存於記憶體元件MD中的資料或自記憶體元件MD讀取的資料。

電源線分配器111可藉由對應的饋線(feed line)連接至第一核心晶粒120a至第三核心晶粒120c。饋線可包括連續地連接的至少一個微凸塊與至少一個TSV。饋線可為導電線，藉由所述導電線供應電源供應電壓及傳輸資料訊號。

舉例而言，電源線分配器111可藉由第一饋線FL1向第一核心晶粒120a至第三核心晶粒120c供應電源供應電壓V_PPE。電源線分配器111可藉由第二饋線FL2向第一核心晶粒120a至第三核心晶粒120c供應電源供應電壓V_SS。電源線分配器111可藉由第三饋線FL3向第一核心晶粒120a至第三核心晶粒120c供應電源供應電壓V_DD。電源線分配器111可藉由第五饋線FL5向第一核心晶粒120a至第三核心晶粒120c供應電源供應電壓V_DDQL。

舉例而言，電源線分配器111可藉由第四饋線FL4向第一核心晶粒120a至第三核心晶粒120c輸出資料訊號或者可藉由第四饋線FL4自第一核心晶粒120a至第三核心晶粒120c接收資料訊號。

第一驅動器電路112及介面電路113可為形成於緩衝器晶粒110中的電路。第一驅動器電路112及介面電路113可電性連接至電源線分配器111。

第一核心晶粒120a可包括第二驅動器電路121a。第二 驅動器電路121a可為圖1所示第二驅動器電路121。第二核心晶粒120b可包括第三驅動器電路121b。第三核心晶粒120c可包括第四驅動器電路121c。第二驅動器電路121a至第四驅動器電路121c可藉由第一饋線FL1至第五饋線FL5電性連接至電源線分配器111。

同時，隨著記憶體元件MD被小型化及高度整合，緩衝器晶粒110及第一核心晶粒120a至第三核心晶粒120c的實體大小可變得更小。另外，可使用作為低電壓的電源供應電壓V_DDQL來提高記憶體元件MD的功率效率。不同於圖1所示記憶體元件100包括例如單元電容器等雜訊阻擋或降低部件，以低功率驅動的高度整合的記憶體元件MD可能易於受到雜訊影響。

圖2B是根據本揭露實施例的包括單元電容器的記憶體元件100的剖視圖。參照圖2B，記憶體元件100可包括緩衝器晶粒110及第一核心晶粒120a至第三核心晶粒120c。緩衝器晶粒110可包括電源線分配器111、第一驅動器電路112及介面電路113。第一核心晶粒120a至第三核心晶粒120c中的每一者可包括驅動器電路(例如，121a、121b或121c)及多個單元電容器。緩衝器晶粒110及第一核心晶粒120a至第三核心晶粒120c可藉由第一饋線FL1至第五饋線FL5來連接。在示例性實施例中，緩衝器晶粒110與第一核心晶粒120a至第三核心晶粒120c可來自不同的晶圓。舉例而言，緩衝器晶粒可來自第一晶圓，且第一核心晶粒120a至第三核心晶粒120c可來自不同於第一晶圓的第二晶圓。

電源線分配器111、第一驅動器電路112、介面電路113、第二驅動器電路121a至第四驅動器電路121c、以及第一饋線FL1至第五饋線FL5類似於圖2A所示電源線分配器111、第一驅動器電路112、介面電路113、第二驅動器電路121a至第四驅動器電路121c、以及第一饋線FL1至第五饋線FL5，且因此，將省略附加說明以避免冗餘。

根據本揭露的實施例，第一核心晶粒120a至第三核心晶粒120c中的每一者可包括分別相鄰於第一饋線FL1至第五饋線FL5設置的所述多個單元電容器。舉例而言，單元電容器可相對於穿過核心晶粒的TSV在第一方向DR1或第二方向DR2上相鄰設置。單元電容器可形成於核心晶粒中。單元電容器可為阻擋或減少自相鄰饋線引入的雜訊的去耦電容器。

舉例而言，單元電容器123a-1、123b-1及123c-1可阻擋或減少被引入至第一饋線FL1的雜訊，電源供應電壓V_PPE是藉由第一饋線FL1自第二饋線FL2供應，電源供應電壓V_SS是藉由第二饋線FL2供應。單元電容器123a-2、123b-2及123c-2可阻擋或減少被引入至第二饋線FL2的雜訊，電源供應電壓V_SS是藉由第二饋線FL2供應。單元電容器123a-3、123b-3及123c-3可阻擋或減少被引入至第三饋線FL3的雜訊，電源供應電壓V_DD是藉由第三饋線FL3供應。單元電容器123a-4、123b-4及123c-4可阻擋或減少被引入至第四饋線FL4的雜訊，電源供應電壓V_DDQL是藉由第四饋線FL4供應。

在示例性實施例中，單元電容器可設置於核心晶粒的空區中。舉例而言，第一核心晶粒120a中的單元電容器123a-1至123a-4可放置於其中未設置第二驅動器電路121a的空間中。由於單元電容器123a-1至123a-4設置於第一核心晶粒120a的空的空間中，因此記憶體元件100的第一核心晶粒120a的實體大小可能不會增加。舉例而言，第二核心晶粒120b中的單元電容器123b-1至123b-4可放置於其中未設置第三驅動器電路121b的空間中。由於單元電容器123b-1至123b-4設置於第二核心晶粒120b的空的空間中，因此記憶體元件100的第二核心晶粒120b的實體大小可能不會增加。舉例而言，第三核心晶粒120c中的單元電容器123c-1至123c-4可放置於其中未設置第四驅動器電路121c的空間中。由於單元電容器123c-1至123c-4設置於第三核心晶粒120c的空的空間中，因此記憶體元件100的第三核心晶粒120c的實體大小可能不會增加。在示例性實施例中，可省略單元電容器123a-2、123b-2及123c-2。將參照圖7更全面地闡述其中設置單元電容器的空區。

圖3是詳細示出根據示例性實施例的圖1所示傳輸器Tx的電路圖。參照圖3，傳輸器Tx可基於電源供應電壓V_DD、V_DDQL及V_SS而被驅動且可基於第一資料訊號DT1、第二資料訊號DT2及時脈訊號CLK產生小擺幅資料訊號。圖3所示傳輸器Tx可為圖1所示第一驅動器電路112的傳輸器Tx或者可為圖1所示第二驅動器電路121的傳輸器Tx。

傳輸器Tx可包括多工器MUX、第一電晶體M1及第二電晶體M2。可基於電源供應電壓V_DD及V_SS而驅動多工器MUX。向多工器MUX供應電源供應電壓V_DD的第一電容器節點NC1可連接至第一單元電容器C_C1。第一單元電容器C_C1可阻擋或減少被引入至電源供應電壓V_DD的雜訊。在圖3所示傳輸器Tx包括於圖1所示第二驅動器電路121中的情況下，第一單元電容器C_C1可為與記憶體單元的電容器同時形成的單元電容器，且在圖3所示傳輸器Tx包括於圖1所示第一驅動器電路112中的情況下，第一單元電容器C_C1可為以如金屬氧化物半導體(metal-oxide-semiconductor，MOS)電容器的形式形成的典型的電容器。

多工器MUX可接收第一資料訊號DT1、第二資料訊號DT2及時脈訊號CLK。第一資料訊號DT1可為包括與傳輸器Tx將傳輸的資訊對應的邏輯值的訊號。第二資料訊號DT2可為第一資料訊號DT1的反相型式。時脈訊號CLK可為其中週期性地重複高邏輯狀態及低邏輯狀態的訊號。時脈訊號CLK可用於控制多工器MUX的同步定時。

多工器MUX可基於第一資料訊號DT1、第二資料訊號DT2及時脈訊號CLK產生上拉訊號PU及下拉訊號PD。上拉訊號PU的邏輯值可對應於第一資料訊號DT1的邏輯值。下拉訊號PD的邏輯值可對應於第二資料訊號DT2的邏輯值。

第一電晶體M1可連接於第二電容器節點NC2與第一傳 輸節點NT1之間且可因應於上拉訊號PU而運作。第二電容器節點NC2可接收電源供應電壓V_DDQL。第二電容器節點NC2可連接至第二單元電容器C_C2。第二單元電容器C_C2可阻擋或減少被引入至電源供應電壓V_DDQL的雜訊。在圖3所示傳輸器Tx包括於圖1所示第二驅動器電路121中的情況下，第二單元電容器C_C2可為與記憶體單元的電容器同時形成的單元電容器，且在圖3所示傳輸器Tx包括於圖1所示第一驅動器電路112中的情況下，第二單元電容器C_C2可為以如MOS電容器的形式形成的典型的電容器。第一傳輸節點NT1可連接至DQ接墊。在DQ接墊處可產生小擺幅資料訊號。

在示例性實施例中，當第一電晶體M1因應於上拉訊號PU而被導通時，可將電源供應電壓V_DDQL供應至第一傳輸節點NT1。在此種情形中，與在DQ接墊處產生的小擺幅資料訊號對應的電壓可能增加。亦即，第一電晶體M1可為上拉電晶體。在此種情形中，可關斷第二電晶體M2。

第二電晶體M2可連接於第一傳輸節點NT1與接地節點V_SS之間且可因應於下拉訊號PD而運作。第一傳輸節點NT1可連接至DQ接墊。

在示例性實施例中，當第二電晶體M2因應於下拉訊號PD而被導通時，可將電源供應電壓V_SS供應至第一傳輸節點NT1。在此種情形中，與在DQ接墊處產生的小擺幅資料訊號對應的電壓可能降低。亦即，第二電晶體M2可為下拉電晶體。在此種 情形中，可關斷第一電晶體M1。

可在DQ接墊處產生小擺幅資料訊號。可基於第一電晶體M1的運作及第二電晶體M2的運作來確定對應於小擺幅資料訊號的電壓。小擺幅資料訊號的電壓可介於電源供應電壓V_DDQL至電源供應電壓V_SS的範圍內。舉例而言，小擺幅資料訊號可具有介於0伏至0.4伏的電壓(例如，低位準=0伏且高位準=0.4伏)。

在示例性實施例中，第一電晶體M1可為N型MOS(N-type MOS，NMOS)電晶體，且第二電晶體M2可為NMOS電晶體。舉例而言，CMOS結構的通用傳輸器(基於電源供應電壓V_DD及V_SS而被驅動)可使用P型MOS(P-type MOS，PMOS)電晶體作為上拉電晶體且可使用NMOS電晶體作為下拉電晶體。相比之下，根據本揭露實施例的傳輸器Tx可形成具有較電源供應電壓V_DD低的電源供應電壓V_DDQL的DQ接墊的電壓，且可包括上拉電晶體及下拉電晶體，所述上拉電晶體及下拉電晶體各自利用NMOS電晶體實施以用於低電壓驅動。

在示例性實施例中，在圖3所示傳輸器Tx包括於圖1所示第二驅動器電路121中的情況下，第一單元電容器C_C1及第二單元電容器C_C2中的每一者可為與記憶體單元的電容器同時形成的單元電容器，且在圖3所示傳輸器Tx包括於圖1所示第一驅動器電路112中的情況下，第一單元電容器C_C1及第二單元電容器C_C2中的每一者可為以如MOS電容器的形式形成的典型的電容器。

圖4是詳細示出根據示例性實施例的圖1所示傳輸器Tx的電路圖。圖4中示出根據另一實施例實施的傳輸器Tx。參照圖4，傳輸器Tx可基於電源供應電壓V_DD及V_SS而被驅動且可基於第一資料訊號DT1、第二資料訊號DT2及在電壓調節器REG處產生的電源供應電壓V_DDL而產生小擺幅資料訊號。圖4所示傳輸器Tx可為圖1所示第一驅動器電路112的傳輸器Tx或者可為圖1所示第二驅動器電路121的傳輸器Tx。

不同於圖3所示傳輸器Tx，圖4所示傳輸器Tx可基於電壓調節器REG處產生的電源供應電壓V_DDL而運作。電壓調節器REG可為產生在給定範圍內可調節的電源供應電壓V_DDL的電路。電源供應電壓V_DDL的電壓值可大於電源供應電壓V_SS的電壓值且可在較電源供應電壓V_DD的範圍小的範圍內調節。舉例而言，電源供應電壓V_DDL可介於0.4伏至0.7伏的範圍內。可端視電壓調節器REG的運作在介於0.4伏至0.7伏的範圍內改變電源供應電壓V_DDL的電壓值。

在示例性實施例中，圖1所示記憶體元件100可包括電壓調節器REG，電壓調節器REG向緩衝器晶粒110的電源線分配器111提供電源供應電壓V_DDL。舉例而言，電壓調節器REG可分別包括於緩衝器晶粒110及核心晶粒120中。可經由對應的TSV將電源供應電壓V_DDL自電源線分配器111提供至核心晶粒120的傳輸器Tx。核心晶粒120可包括阻擋或減少被引入至電源供應電壓V_DDL的雜訊的單元電容器(例如，第四單元電容器C_C4)。

傳輸器Tx可包括比較器、第一電晶體M1、第二電晶體M2及第三電晶體M3。比較器可對第四電容器節點NC4的電壓與第二傳輸節點NT2的電壓進行比較，且可產生比較訊號COMP。比較訊號COMP可為控制第三電晶體M3的訊號，以在第四電容器節點NC4的電壓大於第二傳輸節點NT2的電壓時被導通。

核心晶粒120可包括阻擋或減少被引入至第二傳輸節點NT2的雜訊的單元電容器(例如，第三單元電容器C_C3)。舉例而言，第二傳輸節點NT2可連接至第三單元電容器C_C3。在圖4所示傳輸器Tx包括於圖1所示第二驅動器電路121中的情況下，第三單元電容器C_C3可為與記憶體單元的電容器同時形成的單元電容器，且在圖4所示傳輸器Tx包括於圖1所示第一驅動器電路112中的情況下，第三單元電容器C_C3可為以如MOS電晶體的形式形成的典型的電容器。

第四電容器節點NC4可自電壓調節器REG接收電源供應電壓V_DDL。第四電容器節點NC4可連接至第四單元電容器C_C4。第四單元電容器C_C4可阻擋或減少被引入至電源供應電壓V_DDL的雜訊。在圖4所示傳輸器Tx包括於圖1所示第二驅動器電路121中的情況下，第四單元電容器C_C4可為與記憶體單元的電容器同時形成的單元電容器，且在圖4所示傳輸器Tx包括於圖1所示第一驅動器電路112中的情況下，第四單元電容器C_C4可為以如MOS電晶體的形式形成的典型的電容器。

第三電晶體M3可連接於第一電容器節點NC1與第二傳 輸節點NT2之間且可因應於比較訊號COMP而運作。第一電容器節點NC1可接收電源供應電壓V_DD。第一電容器節點NC1可連接至第一單元電容器C_C1。第一單元電容器C_C1可阻擋或減少被引入至電源供應電壓V_DD的雜訊。

第一電晶體M1可連接於第二傳輸節點NT2與第一傳輸節點NT1之間且可因應於第一資料訊號DT1而運作。第一資料訊號DT1可為包括與傳輸器Tx將傳輸的資訊對應的邏輯值的訊號。第一傳輸節點NT1可連接至DQ接墊。可在DQ接墊處產生小擺幅資料訊號。第一電晶體M1可為上拉電晶體。

第二電晶體M2可連接於第一傳輸節點NT1與接地節點V_SS之間且可因應於第二資料訊號DT2而運作。第二資料訊號DT2可為第一資料訊號DT1的反相型式。第二電晶體M2可為下拉電晶體。

可在DQ接墊處產生小擺幅資料訊號。可基於第一電晶體M1至第三電晶體M3的運作來確定對應於小擺幅資料訊號的電壓。小擺幅資料訊號的電壓可介於電源供應電壓V_DDL至電源供應電壓V_SS的範圍內。舉例而言，電源供應電壓V_SS可為0伏。電源供應電壓V_DDL可介於0.4伏至0.7伏的範圍內。可藉由電壓調節器REG改變電源供應電壓V_DDL的值。

在示例性實施例中，第一電晶體M1可為NMOS電晶體，第二電晶體M2可為NMOS電晶體，且第三電晶體M3可為NMOS電晶體。傳輸器Tx可使用適於低壓驅動的NMOS電晶體 來產生小擺幅資料訊號。

圖5是詳細示出根據示例性實施例的圖1所示接收器Rx的電路圖。參照圖5，接收器Rx可基於電源供應電壓V_DDQL及V_SS而被驅動且可基於參考電壓V_REF來確定小擺幅資料訊號的邏輯位準。圖5所示接收器Rx可為圖1所示第一驅動器電路112的接收器Rx或者可為圖1所示第二驅動器電路121的接收器Rx。

接收器Rx可包括第一電晶體T1至第五電晶體T5以及升壓電容器C_B。第一電晶體T1可連接於第一接收節點NR1與輸出節點No之間且可因應於輸入節點Ni的電壓而運作。輸入節點Ni可接收小擺幅資料訊號。輸出節點No可為節點，在所述節點處形成小擺幅資料訊號的所確定的邏輯位準的電壓。

第二電晶體T2可連接於第一接收節點NR1與第二接收節點NR2之間且可因應於參考電壓V_REF而運作。參考電壓V_REF可用作用於確定小擺幅資料訊號的邏輯位準的參考。舉例而言，參考電壓V_REF可為0.2伏。

第三電晶體T3可連接於第二接收節點NR2與接地節點V_SS之間且可因應於第二接收節點NR2的電壓而運作。

第四電晶體T4可連接於輸出節點No與接地節點V_SS之間且可因應於第二接收節點NR2的電壓而運作。

第五電晶體T5可連接於第五電容器節點NC5與第一接收節點NR1之間且可因應於第二接收節點NR2的電壓而運作。第五電容器節點NC5可接收電源供應電壓V_DDQL。第五電容器節點 NC5可連接至第五單元電容器C_C5。第五單元電容器C_C5可阻擋或減少被引入至電源供應電壓V_DDQL的雜訊。在圖5所示接收器Rx包括於圖1所示第二驅動器電路121中的情況下，第五單元電容器C_C5可為與記憶體單元的電容器同時形成的單元電容器，且在圖5所示接收器Rx包括於圖1所示第一驅動器電路112中的情況下，第五單元電容器C_C5可為以如MOS電容器的形式形成的典型的電容器。

升壓電容器C_B可連接於輸入節點Ni與第二接收節點NR2之間。在示例性實施例中，當升壓電容器C_B將輸入節點Ni的電壓傳輸至第二接收節點NR2時，接收器Rx可更準確及更快地確定小擺幅資料訊號的邏輯位準。

圖6是根據本揭露實施例的記憶體元件100的立體圖。參照圖6，記憶體元件100可包括在第三方向DR3上依序堆疊的緩衝器晶粒110與第一核心晶粒120a至第三核心晶粒120c。緩衝器晶粒110可藉由微凸塊連接至第一核心晶粒120a。第一核心晶粒120a可藉由微凸塊連接至第二核心晶粒120b。第二核心晶粒120b可藉由微凸塊連接至第三核心晶粒120c。

第一核心晶粒120a至第三核心晶粒120c中的每一者可包括多個核心晶粒區RG。核心晶粒區RG可包括藉由對應的微凸塊被供應電源供應電壓的下部區、其中微凸塊不存在或不能被設置的下部區、以及空的下部區。

在示例性實施例中，緩衝器晶粒110及第一核心晶粒 120a至第三核心晶粒120c可包括多個TSV，所述多個TSV在第三方向DR3上與微凸塊交疊並穿透緩衝器晶粒110及第一核心晶粒120a至第三核心晶粒120c。TSV可電性連接至對應的微凸塊。

圖7是詳細示出根據示例性實施例的圖6所示核心晶粒區RG的示意圖。在圖7中示出自第三方向DR3觀察到的核心晶粒區RG。核心晶粒區RG可包括在第一方向DR1及第二方向DR2上佈置的多個下部區。每一下部區可為以下區：所述區被供應電源供應電壓，在所述區中不能設置微凸塊，或者所述區是空的。以實例的方式示出核心晶粒區RG中所包括的下部區的數目、下部區的大小、以及下部區的形狀，但本揭露並不限於此。核心晶粒區RG中所包括的下部區的數目及下部區的大小可能增加或減少，且下部區的形狀可被改變。

藉由電源供應電壓V_SS標記的下部區可連接至被提供電源供應電壓V_SS的微凸塊。藉由電源供應電壓V_PPE標記的下部區可連接至被提供電源供應電壓V_PPE的微凸塊。藉由電源供應電壓V_DD標記的下部區可連接至被提供電源供應電壓V_DD的微凸塊。藉由電源供應電壓V_DDQL標記的下部區可連接至被提供電源供應電壓V_DDQL的微凸塊。

藉由無微凸塊(no micro-bump)標記的下部區可為其中在記憶體元件100的設計或製程中未設置微凸塊或者不能設置微凸塊的區。

由空的(empty)標記的下部區可能意指核心晶粒的空 區(例如，無電路區)。在示例性實施例中，可在由空的標記的下部區中設置單元電容器。單元電容器可阻擋或減少自TSV引入的雜訊，所述TSV在第一方向DR1或第二方向DR2上相鄰，並且經由所述TSV傳輸電源供應電壓。

圖8是示出根據本揭露實施例的記憶體系統1000的方塊圖。參照圖8，記憶體系統1000可包括記憶體元件100及記憶體控制器200。記憶體控制器200可向記憶體元件100傳輸位址ADDR及命令CMD，以將資料儲存於記憶體元件100中或者讀取儲存於記憶體元件100中的資料。

在示例性實施例中，位址ADDR可包括列位址RA及行位址CA。命令CMD可包括主動命令、寫入命令、讀取命令或預充電命令。然而，本揭露並不限於此。舉例而言，位址ADDR可包括各種類型的位址，且命令CMD可包括各種類型的命令。

在記憶體控制器200的控制下，記憶體元件100可儲存自記憶體控制器200接收的資料或者可將儲存於記憶體元件100中的資料傳輸至記憶體控制器200。

在示例性實施例中，記憶體元件100可為動態隨機存取記憶體(DRAM)，且記憶體控制器200與記憶體元件100可基於雙倍資料速率(double data rate，DDR)介面彼此進行通訊。然而，本揭露並不限於此。舉例而言，記憶體元件100可為例如以下各種記憶體元件中的一者：靜態隨機存取記憶體(static random access memory，SRAM)、同步DRAM(synchronous DRAM， SDRAM)、磁性RAM(magnetic RAM，MRAM)、鐵電式RAM(ferroelectric RAM，FRAM)、電阻式RAM(resistive RAM，ReRAM)及相變RAM(phase change RAM，PRAM)，且記憶體控制器200與記憶體元件100可基於例如以下各種介面中的一者彼此進行通訊：低功率DDR(low power DDR，LPDDR)、通用串列匯流排(universal serial bus，USB)、模組化多級轉換器(modular multilevel converter，MMC)、周邊組件互連(peripheral component interconnect，PCI)、PCI快速(PCI express，PCI-E)、高級技術附件(advanced technology attachment，ATA)、串列ATA(serial ATA，SATA)、並列ATA(parallel ATA，PATA)、小型電腦系統介面(small computer system interface，SCSI)、增強型標準(小型/系統)元件介面(enhanced standard(small/system)device interface，ESDI)及整合的驅動電子設備(integrated drive electronic，IDE)。

記憶體元件100可為低功率記憶體元件，所述低功率記憶體元件基於低於電源供應電壓V_DD的電源供應電壓V_DDQL而被驅動且基於低電壓的小擺幅資料訊號來儲存資料。記憶體元件100可為包括三維堆疊的記憶體晶粒(例如，緩衝器晶粒及核心晶粒)的元件。圖8所示記憶體元件100可為圖1所示記憶體元件100或者圖6所示記憶體元件100。

圖9是示出根據示例性實施例的圖8所示記憶體元件100的方塊圖。參照圖8及圖9，記憶體元件100可包括命令解碼器131、控制邏輯電路132、記憶體單元陣列122及介面電路113。

命令解碼器131可自記憶體控制器200接收命令CMD。命令解碼器131可向控制邏輯電路132提供對命令CMD進行解碼的結果。

控制邏輯電路132可基於來自命令解碼器131的解碼結果來控制記憶體元件100的組件。舉例而言，控制邏輯電路132可控制X解碼器X-DEC、Y解碼器Y-DEC及介面電路113的至少一部分，使得實行與命令解碼器131的解碼結果對應的操作，例如讀取操作或寫入操作。

記憶體單元陣列122可包括多個記憶體單元。多個記憶體單元可連接至字元線及位元線。字元線可連接至X解碼器X-DEC，且位元線可連接至Y解碼器Y-DEC。

介面電路113可與記憶體控制器200交換資料。介面電路113可包括讀出放大器SA及正反器FF。讀出放大器SA可為對類比訊號進行放大的電路。正反器FF可為保留或儲存資料訊號的電路。

在示例性實施例中，可利用三維堆疊的緩衝器晶粒與核心晶粒來實施記憶體元件100。舉例而言，介面電路113可包括於圖1所示緩衝器晶粒110中。記憶體單元陣列122可包括於圖1所示核心晶粒120中。控制邏輯電路132的至少一部分(例如，驅動器電路)可包括於圖1所示核心晶粒120中。

圖10是示出根據本揭露實施例的記憶體元件的操作方法的流程圖。記憶體元件可為圖1所示記憶體元件100。參照圖1 及圖10，記憶體元件100可包括緩衝器晶粒110及經由第一TSV及第二TSV電性連接至緩衝器晶粒110的核心晶粒120。

在操作S110中，記憶體元件100可經由對應的TSV自緩衝器晶粒110的電源線分配器111向核心晶粒120供應電源供應電壓V_DD、V_DDQL及V_SS中的至少一者。在示例性實施例中，可藉由核心晶粒120的單元電容器阻擋或降低被引入至電源供應電壓V_DD、V_DDQL及V_SS中的至少一者的至少一個雜訊。

在示例性實施例中，核心晶粒120可經由第一TSV至第四TSV連接至緩衝器晶粒110。第一TSV至第三TSV可分別向核心晶粒120供應電源線分配器111的電源供應電壓V_DD、V_DDQL及V_SS。第四TSV可在第一驅動器電路112與第二驅動器電路121之間傳輸小擺幅資料訊號。核心晶粒120可包括分別對應於電源供應電壓V_DD、V_DDQL及V_SS的第一單元電容器至第三單元電容器。第一單元電容器至第三單元電容器可阻擋或減少被引入至電源供應電壓V_DD、V_DDQL及V_SS的第一雜訊至第三雜訊。

在操作S120中，記憶體元件100可基於在操作S110中供應的電源供應電壓產生小擺幅資料訊號。在示例性實施例中，記憶體元件100可基於電源供應電壓V_DD、V_DDQL及V_SS產生小擺幅資料訊號。在操作S130中，記憶體元件100可經由一或多個對應的TSV傳輸在操作S120中產生的小擺幅資料訊號。

在示例性實施例中，記憶體元件100可將小擺幅資料訊號自核心晶粒120傳輸至緩衝器晶粒110。舉例而言，在操作S120 中，記憶體元件100的核心晶粒120中所包括的傳輸器Tx可基於電源供應電壓V_DD、V_DDQL及V_SS產生小擺幅資料訊號。可基於在操作S110中經由一或多個對應的TSV傳輸的電源供應電壓V_DD、V_DDQL及V_SS而驅動核心晶粒120的傳輸器Tx。在操作S130中，記憶體元件100可經由一或多個對應的TSV將小擺幅資料訊號自核心晶粒120的傳輸器Tx傳輸至緩衝器晶粒110的接收器Rx。

在示例性實施例中，記憶體元件100可將小擺幅資料訊號自緩衝器晶粒110傳輸至核心晶粒120。舉例而言，在操作S120中，記憶體元件100的緩衝器晶粒110中所包括的傳輸器Tx可基於電源供應電壓V_DD、V_DDQL及V_SS產生小擺幅資料訊號。在操作S130中，記憶體元件100可經由一或多個對應的TSV將小擺幅資料訊號自緩衝器晶粒110的傳輸器Tx傳輸至核心晶粒120的接收器Rx。可基於在操作S110中經由一或多個對應的TSV傳輸的電源供應電壓V_DD、V_DDQL及V_SS而驅動核心晶粒120的接收器Rx。

在示例性實施例中，小擺幅資料訊號的電壓可介於電源供應電壓V_SS至電源供應電壓V_DDQL的範圍內。

根據本揭露，提供一種記憶體元件以及其操作方法，所述記憶體元件是利用低電源供應電壓而被驅動且能夠藉由傳輸電壓低於通用資料訊號的電壓的小擺幅資料訊號來降低功耗。

另外，提供一種記憶體元件以及其操作方法，在所述記憶體元件中，藉由藉由核心晶粒的單元電容器阻擋任何其它電壓來減小由雜訊引起的影響，並且會提高儲存於記憶體元件中的資 料的可靠性。

儘管已參照本揭露的示例性實施例闡述了本揭露，然而對於此項技術中具有通常知識者而言將顯而易見的是，在不背離如以下申請專利範圍中提出的本揭露的精神及範圍的條件下可對示例性實施例作出各種改變及修改。

100、MD:記憶體元件

110:緩衝器晶粒

111:電源線分配器

112:第一驅動器電路

113:介面電路

120:核心晶粒

121:第二驅動器電路

122:記憶體單元陣列

FF:正反器

N:數目

Rx:接收器

SA:讀出放大器

Tx:傳輸器

V_DD、V_DDQL:電源供應電壓

V_SS:電源供應電壓、接地節點

Claims (10)

1. 一種記憶體元件，包括： 緩衝器晶粒，被配置成向第一基板穿孔（TSV）輸出第一電源供應電壓並自第二基板穿孔接收基於所述第一電源供應電壓產生的第一小擺幅資料訊號；以及 第一核心晶粒，經由所述第一基板穿孔及所述第二基板穿孔電性連接至所述緩衝器晶粒，包括第一單元電容器，所述第一單元電容器電性連接至所述第一基板穿孔且被配置成阻擋被引入至經由所述第一基板穿孔接收的所述第一電源供應電壓的第一雜訊，所述第一核心晶粒被配置成將所述第一小擺幅資料訊號輸出至所述第二基板穿孔， 其中所述第一小擺幅資料訊號的高位準的電壓低於所述第一電源供應電壓。
2. 如請求項1所述的記憶體元件，其中所述緩衝器晶粒更被配置成： 向第三基板穿孔輸出較所述第一電源供應電壓小的第二電源供應電壓， 向第四基板穿孔輸出較所述第二電源供應電壓小的第三電源供應電壓，以及 基於所述第二電源供應電壓及所述第三電源供應電壓接收所述第一小擺幅資料訊號，並且 其中： 所述第一核心晶粒經由所述第三基板穿孔及所述第四基板穿孔電性連接至所述緩衝器晶粒， 所述第一核心晶粒包括第二單元電容器，所述第二單元電容器連接至所述第三基板穿孔且被配置成阻擋被引入至經由所述第三基板穿孔接收的所述第二電源供應電壓的第二雜訊，且 所述第一核心晶粒被配置成基於所述第一電源供應電壓至所述第三電源供應電壓產生所述第一小擺幅資料訊號。
3. 如請求項2所述的記憶體元件，其中所述第一核心晶粒包括傳輸器，所述傳輸器被配置成基於所述第一電源供應電壓至所述第三電源供應電壓而被驅動且被配置成產生所述第一小擺幅資料訊號，並且 其中所述傳輸器包括： 多工器，被配置成基於第一資料訊號、與所述第一資料訊號的反相型式對應的第二資料訊號、時脈訊號、所述第一電源供應電壓及所述第三電源供應電壓產生上拉訊號及下拉訊號； 第一電晶體，連接於第一節點與第二節點之間，所述第一節點被配置成接收所述第二電源供應電壓，所述第二節點被配置成輸出所述第一小擺幅資料訊號，且所述第一電晶體被配置成因應於所述上拉訊號而運作；以及 第二電晶體，連接於所述第二節點與第三節點之間，且被配置成接收所述第三電源供應電壓，並且被配置成因應於所述下拉訊號而運作。
4. 如請求項3所述的記憶體元件，其中所述第一電晶體及所述第二電晶體是N型金屬氧化物半導體電晶體。
5. 如請求項2所述的記憶體元件，更包括： 電壓調節器，被配置成將所述第二電源供應電壓提供至所述緩衝器晶粒， 其中所述第一核心晶粒包括傳輸器，所述傳輸器基於所述第一電源供應電壓至所述第三電源供應電壓而被驅動且被配置成產生所述第一小擺幅資料訊號，並且 其中所述傳輸器包括： 比較器，被配置成對所述第二電源供應電壓與第一節點的電壓進行比較並輸出比較訊號； 第一電晶體，連接於第二節點與所述第一節點之間，所述第二節點被配置成接收所述第一電源供應電壓，所述第一電晶體被配置成因應於所述比較訊號而運作； 第二電晶體，連接於所述第一節點與第三節點之間，所述第三節點被配置成輸出所述第一小擺幅資料訊號，所述第二電晶體被配置成因應於第一資料訊號而運作；以及 第三電晶體，連接於所述第三節點與第四節點之間，所述第四節點被配置成接收所述第三電源供應電壓，所述第三電晶體被配置成因應於與所述第一資料訊號的反相型式對應的第二資料訊號而運作。
6. 如請求項2所述的記憶體元件，其中所述緩衝器晶粒包括接收器，所述接收器基於所述第二電源供應電壓及所述第三電源供應電壓而被驅動且被配置成確定所述第一小擺幅資料訊號的邏輯位準，並且 其中所述接收器包括： 第一電晶體，連接於第一節點與輸出節點之間，在所述輸出節點處形成所確定的所述邏輯位準的電壓，且所述第一電晶體被配置成因應於被配置成接收所述第一小擺幅資料訊號的輸入節點的電壓而運作； 第二電晶體，連接於所述第一節點與第二節點之間，且被配置成因應於參考電壓而運作，所述參考電壓用作用於確定所述邏輯位準的參考； 第三電晶體，連接於所述第二節點與第三節點之間，所述第三節點被配置成接收所述第三電源供應電壓，且所述第三電晶體被配置成因應於所述第二節點的電壓而運作； 第四電晶體，連接於所述輸出節點與所述第三節點之間，且被配置成因應於所述第二節點的所述電壓而運作； 第五電晶體，連接於第四節點與所述第一節點之間，所述第四節點被配置成接收所述第二電源供應電壓，且所述第五電晶體被配置成因應於所述第二節點的所述電壓而運作；以及 升壓電容器，連接於所述輸入節點與所述第二節點之間。
7. 如請求項2所述的記憶體元件，其中所述第一小擺幅資料訊號的電壓介於自所述第二電源供應電壓至所述第三電源供應電壓的範圍內。
8. 如請求項1所述的記憶體元件，其中所述第一核心晶粒包括記憶體單元陣列，所述記憶體單元陣列包括多個記憶體單元， 其中所述多個記憶體單元中的每一記憶體單元包括電晶體及電容器，所述電容器連接至所述電晶體且被配置成儲存資料，並且 其中所述第一單元電容器與所述記憶體單元的所述電容器位於相同的高度。
9. 如請求項1所述的記憶體元件，其中所述緩衝器晶粒與所述第一核心晶粒來自於不同的晶圓。
10. 一種記憶體元件，包括： 緩衝器晶粒，被配置成向第一基板穿孔（TSV）輸出第一電源供應電壓且向第二基板穿孔輸出基於所述第一電源供應電壓產生的小擺幅資料訊號；以及 核心晶粒，經由所述第一基板穿孔及所述第二基板穿孔電性連接至所述緩衝器晶粒，包括第一單元電容器，所述第一單元電容器電性連接至所述第一基板穿孔且被配置成阻擋被引入至經由所述第一基板穿孔接收的所述第一電源供應電壓的第一雜訊，所述核心晶粒被配置成自所述第二基板穿孔接收所述小擺幅資料訊號， 其中所述小擺幅資料訊號的高位準的電壓低於所述第一電源供應電壓。

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