KR101745342B1 - 송신기의 디엠퍼시스 회로 - Google Patents

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Abstract

송신기의 디엠퍼시스 회로가 개시된다. 본 발명의 디엠퍼시스 회로는, 제1전압, 상기 제1전압보다 낮은 제2전압, 제4전압 및 상기 제4전압보다 높은 제3전압을 각각 공급하는 레귤레이터, 및 각각 병렬로 연결되어 상기 제1 내지 제4전압을 소스전압으로 공급받는 제1 내지 제4트랜지스터를 포함하고, 상기 제1 내지 제4트랜지스터에 인가되는 제1 내지 제4데이터의 HIGH 또는 LOW에 의해 디엠퍼시스 데이터를 출력하고, 상기 제1 내지 제4트랜지스터는 N형 금속 산화막 반도체(NMOS) 트랜지스터이다.

Description

송신기의 디엠퍼시스 회로{DE-EMPHASIS CIRCUIT IN TRANSMITTER}
본 발명은 송신기의 디엠퍼시스 회로에 대한 것이다.
최근 반도체 집적 기술의 발전과 함께 수십 Gb/s 이상의 속도를 가지는 데이터 송수신 시스템에 대한 개발이 요구되고 있다.
도 1은 데이터 송수신 시스템의 구성도이다.
송신기(100)로부터 고속으로 전송되는 데이터는, 저주파 대역통과 필터(LPF)의 특성을 가지는 채널(300)에 의해 고주파 데이터 성분에 부호간 간섭(intersymbol interference, ISI)으로 인한 신호왜곡이 발생한다. 수신기(200)에서 왜곡된 데이터를 샘플링할 경우 데이터 오류가 발생할 수 있다.
고주파 대역의 신호감쇄와 ISI의 심화에 의해 데이터 전송 대역폭이 제한을 받게 되므로, 이를 보상해주기 위한 이퀄라이저(equalizer)의 적용이 요구된다. 이퀄라이저는 채널(300)의 손실변화에 대하여 데이터 전송의 정확성을 향상시켜 시스템의 고속화에 도움을 준다.
이퀄라이저 기법의 대표적인 것 중 하나가 디엠퍼시스(de-emphasis)이다. 도 2는 디엠퍼시스를 설명하기 위한 예시도이다.
디엠퍼시스는, 논리비트 0이 1로 전환(transition)되거나, 1이 0으로 전환될 때 전환되는 비트의 뒤 부분을 전환되는 비트의 기준전압보다 높게 또는 낮게 하는 것이다. 즉, 논리비트 1이 0으로 전환될 때 비트 1의 하강 에지(edge)의 전압이 논리비트 1의 기준전압보다 낮게(A, B) 설정되고, 마찬가지로 논리비트 0이 1로 전환될 때 비트 0의 상승 에지의 전압이 논리비트 0의 기준전압보다 높게(C, D) 설정된다.
디엠퍼시스를 적용하면 상대적으로 신호의 앞부분의 진폭이 강조된 결과가 되어, 신호의 앞부분에 존재하는 고주파 성분으로 인해 진폭이 감쇄되더라도 균등화를 이룰 수 있다.
이러한 디엠퍼시스를 이용한 이퀄라이징 회로로서, 다음과 같은 기술이 개시되어 있다.
[문헌 1] 공개특허 제2015-0134672호(2015. 12. 02 공개)
위 문헌 1에서 출력 데이터는 전원전압과 접지까지 스윙하는 데이터가 전류제어 이퀄라이저를 이용하여 디엠퍼시스하게 된다. 그러나, 이 회로는 고주파 성분의 데이터의 스윙이 미리 결정되어 있으며, 전류소모를 감소하기 위해 스윙을 감소하려면 임피던스가 채널 임피던스에 정합하지 못하는 문제점이 있다.
또한, 디엠퍼시스를 이용한 다른 방식으로서, 다음과 같은 기술이 개시되어 있다.
[문헌 2] A 5.2-Gb/s Low-Swing Voltage-Mode Transmitter With an AC-/DC-Coupled Equalizer and a Voltage Offset Generator(2014. 01)
위 문헌 2에서는 메인 드라이버로 출력되는 데이터와 1비트 지연된 데이터를 이용하여 이퀄라이저로 출력되는 데이터의 출력이 디엠퍼시스된다. 드라이버 출력 데이터를 채널 임피던스에 정합하여 반사파를 줄이는 것이 중요하지만, 문헌 2의 회로는 디엠퍼시스 과정중에 임피던스의 정합이 깨지는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는, NMOS 드라이버를 채용하여 출력전압이 낮아도 작은 스윙폭을 가지는 데이터가 출력되고 채널 임피던스에 정합한 데이터가 출력되는 디엠퍼시스 드라이버를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 기술적 과제는, 레귤레이터의 출력전압에 따라 채널 임피던스에 정합되어 데이터가 출력되는 송신기를 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 일실시예의 디엠퍼시스 회로는, 제1전압, 상기 제1전압보다 낮은 제2전압, 제4전압 및 상기 제4전압보다 높은 제3전압을 각각 공급하는 레귤레이터; 및 각각 병렬로 연결되어 상기 제1 내지 제4전압을 소스전압으로 공급받는 제1 내지 제4트랜지스터를 포함하고, 상기 제1 내지 제4트랜지스터에 인가되는 제1 내지 제4데이터의 HIGH 또는 LOW에 의해 디엠퍼시스 데이터를 출력하고, 상기 제1 내지 제4트랜지스터는 N형 금속 산화막 반도체(NMOS) 트랜지스터일 수 있다.
본 발명의 일실시예에서, 제1항에 있어서, 상기 제3전압은, 등가의 전류원에 의해 제공될 수 있다.
본 발명의 일실시예에서, 상기 제1 내지 제4데이터 중 어느 하나에 HIGH가 입력될 수 있다.
본 발명의 일실시예에서, 상기 제1 내지 제4데이터 중 어느 하나에 HIGH가 입력되되, 상기 제3데이터가 HIGH인 경우에는 상기 제4데이터에 HIGH가 입력될 수 있다.
또한, 상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 디엠퍼시스 회로는, 제5 내지 제8트랜지스터를 포함하는 메인 드라이버; 제9 및 제10트랜지스터를 포함하는 이퀄라이저; 전류제어 이퀄라이저; 및 상기 제5 및 제6트랜지스터에 제1전압을 공급하고, 제9 및 제10트랜지스터에 제2전압을 공급하는 레귤레이터를 포함하고, 상기 제5 및 제9트랜지스터의 소스와 상기 제7트랜지스터의 드레인이 연결되어 데이터가 출력되고, 상기 제6 및 제10트랜지스터의 소스와 상기 제8트랜지스터의 드레인이 연결되어 데이터가 출력되며, 상기 제9 및 제10트랜지스터에 각각 공급되는 데이터의 LOW 또는 HIGH에 따라 상기 전류제어 이퀄라이저의 전류원이 출력으로 공급되도록 구성될 수 있다.
본 발명의 일실시예에서, 상기 제5트랜지스터에 인가되는 데이터는, 출력 데이터와 이전 비트의 출력 데이터의 논리곱과 출력 데이터를 반전한 데이터의 논리합의 반전일 수 있다.
본 발명의 일실시예에서, 상기 제6트랜지스터에 인가되는 데이터는, 출력 데이터의 반전과 이전 비트의 출력 데이터의 반전의 논리곱과 출력 데이터의 논리합의 반전일 수 있다.
본 발명의 일실시예에서, 상기 제9트랜지스터에 인가되는 데이터는, 출력 데이터와 이전 비트의 출력 데이터의 논리곱일 수 있다.
본 발명의 일실시예에서, 상기 제10트랜지스터에 인가되는 데이터는, 출력 데이터의 반전과 이전 비트의 출력 데이터의 반전의 논리곱일 수 있다.
본 발명의 일실시예에서, 상기 제7트랜지스터에 인가되는 데이터는, 출력 데이터의 반전과 이전 비트의 출력 데이터의 반전의 논리곱과 출력 데이터의 논리합의 반전과 출력 데이터의 반전과 이전 비트의 출력 데이터의 반전의 논리곱의 합일 수 있다.
본 발명의 일실시예에서, 상기 제8트랜지스터에 인가되는 데이터는, 출력 데이터와 이전 비트의 출력 데이터의 논리곱과 출력 데이터를 반전한 데이터의 논리합의 반전과 출력 데이터와 이전 비트의 출력 데이터의 논리곱의 합일 수 있다.
본 발명의 일실시예에서, 상기 제9 및 제10트랜지스터에 인가되는 데이터에 의해 디엠퍼시스 데이터가 출력될 수 있다.
본 발명의 일실시예에서, 상기 제5 내지 제10트랜지스터는, NMOS 트랜지스터일 수 있다.
상기와 같은 본 발명은, 스위치로서 NMOS만 사용하는 구조의 드라이버를 채용함으로써 레귤레이터의 출력전압이 낮은 경우에도 작은 스윙폭을 가지는 데이터가 출력되므로 전력소모가 적고, 디엠퍼시스 동작중에도 채널 임피던스에 정합한 데이터가 출력되므로 신호의 왜곡을 줄이게 하는 효과가 있다.
도 1은 데이터 송수신 시스템의 구성도이다.
도 2는 디엠퍼시스를 설명하기 위한 예시도이다.
도 3은 본 발명의 일실시예의 송신기 구조를 설명하기 위한 일예시도이다.
도 4는 도 3의 논리회로 및 버퍼부의 일실시예 상세 구성도이다.
도 5는 본 발명의 제1실시예의 디엠퍼시스 회로의 구성을 설명하기 위한 구조도이다.
도 6은 본 발명의 일실시예에 의한 스위치로서 NMOS만 사용하는 구조의 방식을 설명하기 위한 일예시도이다.
도 7은 등가회로의 개념을 설명하기 위한 일예시도이다.
도 8은 도 5의 등가회로도이다.
도 9는 도 5의 디엠퍼시스 회로의 스위칭신호에 따른 데이터 출력을 설명하기 위한 일예시도이다.
도 10은 본 발명의 제2실시예의 디엠퍼시스 회로의 구성을 설명하기 위한 구성도이다.
도 11은 도 10의 디엠퍼시스 회로의 동작을 설명하기 위한 일실시예 타이밍도이다.
도 12 및 도 13은 도 10의 디엠퍼시스 회로의 임피던스 정합을 설명하기 위한 일예시도이다.
도 14는 Vs에 따라 병렬로 배치된 드라이버의 개수로 드라이버 임피던스를 채널 임피던스에 정합하는 예를 설명하기 위한 일예시도이다.
본 발명은 다양한 변경을 가할 수 있고 여러가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 3은 본 발명의 일실시예의 송신기 구조를 설명하기 위한 일예시도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예의 송신기(1)는, 병렬로 연결된 복수의 레귤레이터(10), 직렬화부(20), 논리회로 및 버퍼부(30), 병렬로 연결된 복수의 메인 드라이버(40), 병렬로 연결된 이퀄라이저(50) 및 병렬로 연결된 전류제어 이퀄라이저(60)를 포함할 수 있다.
레귤레이터(10)는 메인 드라이버(40) 및 이퀄라이저(50)의 공급전압의 범위를 제어할 수 있다. 즉, 메인 드라이버(40)에 포함되는 복수의 스위치(추후 설명)에 각각 서로 다른 전압을 공급할 수 있다. 또한, 레귤레이터(10)는 병렬로 연결된 이퀄라이저(50) 각각에 전압을 공급할 수 있다. 레귤레이터(10)는 예를 들어 LDO(low drop out) 방식의 레귤레이터일 수 있지만, 본 발명이 이에 한정되는 것은 아니며 다양한 방식의 레귤레이터가 사용될 수 있을 것이다.
직렬화부(20)는 병렬로 입력되는 데이터를 순서화하여 직렬로 변환할 수 있다. 본 발명의 일실시예에서, 병렬로 입력되는 DOUT[N], /DOUT[N], DOUT[N-1] 및 /DOUT[N-1]을 직렬로 논리회로 및 버퍼부(30)에 입력할 수 있다. 이때 /DOUT[N]은 DOUT[N]을 반전(inverting)한 것이다.
레귤레이터(10) 및 직렬화부(20)의 구성은 이미 본 발명이 속하는 기술분야에서 널리 알려진 바와 같으므로, 그 상세한 설명은 생략하기로 한다.
논리회로 및 버퍼부(30)는 직렬화부(20)로부터 DOUT[N], /DOUT[N], DOUT[N-1] 및 /DOUT[N-1]을 수신하여, 각각 메인 드라이버(40), 이퀄라이저 및 전류제어 이퀄라이저(60)에 입력하기 위한 입력 데이터를 출력할 수 있다.
도 4는 도 3의 논리회로 및 버퍼부(30)의 일실시예 상세 구성도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예의 논리회로 및 버퍼부(30)는 제1AND 게이트(31), 제1인버터(32), 제1NOR 게이트(33), 제2AND 게이트(34), 제2인버터(35) 및 제2NOR 게이트(36)를 포함할 수 있다.
제1AND 게이트(31)는 DOUT[N]과 DOUT[N-1]의 논리곱인 DEQ _UP[N]을 출력하고, 제1인버터(32)는 DOUT[N]을 반전하여 /DOUT[N]을 출력할 수 있다. 또한, 제1NOR 게이트(33)는 DEQ_UP[N]과 /DOUT[N]의 논리합의 반전인 DM_UP[N]을 출력할 수 있다.
또한, 제2AND 게이트(34)는 /DOUT[N]과 /DOUT[N-1]의 논리곱인 DEQ _ DN[N]을 출력하고, 제2인버터(35)는 /DOUT[N]을 반전하여 DOUT[N]을 출력할 수 있다. 또, 제2NOR 게이트(36)는 DEQ_DN[N]과 DOUT[N]의 논리합의 반전인 DM_ DN[N]을 출력할 수 있다.
즉, 논리회로 및 버퍼부(30)의 최종출력은 다음과 같이 나타낼 수 있다.
DEQ_UP[N]=DOUT[N]*DOUT[N-1]
DEQ_DN[N]=/DOUT[N]*/DOUT[N-1]
DM_UP[N]=/(DEQ_UP[N]+/DOUT[N])
DM_DN[N]=/(DEQ_DN[N]+DOUT[N])
이중 DM_UP[N]과 DM_ DN[N], DEQ _UP[N]과 DEQ _ DN[N]은 각각 메인 드라이버(40)로 입력될 수 있고, DEQ _UP[N]과 DEQ _ DN[N]은 이퀄라이저(50) 및 전류제어 이퀄라이저(60)로 입력될 수 있다.
이하, 본 발명에서는, 메인 드라이버(40)가 독립적으로 디엠퍼시스 데이터를 출력하는 제1실시예와, 메인 드라이버(40), 이퀄라이저(50) 및 전류제어 이퀄라이저(60)가 결합하여 디엠퍼시스 데이터를 출력하는 제2실시예를 구분하여 설명하기로 한다. 먼저 제1실시예에 대하여 설명한다.
도 5는 본 발명의 제1실시예의 디엠퍼시스 회로의 구성을 설명하기 위한 구조도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예의 디엠퍼시스 회로에서, 메인 드라이버(40)는 각각 병렬로 연결되는 제1 내지 제4nMOS 트랜지스터(TR1 내지 TR4)를 포함하며, 각각의 트랜지스터에는 데이터가 해당 트랜지스터를 온 또는 오프하는 스위칭신호로서 입력될 수 있다.
복수의 메인 드라이버(40)는 각각 병렬로 연결되는 것으로서 동일한 구조로 구성될 수 있다.
본 발명의 메인 드라이버(40)는 종래의 pMOS 대신 nMOS 트랜지스터를 채용한다. 도 6은 본 발명의 일실시예에 의한 스위치로서 NMOS만을 사용하는 구조의 방식을 설명하기 위한 일예시도이다.
(a)와 같이 종래의 드라이버에서는 인버터 pMOS(6A)를 채용하였으나, 이러한 구조의 드라이버의 경우 출력 Data_out_inv이 VDD 내지 GND로 스윙하는 경우 문제가 없지만, 전력소비 측면에서 스윙을 작게 하기 위해 VDD를 VS로 바꾸게 되면 pMOS의 소스-게이트 전압 Vsg가 낮아 특정 전압 이하에서는 턴온되지 않는 문제점이 발생하였다.
이와 같은 문제를 해결하기 위해, 본 발명의 일실시예에서는 (b)와 같이 스위치로서 NMOS만을 사용하는 구조를 채용한다. 즉, 상부 트랜지스터를 nMOS 트랜지스터를 채용(6B)하였다. 이러한 구조에서는 Data_inp와 Data_inm에는 차동입력되며, Data_inp=high, Data_inm=low인 경우 Data_out_NoN은 VS 전압이 출력되고, Data_inp=low, Data_inm=high이면 Data_out_NoN은 GND가 출력되어, Vs 내지 GND의 스윙폭을 가지게 되므로 전력소모 측면에서 장점이 있다.
다시 도 5에서, 각각의 TR은 레귤레이터(10)로부터 서로 다른 소스전압을 제공받을 수 있으며, TR1 내지 TR4에 제공되는 스위칭신호로서의 데이터는 채널(3)의 임피던스에 정합된 디엠퍼시스 데이터를 출력하게 할 수 있다. 예를 들어, TR1에 제공되는 전압 V1은 0.6V, TR2에 제공되는 전압 V2는 0.5V, TR3에 제공되는 전압 V3는 0.1V, TR4에 제공되는 전압 V4는 GND일 수 있다.
다만, 레귤레이터(10)가 0.1V의 전압을 전류로드 없이 출력하는 것이 실질적으로 어려우므로 본 발명의 일실시예에서는 등가회로를 구현하기로 한다. 도 7은 등가회로의 개념을 설명하기 위한 일예시도이고, 도 8은 도 5의 등가회로도이다.
도 7에서, (a)의 등가회로는 (b)이므로, 도 5의 회로는 도 8과 같이 구현할 수 있다. 이 경우, DEQ _ DN[N]에 데이터가 입력되는 경우 DM_ DN[N]에 동시에 데이터가 입력되도록 스위칭신호가 제공될 수 있다.'
도 9는 도 5의 디엠퍼시스 회로의 데이터 출력을 설명하기 위한 일예시도이다.
도면에 도시된 바와 같이, 데이터의 HIGH 또는 LOW에 따라 디엠퍼시스 데이터가 출력됨을 알 수 있다. 다만, 도 8의 등가회로에서는 TR3의 데이터가 HIGH가 되면 TR4의 입력 데이터가 동시에 HIGH가 되어야 함을 알 수 있다.
이와 같은 경우, 채널에서 송신기(1)를 바라보았을 때 TR3 쪽의 임피던스는 직렬로 연결된 전류원의 매우 큰 임피던스가 보이지만, 채널 임피던스에 정합된 TR4의 임피던스를 병렬로 바라보기 때문에 TR3의 임피던스(RSW3)은 중요하지 않다.
이와 같이 본 발명에 의하면, 스위치로서 NMOS만 사용하는 구조의 드라이버(40)를 채용함으로써 레귤레이터(10)의 출력전압에 따라 채널 임피던스에 정합되어 데이터가 최종 출력되도록 할 수 있다. 이러한 구조의 드라이버(40)는 레귤레이터(10)의 출력전압이 낮은 경우에도 작은 스윙폭을 가지는 데이터가 출력되므로 전력소모가 적고, 디엠퍼시스 동작중에도 채널 임피던스에 정합한 데이터가 출력되므로 신호의 왜곡을 줄일 수 있다.
이하에서는, 도면을 참조로 본 발명의 제2실시예의 송신기 구조에 대해 설명하기로 한다.
도 10은 본 발명의 제2실시예의 디엠퍼시스 회로의 구성을 설명하기 위한 구성도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예에서의 송신기의 디엠퍼시스 회로는, 병렬로 연결되는 복수의 메인 드라이버(40), 병렬로 연결되는 복수의 이퀄라이저(50) 및 병렬로 연결되는 복수의 전류제어 이퀄라이저(60)를 포함할 수 있다. 도 10에서는 전류제어 이퀄라이저(60)가 단독으로 도시되어 있으나 각각 병렬로 연결되는 것임은 도 3을 참조로 설명한 바와 같다.
본 발명의 제2실시예에서, 메인 드라이버(40)는 TR5 내지 TR8을 포함한다. TR5의 게이트에 DM_UP[N]이 입력될 수 있고, TR6의 게이트에 DM_ DN[N]이 입력될 수 있으며, TR7의 게이트에 DM_ DN[N]+DEQ _ DN[N]이 입력될 수 있고, TR8의 게이트에 DM_UP[N]+DEQ_UP[N]이 입력될 수 있다.
또한, 메인 드라이버(40)는 레귤레이터(10)로부터의 VS 전압으로 출력 스윙이 결정될 수 있다.
이퀄라이저(50)는 TR9 및 TR10을 포함하며, TR5 및 TR9의 소스와 TR7의 드레인이 연결되도록 구성될 수 있다. 또한, TR6 및 TR10의 소스와 TR8의 드레인이 연결되도록 구성될 수 있다. 한편, TR9의 게이트에 DEQ _UP[N]이 입력될 수 있고, TR10의 게이트에 DEQ _ DN[N]이 입력되도록 구성될 수 있다.
또한, 이퀄라이저(50)는 레귤레이터(10)로부터 수신하는 VSEQ 전압으로 출력 스윙이 결정될 수 있다.
또한 전류제어 이퀄라이저(60)는 DEQ _UP[N] 또는 DEQ _ DN[N]이 HIGH가 되면 원하는 디엠퍼시스 레벨만큼 전압이 형성되도록 전류가 공급되어, 디엠퍼시스된 데이터가 출력될 수 있다.
도 11은 도 9의 디엠퍼시스 회로의 동작을 설명하기 위한 일실시예 타이밍도이다.
도면에 도시된 바와 같이, 메인 드라이버(40)와 이퀄라이저(50, 60)는 동시에 동작하지 않도록 데이터가 입력되며, DEQ _UP[N]과 DEQ _ DN[N]이 입력되면 출력데이터는 디엠퍼시스됨을 알 수 있다.
도 12 및 도 13은 도 9의 디엠퍼시스 회로의 임피던스 정합을 설명하기 위한 일예시도이다.
본 발명의 일실시예에서는 동일한 구조의 메인 드라이버(40)가 병렬로 배치되어 있으므로, 병렬로 배치된 메인 드라이버(40) 중 n개의 드라이버를 선택하고 DM_UP[N]=HIGH가 입력되면, 굵은 선으로 표시된 플로우를 따라 도 13과 같이 TR5의 턴온 레지스턴스를 이용하여 등가회로가 생성된다.
따라서 메인 드라이버(40)는 병렬의 턴온 레지스턴스를 계산하여 채널의 임피던스에 정합할 수 있다. 도 14는 Vs에 따라 병렬로 배치된 드라이버의 개수로 드라이버 임피던스를 채널 임피던스에 정합하는 예를 설명하기 위한 일예시도이다.
즉, 병렬로 배치되는 메인 드라이버(40)는 단일 레이어의 드라이버에 비해 임피던스 매치가 용이함을 알 수 있다. 이는 이퀄라이저(50) 역시 마찬가지이다.
따라서, 이와 같은 본 발명의 일실시예의 디엠퍼시스 회로의 구성에 의해 디엠퍼시스 데이터를 출력하면서도 채널 임피던스에 정합하는 데이터가 출력되므로, 신호왜곡을 줄일 수 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.
10: 레귤레이터 20: 직렬화부
30: 논리회로 및 버퍼부 40: 메인 드라이버
50: 이퀄라이저 60: 전류제어 이퀄라이저

Claims (13)

  1. 제1전압, 상기 제1전압보다 낮은 제2전압, 제4전압 및 상기 제4전압보다 높은 제3전압을 각각 공급하는 레귤레이터; 및
    각각 병렬로 연결되어 상기 제1 내지 제4전압을 소스전압으로 공급받는 제1 내지 제4트랜지스터를 포함하고,
    상기 제1 내지 제4트랜지스터에 인가되는 제1 내지 제4데이터의 HIGH 또는 LOW에 의해 디엠퍼시스 데이터를 출력하고, 상기 제1 내지 제4트랜지스터는 N형 금속 산화막 반도체(NMOS) 트랜지스터인 디엠퍼시스 회로.
  2. 제1항에 있어서, 상기 제3전압은, 등가의 전류원에 의해 제공되는 디엠퍼시스 회로.
  3. 제1항에 있어서, 상기 제1 내지 제4데이터 중 어느 하나에 HIGH가 입력되는 디엠퍼시스 회로.
  4. 제2항에 있어서, 상기 제1 내지 제4데이터 중 어느 하나에 HIGH가 입력되되, 상기 제3데이터가 HIGH인 경우에는 상기 제4데이터에 HIGH가 입력되는 디엠퍼시스 회로.
  5. 제5 내지 제8트랜지스터를 포함하는 메인 드라이버;
    제9 및 제10트랜지스터를 포함하는 이퀄라이저;
    전류제어 이퀄라이저; 및
    상기 제5 및 제6트랜지스터에 제1전압을 공급하고, 제9 및 제10트랜지스터에 제2전압을 공급하는 레귤레이터를 포함하고,
    상기 제5 및 제9트랜지스터의 소스와 상기 제7트랜지스터의 드레인이 연결되어 데이터가 출력되고, 상기 제6 및 제10트랜지스터의 소스와 상기 제8트랜지스터의 드레인이 연결되어 데이터가 출력되며, 상기 제9 및 제10트랜지스터에 각각 공급되는 데이터의 LOW 또는 HIGH에 따라 상기 전류제어 이퀄라이저의 전류원이 출력으로 공급되도록 구성되는 디엠퍼시스 회로.
  6. 제5항에 있어서, 상기 제5트랜지스터에 인가되는 데이터는,
    출력 데이터와 이전 비트의 출력 데이터의 논리곱과 출력 데이터를 반전한 데이터의 논리합의 반전인 디엠퍼시스 회로.
  7. 제5항에 있어서, 상기 제6트랜지스터에 인가되는 데이터는,
    출력 데이터의 반전과 이전 비트의 출력 데이터의 반전의 논리곱과 출력 데이터의 논리합의 반전인 디엠퍼시스 회로.
  8. 제5항에 있어서, 상기 제9트랜지스터에 인가되는 데이터는,
    출력 데이터와 이전 비트의 출력 데이터의 논리곱인 디엠퍼시스 회로.
  9. 제5항에 있어서, 상기 제10트랜지스터에 인가되는 데이터는,
    출력 데이터의 반전과 이전 비트의 출력 데이터의 반전의 논리곱인 디엠퍼시스 회로.
  10. 제5항에 있어서, 상기 제7트랜지스터에 인가되는 데이터는,
    출력 데이터의 반전과 이전 비트의 출력 데이터의 반전의 논리곱과 출력 데이터의 논리합의 반전과 출력 데이터의 반전과 이전 비트의 출력 데이터의 반전의 논리곱의 합인 디엠퍼시스 회로.
  11. 제5항에 있어서, 상기 제8트랜지스터에 인가되는 데이터는,
    출력 데이터와 이전 비트의 출력 데이터의 논리곱과 출력 데이터를 반전한 데이터의 논리합의 반전과 출력 데이터와 이전 비트의 출력 데이터의 논리곱의 합인 디엠퍼시스 회로.
  12. 제5항에 있어서, 상기 제9 및 제10트랜지스터에 인가되는 데이터에 의해 디엠퍼시스 데이터가 출력되는 디엠퍼시스 회로.
  13. 제5항에 있어서, 상기 제5 내지 제10트랜지스터는, NMOS 트랜지스터인 디엠퍼시스 회로.



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