KR20110012405A - 쓰루 실리콘 비아 방식의 반도체 집적회로 - Google Patents

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Abstract

쓰루 실리콘 비아 방식의 반도체 집적회로는 적층 형성된 마스터 칩과 슬레이브 칩, 상기 마스터 칩과 상기 슬레이브 칩을 관통하여 형성되고 상기 마스터 칩과 상기 슬레이브 칩의 신호 전달을 위해 사용되는 쓰루 실리콘 비아를 구비하며, 터미네이션 제어신호에 따라 상기 쓰루 실리콘 비아를 설정 전압 레벨로 터미네이션 시키도록 구성된다.
쓰루 실리콘 비아, 신호 전달 속도

Description

쓰루 실리콘 비아 방식의 반도체 집적회로{THROUGH SILICON VIA TYPE SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 쓰루 실리콘 비아 방식의 반도체 집적회로에 관한 것이다.
반도체 메모리의 집적도가 높아짐에 따라 단일 패키지(Package)의 메모리 용량을 증가시켜야 할 필요성이 높아지고 있으며, 단일 패키지의 메모리 용량을 증가시키기 위한 하나의 방법으로 멀티 칩 패키지(Multi Chip Package) 구조가 널리 사용되고 있다.
최근에는 멀티 칩 패키지의 한 종류로서, 실리콘 비아(Silicon Via)를 이용하여 복수개의 칩들을 전기적으로 연결하는 쓰루 실리콘 비아(Through Silicon Via) 방식이 많이 사용되고 있다.
쓰루 실리콘 비아 방식은 복수개의 칩 들을 전기적으로 연결하기 위한 와이어 본딩(Wire Bonding) 등이 필요 없는 장점이 있는 반면, 쓰루 실리콘 비아 자체가 가지는 커패시턴스 값이 매우 크기 때문에 신호 전달 속도에 악영향을 끼치는 문제를 가질 수 밖에 없다.
따라서 신호 전달 속도를 향상시킬 수 있는 쓰루 실리콘 비아 방식의 반도체 집적회로의 개발이 요구되고 있다.
본 발명은 신호 전달 속도를 향상시킬 수 있도록 한 쓰루 실리콘 비아 방식의 반도체 집적회로를 제공함에 그 목적이 있다.
본 발명에 따른 쓰루 실리콘 비아 방식의 반도체 집적회로는 적층 형성된 마스터 칩과 슬레이브 칩, 상기 마스터 칩과 상기 슬레이브 칩을 관통하여 형성되고 상기 마스터 칩과 상기 슬레이브 칩의 신호 전달을 위해 사용되는 쓰루 실리콘 비아를 구비하며, 터미네이션 제어신호에 따라 상기 쓰루 실리콘 비아를 설정 전압 레벨로 터미네이션 시키도록 구성됨을 특징으로 한다.
본 발명에 따른 쓰루 실리콘 비아 방식의 반도체 집적회로는 전달 신호를 목표 레벨로 빠르게 천이시킬 수 있으므로 신호 전달 속도를 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명에 따른 쓰루 실리콘 비아 방식의 반도체 집적회로(100)는 마스터 칩(Master Chip)(110), 슬레이브 칩(Slave Chip)(120) 및 쓰루 실리콘 비아(130)를 구비한다.
마스터 칩(110)은 송신부(TX)(111), 수신부(RX)(112) 및 터미네이션 부(TRM)(113)를 구비한다.
슬레이브 칩(120)은 송신부(TX)(121) 및 수신부(RX)(122)를 구비한다.
이때 마스터 칩(110)과 슬레이브 칩(120) 중 어느 하나 또는 둘 다에 메모리 뱅크(Bank)를 구비할 수 있다. 또한 도 1에 도시된 본 발명의 실시예에서는 터미네이션부(113)를 마스터 칩(110)에 구성한 예를 든 것일 뿐, 터미네이션부(113)를 슬레이브 칩(120)에 구성하는 것도 가능하다.
상기 송신부(111, 121) 및 수신부(112, 122)는 입/출력 신호들만 차이가 있을 뿐 모두 동일한 회로 구성으로 구현할 수 있다.
따라서 마스터 칩(110)에서 슬레이브 칩(120)으로 신호를 전송하는 경우의 예를 든 도 2를 참조하여, 각 회로들의 구성을 설명하기로 한다.
마스터 칩(110)에서 슬레이브 칩(120)으로 신호를 전송하는 동작에는 마스터 칩(110)의 송신부(111) 및 터미네이션부(113)와 슬레이브 칩(120)의 수신부(122)가 관여하게 된다.
도 2에 도시된 바와 같이, 송신부(111)는 인버터(IV1), 낸드 게이트(ND1), 노아 게이트(NR1) 및 복수개의 트랜지스터 즉, 드라이버(M1, M2)로 구성된다.
송신부(111)는 송신 제어신호(PINSTP)가 활성화되면 데이터 라인(GIOM)의 레벨에 따라 드라이버(M1, M2)를 동작시켜 출력 노드(GIOTSV)를 전원 전압 레벨 또는 접지 전압 레벨로 구동하도록 구성된다.
터미네이션부(113)는 인버터(IV11), 복수개의 저항(R11, R12) 및 복수개의 트랜지스터(M11 ~ M14)를 구비한다.
터미네이션부(113)는 터미네이션 제어신호(GIOTEN)의 활성화 구간 동안 출력 노드(GIOTSV)를 기설정 레벨 예를 들어, 전원 전압의 절반에 해당하는 레벨로 터미네이션(termination) 시키도록 구성된다.
수신부(122)는 인버터(IV21), 낸드 게이트(ND21), 노아 게이트(NR21) 및 복수개의 트랜지스터 즉, 드라이버(M21, M22)로 구성된다.
수신부(122)는 수신 제어신호(GIOEN)가 활성화되면 입력된 데이터 즉, 쓰루 실리콘 비아(130)의 전압 레벨에 따라 드라이버(M21, M22)를 동작시켜 자신의 출력 노드(GIOS)를 전원 전압 레벨 또는 접지 전압 레벨로 구동하도록 구성된다.
이와 같이 구성된 본 발명의 실시예의 동작을 도 2 및 도 3을 참조하여 설명하면 다음과 같다.
터미네이션 제어신호(GIOTEN)가 활성화됨에 따라 터미네이션부(113)가 출력 노드(GIOTSV)를 기설정 레벨 예를 들어, 전원 전압의 절반에 해당하는 레벨로 터미네이션 시킨다.
이때 터미네이션 제어신호(GIOTEN)는 액티브(Active) 동작 구간 즉, 리드 구간과 라이트 구간 또는 리드 구간과 라이트 구간에 일정 타이밍 마진(timing margin)을 추가한 시간 동안 활성화될 수 있다.
마스터 칩(110)의 데이터 라인(GIOM)이 논리값 1에 해당하는 전압 레벨인 상태에서 펄스 형태의 송신 제어신호(PINSTP)가 활성화되면, 송신부(111)의 낸드 게이트(ND1)가 송신 제어신호(PINSTP)의 활성화 구간 동안 트랜지스터(M1)를 턴 온 시켜 출력 노드(GIOTSV)를 전원 전압 레벨로 구동한다.
이때 출력 노드(GIOTSV)는 전원 전압의 절반에 해당하는 레벨로 터미네이션된 상태이므로 목표 레벨 즉, 논리값 1에 해당하는 전원 전압 레벨까지 빠른 시간에 상승하게 된다.
그에 따라 슬레이브 칩(120)의 수신부(122)는 수신 제어신호(GIOEN)가 활성화됨에 따라 낸드 게이트(ND21)가 트랜지스터(M21)를 턴 온 시켜 자신의 출력 노드(GIOS)를 논리값 1에 해당하는 전원 전압 레벨로 구동한다.
본 발명의 실시예는 송신 제어신호(PINSTP)를 펄스 형태로 생성함으로써, 송신 제어신호(PINSTP)의 활성화 구간이 종료된 이후에는 터미네이션부(113)에 의해 출력 노드(GIOTSV)가 다시 전원 전압의 절반에 해당하는 레벨로 터미네이션 되어 다음 데이터를 받아들일 수 있는 준비상태가 되도록 하였다.
이때 송신 제어신호(PINSTP)는 데이터(GIOM)의 정렬이 완료되어 송신 가능한 타이밍을 가지고 생성되는 신호이며, 수신 제어신호(GIOEN)는 슬레이브 칩(120)에서 상기 데이터(GIOM)를 수신하기 위한 타이밍 마진 만큼 송신 제어신호(PINSTP)를 지연시켜 생성할 수 있다.
한편, 마스터 칩(110)의 데이터 라인(GIOM)이 논리값 0(Zero)에 해당하는 전압 레벨로 천이된 상태에서 펄스 형태의 송신 제어신호(PINSTP)가 다시 활성화되면, 송신부(111)의 노아 게이트(NR1)가 트랜지스터(M2)를 턴 온 시켜 출력 노드(GIOTSV)를 접지 전압 레벨로 구동한다.
이때 출력 노드(GIOTSV)는 전원 전압의 절반에 해당하는 레벨로 터미네이션되었거나 그에 준하는 레벨이므로 목표 레벨 즉, 논리값 0(Zero)에 해당하는 접지 전압 레벨까지 빠른 시간에 하강하게 된다.
그에 따라 슬레이브 칩(120)의 수신부(122)는 노아 게이트(NR21)가 트랜지스터(M22)를 턴 온 시켜 자신의 출력 노드(GIOS)를 논리값 0(Zero)에 해당하는 접지 전압 레벨로 구동한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 쓰루 실리콘 비아 방식의 반도체 집적회로의 레이아웃도,
도 2는 도 1의 마스터 칩(110)에서의 데이터 전송에 관련된 구성들의 회로도,
도 3은 도 2에 따른 각종 신호 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
110: 마스터 칩 120: 슬레이브 칩
130: 쓰루 실리콘 비아 113: 터미네이션부

Claims (5)

  1. 적층 형성된 마스터 칩과 슬레이브 칩;
    상기 마스터 칩과 상기 슬레이브 칩을 관통하여 형성되고 상기 마스터 칩과 상기 슬레이브 칩의 신호 전달을 위해 사용되는 쓰루 실리콘 비아를 구비하며,
    터미네이션 제어신호에 따라 상기 쓰루 실리콘 비아를 설정 전압 레벨로 터미네이션 시키도록 구성된 쓰루 실리콘 비아 방식의 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 마스터 칩은
    송신 제어신호의 활성화 구간 동안 상기 쓰루 실리콘 비아와 연결된 출력 노드를 전송할 데이터에 해당하는 전압 레벨로 구동하도록 구성된 송신부, 및
    상기 터미네이션 제어신호의 활성화 구간 동안 상기 출력 노드를 상기 설정 레벨로 터미네이션 시키도록 구성된 터미네이션부를 구비하는 쓰루 실리콘 비아 방식의 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 전송할 데이터는 반도체 집적회로 외부에서 제공되는 쓰루 실리콘 비아 방식의 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 슬레이브 칩은
    수신 제어신호의 활성화 구간 동안 자신의 출력 노드를 상기 쓰루 실리콘 비아의 논리 레벨에 해당하는 전압 레벨로 구동하도록 구성된 수신부를 구비하는 쓰루 실리콘 비아 방식의 반도체 집적회로.
  5. 제 4 항에 있어서,
    상기 슬레이브 칩은
    상기 출력 노드를 통해 출력되는 데이터를 저장하기 위한 메모리 영역을 더 구비하는 쓰루 실리콘 비아 방식의 반도체 집적회로.
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