JP2023508056A - デュアル基準電圧発生器、等化回路及びメモリ - Google Patents

デュアル基準電圧発生器、等化回路及びメモリ Download PDF

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Abstract

Figure 2023508056000001
本願は、オリジナルコード、第１コード及び第２コードを受信し、受信したオリジナルコードと第１コードに基づいて、第１基準電圧を発生させ、受信したオリジナルコードと第２コードに基づいて、第２基準電圧を発生させ、第１基準電圧が第２基準電圧と異なるデュアル基準電圧発生器、等化回路及びメモリを提供する。即ち、本願によるデュアル基準電圧発生器はオリジナルコード、第１コード及び第２コードに基づいて、２種の異なる基準電圧を出力することができ、等化処理で異なる基準電圧の需要をより良好に満たして、等化回路の等化処理効果を向上させることができ、また、上記オリジナルコード、第１コード及び第２コードの値を予め配置することによって、上記等化回路の受信データに対応するアイパターン内の電圧マージンとタイミングマージンをいずれも最大値にでき、更に受信データ信号の品質を向上可能である。
【選択図】図１

Description

（関連出願の相互参照）
本願は、２０２０年９月２４日に中国特許庁に提出された、出願番号が２０２０１１０１７１８６．３であり、出願名称が「デュアル基準電圧発生器、等化回路及びメモリ」である中国特許出願の優先権を主張し、その全ての内容は参照によって本願に組み込まれる。
本願の実施例は、集積回路の技術分野に関し、特に、デュアル基準電圧発生器、等化回路及びメモリに関するものである。
コンピュータ高速リンクにおいて、データ信号の伝送速度がますます速くなるのに伴い、明らかな符号間干渉（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＩＳＩと略称する）の発生を回避することが困難になっている。従って、高速リンクデータ信号に対して等化処理を行い、それによって、使用可能なデータ信号を再度取得することが必要になる。
メモリ受信器回路設計において、主に連続時間線形等化器（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ：ＣＴＬＥ）アーキテクチャを用いて等化処理を行い、その機能として、チャンネルの減衰特性により信号補償を行ってデータ信号の品質を向上させることである。
従来の等化回路においては、単一の安定的基準電圧のみが提供されることが一般的であり、高速受信器の受信データ信号の処理要求を満たすことが困難である。従って、等化回路の等化処理効果を向上させるために、等化回路内の基準電圧をどのように設計するかは、早急な解決の待たれる課題である。
本願の実施例は、等化回路の等化処理効果を効果的に向上可能なデュアル基準電圧発生器、等化回路及びメモリを提供する。
第１態様において、本願の実施例は、デュアル基準電圧発生器を提供し、等化回路に適用され、オリジナルコード、第１コード及び第２コードを受信し、受信した前記オリジナルコードと第１コードに基づいて、第１基準電圧を発生させ、受信した前記オリジナルコードと第２コードに基づいて、第２基準電圧を発生させ、前記第１基準電圧が前記第２基準電圧と異なる。
本願による上記デュアル基準電圧発生器は、２種の異なる基準電圧を提供でき、等化処理工程で異なる基準電圧の需要を良好に満たして、等化回路の等化処理効果を向上させることができる。
実行可能な一実施形態では、前記デュアル基準電圧発生器は第１処理回路、第２処理回路、第１セレクタ、第２セレクタ、第１出力バッファ回路、第２出力バッファ回路及び分圧回路を含む。
前記第１処理回路は２つの入力端が前記第１コードと前記オリジナルコードをそれぞれ受信し、出力端が前記第１セレクタの制御端に接続される。
前記第２処理回路は、２つの入力端が前記第２コードと前記オリジナルコードをそれぞれ受信し、出力端が前記第２セレクタの制御端に接続される。
前記分圧回路の出力端は、前記第１セレクタの入力端と前記第２セレクタの入力端にそれぞれ接続される。
前記第１セレクタの出力端は前記第１出力バッファ回路の入力端に接続され、前記第２セレクタの出力端は前記第２出力バッファ回路の入力端に接続され、前記第１基準電圧は前記第１出力バッファ回路の出力端から出力され、前記第２基準電圧は前記第２出力バッファ回路の出力端から出力される。
実行可能な一実施形態では、前記分圧回路は、それぞれが出力する電圧が異なる複数の電圧出力端を含む。
実行可能な一実施形態では、前記分圧回路の複数の電圧出力端は、前記第１セレクタの複数の入力端、前記第２セレクタの複数の入力端にそれぞれ接続される。
実行可能な一実施形態では、前記第１セレクタは、前記第１処理回路から出力されたコードに基づいて、前記分圧回路から出力された複数の電圧から１つの電圧を選択して前記第１出力バッファ回路に出力し、前記第２セレクタは、前記第２処理回路から出力されたコードに基づいて、前記分圧回路から出力された複数の電圧から１つの電圧を選択して前記第２出力バッファ回路に出力する。
実行可能な一実施形態では、前記第１処理回路は、前記第１処理回路の受信した前記オリジナルコードと前記第１コードに対して加算処理を行い、処理後のコードを出力する加算器を含み、前記第２処理回路は、前記第２処理回路の受信した前記オリジナルコードと前記第２コードに対して減算処理を行い、処理後のコードを出力する減算器を含む。
実行可能な一実施形態では、前記第１処理回路は、入力端が前記加算器の出力端に接続され、出力端が前記第１セレクタの制御端に接続される第１デコーダを更に含み、前記第２処理回路は、入力端が前記減算器の出力端に接続され、出力端が前記第２セレクタの制御端に接続される第２デコーダを更に含む。
実行可能な一実施形態では、前記第１基準電圧が前記第２基準電圧より大きい。
実行可能な一実施形態では、前記第１セレクタと前記第２セレクタには同じ回路構成が採用される。
実行可能な一実施形態では、前記第１出力バッファ回路と前記第２出力バッファ回路には同じ回路構成が採用される。
実行可能な一実施形態では、前記第１デコーダと前記第２デコーダには同じ回路構成が採用される。
第２態様においては、本願の実施例は、デュアル基準電圧発生器、第１入力バッファ回路、第２入力バッファ回路及び選択サンプリング回路を含む等化回路を提供する。
前記デュアル基準電圧発生器は、本願の第１態様で提供されたデュアル基準電圧発生器であり、出力する２種の異なる基準電圧がそれぞれ前記第１入力バッファ回路と前記第２入力バッファ回路の入力基準電圧となる。
前記第１入力バッファ回路と前記第２入力バッファ回路がそれぞれ前記選択サンプリング回路に接続される。
前記選択サンプリング回路は、前記等化回路から前回に出力されたデータに基づいて、前記第１入力バッファ回路から出力されるデータ信号又は前記第２入力バッファ回路から出力されるデータ信号を選択してデータのサンプリングを行って、収集されたデータを前記等化回路の現在出力するデータとする。
本願の実施例による上記等化回路は、２種の異なる基準電圧を採用する入力バッファ回路を含み、データ収集時、等化回路から前回に出力されたデータに基づいて、上記２つの入力バッファ回路から適切な入力バッファ回路を１つ選択してから、選択された入力バッファ回路から出力されたデータ信号に対してデータのサンプリングを行って、等化回路の入力電圧マージンを効果的に増加して、更に受信データ信号の品質を向上させることができる。
実行可能な一実施形態では、前記デュアル基準電圧発生器の受信したオリジナルコード、第１コード及び第２コードがいずれも目標値となる時、前記等化回路の受信データに対応するアイパターン内の電圧マージンとタイミングマージンがいずれも最大値になる。
実行可能な一実施形態では、前記オリジナルコード、前記第１コード及び前記第２コードの目標値は、
前記オリジナルコード、前記第１コード及び前記第２コードの初期値を０に設置するステップ１と、
前記オリジナルコードの値に１を足し、前記等化回路の受信データに対応するアイパターン内のタイミングマージンの大きさを測定するステップ２と、
前記タイミングマージンの最大値が得られるまで、前記ステップ２を繰り返して実行するステップ３と、
前記オリジナルコードの目標値を、前記タイミングマージンが最大値となる時の前記オリジナルコードの値として設置するステップ４と、
前記第１コードと前記第２コードの値にそれぞれ１を足し、前記等化回路の受信データに対応するアイパターン内の電圧マージンの大きさを測定するステップ５と、
前記電圧マージンの最大値が得られるまで、前記ステップ５を繰り返して実行するステップ６と、
前記第１コードと前記第２コードの目標値を、前記電圧マージンが最大値となる時の前記第１コードと前記第２コードの値として設置するステップ７とによって設置される。
第３態様においては、本願の実施例は、本願の第２態様で提供された等化回路を含むメモリを提供する。
本願の実施例は、デュアル基準電圧発生器、等化回路及びメモリを提供し、デュアル基準電圧発生器は、等化回路に適用され、オリジナルコード、第１コード及び第２コードを受信し、受信したオリジナルコード、第１コード及び第２コードに基づいて、２種の異なる基準電圧を出力する。即ち、本願によるデュアル基準電圧発生器は、等化処理で異なる基準電圧の需要をより良好に満たして、等化回路の等化処理効果を向上させることができ、また、上記オリジナルコード、第１コード及び第２コードの値を予め配置することによって、上記等化回路の受信データに対応するアイパターン内の電圧マージンとタイミングマージンをいずれも最大値にでき、更に受信データ信号の品質を向上可能である。
本願の実施例によるデュアル基準電圧発生器の回路構成模式図である。 本願の実施例による別のデュアル基準電圧発生器の回路構成模式図である。 本願の実施例による等化回路の回路構成模式図である。 本願の実施例による別の等化回路の回路構成模式図である。 本願の実施例による等化回路のデータ収集過程でのオシログラムである。 本願の実施例による等化回路の等化処理効果模式図である。 本願の実施例によるデュアル基準電圧発生器入力コードを決定する模式的フローチャートである。
本願の実施例又は従来技術における技術的解決手段をより明確に説明するために、以上に本願の実施例又は従来技術の記述に用いられる図面について簡単に説明するが、当然ながら、以下に記載する図面は単に本願の実施例の一部であり、当業者であれば、創造的な労力を要することなく、これらの図面に基づいて他の図面に想到し得る。
本願の実施例の目的、技術的解決手段及び利点をより明確にするために、以下に本願の実施例における図面を参照し、本願の実施例における技術的解決手段を明確に、完全に説明し、当然ながら、説明される実施例は本願の実施例の一部に過ぎず、全ての実施例ではない。本願における実施例に基づき、当業者が創造的な労力を要することなく、得られた他の全ての実施例は、いずれも本願の保護範囲に属する。
本願の実施例は、新たなデュアル基準電圧発生器を提供し、等化回路に適用され、該等化回路は、各種の高速インターフェース回路に適用することができ、具体的には各種のメモリ製品内の受信器回路に適用することができ、例えば、ＤＤＲ４型メモリ内の受信器回路に適用することができる。
現在、等化回路の設計においては、単一の安定的基準電圧のみが採用されることが一般であり、現在の等化回路に求められる等化処理効果を満たすことが困難である。
等化回路の等化処理効果を向上させるために、本願の実施例は、等化回路に適用されるデュアル基準電圧発生器を提供し、該デュアル基準電圧発生器は、２種の異なる基準電圧を提供し、等化回路の２つの入力バッファ回路に入力することができ、等化回路はデータ収集時、等化回路から前回に出力されたデータに基づいて、上記２つの入力バッファ回路からそのうちの一方から出力されたデータ信号を選択してデータ収集を行うことができ、それによって、前倒しして等化処理を行い、等化処理で異なる基準電圧の需要をより良好に満たして、等化処理効果を向上させることができる。
具体的には、上記デュアル基準電圧発生器はオリジナルコード、第１コード及び第２コードを受信し、受信したオリジナルコードと第１コードに基づいて、第１基準電圧を発生させ、受信したオリジナルコードと第２コードに基づいて、第２基準電圧を発生させることができる。第１基準電圧が第２基準電圧と異なる。
本願の実施例によるデュアル基準電圧発生器の回路構成模式図である図１を参照し、上記デュアル基準電圧発生器は、第１処理回路１１、第２処理回路１２、第１セレクタ１３、第２セレクタ１４、第１出力バッファ回路１５、第２出力バッファ回路１６及び分圧回路１７を含む。
第１処理回路１１は、２つの入力端が第１コードＡＤＤ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞をそれぞれ受信し、出力端が第１セレクタ１３の制御端ｂに接続される。
第２処理回路１２は、２つの入力端が第２コードＳＵＢ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞をそれぞれ受信し、出力端が第２セレクタ１４の制御端ｂに接続される。
分圧回路１７の出力端は、第１セレクタ１３の入力端と第２セレクタ１４の入力端にそれぞれ接続される。
分圧回路１７は、それぞれが出力する電圧が異なる複数の電圧出力端を含む。
選択可能に、分圧回路１７は、シリーズの抵抗を直列に接続することによってシリーズの分圧を得ることができる抵抗分圧回路を含む。
分圧回路１７は複数の電圧出力端が第１セレクタ１３の複数の入力端と第２セレクタ１４の複数の入力端にそれぞれ接続される。説明すべきこととして、図１において、理解しやすくするために、分圧回路１７の１つの電圧出力端が第１セレクタ１３の１つの入力端ａに接続されることだけ示されており、分圧回路１７の１つの電圧出力端が第２セレクタ１４の１つの入力端ａに接続されることだけ示されている。
第１セレクタ１３の出力端は第１出力バッファ回路１５の入力端に接続され、第２セレクタ１４の出力端は第２出力バッファ回路１６の入力端に接続され、第１基準電圧ＶＲＥＦＤＱ＿ＡＤＤは第１出力バッファ回路１５の出力端から出力され、第２基準電圧ＶＲＥＦＤＱ＿ＳＵＢは第２出力バッファ回路１６の出力端から出力される。
本願の可能な一実施形態では、第１セレクタ１３は第１処理回路１１から出力されたコードに基づいて、分圧回路１７から出力された複数の電圧から１つの電圧を選択して第１出力バッファ回路１５に出力し、第２セレクタ１４は第２処理回路１２から出力されたコードに基づいて、分圧回路１７から出力された複数の電圧から１つの電圧を選択して第２出力バッファ回路１６に出力する。
具体的には、第１処理回路１１は第１コードＡＤＤ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞を受信して、第１コードＡＤＤ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞を処理し、処理後に得られたコードを第１セレクタ１３に入力し、第１セレクタ１３は受信したコードに基づいて、分圧回路１７から出力された複数の電圧から１つの電圧を選択してから、選択された電圧を第１出力バッファ回路１５に出力し、第１出力バッファ回路１５は受信した電圧に基づいて第１基準電圧ＶＲＥＦＤＱ＿ＡＤＤを出力する。
同様に、第２処理回路１２は第２コードＳＵＢ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞を受信して、第２コードＳＵＢ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞を処理し、処理後に得られたコードを第２セレクタに入力し、第２セレクタ１４は受信したコードに基づいて、分圧回路１７から出力された複数の電圧から１つの電圧を選択してから、選択された電圧を第２出力バッファ回路１６に出力し、第２出力バッファ回路１６は受信した電圧に基づいて第２基準電圧ＶＲＥＦＤＱ＿ＳＵＢを出力する。
選択可能に、オリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞はＤＤＲ４メモリ内のモードレジスタＭＲ６の第０、１、２、３、４、５ビット、即ちＭＲ６ Ａ［５：０］であってよい。本願はＤＤＲ４メモリのＶＲＥＦＤＱ補正モードで、ＭＲ６ Ａ［５：０］を配置することができる。
実行可能な一実施形態では、回路整合度を向上させて、回路設計コストを節約できるように、第１セレクタ１３と第２セレクタ１４には同じ回路構成が採用され、及び／又は、第１出力バッファ回路１５と第２出力バッファ回路１６には同じ回路構成が採用される。
本願の実施例によるデュアル基準電圧発生器は、上記第１コード、第２コード及びオリジナルコードに基づいて、２種の異なる基準電圧を出力することができ、等化処理工程で異なる基準電圧の需要を良好に満たして、等化回路の等化処理効果を向上させることができる。
上記実施例に記載された内容に基づき、本願の実施例による別のデュアル基準電圧発生器の回路構成模式図である図２を参照する。
本願の実施例では、第１処理回路１１は、第１処理回路１１の受信した第１コードＡＤＤ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞に対して加算処理を行い、処理後のコードを出力するように構成される加算器１１１を含む。
一例として、加算器１１１はＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞にＡＤＤ＜３：０＞を足すことできる。
第２処理回路１２は、第２処理回路１２の受信した第２コードＳＵＢ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞に対して減算処理を行い、処理後のコードを出力するように構成される減算器１２１を含む。
一例として、減算器１２１はＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞からＳＵＢ＜３：０＞を差し引くことができる。
第１処理回路１１は、入力端が加算器１１１の出力端に接続され、出力端が第１セレクタ１３の制御端ｂに接続される第１デコーダ１１２を更に含む。
第２処理回路１２は、入力端が減算器１２１の出力端に接続され、出力端が第２セレクタ１４の制御端ｂに接続される第２デコーダ１２２を更に含む。
ここで、第１デコーダ１１２は加算器１１１から出力されるコードをデコードし、特定形式のデータを出力するように構成される。同じ原理によれば、第２デコーダ１２２は減算器１２１から出力されるコードをデコードするように構成される。
選択可能に、回路整合度を向上させて、回路設計コストを節約できるように、第１デコーダと第２デコーダは同じ回路構成であってよい。
本願の実施例では、第１セレクタ１３と第２セレクタ１４で受信したコード値が大きいほど、分圧回路１７で発生したシリーズの電圧から選択して出力する電圧が大きくなる。
理解可能なこととして、第１デコーダ１１２で出力するコードは、第１コードＡＤＤ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞に基づいて加算処理を行った後に生成するものであり、第２デコーダ１２２で出力するコードは、第２コードＳＵＢ＜３：０＞とオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞に基づいて減算処理を行った後に生成するものであり、そのため、第１セレクタ１３で受信するコード値が第２セレクタ１４で受信するコード値より大きく、更に第１セレクタ１３が分圧回路１７から出力されたシリーズの電圧から選択する電圧は、第２セレクタ１４が分圧回路１７から出力されたシリーズの電圧から選択する電圧より大きく、そのため、最後に出力される第１基準電圧を第２基準電圧より大きくできる。
更に、上記実施例に記載された内容に基づき、本願の実施例においては、更に、等化回路を提供する。本願の実施例による等化回路の回路模式図である図３を参照する。図３において、上記等化回路はデュアル基準電圧発生器１０、第１入力バッファ回路２０、第２入力バッファ回路３０及び選択サンプリング回路４０を含む。
ここで、デュアル基準電圧発生器１０は上記実施例に記載されたデュアル基準電圧発生器であり、具体的には上記実施例内の内容を参照でき、ここで繰り返して説明しない。
本実施例では、デュアル基準電圧発生器１０から出力される２種の異なる基準電圧は、それぞれ第１入力バッファ回路２０と第２入力バッファ回路３０の入力基準電圧である。
第１入力バッファ回路２０と第２入力バッファ回路３０がそれぞれ選択サンプリング回路４０に接続され、選択サンプリング回路４０は、等化回路から前回に出力されたデータに基づいて、第１入力バッファ回路２０から出力されたデータ信号又は第２入力バッファ回路３０から出力されたデータ信号を選択してデータのサンプリングを行って、収集されたデータを等化回路の現在出力するデータとする。
一例として、等化回路から前回に出力されたデータの値が１である場合、選択サンプリング回路４０は、第１入力バッファ回路２０から出力されたデータ信号を選択してデータのサンプリングを行って、収集されたデータを等化回路の現在出力するデータとする。等化回路から前回に出力されたデータの値が０である場合、選択サンプリング回路４０は、第２入力バッファ回路３０から出力されたデータ信号を選択してデータのサンプリングを行って、収集されたデータを等化回路の現在出力するデータとする。
理解可能なこととして、第１入力バッファ回路２０と第２入力バッファ回路３０に採用される基準電圧が異なるため、第１入力バッファ回路２０と第２入力バッファ回路３０が受信データと基準電圧を比較する時の電圧マージンも異なる。選択サンプリング回路４０は、データ収集時、等化回路から前回に出力されたデータに基づいて、第１入力バッファ回路２０から出力されたデータ信号からデータ収集を行うか、第２入力バッファ回路３０から出力されたデータ信号からデータ収集を行うかを選択し、これによって、上記等化回路は前回出力のデータに基づいて前倒ししてデータ等化処理を行うことができ、ＩＳＩを除去して、受信データ信号の品質を向上させることに寄与する。
更に、上記実施例に記載された内容に基づき、本願の実施例による別の等化回路の回路構成模式図である図４を参照する。本願の可能な一実施形態では、デュアル基準電圧発生器１０は第１基準電圧出力端Ｈと第２基準電圧出力端Ｌを含み、第１基準電圧出力端Ｈから出力される第１基準電圧と第２基準電圧出力端Ｌから出力される第２基準電圧が異なる。
選択可能に、第１基準電圧が第２基準電圧より大きい。
第１基準電圧出力端Ｈが第１入力バッファ回路２０の基準電圧入力端に接続され、第２基準電圧出力端Ｌが第２入力バッファ回路３０の基準電圧入力端に接続される。
本願の実施例では、選択サンプリング回路４０は選択回路とサンプリング回路を含み、この選択回路とサンプリング回路とが接続される。上記選択回路は、上記サンプリング回路から送信されたデータに基づいて、第１入力バッファ回路２０から出力されたデータ信号又は第２入力バッファ回路３０から出力されたデータ信号を選択して、上記サンプリング回路に入力するように構成されてもよい。上記サンプリング回路はこの選択回路から入力したデータ信号に対してデータのサンプリングを行うように構成される。
具体的には、また図４を参照し、上記選択回路は第１選択回路４１と第２選択回路４２を含み、上記サンプリング回路は第１サンプリング回路４３と第２サンプリング回路４４を含む。
第１選択回路４１の２つの入力端ａとｂは、第１入力バッファ回路２０の出力端と第２入力バッファ回路３０の出力端にそれぞれ接続され、第２選択回路４２の２つの入力端ａとｂは、第１入力バッファ回路２０の出力端と第２入力バッファ回路３０の出力端にそれぞれ接続される。
第１選択回路４１は、出力端が第１サンプリング回路４３の入力端に接続され、制御端ｃが第２サンプリング回路４４の出力端に接続され、第２選択回路４２は、出力端が第２サンプリング回路４４の入力端に接続され、制御端ｃが第１サンプリング回路４３の出力端に接続される。
第１サンプリング回路４３は、現在収集されたデータＤＱ＿ＲＩＳＥを第２選択回路４２の制御端ｃに送信するように構成され、第２選択回路４２は、第１サンプリング回路４３から送信されたデータＤＱ＿ＲＩＳＥに基づいて、第１入力バッファ回路２０又は第２入力バッファ回路３０内のデータを選択して第２サンプリング回路４４に入力する。
第２サンプリング回路４４は、現在収集されたデータＤＱ＿ＦＡＬＬを第１選択回路４１の制御端ｃに送信するように構成され、第１選択回路４１は、第２サンプリング回路４４から送信されたデータＤＱ＿ＦＡＬＬに基づいて、第１入力バッファ回路２０又は第２入力バッファ回路３０内のデータを選択して第１サンプリング回路４３に入力する。
選択可能に、第１サンプリング回路４３が第２選択回路４２の制御端ｃに送信したデータＤＱ＿ＲＩＳＥが１である場合、第２選択回路４２は第１入力バッファ回路２０の出力データを選択して第２サンプリング回路４４に入力する。第１サンプリング回路４３が第２選択回路４２の制御端ｃに送信したデータＤＱ＿ＲＩＳＥが０である場合、第２選択回路４２は第２入力バッファ回路３０の出力データを選択して第２サンプリング回路４４に入力する。
第２サンプリング回路４４が第１選択回路４１の制御端ｃに送信したデータＤＱ＿ＦＡＬＬが１である場合、第１選択回路４１は第１入力バッファ回路２０の出力データを選択して第１サンプリング回路４３に入力する。第２サンプリング回路４４が第１選択回路４１の制御端ｃに送信したデータＤＱ＿ＦＡＬＬが０である場合、第１選択回路４１は第２入力バッファ回路３０の出力データを選択して第１サンプリング回路４３に入力する。
選択可能に、回路整合度を向上させて、回路設計コストを節約できるように、第１選択回路４１と第２選択回路４２は同じ回路構成を採用してもよい。
選択可能に、回路整合度を向上させて、回路設計コストを節約するように、第１サンプリング回路４３と第２サンプリング回路４４は同じ回路構成を採用してもよい。
更に、上記等化回路は、サンプリングクロック入力回路５０を更に含み、サンプリングクロック入力回路５０の出力端は、第１サンプリング回路４３と第２サンプリング回路４４のサンプリングクロックの入力端にそれぞれ接続され、第１サンプリング回路４３と第２サンプリング回路４４にサンプリングクロック信号を提供することができる。
ここで、サンプリングクロック入力回路５０は、互いに逆方向であるサンプリングクロック信号ＤＱＳとＤＱＳＢを受信することができる。
また、サンプリングクロック入力回路５０はコンパレータ回路と遅延回路を更に含む。遅延回路はコンパレータ回路から出力されるサンプリングクロック信号の位相を調節することができる。
一例として、第１サンプリング回路４３は、受信されたサンプリングクロック信号ＤＱＳが立ち上がりエッジである場合、第１選択回路４１から出力されたデータ信号に基づいてデータのサンプリングを行って、データＤＱ＿ＲＩＳＥを収集し、データＤＱ＿ＲＩＳＥを第２選択回路４２に送信して、第２選択回路４２の制御信号とする。第２サンプリング回路４４は、受信されたサンプリングクロック信号ＤＱＳが立ち下がりエッジである場合、第２選択回路４２から出力されたデータ信号に基づいてデータのサンプリングを行って、データＤＱ＿ＦＡＬＬを収集し、データＤＱ＿ＦＡＬＬを第１選択回路４１に送信して、第１選択回路４１の制御信号とする。
更に、また図４を参照し、第１入力バッファ回路２０は第１コンパレータ回路２１と第１遅延回路２２を含み、第１コンパレータ回路２１と第１遅延回路２２とが直列に接続され、第１コンパレータ回路２１の基準電圧入力端が第１基準電圧出力端Ｈに接続される。
第２入力バッファ回路３０は第２コンパレータ回路３１と第２遅延回路３２を含み、第２コンパレータ回路３１と第２遅延回路３２とが直列に接続され、第２コンパレータ回路３１の基準電圧入力端が第２基準電圧出力端Ｌに接続される。
第１コンパレータ回路２１の信号入力端と第２コンパレータ回路３１の信号入力端が同じ入力データ信号ＤＱに接続される。
ここで、第１遅延素子２２は、ＤＱ信号の位相を調節して、第１サンプリング回路４３で受信されるＤＱ信号をサンプリングクロック信号と同期するように保持するために用いられ、これによって第１サンプリング回路４３はサンプリングクロック信号に基づいて、正確なデータを収集することができる。第２遅延素子３２は、同様にＤＱ信号の位相を調節して、第２サンプリング回路４４で受信されるＤＱ信号をサンプリングクロック信号と同期するように保持するために用いられ、これによって第２サンプリング回路４４はサンプリングクロック信号により正確なデータを収集することができる。
選択可能に、回路整合度を向上させて、回路設計コストを節約できるように、第１コンパレータ回路２１と第２コンパレータ回路３１は同じ回路構成を採用してもよい。
選択可能に、回路整合度を向上させて、回路設計コストを節約するように、第１遅延回路２２と第２遅延回路３２は同じ回路構成を採用してもよい。
理解可能なこととして、等化回路の現在出力するデータが、サンプリングクロック信号ＤＱＳが立ち上がりエッジである時に第１サンプリング回路４３により収集されたデータであれば、等化回路から前回に出力されたデータは、サンプリングクロック信号ＤＱＳがこの立ち上がりエッジの１つ前の隣接立ち下がりエッジである時に第２サンプリング回路４４により収集されたデータであり、等化回路の現在出力するデータが、サンプリングクロック信号ＤＱＳが立ち下がりエッジである時に第２サンプリング回路４４により収集されたデータであれば、等化回路から前回に出力されたデータは、サンプリングクロック信号ＤＱＳがこの立ち下がりエッジの１つ前の隣接立ち上がりエッジである時に第１サンプリング回路４３により収集されたデータである。
本願の実施例をより良好に理解するために、本願の実施例による等化回路のデータ収集過程でのオシログラムである図５を参照する。
図５において、ＤＱ＿ＶＲＥＦＤＱＡＤＤは、第１入力バッファ回路２０がＤＱ信号と第１基準電圧Ｈに基づいて出力するデータを示し、ＤＱ０、ＤＱ１、ＤＱ２…を含む。ＤＱ＿ＶＲＥＦＤＱＳＵＢは、第２入力バッファ回路３０がＤＱ信号と第２基準電圧Ｌに基づいて出力するデータを示し、同様にＤＱ０、ＤＱ１、ＤＱ２…を含む。
本願の実施例では、第１サンプリング回路４３で受信したサンプリングクロック信号ＤＱＳが立ち上がりエッジである時、データＤＱ０を収集し、ＤＱ０を第２選択回路４２に送信し、データＤＱ０の値が１であれば、第２選択回路４２がその入力端ａを介して、第１入力バッファ回路２０で発生したデータを第２サンプリング回路４４に出力する。第２サンプリング回路４４で受信したサンプリングクロック信号ＤＱＳが立ち下がりエッジである時、第１入力バッファ回路２０から出力されるデータＤＱ１を収集し、データＤＱ０の値が０であれば、第２選択回路４２がその入力端ｂを介して、第２入力バッファ回路３０で発生したデータを第２サンプリング回路４４に出力する。第２サンプリング回路４４で受信したサンプリングクロック信号ＤＱＳが立ち下がりエッジである時、第２入力バッファ回路３０から出力されるデータＤＱ１を収集することができる。
同様に、第２サンプリング回路４４がデータＤＱ１を収集した後、ＤＱ１を第１選択回路４１に送信し、上記データＤＱ１の値が１であれば、第１選択回路４１がその入力端ａを介して、第１入力バッファ回路２０で発生したデータを第１サンプリング回路４３に出力する。第１サンプリング回路４３で受信したサンプリングクロック信号ＤＱＳが立ち上がりエッジである時、第１入力バッファ回路２０から出力されるデータＤＱ２を収集し、上記データＤＱ１の値が０であれば、第１選択回路４１がその入力端ｂを介して、第２入力バッファ回路３０で発生したデータを第１サンプリング回路４３に出力する。第１サンプリング回路４３で受信したサンプリングクロック信号ＤＱＳが立ち上がりエッジである時、第２入力バッファ回路３０から出力されるデータＤＱ２を収集することができる。
上記実施例に記載された内容によれば、本願の可能な一実施形態では、第１基準電圧は基準である基準電圧を強化したものであり、第２基準電圧は基準である基準電圧を弱めたものである。従って、等化回路から前回に出力されたデータが１である場合、基準電圧が第１基準電圧である第１入力バッファ回路から出力されたデータ信号を選択してデータのサンプリングを行い、等化回路から前回に出力されたデータが０である場合、基準電圧が第２基準電圧である第２入力バッファ回路から出力されたデータ信号を選択してデータのサンプリングを行い、これによって、等化回路の入力電圧マージンを効果的に向上させることができ、更にＩＳＩを効果的に除去して、書込みデータのアイパターンの開き具合を向上させる。
本願の実施例をより良好に理解するために、本願の実施例による等化回路の等化処理効果模式図である図６を参照する。
図６から明らかなように、等化回路から前回に出力されたデータＰｒｅ＿Ｄａｔａの値が１である場合、基準電圧が第１基準電圧ＶＲＥＦＤＱ＿ＡＤＤである第１入力バッファ回路から出力されたデータ信号を選択してデータのサンプリングを行い、この場合、等化回路の入力電圧マージン（黒色矢印で示す）は、基準電圧が基準としての基準電圧ＶＲＥＦＤＱである入力バッファ回路から出力されたデータ信号によってデータのサンプリングを行った時に上記等化回路の入力電圧マージン（灰色矢印で示す）を明らかに超えている。
同様に、等化回路から前回に出力されたデータＰｒｅ＿Ｄａｔａの値が０である場合、基準電圧が第２基準電圧ＶＲＥＦＤＱ＿ＳＵＢである第２入力バッファ回路から出力されたデータ信号を選択してデータのサンプリングを行い、この場合、等化回路の入力電圧マージン（黒色矢印で示す）は、基準電圧が基準としての基準電圧ＶＲＥＦＤＱである入力バッファ回路から出力されたデータ信号によってデータのサンプリングを行った時に上記等化回路の入力電圧マージン（灰色矢印で示す）を明らかに超えている。
本願の実施例による等化回路は、２種の異なる基準電圧を採用する入力バッファ回路を含み、データ収集時、等化回路から前回に出力されたデータに基づいて、上記２つの入力バッファ回路から適切な入力バッファ回路を１つ選択してから、選択された入力バッファ回路から出力されたデータ信号に対してデータのサンプリングを行って、等化回路の入力電圧マージンを効果的に増加して、更に受信データ信号の品質を向上させることができる。
上記実施例に記載された内容によれば、本願の可能な一実施形態では、上記オリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞、第１コードＡＤＤ＜３：０＞及び第２コードＳＵＢ＜３：０＞の値を目標値に配置することによって、上記等化回路の受信データに対応するアイパターン内の電圧マージンとタイミングマージンをいずれも最大値にすることができる。
具体的には、本願の実施例による基準電圧発生器入力コードを決定する模式的フローチャートである図７を参照する。上記オリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞、第１コードＡＤＤ＜３：０＞及び第２コードＳＵＢ＜３：０＞の目標値は、
第１コードＡＤＤ＜３：０＞、第２コードＳＵＢ＜３：０＞及びオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞の初期値を０に設置するステップＳ７０１と、
オリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞の値に１を足し、等化回路の受信データに対応するアイパターン内のタイミングマージン（ｔｉｍｍｉｎｇ ｍａｒｇｉｎ）の大きさを測定するステップＳ７０２と、
タイミングマージンの最大値が得られるまで、ステップＳ７０２を繰り返して実行するステップＳ７０３と、
Ｏｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞の目標値を、タイミングマージンが最大値となる時のＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞の値に設置するステップＳ７０４と、
ＡＤＤ＜３：０＞とＳＵＢ＜３：０＞の値にそれぞれ１を足し、等化回路の受信データに対応するアイパターン内の電圧マージン（ｖｏｌｔａｇｅ ｍａｒｇｉｎ）の大きさを測定するステップＳ７０５と、
電圧マージンの最大値が得られるまで、ステップＳ７０５を繰り返して実行するステップＳ７０６と、
ＡＤＤ＜３：０＞とＳＵＢ＜３：０＞の目標値を、電圧マージンが最大値となる時のＡＤＤ＜３：０＞とＳＵＢ＜３：０＞の値に設置するステップＳ７０７とによって、決定することができる。
即ち、本願の実施例では、デュアル基準電圧発生器１０で受信した第１コードＡＤＤ＜３：０＞、第２コードＳＵＢ＜３：０＞及びオリジナルコードＯｒｉｇｉｎａｌ＿ｃｏｄｅ＜５：０＞が上記目標値となる時、上記等化回路の受信データに対応するアイパターン内の電圧マージンとタイミングマージンがいずれも最大値であり、受信データ信号の品質を向上することが可能である。
選択可能に、図７に示す流れはメモリシステム内のコントローラによって遂行してもよいし、テストエンジニアによって遂行してもよい。ここで、同じシステム環境で１回実行すればよく、実行した後各入力コードを維持し、後でメモリシステムに電源を投入すると回路レジスタに直接更新することができる。
更に、上記実施例に記載された等化回路に基づき、本願の実施例においては、更に、上記実施例に記載された等化回路を含むメモリを提供する。具体的には上記実施例に記載された等化回路の動作原理を参照でき、ここで繰り返して説明しない。
最後に以下のことを説明すべきである。以上の各実施例は本願の技術的手段を説明するためのものに過ぎず、それを限定するものではなく、上述した各実施例を参照して本願を詳細に説明したが、上述した各実施例に記載の技術的手段を修正するか、その術的特徴の一部又は全部に同等な取り替えを実施することも可能であり、これらの修正や取り替えによって、対応する技術的手段の本質が本願の各実施例の技術的手段の範囲から逸脱しないことは当業者に自明である。

Claims (15)

  1. デュアル基準電圧発生器であって、等化回路に適用され、
    オリジナルコード、第１コード及び第２コードを受信し、受信した前記オリジナルコードと第１コードに基づいて、第１基準電圧を発生させ、受信した前記オリジナルコードと第２コードに基づいて、第２基準電圧を発生させ、前記第１基準電圧が前記第２基準電圧と異なることを特徴とする、デュアル基準電圧発生器。
  2. 前記デュアル基準電圧発生器は、第１処理回路、第２処理回路、第１セレクタ、第２セレクタ、第１出力バッファ回路、第２出力バッファ回路及び分圧回路を含み、
    前記第１処理回路は、２つの入力端が前記第１コードと前記オリジナルコードをそれぞれ受信し、出力端が前記第１セレクタの制御端に接続され、
    前記第２処理回路は、２つの入力端が前記第２コードと前記オリジナルコードをそれぞれ受信し、出力端が前記第２セレクタの制御端に接続され、
    前記分圧回路の出力端は、前記第１セレクタの入力端と前記第２セレクタの入力端にそれぞれ接続され、
    前記第１セレクタの出力端は前記第１出力バッファ回路の入力端に接続され、前記第２セレクタの出力端は前記第２出力バッファ回路の入力端に接続され、前記第１基準電圧は前記第１出力バッファ回路の出力端から出力され、前記第２基準電圧は前記第２出力バッファ回路の出力端から出力されることを特徴とする
    請求項１に記載のデュアル基準電圧発生器。
  3. 前記分圧回路は、それぞれが出力する電圧が異なる複数の電圧出力端を含むことを特徴とする
    請求項２に記載のデュアル基準電圧発生器。
  4. 前記分圧回路の複数の電圧出力端は、前記第１セレクタの複数の入力端、前記第２セレクタの複数の入力端にそれぞれ接続されることを特徴とする
    請求項３に記載のデュアル基準電圧発生器。
  5. 前記第１セレクタは、前記第１処理回路から出力されたコードに基づいて、前記分圧回路から出力された複数の電圧から１つの電圧を選択して前記第１出力バッファ回路に出力し、前記第２セレクタは、前記第２処理回路から出力されたコードに基づいて、前記分圧回路から出力された複数の電圧から１つの電圧を選択して前記第２出力バッファ回路に出力することを特徴とする
    請求項４に記載のデュアル基準電圧発生器。
  6. 前記第１処理回路は、前記第１処理回路の受信した前記オリジナルコードと前記第１コードに対して加算処理を行い、処理後のコードを出力する加算器を含み、
    前記第２処理回路は、前記第２処理回路の受信した前記オリジナルコードと前記第２コードに対して減算処理を行い、処理後のコードを出力する減算器を含むことを特徴とする
    請求項５に記載のデュアル基準電圧発生器。
  7. 前記第１処理回路は、入力端が前記加算器の出力端に接続され、出力端が前記第１セレクタの制御端に接続される第１デコーダを更に含み、
    前記第２処理回路は、入力端が前記減算器の出力端に接続され、出力端が前記第２セレクタの制御端に接続される第２デコーダを更に含むことを特徴とする
    請求項６に記載のデュアル基準電圧発生器。
  8. 前記第１基準電圧が前記第２基準電圧より大きいことを特徴とする
    請求項１～７のいずれか一項に記載のデュアル基準電圧発生器。
  9. 前記第１セレクタと前記第２セレクタには同じ回路構成が採用されることを特徴とする
    請求項２～７のいずれか一項に記載のデュアル基準電圧発生器。
  10. 前記第１出力バッファ回路と前記第２出力バッファ回路には同じ回路構成が採用されることを特徴とする
    請求項２～７のいずれか一項に記載のデュアル基準電圧発生器。
  11. 前記第１デコーダと前記第２デコーダには同じ回路構成が採用されることを特徴とする
    請求項７に記載のデュアル基準電圧発生器。
  12. 等化回路であって、
    デュアル基準電圧発生器、第１入力バッファ回路、第２入力バッファ回路及び選択サンプリング回路を含み、
    前記デュアル基準電圧発生器は請求項１～１１のいずれか一項に記載のデュアル基準電圧発生器であり、前記デュアル基準電圧発生器から出力される２種の異なる基準電圧は、それぞれ前記第１入力バッファ回路と前記第２入力バッファ回路の入力基準電圧であり、
    前記第１入力バッファ回路と前記第２入力バッファ回路は前記選択サンプリング回路にそれぞれ接続され、
    前記選択サンプリング回路は、前記等化回路から前回に出力されたデータに基づいて、前記第１入力バッファ回路から出力されるデータ信号又は前記第２入力バッファ回路から出力されるデータ信号を選択してデータのサンプリングを行って、収集されたデータを前記等化回路の現在出力するデータとすることを特徴とする、等化回路。
  13. 前記デュアル基準電圧発生器で受信した前記オリジナルコード、第１コード及び第２コードがいずれも目標値である場合、前記等化回路の受信データに対応するアイパターン内の電圧マージンとタイミングマージンがいずれも最大値になることを特徴とする
    請求項１２に記載の等化回路。
  14. 前記オリジナルコード、前記第１コード及び前記第２コードの目標値は、
    前記オリジナルコード、前記第１コード及び前記第２コードの初期値を０に設置するステップ１と、
    前記オリジナルコードの値に１を足し、前記等化回路の受信データに対応するアイパターン内のタイミングマージンの大きさを測定するステップ２と、
    前記タイミングマージンの最大値が得られるまで、前記ステップ２を繰り返して実行するステップ３と、
    前記オリジナルコードの目標値を、前記タイミングマージンが最大値となる時の前記オリジナルコードの値として設置するステップ４と、
    前記第１コードと前記第２コードの値にそれぞれ１を足し、前記等化回路の受信データに対応するアイパターン内の電圧マージンの大きさを測定するステップ５と、
    前記電圧マージンの最大値が得られるまで、前記ステップ５を繰り返して実行するステップ６と、
    前記第１コードと前記第２コードの目標値を、前記電圧マージンが最大値となる時の前記第１コードと前記第２コードの値として設置するステップ７とによって、設置されることを特徴とする
    請求項１３に記載の等化回路。
  15. 請求項１２～１４のいずれか一項に記載の等化回路を含むことを特徴とする、メモリ。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009110643A (ja) * 2007-10-31 2009-05-21 Samsung Electronics Co Ltd Ｄｆｅ回路及びその初期化方法
US20140002130A1 (en) * 2012-06-29 2014-01-02 SK Hynix Inc. Impedance calibration circuits
JP2019102119A (ja) * 2017-11-28 2019-06-24 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． メモリデバイス及びその動作方法
JP2019522289A (ja) * 2016-06-24 2019-08-08 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ チャージリサイクルを用いる電圧モードドライバ
WO2020005592A1 (en) * 2018-06-27 2020-01-02 Rambus Inc. Methods and circuits for decision-feedback equalization using compensated decision regions

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5120985A (en) 1989-01-31 1992-06-09 Fujitsu Limited Data reproducing circuit for correcting amplitude variation and peak shift
KR100460459B1 (ko) * 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
US7397848B2 (en) 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
KR100597633B1 (ko) * 2004-01-06 2006-07-05 삼성전자주식회사 임피던스 컨트롤 장치 및 그에 따른 컨트롤 방법
GB2435357A (en) 2006-02-15 2007-08-22 Univ Westminster Satellite radio navigation receivers
CN100547988C (zh) 2006-06-01 2009-10-07 东南大学 有线数字电视中的自适应均衡电路
KR100911865B1 (ko) 2007-06-27 2009-08-11 주식회사 하이닉스반도체 입력장치를 구비하는 반도체메모리소자
US7936812B2 (en) 2007-07-02 2011-05-03 Micron Technology, Inc. Fractional-rate decision feedback equalization useful in a data transmission system
CN101340408B (zh) 2008-08-08 2010-12-08 无锡辐导微电子有限公司 一种用于高速串行接口中的模拟判决反馈均衡器
US8324756B2 (en) 2008-10-06 2012-12-04 Texas Instruments Incorporated Automatic on-chip detection of power supply configuration-modes for integrated chips
US8582374B2 (en) 2009-12-15 2013-11-12 Intel Corporation Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system
US8711922B2 (en) 2010-04-23 2014-04-29 Rambus Inc. Partial response decision feedback equalizer with distributed control
US8457190B2 (en) 2010-07-30 2013-06-04 Broadcom Corporation Summer block for a decision feedback equalizer
TWI479806B (zh) * 2011-02-01 2015-04-01 Univ Macau 類比至數位轉換系統
KR101204679B1 (ko) 2011-02-28 2012-11-26 에스케이하이닉스 주식회사 코드 생성부 및 이를 포함한 코드 생성 회로
US9071481B2 (en) 2011-09-12 2015-06-30 Rambus Inc. Offset and decision feedback equalization calibration
US8923442B2 (en) 2012-02-08 2014-12-30 Rambus Inc. Reference voltage generation in a single-ended receiver
US8634500B2 (en) 2012-03-27 2014-01-21 Oracle International Corporation Direct feedback equalization with dynamic referencing
US8937994B2 (en) 2012-06-25 2015-01-20 Rambus Inc. Partial response decision feedback equalizer with selection circuitry having hold state
EP3072239A4 (en) 2013-11-19 2017-06-21 Intel Corporation Clock calibration using asynchronous digital sampling
US9270259B2 (en) 2014-05-19 2016-02-23 Ememory Technology Inc. Trimming circuit and method applied to voltage generator
US9531570B2 (en) 2014-05-27 2016-12-27 Samsung Display Co., Ltd CML quarter-rate predictive feedback equalizer architecture
US10417087B2 (en) 2014-07-22 2019-09-17 Ngd Systems, Inc. System and method for adaptive multiple read of NAND flash
US9317052B1 (en) 2014-11-24 2016-04-19 SK Hynix Inc. Semiconductor apparatus with calibration circuit and system including the same
KR102275636B1 (ko) 2015-01-20 2021-07-13 삼성전자주식회사 아이 오프닝 회로를 구비한 집적 회로 및 서데스 장치
US20160365137A1 (en) 2015-06-11 2016-12-15 Broadcom Corporation Pre-Emphasis and Equalization for DRAM
CN105471787B (zh) 2015-11-23 2018-11-06 硅谷数模半导体（北京）有限公司 信号采样处理方法和系统
TWI601155B (zh) 2016-06-08 2017-10-01 群聯電子股份有限公司 記憶體的介面、控制電路單元、儲存裝置及時脈產生方法
US9806915B1 (en) 2016-06-27 2017-10-31 Xilinx, Inc. Circuit for and method of receiving an input signal
KR20180130417A (ko) 2017-05-29 2018-12-07 삼성전자주식회사 온-다이 터미네이션의 제어 방법 및 이를 수행하는 시스템
US10147466B1 (en) 2017-09-26 2018-12-04 Micron Technology, Inc. Voltage reference computations for memory decision feedback equalizers
CN107657978B (zh) 2017-11-01 2018-09-21 睿力集成电路有限公司 随机存储器
US10586575B2 (en) 2018-01-10 2020-03-10 Samsung Electronics Co., Ltd. Interface circuit for multi rank memory
JP7033786B2 (ja) 2018-07-13 2022-03-11 ザインエレクトロニクス株式会社 イコライザ調整装置、イコライザ調整方法、受信機および送受信システム
KR102679215B1 (ko) 2018-10-30 2024-06-28 삼성전자주식회사 복수의 트레이닝들을 동시에 수행하는 시스템 온 칩, 시스템 온 칩의 동작 방법, 및 시스템 온 칩을 포함하는 전자 장치
CN210606637U (zh) 2019-09-20 2020-05-22 长鑫存储技术有限公司 灵敏放大器、存储器读写电路以及存储器
US11070353B1 (en) 2020-01-13 2021-07-20 Diodes Incorporated Combined decision feedback equalizer and phase detector for clock data recovery
CN111489779B (zh) 2020-04-16 2023-06-09 上海华虹宏力半导体制造有限公司 双分离栅闪存电路及存储装置、读取方法
KR20220036386A (ko) * 2020-09-14 2022-03-23 삼성전자주식회사 메모리 장치, 그것의 신호 레벨 캘리브레이션 방법, 및 그것을 갖는 메모리저장 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009110643A (ja) * 2007-10-31 2009-05-21 Samsung Electronics Co Ltd Ｄｆｅ回路及びその初期化方法
US20140002130A1 (en) * 2012-06-29 2014-01-02 SK Hynix Inc. Impedance calibration circuits
JP2019522289A (ja) * 2016-06-24 2019-08-08 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ チャージリサイクルを用いる電圧モードドライバ
JP2019102119A (ja) * 2017-11-28 2019-06-24 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． メモリデバイス及びその動作方法
WO2020005592A1 (en) * 2018-06-27 2020-01-02 Rambus Inc. Methods and circuits for decision-feedback equalization using compensated decision regions

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