KR102173881B1 - 스큐 제거 동작을 수행하는 반도체 장치 - Google Patents

스큐 제거 동작을 수행하는 반도체 장치 Download PDF

Info

Publication number
KR102173881B1
KR102173881B1 KR1020150050640A KR20150050640A KR102173881B1 KR 102173881 B1 KR102173881 B1 KR 102173881B1 KR 1020150050640 A KR1020150050640 A KR 1020150050640A KR 20150050640 A KR20150050640 A KR 20150050640A KR 102173881 B1 KR102173881 B1 KR 102173881B1
Authority
KR
South Korea
Prior art keywords
data
reception
delay unit
group
reference clock
Prior art date
Application number
KR1020150050640A
Other languages
English (en)
Other versions
KR20160121115A (ko
Inventor
안근선
유창식
Original Assignee
에스케이하이닉스 주식회사
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 한양대학교 산학협력단 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150050640A priority Critical patent/KR102173881B1/ko
Priority to US14/882,949 priority patent/US10015025B2/en
Publication of KR20160121115A publication Critical patent/KR20160121115A/ko
Application granted granted Critical
Publication of KR102173881B1 publication Critical patent/KR102173881B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dram (AREA)

Abstract

본 기술에 의한 반도체 장치는 제 1 데이터 송수신 회로; 제 2 데이터 송수신 회로; 및 제 1 데이터 송수신 회로와 상기 제 2 데이터 송수신 회로 사이를 연결하는 다수의 채널을 포함하되, 제 1 데이터 송수신 회로는 다수의 채널로 데이터를 송신하는 송신 지연부; 다수의 채널로부터 데이터를 수신하는 수신 지연부; 및 다수의 채널을 통해 수신되는 기준 클록 신호의 위상 정보에 따라 송신 지연부와 수신 지연부의 지연량을 제어하는 디스큐 제어부를 포함한다.

Description

스큐 제거 동작을 수행하는 반도체 장치{SEMICONDUCTOR DEVICE PERFORMING DE-SKEW OPERATION}
본 발명은 스큐 제거 동작을 수행하는 반도체 장치에 관한 것으로서 보다 구체적으로는 서로 데이터를 송수신하는 두 회로 중 어느 하나에서 송신 및 수신 동작 시의 스큐를 모두 제거하는 반도체 장치에 관한 것이다.
도 1 내지 도 3은 종래의 반도체 장치(1)에서 스큐를 조정하는 방법을 나타내는 블록도이다.
도 1 내지 도 3에서 데이터 송신 회로(10)는 송신 모드로 동작하는 데이터 송수신 회로를 나타내고 데이터 수신 회로(20)는 수신 모드로 동작하는 데이터 송수신 회로를 나타낸다.
도 1의 반도체 장치(1)에서 데이터 송신 회로(10)는 글로벌 송신 클록 신호(GTCLK)에 동기하여 신호를 채널(30)을 통해 전송하고, 데이터 수신 회로(20)는 채널(30)을 통해 전송된 신호를 수신한다.
데이터 송신 회로(10)는 송신 코어(11)에서 생성된 데이터를 글로벌 클록 신호에 동기하여 래치하는 송신 플립플롭(12)과 송신 버퍼(13)를 포함한다.
데이터 수신 회로(20)는 채널(30) 중 어느 한 라인(31)을 통해 전송된 신호를 수신하는 수신 버퍼(23), 수신 버퍼(23)에서 출력된 신호로부터 글로벌 수신 클록 신호(GRCLK)를 생성하는 클록 복구 회로(24)를 포함한다.
데이터 수신 회로(20)는 글로벌 수신 클록 신호(GRCLK)의 위상을 조절하여 다수의 수신 클록 신호를 생성하는 클록 위상 조정 회로(25)를 포함한다.
데이터 수신 회로(20)는 클록 위상 조정 회로(25)에서 출력된 수신 클록 신호에 동기하여 데이터를 래치하는 수신 플립플롭(22)과 래치된 데이터를 수신하는 수신 코어(21)를 포함한다.
도 1의 반도체 장치(1)는 데이터 수신 회로(20) 내의 클록 위상 조정 회로(25)에서 채널마다 위상이 조절된 수신 클록 신호를 제공함으로써 수신된 데이터의 스큐를 제거하게 된다.
도 2의 반도체 장치(1)의 데이터 수신 회로(20)는 다수의 채널 중 어느 한 채널인 기준 채널(31)로부터 데이터를 수신하는 수신 버퍼(23)와 수신 버퍼(23)에서 출력되는 데이터로부터 글로벌 수신 클록 신호(GRCLK)를 생성하는 클록 복구 회로(25)를 포함한다.
도 2의 데이터 수신 회로(20)는 기준 채널의 데이터를 기준으로 기준 채널(31)을 제외한 나머지 채널에서 수신되는 데이터의 지연량을 조절하는 지연 회로(26)를 더 포함한다.
도 2의 데이터 수신 회로(20)에서 수신 플립플롭(20)은 글로벌 수신 클록 신호(GRCLK)에 동기하여 기준 채널(31)에서 수신된 데이터 또는 지연 회로(26)에서 출력된 데이터를 래치하여 수신 코어(21)에 제공한다.
도 1과 도 2의 반도체 장치(1)에서는 데이터 수신 회로(20)에서 데이터의 스큐를 제거하는데 도 1에서는 수신 플립플롭(20)에 입력되는 클록 신호의 위상을 조절함으로써 데이터의 스큐를 제거하고 도 2에서는 수신 플립플롭(20)에 입력되는 데이터의 지연량을 조절함으로써 데이터의 스큐를 제거한다.
도 3은 데이터 송신 회로(10)에서 데이터의 스큐를 제거하는 예를 나타낸다.
데이터 송신 회로(10)는 데이터 수신 회로(20)에서 피드백 채널(32)과 위상 수신 버퍼(14)를 통해 제공되는 위상 정보에 따라 글로벌 송신 클록 신호(GTCLK)의 위상을 조절하여 다수의 송신 클록 신호를 생성하는 클록 위상 조정 회로(15)를 포함한다.
송신 플립플롭(12)은 대응하는 송신 클록 신호에 동기하여 데이터를 래치한다.
데이터 수신 회로(20)는 글로벌 수신 클록 신호(GRCLK)와 수신된 다수의 데이터의 위상을 비교하여 위상 정보를 출력하는 위상 비교 회로(27), 위상 정보를 수신하여 피드백 채널(32)에 제공하는 위상 송신 버퍼(28)를 포함한다.
반도체 장치(1)에 데이터 수신 회로(20)가 다수 개 포함되는 경우를 예로 들면 도 1, 2와 같이 데이터 수신 회로(20)에서 데이터의 스큐를 제거하는 기술은 수신 회로마다 클록 위상 조정 회로(25) 또는 지연 회로(26) 등이 중복되어 포함되므로 전체 반도체 장치의 크기를 과도하게 증가시키는 문제가 있고, 도 3 역시 데이터 수신 회로(20)마다 위상 비교 회로(27)와 피드백 채널(32)이 추가되어야 하는 문제가 있다.
도 4는 하나의 데이터 송신 회로(10)와 다수의 데이터 수신 회로(20)를 포함하는 반도체 장치(1)의 예로서 하나의 로직 다이(10)와 다수의 셀 다이(20)가 다수의 관통 전극(31)을 통해 연결된 적층 구조의 메모리 반도체 장치를 나타낸다.
도 1 내지 3의 기술이 적용되는 경우 각각의 셀 다이(20)마다 동일한 회로가 중복되므로 셀의 면적이 상대적으로 줄어들게 된다.
또한 도 1 내지 도 3의 기술이 양방향 통신을 수행하는 데이터 송수신 회로에 적용되는 경우 데이터 스큐를 제거하기 위한 회로가 양단의 데이터 송수신 회로에 모두 포함되어야 하므로 회로의 면적이 더욱 커지는 문제가 있다.
본 기술은 데이터를 송수신하는 두 개의 데이터 송수신 회로 중 어느 하나에서 송신 및 수신 동작 시의 스큐를 모두 제거하는 반도체 장치에 관한 것이다.
본 발명의 일 실시예에 의한 반도체 장치는 제 1 데이터 송수신 회로; 제 2 데이터 송수신 회로; 및 제 1 데이터 송수신 회로와 상기 제 2 데이터 송수신 회로 사이를 연결하는 다수의 채널을 포함하되, 제 1 데이터 송수신 회로는 다수의 채널로 데이터를 송신하는 송신 지연부; 다수의 채널로부터 데이터를 수신하는 수신 지연부; 및 다수의 채널을 통해 수신되는 기준 클록 신호의 위상 정보에 따라 송신 지연부와 수신 지연부의 지연량을 제어하는 디스큐 제어부를 포함한다.
본 발명의 다른 실시예에 의한 반도체 장치는 로직 다이 및 로직 다이와 수직으로 적층된 다수의 셀 다이를 포함하고 로직 다이 및 다수의 셀 다이를 연결하는 다수의 관통 전극을 포함하되, 로직 다이는 다수의 관통 전극 중 데이터 관통 전극에 데이터를 송신하는 송신 지연부; 다수의 관통 전극 중 쓰기 데이터 스트로브 신호(WDQS) 관통 전극에 WDQS 신호를 송신하는 WDQS 송신 지연부; 데이터 관통 전극으로부터 데이터를 수신하는 수신 지연부; 다수의 관통 전극 중 읽기 데이터 스트로브 신호(RDQS) 관통 전극에서 RDQS 신호를 수신하는 RDQS 수신 지연부 및 다수의 관통 전극을 통해 수신되는 기준 클록 신호의 위상 정보에 따라 송신 지연부, WDQS 송신 지연부, 수신 지연부 및 RDQS 수신 지연부의 지연량을 제어하는 디스큐 제어부를 포함한다.
본 기술은 다른 데이터 송수신 회로와 통신하는 데이터 송수신 회로에서 송신 및 수신 동작 시의 스큐를 모두 제거함으로써 스큐를 제거하기 위한 회로의 면적을 크게 줄일 수 있다. 본 발명을 메모리 반도체 장치에 적용하는 경우 데이터 스큐를 제거하는데 필요한 회로의 면적 대비 셀의 면적을 상대적으로 증가시킬 수 있다.
도 1 내지 도 3은 종래의 반도체 장치를 나타내는 블록도.
도 4는 적층 구조의 메모리 반도체 장치의 블록도.
도 5는 본 발명의 일 실시예에 의한 데이터 송수신 회로 및 이를 포함하는 반도체 장치의 블록도.
도 6은 도 5에서 수신 모드의 스큐 제거 동작을 설명하는 블록도.
도 7 및 8은 도 5에서 송신 모드의 스큐 제거 동작을 설명하는 블록도.
도 9는 도 5의 스큐 제거 동작을 나타낸 순서도.
도 10은 도 9의 수신 모드의 스큐 제거 동작을 나타낸 순서도.
도 11은 도 9의 송신 모드의 스큐 제거 동작을 나타낸 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대해서 상세히 설명한다. 이하의 설명에서 동일한 참조 부호는 실질적으로 동일한 대상을 지시한다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치(1000)의 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치(1000)는 채널(300)을 통해 데이터를 송수신하는 제 1 데이터 송수신 회로(100)와 제 2 데이터 송수신 회로(200)를 포함한다.
이하에서는 적층 구조의 메모리 반도체 장치를 예로 들어 본 발명을 개시한다.
이 경우 제 1 데이터 송수신 회로(100)는 로직 다이(10)에 포함되고 제 2 데이터 송수신 회로(200)는 셀 다이(20)에 포함될 수 있으며, 채널(300)은 클록 채널(321), 쓰기 데이터 스트로브 신호(WDQS) 채널(322), 읽기 데이터 스트로브 신호(RDQS) 채널(323), 데이터 채널(330, 331), 주소 채널(360)을 포함할 수 있으며 관통 전극으로 구성될 수 있다.
본 실시예에서는 기준 클록 신호(RCLK)를 이용하여 스큐를 제거한다.
기준 클록 신호(RCLK)는 클록 채널(321)을 통해 제 1 및 제 2 데이터 송수신 회로 사이에서 전송될 수 있다. 클록 채널(CLK)은 기존에 존재하는 채널 중 스큐 제거 동작시에 사용되지 않는 채널 중 어느 하나를 선택하여 사용할 수 있다.
이하의 개시에서는 데이터 채널로서 0번과 1번만을 예시하였으나 일반적으로는 더 많은 개수의 데이터 채널이 포함될 수 있다. 본 실시예에서 0번 채널은 짝수 채널을 대표하고, 1번 채널은 홀수 채널을 대표한다. 본 실시예에서 짝수와 홀수는 데이터 채널을 분할하는 기준의 일 예로서 다른 실시예에서는 다른 기준에 따라 데이터 채널을 분할할 수 있다.
본 발명에서는 데이터 채널을 분할하여 사용함으로써 스큐 제거 동작을 위한 추가 채널을 필요로 하지 않는다.
제 1 데이터 송수신 회로(100)는 데이터 채널에서 수신된 데이터와 RDQS 신호에 따라 스큐 제거 동작을 제어하는 디스큐 제어부(110)를 포함한다.
제 1 데이터 송수신 회로(100)는 기준 클록 신호(RCLK)를 송신하는 클록 송신 버퍼(121), WDQS 신호를 가변 지연하여 출력하는 WDQS 송신 지연부(122), 수신된 RDQS 신호를 가변 지연하는 RDQS 수신 지연부(123), 출력할 짝수 데이터 신호를 가변 지연하는 짝수 데이터 송신 지연부(130), 출력할 홀수 데이터 신호를 가변 지연하는 홀수 데이터 송신 지연부(131), 수신된 짝수 데이터 신호를 가변 지연하는 짝수 데이터 수신 지연부(140), 수신된 홀수 데이터 신호를 가변 지연하는 홀수 데이터 수신 지연부(141)를 포함한다.
제 1 데이터 송수신 회로(100)는 수신된 RDQS 신호에 동기하여 짝수 데이터 수신 지연부(140)의 출력을 래치하는 짝수 데이터 수신 플립플롭(150), 수신된 RDQS 신호에 동기하여 홀수 데이터 수신 지연부(141)의 출력을 래치하는 홀수 데이터 수신 플립플롭(151)을 포함한다.
제 1 데이터 송수신 회로(100)는 스위치 제어 신호(CSW)에 따라 기준 클록 신호(RCLK)를 WDQS 송신 지연부(122)에 제공하는 제 1 스위치(160), 스위치 제어 신호(CSW)에 따라 기준 클록 신호(RCLK)를 짝수 데이터 송신 지연부(130)에 제공하는 제 2 스위치(161), 스위치 제어 신호(CSW)에 따라 기준 클록 신호(RCLK)를 홀수 데이터 송신 지연부(131)에 제공하는 제 3 스위치(162)를 포함한다. 스위치 제어 신호(CSW)는 스큐 제거 동작을 제어하는 디스큐 제어부(110)에서 생성된다.
제 2 데이터 송수신 회로(200)는 클록 채널(321)에서 전송된 기준 클록 신호를 수신하는 클록 수신 버퍼(221), WDQS 채널(322)에서 전송된 WDQS 신호를 수신하는 WDQS 수신 버퍼(222), RDQS 채널(323)로 RDQS 신호를 전송하는 RDQS 송신 버퍼(223), 짝수 데이터 송신 버퍼(230), 홀수 데이터 송신 버퍼(231), 짝수 데이터 수신 버퍼(240), 홀수 데이터 수신 버퍼(241)를 포함한다.
제 2 데이터 송수신 회로(200)는 스큐 제거 동작을 위해 도 1 내지 도 3과 같이 위상 비교 등의 동작을 수행하기 위한 부가 회로를 포함하지 않는다.
다만 제 2 데이터 송수신 회로(200)는 스큐 제거 동작시 사용되는 기준 클록 신호(RCLK)의 경로를 제어하기 위하여 스위치 제어 신호(CSW)에 의해 제어되는 다수의 스위치를 포함할 수 있다.
다수의 스위치는 클록 수신 버퍼(221)에서 출력된 기준 클록 신호를 짝수 데이터 송신 버퍼(230)에 제공하는 제 4 스위치(263), 클록 수신 버퍼(221)에서 출력된 기준 클록 신호를 홀수 데이터 송신 버퍼(231)에 제공하는 제 5 스위치(264), 클록 수신 버퍼(221)에서 출력된 기준 클록 신호를 RDQS 송신 버퍼(223)에 제공하는 제 6 스위치(265), 짝수 데이터 수신 버퍼(240)의 출력 신호를 홀수 데이터 송신 버퍼(231)의 입력 신호로 제공하는 제 7 스위치(266), 홀수 데이터 수신 버퍼(241)의 출력 신호를 짝수 데이터 송신 버퍼(230)의 입력 신호로 제공하는 제 8 스위치(267), WDQS 수신 버퍼(222)의 출력 신호를 RDQS 송신 버퍼(223)의 입력 신호로 제공하는 제 9 스위치(268)가 포함될 수 있다.
스위치 제어 신호(CSW)는 전술한 바와 같이 스큐 제거 동작시 디스큐 제어부(110)로부터 제공된다. 스위치 제어 신호(CSW)는 제 1 데이터 송수신 회로(100)와 제 2 데이터 송수신 회로(200) 사이에 존재하는 다른 채널을 통해 제공될 수 있다. 본 실시예에서는 주소 채널(360)을 사용하여 스위치 제어 신호(CSW)를 제공한다.
이하에서는 도 6 내지 도 11을 참조하여 제 1 데이터 송수신 회로(100)의 스큐 제거 동작을 설명한다.
스큐 제거 동작은 제 1 데이터 송수신 회로(100)의 디스큐 제어부(110)에 의해 제어될 수 있다.
본 실시예에서 스큐 제거 동작은 도 9에 도시된 바와 같이 수신 모드의 스큐를 제거하는 단계(S100)와 송신 모드의 스큐를 제거하는 단계(S200)를 포함한다.
수신 모드는 로직 다이가 셀 다이로부터 데이터를 읽는 동작에 대응하고, 송신 모드는 로직 다이가 셀 다이에 데이터를 쓰는 동작에 대응할 수 있다.
도 6은 수신 모드 스큐를 제거하는 동작을 설명하는 블록도이고, 도 10은 수신 모드에서 스큐를 제거하는 단계(S100)를 구체적으로 나타낸 순서도이다.
수신 모드의 스큐를 제거하는 경우 기준 클록 신호(RCLK)는 클록 송신 버퍼(121), 클록 채널(321)을 통해 제 2 데이터 송수신 회로(200)로 제공된다.
제 2 데이터 송수신 회로(200) 내에서 제 4 내지 제 6 스위치(263, 264, 265)가 턴온되고 이에 따라 기준 클록 신호(RCLK)는 짝수 데이터 송신 버퍼(230), 홀수 데이터 송신 버퍼(231), RDQS 송신 버퍼(223)에 제공된다.
이에 따라 기준 클록 신호(RCLK)는 짝수 데이터 채널(330), 홀수 데이터 채널(331), RDQS 채널(323)을 통과하여 제 1 데이터 송수신 회로(100)에 수신된다.
본 실시예에서는 기준 클록 신호(RCLK)가 클록 채널을 통해 제 1 데이터 송수신 회로(100)로부터 제공되는 것을 가정하고 있으나 제 2 데이터 송수신 회로(200)에 기준 클록 신호(RCLK)를 생성하는 기준 클록 생성 회로가 있는 경우 클록 채널(321)은 필요하지 않을 수 있다. 이 경우 클록 수신 버퍼(221)는 클록 채널(321)이 아닌 기준 클록 생성 회로와 연결될 수 있다.
수신된 기준 클록 신호(RCLK)는 RDQS 수신 지연부(123), 짝수 데이터 수신 지연부(140), 홀수 데이터 수신 지연부(141)를 통해 수신된다.
짝수 데이터 수신 플립플롭(150)은 RDQS 수신 지연부(123)의 출력 신호에 동기하여 짝수 데이터 수신 지연부(140)의 출력 신호를 래치하고, 홀수 데이터 수신 플립플롭(151)은 RDQS 수신 지연부(123)의 출력 신호에 동기하여 홀수 데이터 수신 지연부(141)의 출력 신호를 래치한다.
RDQS 수신 지연부(123)의 출력 신호, 짝수 데이터 수신 지연부(140)의 출력 신호, 홀수 데이터 수신 지연부(141)의 출력 신호는 디스큐 제어부(110)에 제공된다.
디스큐 제어부(110)는 각 신호들의 위상의 선후 관계를 판단하고 이에 따라 RDQS 수신 지연부(123), 짝수 데이터 수신 지연부(140), 홀수 데이터 수신 지연부(141)의 지연량을 제어한다.
도 10은 디스큐 제어부(110)에서 RDQS 수신 지연부(123), 짝수 데이터 수신 지연부(140), 홀수 데이터 수신 지연부(141)의 지연량을 제어하는 순서를 개시한다.
먼저 디스큐 제어부(110)는 RDQS 수신 지연부(123)에서 출력된 RDQS 신호의 위상이 가장 늦는지 판단한다(S110).
RDQS 신호의 위상이 가장 늦는 경우 RDQS 신호의 위상을 기준으로 짝수 데이터 수신 지연부(140) 및 홀수 데이터 수신 지연부(141)에서 출력된 데이터 신호(DQ 신호)의 위상을 정렬하고(S120) 종료한다.
위상 정렬은 짝수 데이터 수신 지연부(140), 홀수 데이터 수신 지연부(141)의 지연량을 조절함으로써 달성될 수 있다.
RDQS 신호의 위상이 가장 늦지 않다면 DQ 신호 중 위상이 가장 늦은 신호를 기준으로 RDQS 신호의 위상을 정렬한다(S130). 위상 정렬은 RDQS 수신 지연부(123)의 지연량을 조절함으로써 달성될 수 있다.
이후 RDQS 신호의 위상을 기준으로 나머지 DQ 신호의 위상을 정렬하고 종료한다(S140).
본 실시예에서는 적층 구조의 메모리 반도체 장치를 예로 들었으므로 데이터 채널 외에 RDQS 채널이 존재하나 본 발명은 채널의 종류가 이와 같이 구별되는 실시예에 한정되는 것은 아니다. 예를 들어 다수의 동일한 데이터 채널로부터 수신되는 신호의 위상을 정렬하기 위하여 동일한 기준 클록 신호(RCLK)를 다수의 데이터 채널로부터 수신하고 이들 사이의 위상을 비교하여 지연량을 조절함으로써 수신 모드의 스큐를 조정할 수 있다.
도 7 및 도 8은 송신 모드에서 스큐를 제거하는 동작을 설명하는 블록도이다.
본 실시예에서 송신 모드에서 스큐를 제거하는 동작은 데이터 채널을 둘로 분할하여 2 단계로 수행한다. 본 실시예에서 데이터 채널은 짝수 채널과 홀수 채널로 분할된다.
도 7은 짝수 데이터 채널의 스큐 정보를 획득하거나 스큐를 조정하는 동작을 나타낸 설명도이고 도 8은 홀수 데이터 채널의 스큐 정보를 획득하나 스큐를 조정하는 동작을 나타낸 설명도이다.
먼저 도 7에 대해서 설명한다.
제 1 데이터 송수신 회로(100)의 제 1 스위치(160) 및 제 2 스위치(161)가 턴온되어 기준 클록 신호(RCLK)가 WDQS 송신 지연부(122) 및 짝수 데이터 송신 지연부(130)에 제공된다.
기준 클록 신호(RCLK)는 각각 WDQS 채널(322), 짝수 데이터 채널(330)을 통해 제 2 데이터 송수신 회로(200)에 제공된다.
제 2 데이터 송수신 회로(200)에서 제 7 내지 제 9 스위치(266 ~ 268)는 턴온된다. 이때 제 8 스위치(267)는 턴온되지 않아도 무방하다.
WDQS 수신 버퍼(222)에서 수신된 기준 클록 신호(RCLK)는 RDQS 송신 버퍼(223)를 통해 출력되고, 짝수 데이터 수신 버퍼(240)에서 수신된 기준 클록 신호(RCLK)는 홀수 데이터 송신 버퍼(231)를 통해 출력된다.
제 1 데이터 송수신 회로(100)는 RDQS 채널(323)과 홀수 데이터 채널(331)을 통해 전송된 기준 클록 신호(RCLK)를 RDQS 수신 지연부(123), 홀수 데이터 수신 지연부(141)에서 수신한다.
홀수 데이터 수신 플립플롭(151)은 RDQS 수신 지연부(123)에서 출력되는 WDQS 신호에 동기하여 홀수 데이터 수신 지연부(141)의 출력 신호를 래치한다.
RDQS 수신 지연부(123)와 홀수 데이터 수신 플립플롭(151)의 출력은 디스큐 제어부(110)에 제공되어 위상의 선후 관계를 파악할 수 있다.
도 8의 경우는 도 7의 경우와 실질적으로 동일하다.
다만 도 8의 경우는 제 2 스위치(161)가 턴오프되고 제 3 스위치(162)가 턴온되어 기준 클록 신호(RCLK)가 홀수 데이터 송신 버퍼(131)를 통해 홀수 데이터 채널(331)에 출력되는 점에서 차이가 있다.
또한 제 2 데이터 송수신 회로(200)에서 홀수 데이터 수신 버퍼(241)에서 출력된 신호가 짝수 데이터 송신 버퍼(230)에 제공되어 짝수 데이터 채널(330)에 출력되는 점에서 차이가 있다. 이를 위해 제 2 데이터 송수신 회로(200)에서 제 7 내지 제 9 스위치(266 ~ 268)는 턴온된다. 다만, 제 7 스위치(266)는 턴온되지 않아도 무방하다.
또한 짝수 데이터 수신 플립플롭(150)의 출력 신호가 디스큐 제어부(110)에 제공되는 점에서 차이가 있다.
도 11은 송신 모드의 스큐 조정 동작을 구체적으로 나타낸 순서도이다.
먼저 짝수 데이터 송신 동작을 수행하고(S210), 짝수 DQ 신호와 RDQS 수신 지연부(123)에서 수신된 WDQS 신호의 위상을 비교하여 WDQS 신호의 위상이 가장 늦는지 판단한다(S220).
WDQS 신호의 위상이 가장 늦으면 WDQS 신호의 위상을 기준으로 짝수 DQ 신호의 위상을 정렬하고(S240) 홀수 데이터 송신 동작을 수행한다(S250).
WDQS 신호의 위상이 가장 늦지 않으면 위상이 가장 늦는 짝수 DQ 신호의 위상을 기준으로 WDQS 신호의 위상을 정렬한다(S230).
이후 WDQS 신호의 위상을 기준으로 짝수 DQ 신호의 위상을 정렬하고(S240) 홀수 데이터 송신 동작을 수행한다(S250).
홀수 데이터 송신 동작을 수행한 후 수신된 홀수 DQ 신호와 WDQS 신호의 위상을 비교하여 WDQS 신호의 위상이 가장 늦는지 판단한다(S260).
WDQS 신호의 위상이 가장 늦으면 WDQS 신호의 위상에 홀수 DQ 신호의 위상을 정렬하고(S270) 종료한다.
WDQS 신호의 위상이 가장 늦지 않으면 위상이 가장 늦는 홀수 DQ 신호의 위상을 기준으로 WDQS 신호의 위상을 정렬한다(S280).
이후 WDQS 신호의 위상을 기준으로 나머지 홀수 DQ 신호의 위상을 정렬한다(S290). 이때는 짝수 DQ 신호의 위상이 정렬되지 않은 상태이므로 짝수 데이터 송신 동작을 다시 수행한다(S211). 이후 WDQS 신호의 위상을 기준으로 짝수 DQ 신호의 위상을 정렬하고(S241) 종료한다.
본 실시예에서는 적층 구조의 메모리 반도체 장치를 예시하고 있으므로 데이터 채널과 WDQS 채널 및 RDQS 채널을 구별하여 설명하고 있으나 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다.
예를 들어 다수의 동일한 데이터 채널을 두 그룹(예를 들어 짝수 그룹과 홀수 그룹)으로 분할하고 어느 한 그룹의 데이터 채널을 통해 송신한 기준 클록 신호를 다른 그룹의 데이터 채널을 통해 수신하고 다른 그룹의 데이터 채널을 통해 송신한 기준 클록 신호를 어느 한 그룹의 데이터 채널을 통해 수신한 후 이들 사이의 위상 정보를 이용하여 송신 지연부의 지연량을 조절함으로써 송신 모드에서 스큐를 조정할 수 있다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였다. 이상의 개시는 설명을 위한 것으로서 본 발명의 권리범위를 한정하는 것은 아니며, 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
1, 1000: 반도체 회로
10: 데이터 송신 회로, 로직 다이
11: 송신 코어
12: 송신 플립플롭
13: 송신 버퍼
15: 클록 위상 조정 회로
20: 데이터 수신 회로, 셀 다이
21: 수신 코어
22; 수신 플립플롭
23: 수신 버퍼
24: 클록 복구 회로
25: 클록 위상 조정 회로
26: 지연 회로
27: 위상 비교 회로
30: 채널
31: 기준 채널, 관통 전극
100: 제 1 데이터 송수신 회로
110: 디스큐 제어부
121: 클록 송신 버퍼
122: WDQS 송신 지연부
123: RDQS 수신 지연부
130: 짝수 데이터 송신 지연부
131: 홀수 데이터 송신 지연부
140: 짝수 데이터 수신 지연부
141: 홀수 데이터 수신 지연부
150: 짝수 데이터 수신 플립플롭
151: 홀수 데이터 수신 플립플롭
160: 제 1 스위치
161: 제 2 스위치
162: 제 3 스위치
200: 제 2 데이터 송수신 회로
221: 클록 수신 버퍼
222: WDQS 수신 버퍼
223: RDQS 송신 버퍼
230: 짝수 데이터 송신 버퍼
231: 홀수 데이터 송신 버퍼
240: 짝수 데이터 수신 버퍼
241: 홀수 데이터 수신 버퍼
263: 제 4 스위치
264: 제 5 스위치
265: 제 6 스위치
266: 제 7 스위치
267: 제 8 스위치
268: 제 9 스위치
300: 채널
321: 클록 채널
322: WDQS 채널
323: RDQS 채널
330: 짝수 데이터 채널
331: 홀수 데이터 채널
360: 주소 채널

Claims (16)

  1. 제 1 데이터 송수신 회로; 제 2 데이터 송수신 회로; 및 상기 제 1 데이터 송수신 회로와 상기 제 2 데이터 송수신 회로 사이를 연결하는 다수의 채널을 포함하되,
    상기 제 1 데이터 송수신 회로는 상기 다수의 채널로 데이터를 송신하는 송신 지연부; 상기 다수의 채널로부터 데이터를 수신하는 수신 지연부; 및 상기 다수의 채널을 통해 수신되는 기준 클록 신호의 위상 정보에 따라 상기 송신 지연부와 상기 수신 지연부의 지연량을 제어하는 디스큐 제어부
    를 포함하고,
    상기 제 2 데이터 송수신 회로는 상기 디스큐 제어부의 제어에 따라 상기 기준 클록 신호가 상기 다수의 채널을 통해 상기 제 1 데이터 송수신 회로에 제공되도록 하는 다수의 스위치를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 디스큐 제어부는 상기 수신 지연부의 지연량을 조정한 후 상기 송신 지연부의 지연량을 조정하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 디스큐 제어부는 상기 다수의 채널을 통해 상기 제 2 데이터 송수신 회로에서 수신된 상기 기준 클록 신호들 중 어느 한 신호의 위상을 기준으로 나머지 신호의 위상이 정렬되도록 상기 수신 지연부의 지연량을 조정하는 반도체 장치.
  4. 삭제
  5. 청구항 1에 있어서, 상기 제 2 데이터 송수신 회로는 상기 기준 클록 신호를 생성하는 기준 클록 생성부를 더 포함하는 반도체 장치.
  6. 청구항 1에 있어서, 상기 제 2 데이터 송수신 회로는 상기 다수의 채널 중 클록 채널을 통해 상기 제 1 데이터 송수신 회로로부터 전송된 상기 기준 클록 신호를 수신하는 반도체 장치.
  7. 청구항 2에 있어서, 상기 디스큐 제어부는 상기 제 1 데이터 송수신 회로에서 상기 다수의 채널 중 제 1 그룹의 채널을 통해 전송한 상기 기준 클록 신호를 상기 다수의 채널 중 제 2 그룹의 채널을 통해 수신하도록 상기 제 2 데이터 송수신 회로를 제어하고, 상기 제 1 데이터 송수신 회로에서 상기 제 2 그룹의 채널을 통해 전송한 상기 기준 클록 신호를 상기 제 1 그룹의 채널을 통해 수신하도록 상기 제 2 데이터 송수신 회로를 제어하는 반도체 장치.
  8. 청구항 7에 있어서, 상기 디스큐 제어부는 상기 제 1 그룹의 채널로부터 수신한 상기 기준 클록 신호와 상기 제 2 그룹의 채널로부터 수신한 상기 기준 클록 신호 중 어느 한 신호에 따라 나머지 신호의 위상이 정렬되도록 상기 송신 지연부의 지연량을 조정하는 반도체 장치.
  9. 청구항 7에 있어서, 상기 제 1 데이터 송수신 회로는 상기 디스큐 제어부의 제어에 따라 상기 기준 클록 신호를 상기 제 1 그룹의 채널들에 공통으로 제공하는 제 1 스위치들과 상기 디스큐 제어부의 제어에 따라 상기 기준 클록 신호를 상기 제 2 그룹의 채널들에 공통으로 제공하는 제 2 스위치들을 포함하고,
    상기 제 2 데이터 송수신 회로는 상기 디스큐 제어부의 제어에 따라 상기 제 1 그룹의 채널들로부터 수신한 신호를 상기 제 2 그룹의 채널들로 제공하고, 상기 디스큐 제어부의 제어에 따라 상기 제 2 그룹의 채널들로부터 수신한 신호를 상기 제 1 그룹의 채널들로 제공하도록 경로를 설정하는 다수의 제 3 스위치들을 포함하는 반도체 장치.
  10. 로직 다이 및 상기 로직 다이와 수직으로 적층된 다수의 셀 다이를 포함하고 상기 로직 다이 및 상기 다수의 셀 다이를 연결하는 다수의 관통 전극을 포함하는 반도체 장치에서,
    상기 로직 다이는 상기 다수의 관통 전극 중 데이터 관통 전극에 데이터를 송신하는 송신 지연부; 상기 다수의 관통 전극 중 쓰기 데이터 스트로브 신호(WDQS) 관통 전극에 WDQS 신호를 송신하는 WDQS 송신 지연부; 상기 데이터 관통 전극으로부터 데이터를 수신하는 수신 지연부; 상기 다수의 관통 전극 중 읽기 데이터 스트로브 신호(RDQS) 관통 전극에서 RDQS 신호를 수신하는 RDQS 수신 지연부 및 상기 다수의 관통 전극을 통해 수신되는 기준 클록 신호의 위상 정보에 따라 상기 송신 지연부, 상기 수신 지연부, 상기 WDQS 송신 지연부, 상기 RDQS 수신 지연부의 지연량을 제어하는 디스큐 제어부
    를 포함하되,
    상기 셀 다이는 상기 디스큐 제어부의 제어에 따라 상기 기준 클록 신호가 상기 다수의 데이터 관통 전극 및 상기 RDQS 관통 전극을 통해 상기 로직 다이로 제공되도록 동작하는 다수의 스위치를 포함하는 반도체 장치.
  11. 청구항 10에 있어서, 상기 디스큐 제어부는 상기 수신 지연부 및 상기 RDQS 수신 지연부의 지연량을 조정한 후 상기 송신 지연부 및 상기 WDQS 송신 지연부의 지연량을 조정하는 반도체 장치.
  12. 청구항 11에 있어서, 상기 디스큐 제어부는 상기 다수의 데이터 관통 전극과 상기 RDQS 관통 전극을 통해 수신되는 상기 기준 클록 신호들 중 어느 한 신호의 위상을 기준으로 나머지 신호의 위상이 정렬되도록 상기 수신 지연부 및 상기 RDQS 수신 지연부의 지연량을 조정하는 반도체 장치.
  13. 삭제
  14. 청구항 11에 있어서, 상기 디스큐 제어부는 상기 로직 다이에서 상기 다수의 데이터 관통 전극 중 제 1 그룹의 관통 전극을 통해 전송한 상기 기준 클록 신호를 상기 다수의 데이터 관통 전극 중 제 2 그룹의 관통 전극을 통해 수신하도록 상기 셀 다이를 제어하고, 상기 로직 다이에서 상기 제 2 그룹의 관통 전극을 통해 전송한 상기 기준 클록 신호를 상기 제 1 그룹의 관통 전극을 통해 수신하도록 상기 셀 다이를 제어하고, 상기 로직 다이에서 상기 WDQS 관통 전극을 통해 전송한 상기 기준 클록 신호를 상기 RDQS 관통 전극을 통해 수신하도록 상기 셀 다이를 제어하는 반도체 장치.
  15. 청구항 14에 있어서, 상기 디스큐 제어부는 상기 제 1 그룹의 관통 전극으로부터 수신한 상기 기준 클록 신호와 상기 제 2 그룹의 관통 전극으로부터 수신한 상기 기준 클록 신호와 상기 RDQS 관통 전극으로부터 수신한 상기 기준 클록 신호 중 어느 한 신호에 따라 나머지 신호의 위상이 정렬되도록 상기 송신 지연부 및 상기 WDQS 송신 지연부의 지연량을 조정하는 반도체 장치.
  16. 청구항 15에 있어서, 상기 로직 다이는 상기 디스큐 제어부의 제어에 따라 상기 기준 클록 신호를 상기 제 1 그룹의 관통 전극에 공통 제공하는 제 1 스위치들과 상기 디스큐 제어부의 제어에 따라 상기 기준 클록 신호를 상기 제 2 그룹의 관통 전극에 공통 제공하는 제 2 스위치들과 상기 기준 클록 신호를 상기 WDQS 관통 전극에 제공하는 제 4 스위치를 포함하고,
    상기 셀 다이는 상기 디스큐 제어부의 제어에 따라 상기 제 1 그룹의 관통 전극으로부터 수신한 신호를 상기 제 2 그룹의 관통 전극에 제공하고, 상기 디스큐 제어부의 제어에 따라 상기 제 2 그룹의 관통 전극으로부터 수신한 신호를 상기 제 1 그룹의 관통 전극으로 제공하고 상기 WDQS 관통 전극으로부터 수신한 신호를 상기 RDQS 관통 전극에 제공하도록 경로를 설정하는 다수의 제 3 스위치들을 포함하는 반도체 장치.
KR1020150050640A 2015-04-10 2015-04-10 스큐 제거 동작을 수행하는 반도체 장치 KR102173881B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150050640A KR102173881B1 (ko) 2015-04-10 2015-04-10 스큐 제거 동작을 수행하는 반도체 장치
US14/882,949 US10015025B2 (en) 2015-04-10 2015-10-14 Semiconductor device performing de-skew operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150050640A KR102173881B1 (ko) 2015-04-10 2015-04-10 스큐 제거 동작을 수행하는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160121115A KR20160121115A (ko) 2016-10-19
KR102173881B1 true KR102173881B1 (ko) 2020-11-04

Family

ID=57112017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150050640A KR102173881B1 (ko) 2015-04-10 2015-04-10 스큐 제거 동작을 수행하는 반도체 장치

Country Status (2)

Country Link
US (1) US10015025B2 (ko)
KR (1) KR102173881B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10241538B2 (en) * 2017-02-22 2019-03-26 Integrated Device Technology, Inc. Resynchronization of a clock associated with each data bit in a double data rate memory system
KR102428498B1 (ko) * 2018-10-26 2022-08-04 매그나칩 반도체 유한회사 스위칭 노이즈를 감소시킬 수 있는 수신 장치 및 이를 포함하는 전송 시스템
US10931269B1 (en) * 2019-10-03 2021-02-23 International Business Machines Corporation Early mode protection for chip-to-chip synchronous interfaces

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100284486A1 (en) 2009-05-08 2010-11-11 Fujitsu Limited Receiving apparatus, transmitting-receiving apparatus, and transmission system method therefor
KR101079209B1 (ko) * 2010-04-28 2011-11-03 주식회사 하이닉스반도체 반도체 시스템의 데이터 송수신 장치 및 방법
US20140195728A1 (en) * 2013-01-08 2014-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Data sampling alignment method for memory inferface

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6944692B2 (en) * 2001-09-13 2005-09-13 Sun Microsystems, Inc. Automated calibration of I/O over a multi-variable eye window
US7013407B2 (en) * 2002-01-03 2006-03-14 Intel Corporation Method, apparatus, and system for high speed data transfer between electronic devices
US7486752B1 (en) * 2003-12-17 2009-02-03 Altera Corporation Alignment of clock signal with data signal
US7346794B1 (en) * 2005-01-21 2008-03-18 Xilinx, Inc. Method and apparatus for providing clocking phase alignment in a transceiver system
KR100915387B1 (ko) * 2006-06-22 2009-09-03 삼성전자주식회사 병렬 인터페이스의 데이터 신호와 클럭 신호 간의 스큐를보상하는 방법 및 장치
KR101206503B1 (ko) 2006-06-30 2012-11-29 삼성전자주식회사 스큐 제거 회로 및 그에 의한 스큐 제거 방법
US7590008B1 (en) * 2006-11-06 2009-09-15 Altera Corporation PVT compensated auto-calibration scheme for DDR3
US8683164B2 (en) * 2009-02-04 2014-03-25 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems
US8671304B2 (en) * 2009-09-09 2014-03-11 Advanced Micro Devices, Inc. Adjustment of write timing based on a training signal
JP2013089001A (ja) * 2011-10-18 2013-05-13 Elpida Memory Inc 半導体装置
US9235537B2 (en) * 2011-10-26 2016-01-12 Rambus Inc. Drift detection in timing signal forwarded from memory controller to memory device
JP6068193B2 (ja) * 2013-02-28 2017-01-25 シナプティクス・ジャパン合同会社 受信装置及び送受信システム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100284486A1 (en) 2009-05-08 2010-11-11 Fujitsu Limited Receiving apparatus, transmitting-receiving apparatus, and transmission system method therefor
KR101079209B1 (ko) * 2010-04-28 2011-11-03 주식회사 하이닉스반도체 반도체 시스템의 데이터 송수신 장치 및 방법
US20140195728A1 (en) * 2013-01-08 2014-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Data sampling alignment method for memory inferface

Also Published As

Publication number Publication date
US20160301518A1 (en) 2016-10-13
US10015025B2 (en) 2018-07-03
KR20160121115A (ko) 2016-10-19

Similar Documents

Publication Publication Date Title
US8456924B2 (en) Semiconductor memory device and method for operating the same
US20170148497A1 (en) Semiconductor system
US10347347B1 (en) Link training mechanism by controlling delay in data path
KR102173881B1 (ko) 스큐 제거 동작을 수행하는 반도체 장치
KR102405066B1 (ko) 신호 쉬프팅 회로, 베이스 칩 및 이를 포함하는 반도체 시스템
KR20190120526A (ko) 메모리 장치 및 이의 동작 방법
US9330034B2 (en) Levelization of memory interface for communicating with multiple memory devices
US11251800B2 (en) Frequency divider circuit, demultiplexer circuit, and semiconductor integrated circuit
KR102234594B1 (ko) 스큐 보상 회로 및 스큐 보상 회로의 동작 방법
US9443570B1 (en) Memory apparatus with training function and memory system using the same
CN110391819B (zh) 接收电路、包括其的半导体装置和使用其的半导体系统
KR102455370B1 (ko) 데이터 아이를 개선하는 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템
US10192599B2 (en) Semiconductor device
US8531896B2 (en) Semiconductor system, semiconductor memory apparatus, and method for input/output of data using the same
KR20110121185A (ko) 반도체 메모리 장치
US10637638B2 (en) Semiconductor apparatus for transmitting and receiving a signal in synchronization with a clock signal
US11100968B2 (en) Memory systems having a plurality of memory devices and methods of training the memory systems
KR102088453B1 (ko) 반도체 장치
CN115705876A (zh) 一种延迟校准电路、存储器和时钟信号校准方法
US10033525B2 (en) Transmission device and signal processing method
US10848162B2 (en) Semiconductor apparatus including clock generation circuit and semiconductor system using the same
KR20020052934A (ko) 컬럼 어드레스 버퍼장치
US9007114B2 (en) Semiconductor device including clock signal generation unit
US11018677B1 (en) Transmission enable signal generation circuit and integrated circuit
JP5796654B1 (ja) 信号伝送システム、送信装置、信号伝送方法、および送信装置制御プログラム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant