CN115705876A - 一种延迟校准电路、存储器和时钟信号校准方法 - Google Patents

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Abstract

本申请涉及存储器技术领域，具体涉及一种延迟校准电路、存储器和时钟信号校准方法。延迟校准电路中，分频时钟产生电路，用于接收输入的校准输入的外部时钟信号，并基于外部时钟信号输出将外部时钟信号分频为四路分频时钟信号，校准并输出四路至少两路分频时钟信号；校准电路，连接分频时钟产生电路，用于基于调整信号调整至少两路分频时钟信号的延迟，并输出调整后的分频时钟信号；检测电路，连接校准电路，用于检测至少两路分频时钟信号的脉宽，并基于脉宽生成调整信号。本申请减少原始的低质量的外部时钟信号对分频时钟信号脉宽的影响，提高了存储器的读写频率，使存储器能够在更稳定的分频时钟信号的触发下进行高速的数据读写操作。

Description

一种延迟校准电路、存储器和时钟信号校准方法
技术领域
本申请涉及存储器技术领域，具体涉及一种延迟校准电路、存储器和时钟信号校准方法。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)是一种半导体存储器，用于实现数据的快速读写功能。
存储器的读写速度与其读写频率相关。因此，如何提高存储器的读写频率，是目前亟需解决的技术问题。
发明内容
本申请的目的是提供一种延迟校准电路、存储器和时钟信号校准方法，以提高存储器的读写频率。
为实现上述目的，本申请实施例提供了以下方案：
第一方面，本申请实施例提供了一种延迟校准电路，包括：
分频时钟产生电路，用于接收输入的外部时钟信号，并基于所述外部时钟信号输出至少两路分频时钟信号；
校准电路，连接所述分频时钟产生电路，用于基于调整信号调整至少两路所述分频时钟信号的延迟，并输出调整后的所述分频时钟信号；
检测电路，连接所述校准电路，用于检测至少两路所述分频时钟信号的脉宽，并基于所述脉宽生成所述调整信号。
在一种可能的实施例中，所述分频时钟产生电路基于所述外部时钟信号输出四路分频时钟信号；
所述校准电路包括：
第一校准电路，连接所述分频时钟产生电路，用于基于所述调整信号中的第一调整信号调整其中两路所述分频时钟信号上升沿对应的延迟，并输出调整后的其中两路所述分频时钟信号；
第二校准电路，连接所述分频时钟产生电路，用于基于所述调整信号中的第二调整信号调整其中另外两路所述分频时钟信号上升沿对应的延迟，并输出调整后的另外两路所述分频时钟信号。
在一种可能的实施例中，所述第一校准电路基于所述第一调整信号调整其中两路所述分频时钟信号上升沿对应的延迟，以使得其中两路所述分频时钟信号延迟相等；
所述第二校准电路基于所述第二调整信号调整所述另外两路所述分频时钟信号上升沿对应的延迟，以使得所述另外两路所述分频时钟信号延迟相等。
在一种可能的实施例中，所述检测电路包括：
第一检测电路，连接所述第一校准电路，用于检测其中两路所述分频时钟信号的第一脉宽，并基于所述第一脉宽生成所述第一调整信号；
第二检测电路，连接所述第二校准电路，用于检测所述另外两路所述分频时钟信号的第二脉宽，并基于所述第二脉宽生成所述第二调整信号。
在一种可能的实施例中，所述四路分频时钟信号之间的相位差为90°，其中两路所述分频时钟信号的相位差为180°，且所述另外两路所述分频时钟信号的相位差为180°。
在一种可能的实施例中，所述分频时钟产生电路包括：
时钟信号接收单元，接收并放大所述外部时钟信号；
第一占空比调节单元，连接所述时钟信号接收单元，基于占空比调整信号调整所述外部时钟信号的占空比，并输出调整后的所述外部时钟信号；
所述检测电路还包括：
第三检测电路，连接所述第一占空比调节单元，检测所述外部时钟信号的占空比，响应于所述占空比偏离预设值，所述第三检测电路输出所述占空比调整信号。
在一种可能的实施例中，所述分频时钟产生电路还包括：
分频单元，连接所述第一占空比调节单元，对所述外部时钟信号进行分频，以得到相位依次相差90°的四路分频时钟信号；
第一时钟转换单元，连接所述分频单元，用于将所述分频时钟信号转换为分频数字时钟信号；
时钟同步对准电路，连接所述第一时钟转换单元，用于根据所述分频数字时钟信号，生成反相控制参数；
时钟反相控制单元，连接所述分频单元和所述时钟同步对准电路，用于在所述反相控制参数的控制下，对其中两路分频时钟信号和/或另外两路分频时钟信号进行反相处理，以使得其中两路所述分频时钟信号对准，和/或使得另外两路所述分频时钟信号对准。
在一种可能的实施例中，还包括：
缓存单元，连接所述校准电路；
有源谐振负载电路，连接所述缓存单元，用于将传输至所述有源谐振负载电路的所述分频时钟信号，调整至与传输至所述缓存单元的所述分频时钟信号匹配。
第二方面，本申请实施例提供了一种存储器，包括：
存储芯片；
延迟校准电路，连接所述存储芯片，从所述存储芯片接收外部时钟信号；所述校准电路包括第一方面中任一所述的延迟校准电路。
第三方面，本申请实施例提供了一种时钟信号校准方法，所述方法包括：
检测至少两路分频时钟信号的脉宽，并基于所述脉宽生成调整信号；其中，至少两路所述分频时钟信号基于外部时钟信号生成；
基于所述调整信号，调整所述至少两路所述分频时钟信号的延迟，并输出调整后的所述分频时钟信号。
在一种可能的实施例中，所述基于所述脉宽的调整信号，调整所述至少两路分频时钟信号的延迟，包括：
基于所述调整信号中的第一调整信号调整其中两路分频时钟信号上升沿对应的延迟，以使得其中两路分频时钟信号延迟相等；所述至少两路分频时钟信号包括所述其中两路分频时钟信号；
基于所述调整信号中的第二调整信号调整另外两路分频时钟信号上升沿对应的延迟，以使得另外两路分频时钟信号延迟相等；所述至少两路分频时钟信号还包括另外两路分频时钟信号。
在一种可能的实施例中，所述方法还包括：
检测所述外部时钟信号的占空比；
响应于所述占空比偏离预设值，输出占空比调整信号；
基于所述占空比调整信号调整所述外部时钟信号的占空比。
本申请与现有技术相比，具有如下的优点和有益效果：
本申请为分频时钟产生电路配置了校准电路和检测电路；检测电路能够检测分频时钟产生电路输出的至少两路分频时钟信号的脉宽，并基于该脉宽生成调整信号；校准电路能够基于该调整信号调整至少两路分频时钟信号的延迟，并输出调整后的分频时钟信号供存储器使用。本申请减少原始的低质量的外部时钟信号对分频时钟信号脉宽的影响，提高了分频时钟信号的稳定性，提高了存储器的读写频率，使存储器能够在更稳定的分频时钟信号的触发下进行高速的数据读写操作。
附图说明
为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种延迟校准电路的结构示意图；
图2是本申请实施例提供的一种校准电路的连接示意图；
图3是本申请实施例提供的一种检测电路的连接示意图；
图4是本申请实施例提供的一种分频时钟产生电路的连接示意图；
图5是本申请实施例提供的一种分频时钟产生电路的连接示意图；
图6是本申请实施例提供的一种延迟校准电路的连接示意图；
图7是本申请实施例提供的一种延迟校准电路的结构示意图；
图8是图7所示的延迟校准电路工作时第一占空比调节单元(DCA_E)、第一校准电路(DCA_I_D2_0)和第二校准电路(DCA_I_D2_90)的时钟逻辑示意图；
图9是图7所示的延迟校准电路工作时第一检测电路、第二检测电路和第三检测电路的时钟逻辑示意图；
图10是本申请实施例提供的一种存储器的结构示意图；
图11是本申请实施例提供的一种外部时钟信号校准方法的流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例，基于本申请实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请实施例保护的范围。
请参阅图1，图1为本申请实施例提供的一种延迟校准电路的结构示意图，该延迟校准电路包括：分频时钟产生电路110、校准电路120和检测电路130。
分频时钟产生电路110用于接收输入的外部时钟信号，并基于外部时钟信号输出至少两路分频时钟信号。
具体的，分频时钟信号可以利用分频单元(Div2)对外部时钟信号(wckt和wckc)进行分频操作获得，分频数量可以基于实际需要灵活设置，例如二路或四路。
本申请以分频时钟产生电路110输出了四路分频时钟信号为例进行说明，具体的，该4路分频时钟信号包括第一分频时钟信号(wckd2_00)、第二分频时钟信号(wckd2_90)、第三分频时钟信号(wckd2_180)和第四分频时钟信号(wckd2_270)，四路分频时钟信号的相位依次相差90°，每一路分频时钟信号的频率均可以为外部时钟信号的频率的1/2。
具体的，外部时钟信号可以由延迟校准电路以外的高频时钟信号源产生；该高频时钟信号源可以位于存储器(例如：DRAM)中，也可以位于与该存储器通讯连接的中央处理单元(Central Processing Unit，CPU)中，具体不予以限制。分频时钟产生电路110输出的分频时钟信号能够输出至存储器的数据通路(dp_1bit，dp_2bit)中，触发存储器进行数据的读写操作。
校准电路120连接分频时钟产生电路110，用于基于调整信号调整至少两路分频时钟信号的延迟，并输出调整后的分频时钟信号。
具体的，可以使用占空比调节单元(Duty Cycle Adjuster，DCA)基于调整信号调整分频时钟信号的延迟，并输出调整后的分频时钟信号。
调整信号属于一种调整编码(Trimming Code)，占空比调节单元能够基于调整信号，对其接收的分频时钟信号的上升沿延迟进行调整。
检测电路130连接校准电路120，用于检测至少两路分频时钟信号的脉宽，并基于脉宽生成所述调整信号。
具体的，可以采用DCM(Digital Clock Manager，数字时钟管理单元)检测分频时钟信号的脉宽，并基于检测结果，生成调整信号。
目前的高速DRAM芯片的高速时钟通路中，外部时钟信号源产生的外部时钟信号经分频，转换为四路分频时钟信号。这四路分频时钟信号经过CML缓存单元(CML buffer)和时钟树传递路径，送到DRAM中每一个数据通路(dp_1bit，dp_2bit)，最后这四路分频时钟信号将用于DRAM数据的采集和释放工作。
由于四路分频时钟信号对应的时钟树传递路径的长度可能并不相同，导致四路分频时钟信号之间存在不同的传递延迟。由于四路分频时钟信号是用于生成控制数据采集释放的控制时钟信号，因此四路分频时钟信号之间的传递延迟可能导致控制时钟信号的占空比发生变化，影响控制时钟信号的脉宽，进而影响到眼图数据的质量、DRAM芯片的数据读写速度上限以及读写频率。
本实施例为分频时钟产生电路110配置了校准电路120和检测电路130；检测电路130能够检测分频时钟产生电路110输出的至少两路分频时钟信号的脉宽，并基于该脉宽生成调整信号；校准电路120能够基于该调整信号调整至少两路分频时钟信号的延迟，并输出调整后的分频时钟信号供存储器使用。本实施例减少原始的低质量的外部时钟信号对分频时钟信号脉宽的影响，提高了分频时钟信号的稳定性，提高了存储器的读写频率，使存储器能够在更稳定的分频时钟信号的触发下进行高速的数据读写操作。
在实际应用中，外部时钟信号还包括互为反相时钟信号的wckt时钟信号和wckc时钟信号，分频时钟产生电路110基于wckt时钟信号和wckc时钟信号，可以输出四路分频时钟信号(wckd2_00、wckd2_90、wckd2_180和wckd2_270)。
如图2所示为本申请实施例提供的一种校准电路的连接示意图，该校准电路120还包括：第一校准电路(DCA_I_D2_0)和第二校准电路(DCA_I_D2_90)。
第一校准电路(DCA_I_D2_0)连接分频时钟产生电路110，用于基于调整信号中的第一调整信号(dca_i_00<3:0>)调整其中两路分频时钟信号(wckd2_00和wckd2_180)上升沿对应的延迟，并输出调整后的其中两路分频时钟信号。
具体的，第一校准电路(DCA_I_D2_0)基于第一调整信号(dca_i_00<3:0>)调整其中两路分频时钟信号(wckd2_00和wckd2_180)上升沿对应的延迟，以使得其中两路分频时钟信号延迟相等。
第二校准电路(DCA_I_D2_90)连接分频时钟产生电路110，用于基于调整信号中的第二调整信号(dca_i_90<3:0>)调整其中另外两路分频时钟信号(wckd2_90和wckd2_270)上升沿对应的延迟，并输出调整后的另外两路分频时钟信号。
具体的，第二校准电路(DCA_I_D2_90)基于第二调整信号(dca_i_90<3:0>)调整另外两路分频时钟信号(wckd2_90和wckd2_270)上升沿对应的延迟，以使得另外两路分频时钟信号延迟相等。
如图3所示为本申请实施例提供的一种检测电路的连接示意图，该检测电路130，还包括：第一检测电路(DCM_I_00)和第二检测电路(DCM_I_90)。
第一检测电路(DCM_I_00)连接第一校准电路(DCA_I_D2_0)，用于检测其中两路分频时钟信号(wckd2_00和wckd2_180)的第一脉宽，并基于第一脉宽生成第一调整信号(dca_i_00<3:0>)。
第二检测电路(DCM_I_90)连接第二校准电路(DCA_I_D2_90)，用于检测另外两路分频时钟信号(wckd2_90和wckd2_270)的第二脉宽，并基于第二脉宽生成第二调整信号(dca_i_90<3:0>)。
具体的，可以利用第一检测电路(DCM_I_00)检测第一分频时钟信号(wckd2_00)和第三分频时钟信号(wckd2_180)的脉宽，获得第一分频时钟信号(wckd2_00)和第三分频时钟信号(wckd2_180)的脉宽比较结果，进而检测出第一分频时钟信号(wckd2_00)和第三分频时钟信号(wckd2_180)在时钟树(Clock Tree)上的传递延迟差。之后第一检测电路(DCM_I_00)能够生成第一调整参数，控制第一校准电路(DCA_I_D2_0)来调整第一分频时钟信号(wckd2_00)和第三分频时钟信号(wckd2_180)的占空比，进而调整第一分频时钟信号(wckd2_00)的上升沿延迟和第三分频时钟信号(wckd2_180)的上升沿延迟，最终使得第一分频时钟信号(wckd2_00)和第三分频时钟信号(wckd2_180)在时钟树上的传递延迟差为0。
具体的，可以利用第二检测电路(DCM_I_90)检测第二分频时钟信号(wckd2_90)和第四分频时钟信号(wckd2_270)的脉宽，获得第二分频时钟信号(wckd2_90)和第四分频时钟信号(wckd2_270)的脉宽比较结果，进而检测出第二分频时钟信号(wckd2_90)和第四分频时钟信号(wckd2_270)在时钟树(Clock Tree)上的传递延迟差。之后第二检测电路(DCM_I_90)能够生成第二调整信号(dca_i_90<3:0>)，控制第二检测电路(DCM_I_90)来调整第二分频时钟信号(wckd2_90)的上升沿延迟和第四分频时钟信号(wckd2_270)的上升沿延迟，使得第二分频时钟信号(wckd2_90)和第四分频时钟信号(wckd2_270)在时钟树上的传递延迟差为0。
如图4所示为本申请实施例提供的一种分频时钟产生电路的连接示意图，该分频时钟产生电路110，还包括：时钟信号接收单元(WCK RX)、第一占空比调节单元(DCA_E)。
时钟信号接收单元(WCK RX)，用于接收并放大外部时钟信号。
第一占空比调节单元(DCA_E)连接时钟信号接收单元(WCK RX)，用于基于占空比调整信号(up/down)调整外部时钟信号的占空比，并输出调整后的外部时钟信号。
具体的，第一占空比调节单元(DCA_E)属于一种占空比调节单元(Duty CycleAdjuster，DCA)基于占空比调整信号(up/down)调整外部时钟信号的延迟。
检测电路120中还设有第三检测电路(DCM_E)。
第三检测电路(DCM_E)连接第一占空比调节单元(DCA_E)，检测外部时钟信号的占空比，响应于占空比偏离预设值，第三检测电路(DCM_E)输出占空比调整信号(up/down)。
第三检测电路(DCM_E)可以利用DCM(Digital Clock Manager，数字时钟管理单元)，检测四路分频时钟信号(wckd2_00、wckd2_90、wckd2_180和wckd2_270)的脉宽，获得四路分频时钟信号(wckd2_00、wckd2_90、wckd2_180和wckd2_270)的脉宽比较结果，进而检测出当前的外部时钟信号的占空比是否为50％。
占空比调整信号(up/down)可以使用有限状态机(Finite State Machine，FSM)来产生，具体可以包含UP和DOWN两种状态，例如使用UP来指代当前的外部时钟信号的占空比大于50％，使用DOWN来指代当前的外部时钟信号的占空比小于50％。延迟校准电路之外的控制单元(Controller)能够根据占空比调整信号(up/down)，生成调整编码(TrimmingCode)，控制分频时钟产生电路110来调整外部时钟信号中时钟信号wckt的上升沿或时钟信号wckc的上升沿。
具体的，在占空比调整信号(up/down)示出UP状态时，控制单元(Controller)控制第一占空比调节单元(DCA_E)，以降低对应的外部时钟信号的占空比；在占空比调整信号(up/down)示出DOWN状态时，控制单元(Controller)控制第一占空比调节单元(DCA_E)，以增大对应的外部时钟信号的占空比。
具体的，该控制单元(Controller)可以为中央处理单元(Central ProcessingUnit，CPU)中的存储器控制单元。
如图5所示为本申请实施例提供的一种分频时钟产生电路的连接示意图，该分频时钟产生电路110，还包括：分频单元(Div2)、第一时钟转换单元(Cml2cmos_1)、时钟同步对准电路(Wck2ck syn)和时钟反相控制单元(Wckd inv ctrl)。
分频单元(Div2)连接第一占空比调节单元(DCA_E)，用于对调整后的外部时钟信号进行分频，以得到相位依次相差90°的四路分频时钟信号。
第一时钟转换单元(Cml2cmos_1)连接分频单元(Div2)，用于将分频时钟信号转换为分频数字时钟信号。
时钟同步对准电路(Wck2ck syn)连接第一时钟转换单元(Cml2cmos_1)，用于根据分频数字时钟信号，生成反相控制参数。
时钟反相控制单元(Wckd inv ctrl)连接分频单元(Div2)和时钟同步对准电路(Wck2ck syn)，用于在反相控制参数的控制下，对其中两路分频时钟信号和/或另外两路分频时钟信号进行反相处理，以使得其中两路分频时钟信号对准，和/或使得另外两路分频时钟信号对准。
如图6所示为本申请实施例提供的一种延迟校准电路的连接示意图，该延迟校准电路，还包括：缓存单元(CML buffer)和有源谐振负载电路(ARL)。
缓存单元(CML buffer)连接校准电路120。
有源谐振负载电路(ARL)连接缓存单元(CML buffer)，用于将传输至有源谐振负载电路(ARL)的分频时钟信号，调整至与传输至缓存单元(CML buffer)的分频时钟信号匹配。
为了详细说明本实施例的工作原理，本实施例还提供了一种延迟校准电路，其包含有上述各个部分，如图7所示为该延迟校准电路的结构示意图，以进一步说明本申请实施例的实现过程。
图7中，时钟信号接收单元(WCK RX)和第一占空比调节单元(DCA_E)共同用于接收并校准所述外部时钟信号。
时钟信号接收单元(WCK RX)，用于接收延迟校准电路外部的时钟信号源产生的外部时钟信号，并放大该外部时钟信号。该时钟信号接收单元(WCK RX)具有两个输入端子，分别用于接收外部时钟信号中的wckt时钟信号和wckc时钟信号；该时钟信号接收单元(WCKRX)还具有两个输出端子，分别用于输出放大后的wckt时钟信号和放大后的wckc时钟信号。
具体的，wckt时钟信号和wckc时钟信号互为反相时钟信号。
第一占空比调节单元(DCA_E)(Duty Cycle Adjuster，DCA)，其具有两个输入端，分别输入端连接时钟信号接收单元(WCK RX)上对应的输出端。第一占空比调节单元(DCA_E)的一个输入端用来接收放大后的wckt时钟信号，其另一输入端用来接收放大后的wckc时钟信号。
第一占空比调节单元(DCA_E)用于将时钟信号接收单元(WCK RX)输出的放大的wckt时钟信号和放大的wckc时钟信号的占空比均校准至50％，确保进入分频单元(Div2)的时钟信号有一定的脉宽，减少进入分频单元(Div2)的时钟信号的脉宽对分频单元(Div2)最高工作频率的影响。
具体的，控制单元(Controller)的第一I/O端连接寄存单元(Register)，控制单元(Controller)的第二I/O端连接第一占空比调节单元(DCA_E)的控制端，第三检测电路(DCM_E)的输出端连接寄存单元(Register)。第三检测电路(DCM_E)将其获得的占空比调整信号(up/down)存储在寄存单元(Register)中，然后控制单元(Controller)根据从寄存单元(Register)中读取到的占空比调整信号(up/down)，下发调整编码(Trimming code)(即dca_e<3:0>)，使第一占空比调节单元(DCA_E)根据dca_e<3:0>，执行相应操作，调整放大的wckt时钟信号的上升沿延迟或放大的wckc时钟信号的上升沿延迟，从而将放大的wckt时钟信号和放大的wckc时钟信号的占空比均校准至50％，获得校准的wckt时钟信号和校准的wckc时钟信号。
具体的，控制单元(Controller)下发的调整编码(Trimming code)为图7中的dca_e<3:0>，dca_e<3:0>由控制单元(Controller)根据占空比调整信号(up/down)生成。
第一占空比调节单元(DCA_E)还设置有两个输出端，其中一个输出端用来输出校准的wckt时钟信号，另一个输出端用来输出校准的wckc时钟信号.
图7中，分频单元(Div2)、第一时钟转换单元(Cml2cmos_1)、时钟同步对准电路(Wck2ck syn)和时钟反相控制单元(Wckd inv ctrl)，共同用于将校准的wckt时钟信号和校准的wckc时钟信号分频为四路分频时钟信号。
分频单元(Div2)设有两个输入端，其每个输入端均对应连接第一占空比调节单元(DCA_E)的一个输出端，分别用来接收校准的wckt时钟信号和校准的wckc时钟信号，并将校准的wckt时钟信号和校准的wckc时钟信号分频为相位依次相差90°的四路分频时钟信号(wckd2_00、wckd2_90、wckd2_180和wckd2_270)。
分频单元(Div2)还设置有四个输出端，分别用来输出四路分频时钟信号(wckd2_00、wckd2_90、wckd2_180和wckd2_270)。
第一时钟转换单元(Cml2cmos_1)设有两个输入端，其中，第一时钟转换单元(Cml2cmos_1)的一个输入端可以连接分频单元(Div2)用于输出wckd2_00的输出端，同时另一个输入端可以连接分频单元(Div2)用于输出wckd2_90的输出端；当然，第一时钟转换单元(Cml2cmos_1)的一个输入端还可以连接分频单元(Div2)用于输出wckd2_180的输出端，同时另一个输入端可以连接分频单元(Div2)用于输出wckd2_270的输出端。
第一时钟转换单元(Cml2cmos_1)可以将接收的CML(Current Mode Logic，电流模式逻辑)类型的时钟信号转换为CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)类型的数字时钟信号，供时钟同步对准电路(Wck2ck syn)的使用。
CML类型的时钟信号属于一种CML类型逻辑电平信号，CML类型逻辑电平信号是高速数据接口设计中常见的电平信号；CMOS类型的数字时钟信号属于一种CMOS类型逻辑电平信号，CMOS类型逻辑电平信号是由CMOS器件(或CMOS电路)输出的电平信号，也广泛应用在高速数据接口设计中。
图7中，第一时钟转换单元(Cml2cmos_1)具有两个输入端，分别用来接收CML类型的wckd2_00和CML类型的wckd2_90，或者分别用来接收CML类型的wckd2_180和CML类型的wckd2_270；第一时钟转换单元(Cml2cmos_1)具有两个输出端，分别用来输出CMOS类型的wckd2_00和CMOS类型的wckd2_90，或者分别用来输出CMOS类型的wckd2_180和CMOS类型的wckd2_270。
时钟同步对准电路(Wck2ck syn)设有两个输入端，其每个输入端分别连接第一时钟转换单元(Cml2cmos_1)的一个输出端，分别用来接收CMOS类型的wckd2_00和CMOS类型的wckd2_90，或者分别用来接收CMOS类型的wckd2_180和CMOS类型的wckd2_270。
时钟同步对准电路(Wck2ck syn)能够根据接收的分频数字时钟信号(CMOS类型的wckd2_00和CMOS类型的wckd2_90，或，CMOS类型的wckd2_180和CMOS类型的wckd2_270)，判断分频单元(Div2)输出的四路分频时钟信号(wckd2_00、wckd2_90、wckd2_180和wckd2_270)是否需要反相处理，响应于需要进行反相处理，则生成反相控制参数。
时钟反相控制单元(Wckd inv ctrl)，其设有4个输入端，分别连接分频单元(Div2)的4个输出端，分别用以接收分频单元(Div2)输出的四路分频时钟信号(wckd2_00、wckd2_90、wckd2_180和wckd2_270)。
时钟同步对准电路(Wck2ck syn)设有4个输出端，分别用以输出wckd2_00反相处理指令、wckd2_90反相处理指令、wckd2_180反相处理指令和wckd2_270反相处理指令。时钟反相控制单元(Wckd inv ctrl)的4个控制端分别连接时钟同步对准电路(Wck2ck syn)的4个输出端，用于在wckd2_00反相处理指令、wckd2_90反相处理指令、wckd2_180反相处理指令和/或wckd2_270反相处理指令的激活下，触发时钟反相控制单元(Wckd inv ctrl)对其中两路分频时钟信号(wckd2_00和wckd2_180)和/或另外两路分频时钟信号(wckd2_90和wckd2_270)进行反相处理。
时钟反相控制单元(Wckd inv ctrl)设有4个输出端，分别用来输出wckd2_00、wckd2_90、wckd2_180和wckd2_270；其中，时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00、wckd2_90、wckd2_180和wckd2_270可以全部进行反相处理，也可以全部不进行反相处理，还可以部分进行反相处理，其余部分不进行反相处理。
图7中，第一校准电路(DCA_I_D2_0)、第二校准电路(DCA_I_D2_90)、缓存单元(CMLbuffer)、第一有源谐振负载电路(ARL1)和第二有源谐振负载电路(ARL2)，共同用于校准并输出四路分频时钟信号。
第一校准电路(DCA_I_D2_0)设有两个输入端，分别连接时钟反相控制单元(Wckdinv ctrl)的两个输出端，用以接收时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180。
第一校准电路(DCA_I_D2_0)的控制端连接第一检测电路(DCM_I_00)的输出端，用于接收第一检测电路(DCM_I_00)输出的第一调整信号(dca_i_00<3:0>)。
第一校准电路(DCA_I_D2_0)能够根据接收的第一调整信号(dca_i_00<3:0>)，调整接收的其中两路分频时钟信号(wckd2_00和wckd2_180)的占空比，进而调整其中两路分频时钟信号(wckd2_00和wckd2_180)的上升沿延迟，最终校准其中两路分频时钟信号(wckd2_00和wckd2_180)之间的延迟差。
第一校准电路(DCA_I_D2_0)设有两个输出端，分别用来输出校准后的wckd2_00和校准后的wckd2_180。
第二校准电路(DCA_I_D2_90)设有两个输入端，分别连接时钟反相控制单元(Wckdinv ctrl)的两个输出端，用以接收时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270。
第二校准电路(DCA_I_D2_90)的控制端连接第二检测电路(DCM_I_90)的输出端，用于接收第二检测电路(DCM_I_90)输出的第二调整信号(dca_i_90<3:0>)。
第二校准电路(DCA_I_D2_90)能够根据接收的第二调整信号(dca_i_90<3:0>)，调整接收的另外两路分频时钟信号(wckd2_90和wckd2_270)的占空比，进而调整另外两路分频时钟信号(wckd2_90和wckd2_270)的上升沿延迟，最终校准另外两路分频时钟信号(wckd2_90和wckd2_270)之间的延迟差。
第二校准电路(DCA_I_D2_90)设有两个输出端，分别用来输出校准后的wckd2_90和校准后的wckd2_270。
缓存单元(CML buffer)设有4个输入端，分别连接第一校准电路(DCA_I_D2_0)的输出端和第二校准电路(DCA_I_D2_90)的输出端，以分别接收并存储校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270。
缓存单元(CML buffer)还设有4个输出端，分别用来输出其存储的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270。
第一有源谐振负载电路(ARL1)和第二有源谐振负载电路(ARL2)均属于有源谐振负载电路(Active Resonant Load，ARL)。有源谐振负载电路的输入端与输出端相对应连接，属于一种环形信号处理电路。
第一有源谐振负载电路(ARL1)设有4个输入端和4个输出端。第一有源谐振负载电路(ARL1)的4个输入端连接缓存单元(CML buffer)的4个输出端，分别用来接收缓存单元(CML buffer)输出的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270。
第二有源谐振负载电路(ARL2)，设有4个输入端和4个输出端。第二有源谐振负载电路(ARL2)的4个输入端也连接缓存单元(CML buffer)的4个输出端，分别用来接收缓存单元(CML buffer)输出的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270。
第一有源谐振负载电路(ARL1)和第二有源谐振负载电路(ARL2)共同用于对校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270的波形进行整形(Reshape)，补偿校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270在时钟树传递通路中的传递损耗，进一步提高校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270的稳定性。
图7中，第三检测电路(DCM_E)的输入端经第二时钟转换单元(Cml2cmos_2)连接第一有源谐振负载电路(ARL1)的输出端，第三检测电路(DCM_E)的输出端连接寄存单元(Register)。
第二时钟转换单元(Cml2cmos_2)设有4个输入端，分别连接第一有源谐振负载电路(ARL1)的4个输出端，用于将第一有源谐振负载电路(ARL1)输出的CML类型的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270转换为CMOS类型的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270。
第二时钟转换单元(Cml2cmos_2)设有4个输出端，分别用来输出CMOS类型的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270。
第三检测电路(DCM_E)设有4个输入端，分别连接第二时钟转换单元(Cml2cmos_2)的4个输出端，以接收CMOS类型的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270。
第三检测电路(DCM_E)可以根据CMOS类型的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270，生成并输出占空比调整信号(up/down)。
第三检测电路(DCM_E)的输出端可以连接控制单元(Controller)的输入端，以向控制单元(Controller)输出占空比调整信号(up/down)。
寄存单元(Register)，其输入端连接第三检测电路(DCM_E)的输出端，用于存储占空比调整信号(up/down)，以使控制单元(Controller)根据占空比调整信号(up/down)生成第一占空比调节单元(DCA_E)的调整编码(Trimming code)，也即dca_e<3:0>，最后第一占空比调节单元(DCA_E)则根据dca_e<3:0>，校准放大的wckt时钟信号和放大的wckc时钟信号的占空比。
由于第三检测电路(DCM_E)接在第一有源谐振负载电路(ARL1)之后，使得本申请实施例能够准确获知外部时钟信号的占空比对在时钟树传递通路上传递的分频时钟信号的影响，进而准确生成占空比调整信号(up/down)，进而使控制单元(Controller)生成并下发用于校准放大的wckt时钟信号和放大的wckc时钟信号的占空比的dca_e<3:0>，控制第一占空比调节单元(DCA_E)对放大的wckt时钟信号和放大的wckc时钟信号的占空比进行准确校准，减少wckt时钟信号和wckc时钟信号对DRAM数据读写频率的影响。
图7中，第一检测电路(DCM_I_00)属于一种数字时钟管理单元。其中：
第一检测电路(DCM_I_00)设有两个输入端，分别连接第二时钟转换单元(Cml2cmos_2)的两个输出端，以分别接收第二时钟转换单元(Cml2cmos_2)输出的CMOS类型的校准后的wckd2_00和校准后的wckd2_180。
第一检测电路(DCM_I_00)的输出端连接第一校准电路(DCA_I_D2_0)的控制端，用于生成并输出第一调整信号(dca_i_00<3:0>)。
第一调整信号(dca_i_00<3:0>)可以为第一校准电路(DCA_I_D2_0)的调整编码(Trimming code)，第一校准电路(DCA_I_D2_0)则能够根据第一调整信号(dca_i_00<3:0>)，校准时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180的占空比。
由于第一校准电路(DCA_I_D2_0)接在第一有源谐振负载电路(ARL1)之后，使得本申请实施例能够准确获知时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180在时钟树传递通路上传递后的延迟差，进而准确生成用于校准时钟反相控制单元(Wckdinv ctrl)输出的wckd2_00和wckd2_180的延迟差的第一调整信号(dca_i_00<3:0>)，同时控制第一校准电路(DCA_I_D2_0)对时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180进行校准，减少时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180对DRAM数据读写频率的影响。
图7中，第二检测电路(DCM_I_90)属于一种数字时钟管理单元。其中：
第二检测电路(DCM_I_90)设有两个输入端，分别连接第二时钟转换单元(Cml2cmos_2)的两个输出端，以分别接收第二时钟转换单元(Cml2cmos_2)输出的CMOS类型的校准后的wckd2_90和校准后的wckd2_270。
第二检测电路(DCM_I_90)的输出端连接第二校准电路(DCA_I_D2_90)的控制端，用于生成并输出第二调整信号(dca_i_90<3:0>)。
第二调整信号(dca_i_90<3:0>)可以为第二校准电路(DCA_I_D2_90)的调整编码(Trimming code)，第二校准电路(DCA_I_D2_90)则能够根据第二调整信号(dca_i_90<3:0>)，校准时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270的占空比。
由于第二校准电路(DCA_I_D2_90)接在第一有源谐振负载电路(ARL1)之后，使得本申请实施例能够准确获知时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270在时钟树传递通路上传递后的延迟差，进而准确生成用于校准时钟反相控制单元(Wckdinv ctrl)输出的wckd2_90和wckd2_270的延迟差的第二调整信号(dca_i_90<3:0>)，同时控制第二校准电路(DCA_I_D2_90)对时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270的占空比进行准确校准，减少时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270对DRAM数据读写频率的影响。
如图7所示，在实际应用中，第二有源谐振负载电路(ARL2)的输出端可以通过第三时钟转换单元(Cml2cmos_3)连接至存储器上的数据通道(dp_1bit和/或dp_2bit)。
这里，以图7所示的延迟校准电路在DRAM中的应用为例，说明下第一占空比调节单元(DCA_E)、第一校准电路(DCA_I_D2_0)和第二校准电路(DCA_I_D2_90)的工作原理。如图8所示为图7所示的延迟校准电路工作时第一占空比调节单元(DCA_E)、第一校准电路(DCA_I_D2_0)和第二校准电路(DCA_I_D2_90)的时钟逻辑示意图，如图9所示为图7所示的延迟校准电路工作时第一检测电路、第二检测电路和第三检测电路的时钟逻辑示意图。
第一占空比调节单元(DCA_E)的工作原理：
图8中，第一占空比调节单元(DCA_E)设置于分频单元(Div2)之前，用于调整接收的放大的wckt时钟信号和放大的wckc时钟信号的占空比，当外部时钟信号源发给DRAM的时钟信号占空比偏离50％的值达到设定阈值，此时控制单元(Controller)就会控制调整放大的wckt时钟信号和放大的wckc时钟信号的占空比，以确保进入到分频单元(Div2)的时钟脉宽足够，不会影响到分频单元(Div2)的最高工作频率。
图9中，第三检测电路(DCM_E)设置于整个时钟路径的最末端，用来监测CMOS类型的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270的脉宽，进而根据监测结果给出wckt时钟信号或wckc时钟信号的占空比大于50％或者小于50％的占空比调整信号(up/down)，然后第三检测电路(DCM_E)会将占空比调整信号(up/down)存放在寄存单元(Register)里面。控制单元(Controller)则会隔段时间会根据MRS读取到的信息调整发给第一占空比调节单元(DCA_E)的调整编码dca_e<3:0>，进行相应的时钟占空比调整。
具体执行过程包括：
1、DCM_E检测CMOS类型的校准后的wckd2_00、校准后的wckd2_180、校准后的wckd2_90和校准后的wckd2_270的脉冲(pulse)宽度，根据脉冲宽度的比较结果，生成一个wckt的时钟占空比大于50％或者小于50％的一个flag信号，即：占空比调整信号(up/down)，存入DRAM内部的寄存单元(Register)中。
具体的，若外部时钟信号的占空比大于50％的值达到设定阈值，则给出wckt时钟信号占空比大于50％的flag信号(即up/down)；若外部时钟信号的占空比小于50％的值达到设定阈值，则给出wckt时钟信号的占空比小于50％的flag信号。
2、中央处理单元隔段时间用MRS命令从寄存单元(Register)中读取出flag信号(即up/down)，基于这个flag信号(即up/down)给出一组调整编码(dca_e<3:0>)到第一占空比调节单元(DCA_E)。
具体的，如果中央处理单元从寄存单元(Register)中读取到小于50％的占空比调整信号(up/down)，则调整放大的wckt时钟信号的上升沿；如果中央处理单元从寄存单元(Register)中读取到大于50％的flag信号(即up/down)，则调整放大的wckc时钟信号的上升沿。
第一校准电路(DCA_I_D2_0)的工作原理：
图8中，第一校准电路(DCA_I_D2_0)设置于在分频单元(Div2)与缓存单元(CMLbuffer)之间，用于时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180的占空比，进而调整时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180在时钟树传递路径上的延迟差别。
图9中，第一检测电路(DCM_I_00)设置在整个时钟路径的最末端，用于监测第二时钟转换单元(Cml2cmos_2)输出的CMOS类型的校准后的wckd2_00和校准后的wckd2_180产生的脉宽，并根据该脉宽生成第一调整信号(dca_i_00<3:0>)发送至第一校准电路(DCA_I_D2_0)，以对时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180校准操作，保证时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180的传递延迟相等。
具体执行过程为：
第一检测电路(DCM_I_00)检测第二时钟转换单元(Cml2cmos_2)输出的CMOS类型的校准后的wckd2_00和校准后的wckd2_180生成的脉宽；根据CMOS类型的校准后的wckd2_00和校准后的wckd2_180脉宽的比较结果，给出第一调整信号(dca_i_00<3:0>)到第一校准电路(DCA_I_D2_0)，控制调节调整时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00或wckd2_180的空占比，进而调整时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00或wckd2_180的上升沿延迟，以保证时钟反相控制单元(Wckd inv ctrl)输出的wckd2_00和wckd2_180在时钟树上的传递延迟差为0。
第二校准电路(DCA_I_D2_90)的工作原理：
图8中，第二校准电路(DCA_I_D2_90)设置于分频单元(Div2)与缓存单元(CMLbuffer)之间，用于调整时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270的占空比，从而调整时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270在时钟树传递路径上的延迟差别。
图9中，第二检测电路(DCM_I_90)设置于整个时钟路径的最末端，用于监测第二时钟转换单元(Cml2cmos_2)输出的CMOS类型的校准后的wckd2_90和校准后的wckd2_270产生的脉宽，并根据该脉宽生成第二调整信号(dca_i_90<3:0>)发送至第二校准电路(DCA_I_D2_90)，调整时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270的占空比，保证时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270的传递延迟相等。
具体执行过程为：
第二检测电路(DCM_I_90)检测CMOS类型的校准后的wckd2_90和校准后的wckd2_270生成的脉宽；根据CMOS类型的校准后的wckd2_90和校准后的wckd2_270脉宽的比较结果，给出第二调整信号(dca_i_90<3:0>)到第二校准电路(DCA_I_D2_90)，控制调节时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90或wckd2_270的上升沿延迟，以保证时钟反相控制单元(Wckd inv ctrl)输出的wckd2_90和wckd2_270在时钟树上的传递延迟差为0。
基于与前述实施例中相同的申请构思，本申请实施例还提供了一种存储器，如图10所示为该存储器的结构示意图，该存储器300包括：存储芯片310和延迟校准电路200。
该存储芯片310上设置有数据通道(dp_1bit和/或dp_2bit)，延迟校准电路200可以经第三时钟转换单元201(Cml2cmos_3)电性连接数据通道202(dp_1bit和/或dp_2bit)。
该延迟校准电路200连接存储芯片310，从存储芯片310接收外部时钟信号。
延迟校准电路200中的输出端通过第三时钟转换单元201连接数据通道202，以为DRAM提供经过准确校准的分频时钟信号，减少分频时钟信号在时钟树中传递时对DRAM读写频率的影响。
具体的，该延迟校准电路200采用上文所述的延迟校准电路，在此不予以赘述。
基于相同的申请构思，本申请还提供了一种外部时钟信号校准方法，如图11所示为该方法实施例的流程图，该方法实施例可以应用于上文任一所述存储器，该方法实施例包括：
步骤11，检测至少两路分频时钟信号的脉宽，并基于所述脉宽生成调整信号。
其中，至少两路所述分频时钟信号基于外部时钟信号生成。
具体的，可以利用上文所述分频时钟产生电路110来获得至少两路分频时钟信号的脉宽。
具体的，可以利用上文的检测电路130来执行本步骤操作。
步骤12，基于所述调整信号，调整所述至少两路所述分频时钟信号的延迟，并输出调整后的所述分频时钟信号。
具体的，可以利用上文的校准电路120来执行本步骤操作。
在一种可能的实施例中，所步骤12，包括步骤21至步骤22。
步骤21，基于所述调整信号中的第一调整信号调整其中两路分频时钟信号上升沿对应的延迟，以使得其中两路分频时钟信号延迟相等；所述至少两路分频时钟信号包括所述其中两路分频时钟信号。
步骤22，基于所述调整信号中的第二调整信号调整另外两路分频时钟信号上升沿对应的延迟，以使得另外两路分频时钟信号延迟相等；所述至少两路分频时钟信号还包括所述另外两路分频时钟信号。
在一种可能的实施例中，所述方法还包括步骤31至步骤33。
步骤31，基于所述至少两路分频时钟信号，检测所述外部时钟信号的占空比。
具体的，可以基于上文的第三检测电路(DCM_E)来执行本步骤操作。
步骤32，响应于所述占空比偏离预设值，输出占空比调整信号。
具体的，可以基于上文的第三检测电路(DCM_E)来执行本步骤操作。
步骤33，基于所述占空比调整信号调整所述外部时钟信号的占空比。
具体的，可以基于上文的第一占空比调节单元(DCA_E)来执行本步骤操作。
本申请实施例中提供的技术方案，至少具有如下技术效果或优点：
本申请实施例为分频时钟产生电路配置了校准电路和检测电路；检测电路能够检测分频时钟产生电路输出的至少两路分频时钟信号的脉宽，并基于该脉宽生成调整信号；校准电路能够基于该调整信号调整至少两路分频时钟信号的延迟，并输出调整后的分频时钟信号供存储器使用。本申请实施例减少原始的低质量的外部时钟信号对分频时钟信号脉宽的影响，提高了分频时钟信号的稳定性，提高了存储器的读写频率，使存储器能够在更稳定的分频时钟信号的触发下进行高速的数据读写操作。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

Claims (12)

1.一种延迟校准电路，其特征在于，包括：
分频时钟产生电路，用于接收输入的外部时钟信号，并基于所述外部时钟信号输出至少两路分频时钟信号；
校准电路，连接所述分频时钟产生电路，用于基于调整信号调整至少两路所述分频时钟信号的延迟，并输出调整后的所述分频时钟信号；
检测电路，连接所述校准电路，用于检测至少两路所述分频时钟信号的脉宽，并基于所述脉宽生成所述调整信号。
2.根据权利要求1所述的延迟校准电路，其特征在于，所述分频时钟产生电路基于所述外部时钟信号输出四路分频时钟信号；
所述校准电路包括：
第一校准电路，连接所述分频时钟产生电路，用于基于所述调整信号中的第一调整信号调整其中两路所述分频时钟信号上升沿对应的延迟，并输出调整后的其中两路所述分频时钟信号；
第二校准电路，连接所述分频时钟产生电路，用于基于所述调整信号中的第二调整信号调整其中另外两路所述分频时钟信号上升沿对应的延迟，并输出调整后的另外两路所述分频时钟信号。
3.根据权利要求2所述的延迟校准电路，其特征在于，所述第一校准电路基于所述第一调整信号调整其中两路所述分频时钟信号上升沿对应的延迟，以使得其中两路所述分频时钟信号延迟相等；
所述第二校准电路基于所述第二调整信号调整所述另外两路所述分频时钟信号上升沿对应的延迟，以使得所述另外两路所述分频时钟信号延迟相等。
4.根据权利要求2或3所述的延迟校准电路，其特征在于，所述检测电路包括：
第一检测电路，连接所述第一校准电路，用于检测其中两路所述分频时钟信号的第一脉宽，并基于所述第一脉宽生成所述第一调整信号；
第二检测电路，连接所述第二校准电路，用于检测所述另外两路所述分频时钟信号的第二脉宽，并基于所述第二脉宽生成所述第二调整信号。
5.根据权利要求4所述的延迟校准电路，其特征在于，所述四路分频时钟信号之间的相位差为90°，其中两路所述分频时钟信号的相位差为180°，且所述另外两路所述分频时钟信号的相位差为180°。
6.根据权利要求1所述的延迟校准电路，其特征在于，所述分频时钟产生电路包括：
时钟信号接收单元，接收并放大所述外部时钟信号；
第一占空比调节单元，连接所述时钟信号接收单元，基于占空比调整信号调整所述外部时钟信号的占空比，并输出调整后的所述外部时钟信号；
所述检测电路还包括：
第三检测电路，连接所述第一占空比调节单元，检测所述外部时钟信号的占空比，响应于所述占空比偏离预设值，所述第三检测电路输出所述占空比调整信号。
7.根据权利要求6所述的延迟校准电路，其特征在于，所述分频时钟产生电路还包括：
分频单元，连接所述第一占空比调节单元，对所述外部时钟信号进行分频，以得到相位依次相差90°的四路分频时钟信号；
第一时钟转换单元，连接所述分频单元，用于将所述分频时钟信号转换为分频数字时钟信号；
时钟同步对准电路，连接所述第一时钟转换单元，用于根据所述分频数字时钟信号，生成反相控制参数；
时钟反相控制单元，连接所述分频单元和所述时钟同步对准电路，用于在所述反相控制参数的控制下，对其中两路分频时钟信号和/或另外两路分频时钟信号进行反相处理，以使得其中两路所述分频时钟信号对准，和/或使得另外两路所述分频时钟信号对准。
8.根据权利要求1所述的延迟校准电路，其特征在于，还包括：
缓存单元，连接所述校准电路；
有源谐振负载电路，连接所述缓存单元，用于将传输至所述有源谐振负载电路的所述分频时钟信号，调整至与传输至所述缓存单元的所述分频时钟信号匹配。
9.一种存储器，其特征在于，包括：
存储芯片；
延迟校准电路，连接所述存储芯片，从所述存储芯片接收外部时钟信号；所述延迟校准电路包括上述权利要求1至8任一项所述的延迟校准电路。
10.一种时钟信号校准方法，其特征在于，所述方法包括：
检测至少两路分频时钟信号的脉宽，并基于所述脉宽生成调整信号；其中，至少两路所述分频时钟信号基于外部时钟信号生成；
基于所述调整信号，调整所述至少两路所述分频时钟信号的延迟，并输出调整后的所述分频时钟信号。
11.根据权利要求10所述的时钟信号校准方法，其特征在于，所述基于所述脉宽的调整信号，调整所述至少两路分频时钟信号的延迟，包括：
基于所述调整信号中的第一调整信号调整其中两路分频时钟信号上升沿对应的延迟，以使得其中两路分频时钟信号延迟相等；所述至少两路分频时钟信号包括所述其中两路分频时钟信号；
基于所述调整信号中的第二调整信号调整另外两路分频时钟信号上升沿对应的延迟，以使得另外两路分频时钟信号延迟相等；所述至少两路分频时钟信号还包括另外两路分频时钟信号。
12.根据权利要求10或11所述的时钟信号校准方法，其特征在于，所述方法还包括：
检测所述外部时钟信号的占空比；
响应于所述占空比偏离预设值，输出占空比调整信号；
基于所述占空比调整信号调整所述外部时钟信号的占空比。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116879725A (zh) * 2023-09-06 2023-10-13 西安紫光国芯半导体股份有限公司 一种采样电路、自测试电路以及芯片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5231289B2 (ja) * 2009-03-02 2013-07-10 ルネサスエレクトロニクス株式会社 デューティ比補正回路及びデューティ比補正方法
KR102549549B1 (ko) * 2018-03-12 2023-07-03 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
KR102605646B1 (ko) * 2018-06-07 2023-11-24 에스케이하이닉스 주식회사 비대칭 펄스 폭 비교 회로 및 이를 포함하는 클럭 위상 보정 회로
WO2020077557A1 (zh) * 2018-10-17 2020-04-23 华为技术有限公司 一种占空比校准电路、电子设备及方法
CN112787634B (zh) * 2020-12-30 2023-09-29 西安紫光国芯半导体有限公司 校正时钟占空比的电路及其校正控制方法和装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116879725A (zh) * 2023-09-06 2023-10-13 西安紫光国芯半导体股份有限公司 一种采样电路、自测试电路以及芯片
CN116879725B (zh) * 2023-09-06 2023-12-08 西安紫光国芯半导体股份有限公司 一种采样电路、自测试电路以及芯片

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